JP2024052213A - Ｄ級増幅回路 - Google Patents

Abstract

【課題】遅延処理が行われた場合でも、異常の検出を正確に行うことが可能なＤ級増幅回路を提供する。【解決手段】入力された信号に対してＰＷＭ変調処理を行うＰＷＭ変調処理部と、ＰＷＭ変調された信号をスイッチング素子により増幅する信号増幅部と、スイッチング素子において貫通電流が流れないようにするため、ＰＷＭ変調された信号に対して遅延処理を行う遅延処理部と、遅延処理部を通過後の信号と信号増幅部を通過後の信号とを用いて、異常が発生したことを検出する異常検出部と、を備える。【選択図】図１

Description

本発明は、Ｄ級増幅回路に関する。

ＰＷＭ（Pulse Width Modulation）変調された信号をスイッチング素子による信号増幅部により増幅するＤ級増幅回路においては、非常に大きい出力のトランジスタを使用しているため、出力端子の地絡、又は、出力端子間の短絡等の異常が生じると、大電流が発生して回路を故障させるおそれがある。そのため、Ｄ級増幅回路においては、異常が検出された場合に回路を保護する保護回路の搭載が要求される。

特許文献１には、そのような保護回路を搭載したＤ級増幅回路が開示されている。

特開２００８－０１７２６８号公報

特許文献１に記載のＤ級増幅回路では、ＰＷＭ変調された信号のレベルと信号増幅部から出力された信号のレベルとをサンプリング回路にて比較することにより、異常の検出を行なっている。

一般的に、Ｄ級増幅回路では、信号増幅部の前段のプリドライバにおいて、スイッチング素子に貫通電流が流れるのを防止するための遅延処理を行う遅延処理部が設けられている。

そのため、ＰＷＭ変調された信号のタイミングと信号増幅部から出力された信号のタイミングとの間にずれが生じ、遅延が大きくタイミングのずれが大きい場合、異常の検出を正確に行えないおそれがある。

本発明は、上記の事情を踏まえ、遅延処理が行われた場合でも、異常の検出を正確に行うことが可能なＤ級増幅回路を提供することを目的とする。

第１態様のＤ級増幅回路は、入力された信号に対してＰＷＭ変調処理を行うＰＷＭ変調処理部と、ＰＷＭ変調された信号をスイッチング素子により増幅する信号増幅部と、前記スイッチング素子において貫通電流が流れないようにするため、ＰＷＭ変調された信号に対して遅延処理を行う遅延処理部と、前記遅延処理部を通過後の信号と前記信号増幅部を通過後の信号とを用いて、異常が発生したことを検出する異常検出部と、を備える。

第２態様のＤ級増幅回路は、第１態様のＤ級増幅回路において、前記異常検出部は、前記遅延処理部を通過後の信号のタイミングを、前記信号増幅部を通過後の信号のタイミングに合うように遅延させる遅延調整部を備える。

第３態様のＤ級増幅回路は、第１態様または第２態様のＤ級増幅回路において、前記異常検出部により検出された異常の数が、予め設定された回数以上計測された場合に、異常が発生したと判定する異常判定部を備える。

第４態様のＤ級増幅回路は、第３態様のＤ級増幅回路において、異常が発生したと判定するための異常の回数を記憶する記憶手段を備える。

本発明のＤ級増幅回路によれば、遅延処理が行われた場合でも、異常の検出を正確に行うことができる。

本発明の一実施形態のＤ級増幅回路を備えたＤ級増幅器の構成を示す図である。 上記Ｄ級増幅器におけるプリドライバの構成を示す図である。 上記Ｄ級増幅器における信号波形を示すグラフである。 比較例のＤ級増幅器の構成を示す図である。 比較例のＤ級増幅器における信号波形を示すグラフである。

次に、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態のＤ級増幅回路を備えたＤ級増幅器１の回路構成を示す図である。図２は、上記Ｄ級増幅器１におけるプリドライバ２０Ｐの構成を示す図である。

図１に示すように、本実施形態のＤ級増幅器１は、Ｄ級増幅回路としてのＬＳＩ（Large Scale Integration）１０と、ＬＳＩ１０に対して電源を供給する外部電源５０と、ＬＳＩ１０に対して音声のデジタル信号ＤＳを出力するデジタル信号出力部５１と、を備える。Ｄ級増幅器１には、負荷としてスピーカＲＳＰが接続される。

ＬＳＩ１０は、入力されたデジタル信号ＤＳに対してＰＷＭ変調処理を行うＰＷＭ変調処理部１１と、スピーカ出力のプラス側の信号を処理するプラス側信号回路部１２と、スピーカ出力のマイナス側の信号を処理するマイナス側信号回路部１３と、ＬＳＩ１０の全体の動作制御を行う制御部１４と、を備える。

プラス側信号回路部１２は、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰに対して遅延処理を行う遅延処理部２１Ｐ（図２に表示）を備えたプリドライバ２０Ｐと、プリドライバ２０Ｐを通過後の信号をスイッチング素子３１Ｐにより増幅する信号増幅部３０Ｐと、信号増幅部３０Ｐを通過後の信号の異常を検出する異常検出部４０Ｐと、を備える。

信号増幅部３０Ｐは、Ｄ級増幅回路の最終出力段であり、ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１から構成されるスイッチング素子３１Ｐを備える。各トランジスタＰ１及びＮ１は、それぞれ例えば電界効果トランジスタ等により構成されている。

ＰチャネルトランジスタＰ１のソース端子は、配線抵抗ＲＩＮ１及び配線抵抗ＲＯＵＴを介して外部電源５０に接続されている。また、ＮチャネルトランジスタＮ１のソース端子は、配線抵抗ＲＩＮ２を介してグランドに接続されている。また、ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１のドレイン端子同士が接続され、この接続点がスピーカのプラス側出力端子ＳＰＯＵＴＰに接続されている。

プリドライバ２０Ｐは、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰを２系統に分配して、ＰチャネルトランジスタＰ１のゲート端子及びＮチャネルトランジスタＮ１のゲート端子に出力する。

また、プリドライバ２０Ｐは、スイッチング素子３１Ｐに貫通電流が流れるのを防止するため、ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１に正出力信号ＰＷＭＰを出力する際に、２つのトランジスタＰ１及びＮ１が同時にオン状態とならないように、遅延処理を行う。

ここで、遅延処理は、２つのトランジスタＰ１及びＮ１が同時にオン状態とならないようにする処理であって、例えば、スイッチングのオン・オフの切り替わり時に、２つのトランジスタＰ１及びＮ１ともにオフになるデッドタイムを設ける等、どのような処理であってもよい。

図２に示すように、プリドライバ２０Ｐは、遅延処理部２１Ｐを備える。遅延処理部２１Ｐは、ＰチャネルトランジスタＰ１のゲート端子及びＮチャネルトランジスタＮ１のゲート端子に出力する信号に対して共通に遅延処理を行う共通遅延処理部２２Ｐと、ＰチャネルトランジスタＰ１のゲート端子及びＮチャネルトランジスタＮ１のゲート端子に出力する信号に対して個別に遅延処理を行う個別遅延処理部２３Ｐと、を備える。

共通遅延処理部２２Ｐは、複数のバッファ回路、複数のバッファ抵抗、及び、複数のバッファコンデンサ等から構成される。本実施形態の構成では、スイッチング素子３１Ｐを通過後の信号は、通過前の信号に対して位相が反転される。そのため、共通遅延処理部２２Ｐは、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰの位相を反転させるＮＯＴ回路を含み、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰと、信号増幅部３０Ｐを通過後の信号とが同相となるように構成されている。個別遅延処理部２３Ｐは、バッファ回路から構成される。

なお、遅延処理部２１Ｐの構成は、上記の構成に限らず、２つのトランジスタＰ１及びＮ１が同時にオン状態とならないよう処理する回路であれば、どのような回路としてもよい。

異常検出部４０Ｐは、プリドライバ２０Ｐの遅延処理部２１Ｐを通過後の信号がハイレベルのタイミングで、信号増幅部３０Ｐを通過後の信号の電圧が設定された閾値以下の場合に、異常として検出する。

詳細には、異常検出部４０Ｐは、入力された２つの信号の論理積演算を行うＡＮＤ回路４１Ｐと、入力された信号の位相を反転させるＮＯＴ回路４２Ｐと、遅延調整部としてのバッファ回路４３Ｐと、を備える。

ＡＮＤ回路４１Ｐには、２つのトランジスタＰ１及びＮ１の接続点から出力され、ＮＯＴ回路４２Ｐにより反転された信号ＩＮＶＰと、ＰＷＭ変調された信号ＰＷＭＰに基づく基準信号ＩＮＰとが入力される。以後、２つのトランジスタＰ１及びＮ１の接続点から出力された信号を、信号増幅部３０Ｐを通過後の信号と呼称する。

ＮＯＴ回路４２Ｐは、入力信号の揺らぎの影響を抑えるため、シュミットトリガ型の回路とすることが好ましい。バッファ回路４３Ｐは、遅延処理部２１Ｐを通過後の基準信号ＩＮＰのタイミングを、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰのタイミングに合うように遅延させる。具体的には、バッファ回路４３Ｐは、信号増幅部３０Ｐにおける遅延時間を予め計測しておき、信号増幅部３０Ｐにおける遅延時間と同じ時間だけタイミングを遅延させるように構成されている。

ＡＮＤ回路４１Ｐの出力信号端子ＥＲＲＰ及びＮＯＴ回路４２Ｐの出力信号端子ＩＮＶＰは、制御部１４に接続されている。

制御部１４は、ＡＮＤ回路４１Ｐの出力信号端子ＥＲＲＰ及びＮＯＴ回路４２Ｐの出力信号端子ＩＮＶＰの信号に基づいて、Ｄ級増幅器１において異常が発生しているか否かを判定し、異常が発生している場合には、スイッチング素子３１Ｐへの電源の供給を停止して、スイッチング素子３１Ｐを保護する。

マイナス側信号回路部１３は、ＰＷＭ変調処理された信号の反転出力信号ＰＷＭＮに対して遅延処理を行う遅延処理部を備えたプリドライバ２０Ｍと、プリドライバ２０Ｍを通過後の信号をスイッチング素子３１Ｍにより増幅する信号増幅部３０Ｍと、信号増幅部３０Ｍを通過後の信号の異常を検出する異常検出部４０Ｍと、を備える。

マイナス側信号回路部１３は、プリドライバ２０ＭにＰＷＭ変調処理された信号の反転出力信号ＰＷＭＮが入力される点、及び、スイッチング素子３１ＭのＰチャネルトランジスタＰ２及びＮチャネルトランジスタＮ２のドレイン端子同士の接続点がスピーカのマイナス側出力端子ＳＰＯＵＴＭに接続されている点以外は、上記のプラス側信号回路部１２と同様の構成のため、説明を省略する。

Ｄ級増幅器１では、プラス側出力端子ＳＰＯＵＴＰとマイナス側出力端子ＳＰＯＵＴＭとの間に、負荷であるスピーカＲＳＰを接続することにより、入力されたデジタル信号ＤＳに対応する音声を再生することができる。

次に、プラス側信号回路部１２の異常検出部４０Ｐ及びマイナス側信号回路部１３の異常検出部４０Ｍにおける異常検出処理について詳細に説明する。異常検出部４０Ｐにおける処理と異常検出部４０Ｍにおける処理は基本的に同じであるため、ここでは、異常検出部４０Ｐを例として説明する。図３は、上記Ｄ級増幅器１における信号波形を示すグラフである。

ＡＮＤ回路４１Ｐには、２つのトランジスタＰ１及びＮ１の接続点から出力され、ＮＯＴ回路４２Ｐにより反転された信号ＩＮＶと、ＰＷＭ変調された信号ＰＷＭＰに基づく基準信号ＩＮＰとが入力される。本実施形態のＤ級増幅器１においては、基準信号ＩＮＰとして、プリドライバ２０Ｐの遅延処理部２１Ｐを通過後の信号が入力される。

図３の「通常時」の領域に示すように、出力端子の地絡、又は、出力端子間の短絡等の異常が生じていない状態、すなわち、Ｄ級増幅器１が正常に作動している状態において、遅延処理部２１Ｐを通過後の基準信号ＩＮＰがハイレベルの場合、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰも閾値電圧ＶＴｈを上回るハイレベルとなる。

ここで、閾値電圧ＶＴｈとしては、一例として下記の値とすることができる。例えば、一般的なスピーカ出力電力の仕様として、電源電圧が５Ｖ、出力が１Ｗ、負荷抵抗が８Ωの場合、最大出力電流は８００ｍＡ程度になる。出力端子の地絡、又は、出力端子間の短絡等により、スイッチング素子３１Ｐにおいて８００ｍＡ以上の電流が流れた場合の信号ＳＰＯＵＴＰの電圧レベルを基準として、閾値電圧ＶＴｈを決定してもよい。

ＡＮＤ回路４１Ｐには、信号増幅部３０Ｐを通過後にＮＯＴ回路４２Ｐにより反転された信号ＩＮＶＰ（ここでは、ローレベル）と、遅延処理部２１Ｐを通過後の基準信号ＩＮＰ（ここでは、ハイレベル）とが入力されるため、Ｄ級増幅器１が正常に作動している状態では、ＡＮＤ回路４１Ｐから信号ＥＲＲＰとして「０」が出力される。

逆に、図３の「短絡時」及び「地絡時」の領域に示すように、出力端子の地絡、又は、出力端子間の短絡等によりＤ級増幅器１に異常が生じている状態では、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰに電圧降下が生じるため、遅延処理部２１Ｐを通過後の基準信号ＩＮＰがハイレベルの場合であっても、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰが閾値電圧ＶＴｈ以下となるローレベルとなる。

ＡＮＤ回路４１Ｐには、信号増幅部３０Ｐを通過後にＮＯＴ回路４２Ｐにより反転された信号ＩＮＶＰ（ここでは、ハイレベル）と、遅延処理部２１Ｐを通過後の基準信号ＩＮＰ（ここでは、ハイレベル）とが入力されため、Ｄ級増幅器１に異常が生じている状態では、ＡＮＤ回路４１Ｐから信号ＥＲＲＰとして「１」が出力される。

上記のように、信号増幅部３０Ｐを通過後にＮＯＴ回路４２Ｐにより反転された信号ＩＮＶＰと、ＰＷＭ変調された信号ＰＷＭＰに基づく基準信号ＩＮＰ（上記では、遅延処理部２１Ｐを通過後の信号）の２つの信号を比較することにより、異常の検出を行う場合、２つの信号のタイミングにずれが生じていると、異常の検出を正確に行えないおそれがある。

ここで、本実施形態のＤ級増幅器１の効果を分かりやすく説明するため、比較例のＤ級増幅器１００について説明する。図４は、比較例のＤ級増幅器の構成を示す図である。図５は、比較例のＤ級増幅器における信号波形を示すグラフである。

図４に示すように、比較例のＤ級増幅器１００は、本実施形態のＤ級増幅器１と比較して、プラス側信号回路部１２において、ＡＮＤ回路４１Ｐに入力する基準信号ＩＮＰとして、遅延処理部２１Ｐを通過後の信号の代わりに、ＰＷＭ変調された信号ＰＷＭＰを直接入力している点、及び、遅延調整部としてのバッファ回路４３Ｐを備えていない点が異なる。

なお、マイナス側信号回路部１３においても同様に、ＡＮＤ回路４１Ｍに入力する基準信号ＩＮＭとして、遅延処理部２１Ｍを通過後の信号の代わりに、ＰＷＭ変調された信号ＰＷＭＮを直接入力している点、及び、遅延調整部としてのバッファ回路４３Ｍを備えていない点が異なる。

上記以外の点については、本実施形態のＤ級増幅器１と同様の構成であるため説明は省略する。

本実施形態のＤ級増幅器１及び比較例のＤ級増幅器１００における遅延処理部２１Ｐでは、最大３００ｎｓ程度の遅延が発生する。また、信号増幅部３０Ｐにおいても、遅延処理部２１Ｐと比較したら小さいが、数ｎｓ程度の遅延が発生する。

比較例のＤ級増幅器１００では、ＰＷＭ変調された信号ＰＷＭＮを基準信号ＩＮＰとし、この基準信号ＩＮＰと、信号増幅部３０Ｐを通過後にＮＯＴ回路４２Ｐにより反転された信号ＩＮＶＰの２つの信号を比較している。

この場合、図５に示すように、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰは、遅延処理部２１Ｐ及び信号増幅部３０Ｐにおいて大きく遅延が発生するため、２つの信号のタイミングにずれ（遅延時間ＴＤ）が生じる。

この場合、図５の「通常時」の領域に示すように、２つの信号を同じタイミングで比較できないため、異常の検出を正確に行うことができない。

これに対して、本実施形態のＤ級増幅器１では、基準信号ＩＮＰとして、プリドライバ２０Ｐの遅延処理部２１Ｐを通過後の信号をＡＮＤ回路４１Ｐに入力しているため、２つの信号を比較する際に、遅延処理部２１Ｐにおける遅延の影響を受けなくなる。

さらに、本実施形態のＤ級増幅器１では、遅延調整部としてのバッファ回路４３Ｐを備えている。このバッファ回路４３Ｐは、遅延処理部２１Ｐを通過後の基準信号ＩＮＰのタイミングを、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰのタイミングに合うように遅延させる。そのため、２つの信号を比較する際に、遅延処理部２１Ｐにおける遅延の影響だけでなく、信号増幅部３０Ｐにおける遅延の影響も受けなくなる。

その結果、本実施形態のＤ級増幅器１では、基準信号ＩＮＰのタイミングは、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰのタイミングと完全に一致させることができるため、異常の検出を正確に行うことが可能となる。

例えば、図５の「通常時」の領域に示すように、比較例のＤ級増幅器１００では異常を誤検出していた部分について、図３の「通常時」の領域に示すように、本実施形態のＤ級増幅器１では異常の誤検出が解消している。

なお、制御部１４は、ノイズ等の何らかの要因で、ＥＲＲＰ端子からパルス状の信号が発生した場合でも、異常を誤検出してしまう。そのため、制御部１４は、ＩＮＶＰ端子から取得した信号レベルがハイレベルであり、かつ、ＥＲＲＰ端子から取得した信号レベルが、ＰＷＭＰ信号の最小パルス以上出力されているときに、異常を検出したとみなすようにしてもよい。

また、制御部１４は、ＥＲＲＰ端子から出力された信号におけるパルス数が予め設定された回数以上計測された場合に、異常が発生したと判定する異常判定部としての機能を備えてもよい。この場合、異常が発生したとみなすためのパルス数の回数を、レジスタ又は不揮発性メモリ等の記憶手段に記憶させるようにしてもよい。

［変形例］
以上、本発明の好ましい実施形態について説明したが、本発明のＤ級増幅回路は上記実施形態の態様に限らず、種々の変更を行ってもよい。

例えば、上記実施形態では、異常検出部４０Ｐ及び異常検出部４０Ｍにおいて、遅延調整部としてのバッファ回路４３Ｐ及びバッファ回路４３Ｍを設けていたが、これらを設けない態様としてもよい。

また、上記実施形態では、ＰＷＭ変調処理部１１にデジタル信号を入力するデジタル方式のＤ級増幅回路としていたが、ＰＷＭ変調処理部１１にアナログ信号を入力するアナログ方式のＤ級増幅回路としてもよい。

１、１００ Ｄ級増幅器
１１ 変調処理部
１２ プラス側信号回路部
１３ マイナス側信号回路部
１４ 制御部
２０Ｍ、２０Ｐ プリドライバ
２１Ｍ、２１Ｐ 遅延処理部
２２Ｐ 共通遅延処理部
２３Ｐ 個別遅延処理部
３０Ｍ、３０Ｐ 信号増幅部
３１Ｍ、３１Ｐ スイッチング素子
４０Ｍ、４０Ｐ 異常検出部
４１Ｍ、４１Ｐ ＡＮＤ回路
４１Ｍ、４２Ｐ ＮＯＴ回路
４３Ｍ、４３Ｐ バッファ回路
５０ 外部電源
５１ デジタル信号出力部

Claims (4)

1. 入力された信号に対してＰＷＭ変調処理を行うＰＷＭ変調処理部と、
   ＰＷＭ変調された信号をスイッチング素子により増幅する信号増幅部と、
   前記スイッチング素子において貫通電流が流れないようにするため、ＰＷＭ変調された信号に対して遅延処理を行う遅延処理部と、
   前記遅延処理部を通過後の信号と前記信号増幅部を通過後の信号とを用いて、異常が発生したことを検出する異常検出部と、を備える
   Ｄ級増幅回路。
2. 前記異常検出部は、前記遅延処理部を通過後の信号のタイミングを、前記信号増幅部を通過後の信号のタイミングに合うように遅延させる遅延調整部を備える
   請求項１に記載のＤ級増幅回路。
3. 前記異常検出部により検出された異常の数が、予め設定された回数以上計測された場合に、異常が発生したと判定する異常判定部を備える
   請求項１または２に記載のＤ級増幅回路。
4. 異常が発生したと判定するための異常の回数を記憶する記憶手段を備える
   請求項３に記載のＤ級増幅回路。