JP2024039752A

JP2024039752A - 半導体装置

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Publication number: JP2024039752A
Application number: JP2022144349A
Authority: JP
Inventors: 由明板倉; Yoshiaki Itakura; 智宏杉浦; Tomohiro Sugiura
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2022-09-12
Filing date: 2022-09-12
Publication date: 2024-03-25

Abstract

【課題】多極かつ挟ピッチ化を図った場合であっても、はんだブリッジが発生してしまうことをより確実に抑制しつつ、温度変化によるはんだの耐久性をより向上させることが可能な半導体装置を提供する。【解決手段】半導体装置１は、半導体パッケージ１０と実装基板２０とを備えている。また、実装基板２０は、基板本体２１とソルダレジスト層２２とランド２３と、を備えている。そして、ランド２３は、角部ランド２３１と第１ランド２３２と第２ランド２３３とを備えている。ここで、ソルダレジスト層２２には、角部ランド２３１の側面２３１２を露出させるレジストクリアランス２２１が、内側領域Ｒ１及び外側領域Ｒ２のうち外側領域Ｒ２のみに形成されている。そして、角部ランド２３１は、レジストクリアランス２２１により露出する側面２３１２まではんだ３０で接合されている。【選択図】図１

Description

本発明は、半導体装置に関する。

この種の従来の技術としては、特許文献１に開示されたものが提案されている。この特許文献１には、半導体パッケージをプリント配線板（実装基板）にはんだ接合することで形成された半導体装置が開示されている。

この特許文献１では、プリント配線板（実装基板）上に複数のランドが形成されている。そして、複数のランドのうち角部に配置されるランドは、端部の一部がソルダレジストから露出するように形成されている。こうすることで、半導体装置の熱変形による熱応力が局所的に集中して発生してしまうことを防止できるようにし、以て、ランドに接合されたはんだが剥離してしまうことを防止できるようにしている。

特開２０２１－００５５８６号公報

ところで、近年は、半導体装置の小型化に伴い、複数のランドも挟ピッチ化させる傾向にある。そして、複数のランドを挟ピッチ化させると、はんだ接合時にはんだブリッジが発生してしまうおそれがある。

そのため、複数のランドの挟ピッチ化を図る場合には、ランドに接合されたはんだが剥離してしまうことを防止できるようにしつつ、挟ピッチ化によるはんだブリッジの発生を抑制できるようにするのが好ましい。

本発明は、このような従来技術が有する課題に鑑みてなされたものである。そして、本発明の目的は、多極かつ挟ピッチ化を図った場合であっても、はんだブリッジが発生してしまうことをより確実に抑制しつつ、温度変化によるはんだの耐久性をより向上させることが可能な半導体装置を提供することにある。

本発明の一態様に係る半導体装置は、半導体パッケージと、前記半導体パッケージが接合される実装基板と、を備え、前記実装基板は、基板本体と、前記基板本体の表面上に配置されるソルダレジスト層と、前記ソルダレジスト層によって電気的に絶縁された状態で前記基板本体の表面上に配置され、前記半導体パッケージにはんだで接合される複数のランドと、を備え、前記複数のランドは、角部に配置される角部ランドと、前記角部ランドと第１方向で隣り合う第１ランドと、前記角部ランドと前記第１方向と交差する第２方向で隣り合う第２ランドと、を備えており、前記角部ランドの平面視における輪郭線を、前記第１ランドとの距離が最短となる部位のうち前記第２方向において最も外側に位置する第１最短点と、前記第２ランドとの距離が最短となる部位のうち前記第１方向において最も外側に位置する第２最短点と、で内側輪郭線と外側輪郭線とに区画し、前記ソルダレジスト層の平面視における前記角部ランドの周縁部を、前記第１最短点から前記第２方向の外側に延びる第１半直線、前記第２最短点から前記第１方向の外側に延びる第２半直線及び前記内側輪郭線で区画される内側領域と、前記第１半直線、前記第２半直線及び前記外側輪郭線で区画される外側領域と、に区画した場合に、前記ソルダレジスト層には、前記角部ランドの側面を露出させるレジストクリアランスが、前記内側領域及び前記外側領域のうち前記外側領域のみに形成されており、前記角部ランドは、前記レジストクリアランスにより露出する側面まで前記はんだで接合されている。

本発明によれば、多極かつ挟ピッチ化を図った場合であっても、はんだブリッジが発生してしまうことをより確実に抑制しつつ、温度変化によるはんだの耐久性をより向上させることが可能な半導体装置を提供することができる。

一実施形態に係る半導体装置が備える実装基板の一例を示す平面図である。一実施形態に係る半導体装置の一例を一部拡大して示す断面図である。比較例に係る半導体装置を一部拡大して示す断面図である。第１変形例に係る半導体装置が備える実装基板を示す平面図である。第１変形例に係る半導体装置を一部拡大して示す断面図である。第２変形例に係る半導体装置が備える実装基板を示す平面図である。

以下、図面を用いて本実施形態に係る半導体装置について詳細に説明する。なお、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。

本実施形態に係る半導体装置１は、図１に示すように、平面視（Ｚ方向に沿って見た状態）で略矩形状をした実装基板２０を備えている。そして、図２に示すように、この実装基板２０に半導体パッケージ１０をはんだ３０で接合することで、半導体装置１が形成されている。このように、本実施形態に係る半導体装置１は、半導体パッケージ１０と、半導体パッケージ１０が接合される実装基板２０と、を備えている。

このような半導体装置１は、例えば、カメラ機能を有する半導体パッケージ１０を用いた撮像装置の一部に用いることができる。

半導体パッケージ１０は、図２に示すように、基板本体１１と、基板本体１１の表面１１１上に配置されるソルダレジスト層１２と、を備えている。さらに、半導体パッケージ１０は、ソルダレジスト層１２によって電気的に絶縁された状態で基板本体１１の表面１１１上に配置される複数の電極１３を備えている。

基板本体１１は、本実施形態では、略矩形板状に形成されたリジッド基板である。この基板本体１１は、例えば、ガラスエポキシ樹脂等の電気絶縁性を有する材料で形成することができる。また、ソルダレジスト層１２は、基板本体１１の表面１１１上に積層される絶縁層であり、例えば、アルミナ等のセラミックを用いて形成することができる。そして、導電性を有する材料（例えば、銅などの金属材料）で形成された複数の電極１３が、絶縁層としてのソルダレジスト層１２によって電気的に絶縁された状態で表面側に露出するように配置されている。本実施形態では、このような半導体パッケージ１０として、平面視で略円形をした電極１３を格子状に並べたBGA(Ball Grid Array)タイプの半導体パッケージを用いている。

同様に、実装基板２０は、図１及び図２に示すように、基板本体２１と、基板本体２１の表面２１１上に配置されるソルダレジスト層２２と、を備えている。さらに、実装基板２０は、ソルダレジスト層２２によって電気的に絶縁された状態で基板本体２１の表面２１１上に配置される複数のランド２３を備えている。

基板本体２１も、本実施形態では、略矩形板状に形成されたリジッド基板である。そして、この基板本体２１も、例えば、ガラスエポキシ樹脂等の電気絶縁性を有する材料で形成することができる。また、ソルダレジスト層２２も、基板本体２１の表面２１１上に積層される絶縁層であり、例えば、アルミナ等のセラミックを用いて形成することができる。そして、導電性を有する材料（例えば、銅などの金属材料）で形成された複数のランド２３が、絶縁層としてのソルダレジスト層２２によって電気的に絶縁された状態で表面側に露出するように配置されている。本実施形態では、基板本体２１上には、半導体パッケージ１０に形成された電極１３と同数のランド２３が形成されており、各ランド２３は、基板本体２１における電極１３と対応する位置にそれぞれ形成されている。具体的には、基板本体２１上には、平面視で略円形となるランド２３が格子状に並ぶように配置されている。こうすることで、複数のランド２３が、角部に配置される角部ランド２３１と、角部ランド２３１と第１方向で隣り合う第１ランド２３２と、角部ランド２３１と第１方向と交差する第２方向で隣り合う第２ランド２３３と、を備えるようにしている。なお、本実施形態では、便宜上、図１の上下方向に延びるＸ方向を第１方向とし、図１の左右方向に延びるＹ方向を第２方向としている。また、図１では、左下の隅に配置されたランド２３のみを角部ランド２３１としたものを例示しているが、格子状に配置されるランド２３の４隅の全てを角部ランド２３１とするのが好ましい。

そして、対になる電極１３及びランド２３をはんだ３０でそれぞれ接合することで、半導体パッケージ１０を実装基板２０にはんだ３０で接合している。

このとき、全てのランド２３を、側面の全面がソルダレジスト層２２に接触した状態で対応する電極１３にはんだで接合すると、ランド２３の位置に関わらずはんだ３０の接合力がほぼ同等となるようにすることができる。

しかしながら、はんだ３０の接合力がほぼ同等となるように半導体装置１を形成すると、温度が変化した際の半導体パッケージ１０と実装基板２０との熱膨張係数の差によって基板本体１１，２１が反った際に、４隅に配置されたランド２３に応力が集中してしまう。

そのため、はんだ３０の接合力がほぼ同等となるように半導体装置１を形成すると、４隅に配置されたランド２３ほど基板の反りによる応力集中の影響を受けてしまい、はんだ３０の耐久性が低下してしまうおそれがあった。

そこで、本実施形態では、温度変化によるはんだ３０の耐久性をより向上させることができるようにした。

具体的には、角部に配置される角部ランド２３１の周囲にレジストクリアランス２２１を設け、角部ランド２３１の側面２３１２が露出するようにし、この露出する側面２３１２もはんだ３０で接合されるようにしている。

こうすることで、角部に配置される角部ランド２３１のはんだ３０の接合力を他の部位に配置されたランド２３におけるはんだ３０の接合力よりも大きくなるようにし、４隅に配置されたランド２３に応力が集中してしまうことを、より確実に抑制できるようにした。

さらに、本実施形態では、多極かつ挟ピッチ化を図った場合であっても、はんだブリッジが発生してしまうことをより確実に抑制できるようにもしている。

具体的には、角部ランド２３１の平面視における輪郭線Ｃ１を、第１最短点Ｐ１と第２最短点Ｐ２とで内側輪郭線Ｃ１１と外側輪郭線Ｃ１２とに区画し、ソルダレジスト層２２の平面視における角部ランド２３１の周縁部Ｒを、内側領域Ｒ１と外側領域Ｒ２とに区画した場合に、ソルダレジスト層２２には、角部ランド２３１の側面２３１２を露出させるレジストクリアランス２２１が、内側領域Ｒ１及び外側領域Ｒ２のうち外側領域Ｒ２のみに形成されるようにしている。

ここで、第１最短点Ｐ１は、第１ランド２３２との距離が最短となる部位のうち第２方向（Ｙ方向）において最も外側に位置する点のことである。同様に、第２最短点Ｐ２は、第２ランド２３３との距離が最短となる部位のうち第１方向（Ｘ方向）において最も外側に位置する点のことである。

また、内側領域Ｒ１は、第１最短点Ｐ１から第２方向（Ｙ方向）の外側に延びる第１半直線Ｌ１、第２最短点Ｐ２から第１方向（Ｘ方向）の外側に延びる第２半直線Ｌ２及び内側輪郭線Ｃ１１で区画される領域のことである。同様に、外側領域Ｒ２は、第１半直線Ｌ１、第２半直線Ｌ２及び外側輪郭線Ｃ１２で区画される領域のことである。

そして、角部ランド２３１は、レジストクリアランス２２１により露出する側面２３１２まではんだ３０で接合されるようにしている。

さらに、本実施形態では、角部ランド２３１における外側輪郭線Ｃ１２側の側面２３１２２の全面が露出するようにレジストクリアランス２２１を形成している。

こうすることで、４隅に位置する角部ランド２３１をはんだ３０で接合する際に、角部ランド２３１の上面２３１１だけでなく、外側に位置する側面２３１２の全面もはんだ３０で接合されるようにしている。こうすれば、温度変化が生じた際に、半導体パッケージ１０と実装基板２０との熱膨張係数の差によって反りや応力集中が発生しやすい角部ランド２３１の外側におけるはんだ３０の接触角θ１を図３に示す接触角θ２よりも大きくすることが可能になる。なお、図３には、従来の半導体装置１Ａを示しており、この図３に示す接触角θ２は、レジストクリアランス２２１を形成しない状態で角部ランド２３１をはんだ３０で接合した場合におけるはんだ３０の外側の接触角のことである。

このように、本実施形態では、はんだ３０の外側における接触角θ１が大きくなるようにすることで、角部ランド２３１の外側で反りや応力集中が発生してしまうことが抑制できるようにし、温度変化によるはんだ３０の耐久性をより向上させられるようにしている。

また、ソルダレジスト層２２は、角部ランド２３１の周縁部Ｒのうち第１ランド２３２側及び第２ランド２３３側となる内側領域Ｒ１には、レジストクリアランス２２１が形成されないようにしている。すなわち、第１ランド２３２側及び第２ランド２３３側となる内側輪郭線Ｃ１１側の側面２３１２１の全面がソルダレジスト層２２に接触するようにしている。こうすることで、ソルダレジスト層２２が存在する部分の第１ランド２３２までの距離及び第２ランド２３３までの距離が短くなってしまうことを抑制できるようにしている。そして、角部ランド２３１と第１ランド２３２との間ではんだブリッジが生じてしまったり、角部ランド２３１と第２ランド２３３との間ではんだブリッジが生じてしまったりすることを、より確実に抑制することができるようにしている。

なお、半導体パッケージ１０及び実装基板２０を、図４及び図５に示す構成とすることも可能である。図４及び図５に示す半導体パッケージ１０では、電極１３の周囲にオーバーレジスト部が形成されるようにしている。一方、図４及び図５に示す実装基板２０では、角部ランド２３１の内側輪郭線Ｃ１１側のみにオーバーレジスト部２２２が形成されるようにしている。

このような構成とすることでも、上記実施形態で示した構成とほぼ同様の作用、効果を奏することが可能になる。

また、図６に示すように、LGA(Land Grid Array)タイプの半導体パッケージに対応する実装基板２０とすることも可能である。図６に示す実装基板２０の基板本体２１上には、平面視で略矩形となるランド２３が格子状に並ぶように配置されている。

このように、平面視で略矩形となるランド２３を格子状に並べた場合、第１ランド２３２側の辺Ｓ１が、第１ランド２３２との距離が最短となる部位となっている。そして、辺Ｓ１のうち第２方向（Ｙ方向）において最も外側に位置する点（図６の左上の頂点）が第１最短点Ｐ１となっている。同様に、第２ランド２３３側の辺Ｓ２が、第２ランド２３３との距離が最短となる部位となっており、辺Ｓ２のうち第１方向（Ｘ方向）において最も外側に位置する点（図６の右下の頂点）が第２最短点Ｐ２となっている。

［作用・効果］
以下では、上記実施形態及びその変形例で示した半導体装置の特徴的構成及びそれにより得られる効果を説明する。

上記実施形態及びその変形例で示した半導体装置１は、半導体パッケージ１０と、半導体パッケージ１０が接合される実装基板２０と、を備えている。

また、実装基板２０は、基板本体２１と、基板本体２１の表面２１１上に配置されるソルダレジスト層２２と、を備えている。さらに、実装基板２０は、ソルダレジスト層２２によって電気的に絶縁された状態で基板本体２１の表面２１１上に配置され、半導体パッケージ１０にはんだ３０で接合される複数のランド２３を備えている。

ここで、複数のランド２３は、角部に配置される角部ランド２３１と、角部ランド２３１と第１方向（Ｘ方向）で隣り合う第１ランド２３２と、角部ランド２３１と第１方向（Ｘ方向）と交差する第２方向（Ｙ方向）で隣り合う第２ランド２３３と、を備えている。

また、角部ランド２３１の平面視における輪郭線Ｃ１を、第１最短点Ｐ１と第２最短点Ｐ２とで内側輪郭線Ｃ１１と外側輪郭線Ｃ１２とに区画し、ソルダレジスト層２２の平面視における角部ランド２３１の周縁部Ｒを、内側領域Ｒ１と外側領域Ｒ２とに区画した場合に、ソルダレジスト層２２には、角部ランド２３１の側面２３１２を露出させるレジストクリアランス２２１が、内側領域Ｒ１及び外側領域Ｒ２のうち外側領域Ｒ２のみに形成されるようにしている。

そして、角部ランド２３１は、レジストクリアランス２２１により露出する側面２３１２まではんだ３０で接合されている。

このように、上記実施形態及びその変形例で示した半導体装置１では、４隅に位置するランド（角部ランド２３１）をはんだ３０で接合する際に、角部ランド２３１の外側に位置する側面２３１２まではんだ３０で接合されるようにしている。こうすれば、温度変化が生じた際に、半導体パッケージ１０と実装基板２０との熱膨張係数の差によって反りや応力集中が発生しやすい角部ランド２３１の外側におけるはんだ３０の接触角θ１をより大きくすることが可能になる。その結果、角部ランド２３１の外側で反りや応力集中が発生してしまうことが抑制されて、温度変化によるはんだの耐久性をより向上させることが可能になる。

また、上記実施形態及びその変形例で示した半導体装置１では、ソルダレジスト層２２における角部ランド２３１の周縁部Ｒのうち第１ランド２３２側及び第２ランド２３３側となる内側領域Ｒ１には、レジストクリアランス２２１が形成されないようにしている。すなわち、角部ランド２３１の側面２３１２は、第１ランド２３２側及び第２ランド２３３側となる内側輪郭線Ｃ１１側においては、ソルダレジスト層２２に接触するようにしている。こうすれば、ソルダレジスト層２２が存在する部分の第１ランド２３２までの距離及び第２ランド２３３までの距離が短くなってしまうことを抑制することが可能になる。その結果、角部ランド２３１と第１ランド２３２との間ではんだブリッジが生じてしまったり、角部ランド２３１と第２ランド２３３との間ではんだブリッジが生じてしまったりすることを、より確実に抑制することが可能になる。

このように、上記実施形態及びその変形例で示した半導体装置１とすれば、多極かつ挟ピッチ化を図った場合であっても、はんだブリッジが発生してしまうことをより確実に抑制しつつ、温度変化によるはんだの耐久性をより向上させることが可能になる。

また、角部ランド２３１における外側輪郭線Ｃ１２側の側面２３１２２の全面が露出するようにレジストクリアランス２２１が形成されていてもよい。

こうすれば、温度変化が生じた際に、半導体パッケージ１０と実装基板２０との熱膨張係数の差によって反りや応力集中が発生しやすい角部ランド２３１の外側において、外側輪郭線Ｃ１２側の側面２３１２２の全面にはんだ３０を接触させることが可能になる。その結果、温度変化によるはんだ３０の耐久性をより向上させることが可能になる。

［その他］
以上、本実施形態を説明したが、本実施形態はこれらに限定されるものではなく、本実施形態の要旨の範囲内で種々の変形が可能である。

例えば、上記実施形態及びその変形例で説明した構成を適宜組み合わせた構成とすることが可能である。

また、上記実施形態及びその変形例では、輪郭形状が円形または四角形となるようにしたランド２３を例示したが、ランド２３の輪郭形状は、例えば、四角以外の多角形状等、様々な形状とすることが可能である。

また、上記実施形態及びその変形例では、半導体パッケージ１０として、BGA(Ball Grid Array)の半導体パッケージ及びLGA(Land Grid Array)の半導体パッケージを例示したが、QFP(Quad Flat Package)の半導体パッケージとすることも可能である。

また、上記実施形態及びその変形例では、角部ランド２３１における外側輪郭線Ｃ１２側の側面２３１２２の全面が露出するようにレジストクリアランス２２１を形成したものを例示したが、側面２３１２２の一部のみを露出させるようにすることも可能である。

また、上記実施形態及びその変形例では、実装基板２０の角部に複数のランド２３を形成したものを例示したが、実装基板２０の中央部等、角部以外の部位に複数のランド２３を形成することも可能である。この場合、半導体パッケージ１０と実装基板２０とが厚さ方向（実装方向：Ｚ方向）で重なり合う領域をランド２３の実装領域とし、この実装領域の角部に配置されるランド２３を角部ランド２３１として、本発明を適用することが可能である。

また、半導体パッケージや実装基板、その他細部のスペック（形状、大きさ、レイアウト等）も適宜に変更可能である。

１半導体装置
１０半導体パッケージ
２０実装基板
２１基板本体
２１１表面
２２ソルダレジスト層
Ｒ周縁部
Ｒ１内側領域
Ｒ２外側領域
２２１レジストクリアランス
２３ランド
２３１角部ランド
２３１２側面
２３１２２外側輪郭線側の側面
Ｃ１輪郭線
Ｃ１１内側輪郭線
Ｃ１２外側輪郭線
Ｐ１第１最短点
Ｐ２第２最短点
Ｌ１第１半直線
Ｌ２第２半直線
２３２第１ランド
２３３第２ランド
３０はんだ
Ｘ方向第１方向
Ｙ方向第２方向

Claims

半導体パッケージと、
前記半導体パッケージが接合される実装基板と、
を備え、
前記実装基板は、
基板本体と、
前記基板本体の表面上に配置されるソルダレジスト層と、
前記ソルダレジスト層によって電気的に絶縁された状態で前記基板本体の表面上に配置され、前記半導体パッケージにはんだで接合される複数のランドと、
を備え、
前記複数のランドは、
角部に配置される角部ランドと、
前記角部ランドと第１方向で隣り合う第１ランドと、
前記角部ランドと前記第１方向と交差する第２方向で隣り合う第２ランドと、
を備えており、
前記角部ランドの平面視における輪郭線を、前記第１ランドとの距離が最短となる部位のうち前記第２方向において最も外側に位置する第１最短点と、前記第２ランドとの距離が最短となる部位のうち前記第１方向において最も外側に位置する第２最短点と、で内側輪郭線と外側輪郭線とに区画し、
前記ソルダレジスト層の平面視における前記角部ランドの周縁部を、前記第１最短点から前記第２方向の外側に延びる第１半直線、前記第２最短点から前記第１方向の外側に延びる第２半直線及び前記内側輪郭線で区画される内側領域と、前記第１半直線、前記第２半直線及び前記外側輪郭線で区画される外側領域と、に区画した場合に、
前記ソルダレジスト層には、前記角部ランドの側面を露出させるレジストクリアランスが、前記内側領域及び前記外側領域のうち前記外側領域のみに形成されており、
前記角部ランドは、前記レジストクリアランスにより露出する側面まで前記はんだで接合されている、
半導体装置。
前記レジストクリアランスは、前記角部ランドにおける前記外側輪郭線側の側面の全面が露出するように形成されている、
請求項１に記載の半導体装置。