JP2024029557A - 表示装置 - Google Patents

Abstract

【課題】電源オフ後の画素電極の残留電圧による焼き付き抑制効果を高めることができる表示装置を提供する。【解決手段】電源オフシーケンスの第１時刻ｔ１においてオン制御され、走査線ＳＣＬに第１電源電圧信号ＰＳＩＧ１を供給する第１スイッチ回路４５と、第１時刻ｔ１においてオン制御され、信号線ＤＴＬにＧＮＤ電位を供給する第２スイッチ回路４６と、第１時刻ｔ１に第１スイッチ回路４５及び第２スイッチ回路４６をオン制御した後、第１時刻ｔ１の後の第２時刻ｔ２においてゲートドライバ及び信号線選択回路の制御が停止した後に、第１スイッチ回路４５及び第２スイッチ回路４６のオン制御状態を維持するリセット回路４７と、を備える。【選択図】図９

Description

本発明は、表示装置に関する。

従来、電源オフ時に、共通電極とソース線とを短絡して画素トランジスタをオンさせることで、画素にソース線の接地電位を書き込み、画素電極の電位を接地電位に設定することにより、速やかに残像を消去することができ、残留電圧による液晶の焼き付きを防止することができる液晶表示装置が開示されている（例えば、特許文献１参照）。また、動作状態から非動作状態に移行したとき、全てのＴＦＴのゲートをオンさせると共に、液晶駆動電源を接地電位に設定して、液晶及び保持容量に蓄積された液晶駆動電圧を放電させるようにした液晶表示装置が開示されている（例えば、特許文献２参照）。

特開２００８－２９９２５３号公報 特開２００１－２２３２６号公報

上記従来技術では、画素電極の電位を接地電位に設定した後、ゲート信号電位がオフ電位となったときに画素トランジスタのドレイン－ゲート間容量を介して画素電極の電位が変動し、画素電極に残留電圧が発生することが考慮されていない。このため、画素電極の残留電圧による焼き付きの発生を抑制する効果が十分に発揮されない場合がある。

本発明は、電源をオフするシーケンスにおいて発生するオフ後の画素電極の残留電圧を抑制することができる表示装置を提供することを目的とする。

本開示の一態様に係る表示装置は、画素トランジスタと、当該画素トランジスタのドレインに接続された画素電極と、を有する画素と、前記画素トランジスタのゲートに接続された走査線と、前記画素トランジスタのソースに接続された信号線と、正値の第１電源電圧信号と負値の第２電源電圧信号とが供給されて前記画素トランジスタを駆動する駆動回路と、を備え、前記駆動回路は、前記走査線に走査信号を供給するゲートドライバと、前記信号線に画素信号を供給する信号線選択回路と、前記ゲートドライバ及び前記信号線選択回路を制御する表示制御回路と、を備え、前記画素電極は、表示動作時において、ＧＮＤ電位よりも低電位の共通電位が供給される共通電極との間に保持容量が設けられ、前記駆動回路は、電源オフシーケンスの第１時刻においてオン制御され、前記走査線に前記第１電源電圧信号を供給する第１スイッチ回路と、前記第１時刻においてオン制御され、前記信号線にＧＮＤ電位を供給する第２スイッチ回路と、前記第１時刻に前記第１スイッチ回路及び前記第２スイッチ回路をオン制御した後、前記第１時刻の後の第２時刻において前記ゲートドライバ及び前記信号線選択回路の制御が停止した後に、前記第１スイッチ回路及び前記第２スイッチ回路のオン制御状態を維持するリセット回路と、を備える。

図１は、実施形態に係る表示装置の概略構成の一例を示す図である。 図２は、表示領域における画素配列の一例を示す図である。 図３は、表示装置の概略断面構造を表す断面図である。 図４は、画素の構成例を示す平面図である。 図５Ａは、図４のＡ１－Ａ２線に沿う断面の第１例を示す図である。 図５Ｂは、図４のＡ１－Ａ２線に沿う断面の第２例を示す図である。 図６は、比較例に係る表示装置の駆動回路構成の一例を示す図である。 図７は、比較例に係る電源オフシーケンスの一例を示すタイミングチャートである。 図８は、図７に示す電源オフシーケンスによるリセット後の画素電極の電位変動の拡大図である。 図９は、実施形態に係る表示装置の駆動回路構成の一例を示す図である。 図１０は、実施形態に係る電源オフシーケンスの一例を示すタイミングチャートである。 図１１は、図１０に示す電源オフシーケンスによるリセット後の画素電極の電位変動の拡大図である。 図１２Ａは、第１インバータ回路の回路構成を示す図である。 図１２Ｂは、第１インバータ回路の入出力電位を示す図である。

発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態に係る表示装置の概略構成の一例を示す図である。図２は、表示領域における画素配列の一例を示す図である。

本実施形態に係る表示装置１は、例えば、表示素子として液晶表示素子を用いた液晶表示デバイスである。また、本開示において、表示装置１は、駆動方式として、例えばカラム反転駆動方式やフレーム反転方式等を採用することができる。表示装置１における駆動方式としては、カラム反転駆動方式やフレーム反転方式に限定されない。

表示装置１は、表示パネル１１上に表示領域ＡＡが設けられ、表示領域ＡＡの周辺領域に駆動回路４０が設けられている。表示装置１は、電源装置１２から電力供給される。

駆動回路４０は、ゲートドライバ４２、信号線選択回路４３、及び表示制御回路４４を備える。ゲートドライバ４２及び信号線選択回路４３は、表示領域ＡＡの周辺領域に形成される薄膜トランジスタ（ＴＦＴ）回路である。表示制御回路４４は、表示領域ＡＡの周辺領域に実装されるドライバＩＣ４に含まれる。ドライバＩＣ４は、例えばフレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等で構成される中継基板を介して制御装置１３と接続される。

制御装置１３は、電源装置１２から表示装置１への電力供給を制御する。また、制御装置１３は、表示装置１の電源オン及び電源オフを制御する。電源装置１２及び制御装置１３は、例えば、表示装置１が搭載される機器（図示省略）に搭載される。

表示領域ＡＡには、Ｄｘ方向（第１方向）及びＤｙ方向（第２方向）に並ぶ複数の画素Ｐｉｘが設けられている。また、表示領域ＡＡには、画素Ｐｉｘに走査信号（ゲート信号）ＧＡＴＥを供給する走査線（ゲート線）ＳＣＬや、画素Ｐｉｘに画素信号ＳＩＧを供給する信号線ＤＴＬが設けられている。本実施形態において、走査線ＳＣＬは、Ｄｘ方向に延伸して設けられている。また、本実施形態において、信号線ＤＴＬは、Ｄｙ方向に延伸して設けられている。

図２に示すように、画素Ｐｉｘは、それぞれ画素トランジスタＴｒ及び画素電極ＰＸを備えている。画素トランジスタＴｒは、薄膜トランジスタ（ＴＦＴ）により構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴ（以下、「ｎ型ＴＦＴ」とも称する）で構成される。画素トランジスタＴｒのソースは信号線ＤＴＬに接続され、ゲートは走査線（ゲート線）ＳＣＬに接続され、ドレインは画素電極ＰＸに接続されている。画素電極ＰＸと共通電極ＣＯＭＬとの間に保持容量ＣＳが形成される。

行方向（Ｄｘ方向）に並ぶ画素Ｐｉｘの画素トランジスタＴｒのゲートには、走査線（ゲート線）ＳＣＬを介して走査信号（ゲート信号）ＧＡＴＥ（１，２，・・・，ｍ，・・・，Ｍ）が供給され、列方向（Ｄｙ方向）に並ぶ画素Ｐｉｘの画素トランジスタＴｒのソースには、信号線ＤＴＬを介して画素信号ＳＩＧ（１，２，・・・，ｎ，・・・Ｎ）が供給される。図２では、列方向（Ｄｘ方向）にＭ個の画素Ｐｉｘが並び、行方向（Ｄｙ方向）にＮ個の画素Ｐｉｘが並ぶ例を示したが、これに限定されない。以下、画素Ｐｉｘが行方向（Ｄｘ方向）に並ぶ行を画素行とも称する。また、画素Ｐｉｘが列方向（Ｄｙ方向）に並ぶ列を画素列とも称する。

本開示において、画素Ｐｉｘは、例えば、赤色（Ｒ）を表示するための赤画素、緑色（Ｇ）を表示するための緑画素、青色（Ｂ）を表示するための青画素を含む。画素配列としては、例えば、行方向（Ｄｘ方向）にＲＧＢの各画素が並ぶストライプ配列が例示されるが、画素配列はＲＧＢのストライプ配列に限定されない。具体的には、例えば、画素Ｐｉｘとして、白色（Ｗ）を表示するための白画素を配置しても良いし、行方向（Ｄｘ方向）や列方向（Ｄｙ方向）に対して所定の角度を有する斜め方向のストライプ配列や異なる色を表示する複数の画素群が行方向（Ｄｘ方向）および列方向（Ｄｙ方向）のいずれにも周期的に配置される配列としても良い。

電源装置１２は、表示装置１に供給する正値の第１電源電圧信号ＰＳＩＧ１及び負値の第２電源電圧信号ＰＳＩＧ２を生成する。第１電源電圧信号ＰＳＩＧ１は、表示装置１の稼働時において、第１電位（ＶＧＨ）に制御される。第２電源電圧信号ＰＳＩＧ２は、表示装置１の稼働時において、第２電位（ＶＧＬ）に制御される。第１電位（ＶＧＨ）は、例えば７［Ｖ］とされる。第２電位（ＶＧＬ）は、例えば－７［Ｖ］とされる。表示装置１の稼働時に供給される第１電位（ＶＧＨ）は、７［Ｖ］に限定されない。また、表示装置１の稼働時に供給される第２電位（ＶＧＬ）は、－７［Ｖ］に限定されない。

制御装置１３は、表示装置１に表示する映像の原信号である映像信号Ｓｏｕｒｃｅを表示装置１に送信する。また、制御装置１３は、表示装置１の電源オン及び電源オフを制御するための第１電源制御信号ＰＣＴＲＬ１を表示装置１に送信する。また、制御装置１３は、電源装置１２から表示装置１への電力供給を制御するための第２電源制御信号ＰＣＴＲＬ２を電源装置１２に送信する。

制御装置１３は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びメモリ等の記憶装置を含む。制御装置１３は、ＣＰＵや記憶装置等のこれらハードウェア資源を用いてプログラムを実行することにより、表示装置１の表示機能を実現することができる。制御装置１３は、プログラムの実行結果に応じて、表示装置１に表示させる画像をドライバＩＣ４が画像入力階調の情報として扱えるように制御する。

表示制御回路４４は、ゲートドライバ４２、信号線選択回路４３を制御することで表示領域ＡＡにおける表示動作を制御する。表示制御回路４４は、制御装置１３から映像信号Ｓｏｕｒｃｅ及び第１電源制御信号ＰＣＴＲＬ１等の各種制御信号を受信する。また、表示制御回路４４は、制御装置１３からの映像信号Ｓｏｕｒｃｅを画像信号Ｖｓｉｇに変換して出力する。画像信号Ｖｓｉｇは、例えば、ＲＧＢの画素配列に応じた画素信号Ｓｉｇを時分割多重化した信号である。また、表示制御回路４４は、共通電極ＣＯＭＬに共通電位ＶＣＯＭを供給する。

また、表示制御回路４４は、信号線選択回路４３と制御装置１３との間のインターフェース（Ｉ／Ｆ）及びタイミングジェネレータとしての機能を備えている。なお、表示制御回路４４が含まれるドライバＩＣ４は、表示パネル１１上に実装されるのではなく、表示パネル１１に接続された中継基板上に実装されても良い。また、ゲートドライバ４２及び信号線選択回路４３は、ドライバＩＣ４に含まれていても良い。

次に、実施形態に係る表示装置１の概略構造について、図３から図５Ｂを参照して説明する。図３は、表示装置の概略断面構造を表す断面図である。図４は、画素の構成例を示す平面図である。図５Ａは、図４のＡ１－Ａ２線に沿う断面の第１例を示す図である。図５Ａに示す第１例では、画素トランジスタＴｒとして、ボトムゲート型トランジスタを用いた例を示している。図５Ｂは、図４のＡ１－Ａ２線に沿う断面の第２例を示す図である。図５Ｂに示す第２例では、画素トランジスタＴｒとして、トップゲート型トランジスタを用いた例を示している。

アレイ基板２は、ガラス又は透明樹脂からなる第１基板２１と、複数の画素電極ＰＸと、共通電極ＣＯＭＬと、画素電極ＰＸと共通電極ＣＯＭＬとを絶縁する絶縁層２４と、を含む。複数の画素電極ＰＸは、第１基板２１の上方に例えば行列状（マトリクス状）に配設される。共通電極ＣＯＭＬは、第１基板２１と画素電極ＰＸとの間に設けられる。

画素電極ＰＸは、各画素Ｐｉｘに対応して設けられる。表示動作を行うための画素信号ＳＩＧは、信号線選択回路４３から信号線ＤＴＬ及び画素トランジスタＴｒを介して画素電極ＰＸに供給される。また、表示動作の際に、ドライバＩＣ４から電圧信号である表示用の共通電位ＶＣＯＭが共通電極ＣＯＭＬに供給される。共通電位ＶＣＯＭは、ＧＮＤ電位とは異なる電位が好ましく、例えば－０．７［Ｖ］程度とされる。共通電位ＶＣＯＭの設定値は、カラム反転駆動方式やフレーム反転方式等の駆動方式においてフリッカーの発生しない最適値に設定されている。また、共通電位ＶＣＯＭは固定電位であることが好ましいが、交流矩形波からなる波形を有する構成であっても構わない。

画素電極ＰＸ及び共通電極ＣＯＭＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。第１基板２１の下側には、接着層（図示省略）を介して偏光板３５Ｂが設けられている。

対向基板３は、ガラス又は透明樹脂からなる第２基板３１と、この第２基板３１の一方の面に形成されたカラーフィルタ３２及び遮光層（図示省略）とを含む。また第２基板３１の上側には、接着層（図示省略）を介して偏光板３５Ａが設けられている。

アレイ基板２と対向基板３とは、所定の間隔（セルギャップ）を設けて対向して配置される。第１基板２１と第２基板３１との間の空間に、表示機能層として液晶層６が設けられる。液晶層６は、各画素電極ＰＸ～共通電極ＣＯＭＬ間の電界の状態に応じて画素Ｐｉｘごとに液晶分子の配向状態を変化させることで、液晶層６を通過する光を変調する。本実施形態においては、例えば、ＦＦＳ（フリンジフィールドスイッチング）を含むＩＰＳ（インプレーンスイッチング）等の横電界モードに適した液晶が用いられる。

アレイ基板２は、各画素Ｐｉｘの画素トランジスタＴｒ、各画素電極ＰＸに画素信号ＳＩＧを供給する信号線ＤＴＬ、各画素トランジスタＴｒを駆動するゲート信号ＧＡＴＥを供給する走査線（ゲート線）ＳＣＬ等の配線を備えている。信号線ＤＴＬ及び走査線（ゲート線）ＳＣＬは、第１基板２１の表面と平行な平面に延在する。

図４に示すように、走査線（ゲート線）ＳＣＬと信号線ＤＴＬとで囲まれた領域が画素Ｐｉｘである。画素電極ＰＸは、複数の帯状電極２２ａと、連結部２２ｂとを有する。

図４に示すように、画素トランジスタＴｒは、半導体６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を含む。

図５Ａに示すように、画素トランジスタＴｒとしてボトムゲート型トランジスタを用いた構成では、第１基板２１の上にゲート線層５１が設けられている。ゲート線層５１には、ゲート電極６４（走査線（ゲート線）ＳＣＬ）が設けられている。絶縁層５８ａ（第２絶縁層）は、ゲート電極６４を覆って第１基板２１の上に設けられている。絶縁層５８ａの上には半導体層５２が設けられている。半導体層５２には、半導体６１が設けられている。半導体層５２の上側に、絶縁層５８ｃ（第１絶縁層）を介して信号線層５３が設けられている。

図５Ｂに示すように、画素トランジスタＴｒとしてトップゲート型トランジスタを用いた構成では、第１基板２１の上にライトシールドＬＳが設けられている。ライトシールドＬＳの上に、絶縁層５８ｆを介して半導体層５２が設けられている。半導体層５２には、半導体６１が設けられている。半導体層５２の上側に、絶縁層５８ｃを介してゲート線層５１が設けられている。ゲート線層５１には、ゲート電極６４が設けられている。絶縁層５８ａは、ゲート電極６４を覆って絶縁層５８ｃの上に設けられている。ゲート線層５１の上側に、絶縁層５８ａを介して信号線層５３が設けられている。

信号線層５３には、ドレイン電極６３及びソース電極６２（信号線ＤＴＬ）が設けられる。ドレイン電極６３及びソース電極６２（信号線ＤＴＬ）の上側に、絶縁層５８ｄ（第３絶縁層）を介して補助配線層５４が設けられている。補助配線層５４の上側に、絶縁層５８ｅを介して共通電極層５５が設けられる。共通電極層５５には、共通電極ＣＯＭＬが設けられる。なお、絶縁層を介することなく補助配線層と共通電極層とが重なっている構成も採用可能である。共通電極層５５の上側に、絶縁層２４を介して画素電極ＰＸが設けられる。

図４及び図５Ａ（又は図５Ｂ）に示すように、画素電極ＰＸは、コンタクトホールＨ１１を介して画素トランジスタＴｒのドレイン電極６３と接続されている。ドレイン電極６３は、コンタクトホールＨ１２を介して半導体６１に接続される。半導体６１は、平面視でゲート電極６４と交差する。ゲート電極６４は走査線（ゲート線）ＳＣＬに接続され、走査線（ゲート線）ＳＣＬの一辺から突出して設けられている。半導体６１は、ソース電極６２と重畳する位置まで延びて、コンタクトホールＨ１３を介してソース電極６２と電気的に接続される。ソース電極６２は、信号線ＤＴＬに接続され、信号線ＤＴＬの一辺から突出している。

半導体６１の材料としては、ポリシリコンや酸化物半導体などの公知の材料を用いることができる。例えばＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、透明アモルファス酸化物半導体）を用いることで、映像表示用の電圧を長時間保持する能力（保持率）が良く、表示品位を向上させることができる。また、ＴＡＯＳを含む酸化物半導体は、画素トランジスタＴｒオフ時のリーク電流が小さい。

ゲート電極６４（走査線（ゲート線）ＳＣＬ）は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金で構成される。ドレイン電極６３及びソース電極６２（信号線ＤＴＬ）は、例えば、チタンとアルミニウムとの合金である、チタンアルミニウム（ＴｉＡｌ）で構成される。

絶縁層２４，５８ａ，５８ｃ，５８ｄ，５８ｅ，５８ｆの材料としては、公知の絶縁材料を用いることができる。例えば、絶縁層５８ｂの材料としては、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を用いることができる。また、例えば、絶縁層５８ｃの材料としては、シリコン酸化膜（ＳｉＯ_２）を用いることができる。絶縁層５８ｄの材料としては、アクリル等の有機絶縁膜が用いられる。これにより、共通電極ＣＯＭＬを設ける面の平坦化が図られる。

補助配線層５４の材料としては、ゲート電極６４（走査線（ゲート線）ＳＣＬ）と同様に、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金で構成される。

上述した概略構造の表示装置１では、画素電極ＰＸと共通電極ＣＯＭＬとの間に形成される保持容量ＣＳに加え、画素電極ＰＸと他の導電部材との間にも寄生容量が生じる。

液晶表示装置では、電源オフの際に駆動回路の出力がハイインピーダンスとなるため、画素電極に保持された電位を電源オフ時にリセット（放電）する必要がある。画素電極に保持された電位を電源オフ時にリセットする際の制御手順を、「電源オフシーケンス」とも称する。

以下、実施形態に係る表示装置１の駆動回路４０の具体的な構成及び電源オフシーケンスについて説明する。

まず、比較例に係る表示装置１０及び電源オフシーケンスについて説明する。図６は、比較例に係る表示装置の駆動回路構成の一例を示す図である。図６では、１画素Ｐｉｘ（ｍ，ｎ）に対応する回路構成例を示している。画素Ｐｉｘ（ｍ，ｎ）は、図２に示す画素配列において、行方向（Ｄｘ方向）に並ぶ画素Ｐｉｘの図中左からｎ番目、かつ、列方向（Ｄｙ方向）に並ぶ画素Ｐｉｘの図中上からｍ番目の画素Ｐｉｘを示している。また、図６では、画素電極ＰＸと走査線（ゲート線）ＳＣＬとの間に生じる寄生容量ＣＰを破線で示している。

駆動回路４０を構成する各回路要素は、電源装置１２から第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２が供給されて動作する。表示装置１の稼働時において電源装置１２から供給される第１電源電圧信号ＰＳＩＧ１の電位（第１電位ＶＧＨ）は、画素トランジスタＴｒのゲートに供給する走査信号（ゲート信号）ＧＡＴＥ（ｍ）のハイ電位とされる。また、表示装置１の稼働時において電源装置１２から供給される第２電源電圧信号ＰＳＩＧ２の電位（第２電位ＶＧＬ）は、画素トランジスタＴｒのゲートに供給する走査信号ＧＡＴＥ（ｍ）のロー電位とされる。

表示制御回路４４（ドライバＩＣ４）は、ゲートドライバ４２及び信号線選択回路４３を制御する。具体的に、表示制御回路４４は、スタートパルスＳＴＶ、シフトクロックＣＫＶ等の同期信号や走査線駆動信号ＥＮＢをゲートドライバ４２に供給する。また、表示制御回路４４は、信号線選択制御信号ＡＳＷ（ｎ），ＸＡＳＷ（ｎ）を信号線選択回路４３に供給する。

また、本開示において、表示制御回路４４は、電源オフシーケンスにおいて表示領域ＡＡ内の全ての画素Ｐｉｘの画素トランジスタＴｒをオン制御して画素電極ＰＸの電位をリセットするためのリセット信号ＸＲｅｓｅｔをゲートドライバ４２に供給する。リセット信号ＸＲｅｓｅｔは、表示動作時においてハイ電位（第１電位ＶＧＨ）とされ、電源オフシーケンスにおいてロー電位（第２電位ＶＧＬ）とされる信号である。

ゲートドライバ４２は、表示動作を行うための主要な回路要素として、シフトレジスタ回路４２１及び走査線駆動回路４２２を備える。また、本開示において、ゲートドライバ４２は、少なくともリセット信号ＸＲｅｓｅｔがロー電位（第２電位ＶＧＬ）であるとき、走査線駆動回路４２２にロー電位（第２電位ＶＧＬ）を出力するＡＮＤ回路を備える。

シフトレジスタ回路４２１は、表示制御回路４４から出力されるスタートパルスＳＴＶ、シフトクロックＣＫＶ等の同期信号に基づき、ｍ列目の画素行の選択時においてハイ電位（第１電位ＶＧＨ）となる信号を生成する回路である。

具体的に、シフトレジスタ回路４２１は、例えば、シフトクロックＣＫＶがハイ電位であるとき、前段のシフトレジスタＳ／Ｒの出力（又はスタートパルスＳＴＶ）を取り込み、シフトクロックＣＫＶがロー電位であるとき、前段のシフトレジスタＳ／Ｒの出力（又はスタートパルスＳＴＶ）を取り込む経路を遮断しつつ、シフトレジスタＳ／Ｒ内のラッチ動作により値を保持する。

シフトレジスタ回路４２１の出力信号は、インバータ回路４２３により論理反転される。インバータ回路４２３の出力信号は、表示動作時、すなわち、リセット信号ＸＲｅｓｅｔがハイ電位（第１電位ＶＧＨ）であるとき、ＡＮＤ回路４２４を経て走査線駆動回路４２２に入力される。

走査線駆動回路４２２は、ＡＮＤ回路４２４から出力される信号及び表示制御回路４４から出力される走査線駆動信号ＥＮＢに基づき、画素トランジスタＴｒのゲートに供給する走査信号ＧＡＴＥ（ｍ）を生成する回路である。走査線駆動信号ＥＮＢのハイ電位は、第１電位ＶＧＨとされる。

具体的に、走査線駆動回路４２２は、表示動作時において、ＡＮＤ回路４２４から出力される信号がハイ電位（第１電位ＶＧＨ）であるとき、ｐチャネルのＭＯＳ型のＴＦＴ（以下、「ｐ型ＴＦＴ」とも称する）で構成される第１トランジスタＴｒ１、及び、ｎ型ＴＦＴで構成される第２トランジスタＴｒ２がオフ制御され、ｎ型ＴＦＴで構成される第３トランジスタＴｒ３がオン制御される。これにより、走査線駆動回路４２２の出力電位が第２電位ＶＧＬとなり、画素Ｐｉｘ（ｍ，ｎ）の画素トランジスタＴｒがオフ制御される。

また、走査線駆動回路４２２は、表示動作時において、ＡＮＤ回路４２４から出力される信号がロー電位（第２電位ＶＧＬ）であるとき、第１トランジスタＴｒ１及び第２トランジスタＴｒ２がオン制御され、第３トランジスタＴｒ３がオフ制御される。これにより、走査線駆動回路４２２の出力電位が走査線駆動信号ＥＮＢのハイ電位である第１電位ＶＧＨとなり、画素Ｐｉｘ（ｍ，ｎ）の画素トランジスタＴｒがオン制御される。

信号線選択回路４３は、ｎ行目の画素列の選択時において、表示制御回路４４から出力される画像信号Ｖｓｉｇを画素信号ＳＩＧとして選択的に出力するスイッチ回路である。具体的に、信号線選択回路４３は、ｎ型ＴＦＴで構成されるスイッチトランジスタＡＳＷＴｒ及びｐ型ＴＦＴで構成されるスイッチトランジスタＸＡＳＷＴｒを備える。

信号線選択回路４３は、表示制御回路４４から出力される信号線選択制御信号ＡＳＷ（ｎ）がハイ電位であり、且つ、信号線選択制御信号ＸＡＳＷ（ｎ）がロー電位であるとき、スイッチトランジスタＡＳＷＴｒ，ＸＡＳＷＴｒがオン制御される。また、信号線選択回路４３は、表示制御回路４４から出力される信号線選択制御信号ＡＳＷ（ｎ）がロー電位であり、且つ、信号線選択制御信号ＸＡＳＷ（ｎ）がハイ電位であるとき、スイッチトランジスタＡＳＷＴｒ，ＸＡＳＷＴｒがオフ制御される。

信号線選択制御信号ＡＳＷ（ｎ）と信号線選択制御信号ＸＡＳＷ（ｎ）とは、互いに論理反転したコンプリメンタリ信号である。信号線選択制御信号ＸＡＳＷ（ｎ）は、信号線選択制御信号ＡＳＷ（ｎ）を論理反転して生成される態様であっても良い。また、信号線選択制御信号ＡＳＷ（ｎ）は、信号線選択制御信号ＸＡＳＷ（ｎ）を論理反転して生成される態様であっても良い。さらには、信号線選択回路４３は、ｎ型ＴＦＴ又はｐ型ＴＦＴで構成されるスイッチトランジスタのみで構成される態様であっても良い。スイッチトランジスタがｎ型ＴＦＴで構成される場合、信号線選択制御信号ＸＡＳＷは不要である。また、スイッチトランジスタがｐ型ＴＦＴで構成される場合、信号線選択制御信号ＡＳＷは不要である。

上述した駆動回路４０の各回路要素の動作により、表示動作の際の画素Ｐｉｘ（ｍ，ｎ）の選択時において、画素Ｐｉｘ（ｍ，ｎ）の画素トランジスタＴｒがオン制御され、画素Ｐｉｘ（ｍ，ｎ）の画素電極ＰＸに画素信号ＳＩＧが書き込まれる。その後、画素Ｐｉｘ（ｍ，ｎ）の画素トランジスタＴｒがオフ制御され、次回フレームにおいて画素Ｐｉｘ（ｍ，ｎ）が再びオン制御されるまでの期間において、保持容量ＣＳに画素信号ＳＩＧの電位が保持される。上述した制御を所定の駆動方式（例えば、カラム反転駆動方式やフレーム反転方式）に対応した選択順序で表示領域ＡＡ内の全ての画素Ｐｉｘに対して実行することで、表示領域ＡＡにおける表示動作を行うことができる。

上述した比較例に係る表示装置１０の電源オフシーケンスにおいて、表示制御回路４４は、リセット信号ＸＲｅｓｅｔをロー電位（第２電位ＶＧＬ）とする。これにより、走査線駆動回路４２２にロー電位（第２電位ＶＧＬ）が供給されて全ての走査線（ゲート線）ＳＣＬの電位がロー電位（第２電位ＶＧＬ）となり、表示領域ＡＡ内の全ての画素Ｐｉｘの画素トランジスタＴｒがオン制御されて画素電極ＰＸの電位がリセットされる。これにより、画素電極ＰＸの残留電圧による液晶の焼き付きを抑制することができる。

図７は、比較例に係る電源オフシーケンスの一例を示すタイミングチャートである。本開示において、表示制御回路４４は、制御装置１３から出力される第１電源制御信号ＰＣＴＲＬ１に基づき、表示装置１の電源オフシーケンスを実行する。図７に示す例では、時刻ｔ０において電源オフシーケンスを開始する例を示している。時刻ｔ０以前は、上述した通常の表示動作を行っているものとする。

時刻ｔ０において電源オフシーケンスを開始すると、表示装置１０は黒画面表示を行う。具体的に、表示制御回路４４は、表示領域ＡＡ内の全ての画素Ｐｉｘに対応する画像信号Ｖｓｉｇの階調を「０」として表示動作を行う。これにより、画素電極ＰＸに保持された電位を最小値とすることができる。以下、黒画面表示を行う期間を「黒挿入期間」とも称する。なお、黒挿入期間は必ずしも設けなくとも良い。

時刻ｔ１において黒挿入期間を終了すると、表示制御回路４４は、信号線ＤＴＬに供給する電位として、ＧＮＤ電位を供給する。このとき、表示制御回路４４は、全ての信号線ＤＴＬに対応する信号線選択制御信号ＡＳＷをハイ電位とし、全ての信号線ＤＴＬに対応する信号線選択制御信号ＸＡＳＷをロー電位とする。これにより、スイッチトランジスタＡＳＷＴｒ，ＸＡＳＷＴｒがオン制御されて信号線ＤＴＬにＧＮＤ電位が供給され、信号線ＤＴＬの電位はＧＮＤ電位に設定される。

また、時刻ｔ１において、表示制御回路４４は、共通電極ＣＯＭＬへの共通電位ＶＣＯＭの供給を停止する。これにより、共通電極ＣＯＭＬの電位は、時刻ｔ４に至るまでにＧＮＤ電位に収束する。また、時刻ｔ１において、表示制御回路４４は、全ての走査線駆動信号ＥＮＢをハイ電位（第１電位ＶＧＨ）とする。また、表示制御回路４４は、リセット信号ＸＲｅｓｅｔをロー電位（第２電位ＶＧＬ）とする。これにより、ＡＮＤ回４２４路の出力信号の電位がロー電位（第２電位ＶＧＬ）となる。この結果として、走査線駆動回路４２２の第１トランジスタＴｒ１及び第２トランジスタＴｒ２がオン制御され、第３トランジスタＴｒ３がオフ制御され、全ての走査線ＳＣＬの電位が走査線駆動信号ＥＮＢのハイ電位として供給される第１電位ＶＧＨとなり、全ての画素Ｐｉｘの画素トランジスタＴｒがオン制御される。これにより、全ての画素Ｐｉｘの画素電極ＰＸは、オン制御された画素トランジスタＴｒを介してＧＮＤ電位の信号線ＤＴＬと電気的に接続され、全ての画素Ｐｉｘの画素電極ＰＸの電位がＧＮＤ電位にリセットされる。

全ての画素Ｐｉｘの画素電極ＰＸの電位をリセットした後の時刻ｔ２において、電源装置１２は、制御装置１３から出力される第２電源制御信号ＰＣＴＲＬ２に基づき、表示装置１への第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２の供給を停止する。これにより、ドライバＩＣ４は制御を停止し、スタートパルスＳＴＶやシフトクロックＣＫＶ等の同期信号、全ての走査線駆動信号ＥＮＢ、リセット信号ＸＲｅｓｅｔ、全ての信号線ＤＴＬに対応する信号線選択制御信号ＡＳＷ，ＸＡＳＷ等の各制御信号の電位がＧＮＤ電位となる。

なお、第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２は、電源装置１２に具備された電源平滑用コンデンサ（図示省略）によって徐々に電位が低下する。このため、第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２の電位は、各制御信号がＧＮＤ電位となった後にＧＮＤ電位に収束する。言い換えると、ドライバＩＣから出力される各制御信号の電位は、第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２よりも急峻にＧＮＤ電位に変位する。

このとき、走査線ＳＣＬには、走査信号ＧＡＴＥの走査線駆動信号ＥＮＢのハイ電位である第１電位ＶＧＨからＧＮＤ電位への急峻な電位変動が生じる。上述の如く画素トランジスタＴｒのドレイン－ゲート間は寄生容量ＣＰが形成されているが、当該走査線ＳＣＬの急激な電圧変動が当該寄生容量ＣＰに作用し、画素電極ＰＸの電位が本来のリセット電位であるＧＮＤ電位から低下する。

ここで、画素電極ＰＸの電位が低下する原理についてより詳細に説明する。図８は、図７に示す電源オフシーケンスによるリセット後の画素電極の電位変動の拡大図である。図８に示す実線は、画素電極ＰＸの電位を示している。図８に示す破線は、走査線ＳＣＬの電位を示している。なお、当該比較例においては、時刻ｔ２の時点では、共通電極ＣＯＭＬはＧＮＤ電位に収束し、また、信号線ＤＴＬの電位もＧＮＤ電位に収束した後、ハイインピーダンス状態（フローティング状態）となっている。

図８に示す如く、走査線ＳＣＬに接続された画素トランジスタＴｒのゲート電位が第１電位ＶＧＨからＧＮＤ電位に変動すると、それに伴って寄生容量ＣＰが放電する。画素トランジスタＴｒの電位が閾値電圧Ｖｔｈを下回るまでの画素トランジスタＴｒがオン状態を維持している期間は、信号線ＤＴＬから画素トランジスタＴｒを介して寄生容量ＣＰが再充電されるが、画素トランジスタＴｒのゲート電位の変動が急峻である場合、寄生容量ＣＰの放電速度が寄生容量ＣＰの再充電速度を上回る。これにより、画素電極ＰＸの電位低下が発生する。

また、上述の如き画素トランジスタＴｒがオン状態を維持しているわずかな期間において画素電極ＰＸの再充電のための電荷供給元となり得る信号線ＤＴＬは、信号線選択制御信号ＡＳＷ，ＸＡＳＷがＧＮＤ電位となることによりハイインピーダンス状態（フローティング状態）であるので、画素電極ＰＸの再充電のための電荷供給により信号線ＤＴＬの電位がＧＮＤ電位から低下していく。これにより、信号線ＤＴＬから再充電される画素電極ＰＸの電位低下がより顕著となる。そして、画素トランジスタＴｒの電位が閾値電圧Ｖｔｈを下回ると、画素トランジスタＴｒがオフ状態となり、画素電極ＰＸの電位がＧＮＤ電位よりも低下した状態で維持されることとなる。

この結果として、ドライバＩＣ４の制御を停止した時刻ｔ２後の画素電極ＰＸの電位は、図７及び図８に示すように、リセット後の電位であるＧＮＤ電位に対して負値の電位差ΔＶが残留電圧として生じることとなる（ＧＮＤ－ΔＶ）。ここで、画素トランジスタＴｒのオフ時のリーク電流に期待して当該残留電圧が経時的に徐々に抜けていくことが考えられるが、特に、半導体６１の材料として、例えばＴＡＯＳ（透明アモルファス酸化物半導体）等の映像表示用の電圧保持率が良い、あるいはオフ時のリーク電流が著しく小さい酸化物半導体等の半導体を用いた場合、長時間に亘り電位差ΔＶが画素電極ＰＸに残留した状態が維持され、液晶の焼き付きが発生する可能性がある。また、焼き付きによって共通電位ＶＣＯＭの最適値が変動することも考えられ、これによってカラム反転駆動方式やフレーム反転方式等の駆動方式によるフリッカーの発生要因となる可能性がある。

本開示では、ドライバＩＣ４が制御を停止した時刻ｔ２以降において、走査線（ゲート線）ＳＣＬの第１電位ＶＧＨからＧＮＤ電位への電位変動を緩やかにすると共に画素トランジスタＴｒのオン状態を維持する。これにより、寄生容量ＣＰの放電速度を寄生容量ＣＰの再充電速度に近付け、画素電極ＰＸの電位低下を抑制することが可能となる。さらに、本開示では、時刻ｔ２以降において画素電極ＰＸの再充電のための電荷供給元となる信号線ＤＴＬをＧＮＤ電位としてローインピーダンス状態に保つ。これにより、画素電極ＰＸの再充電のための電荷供給による信号線ＤＴＬの電位低下を抑制することが可能となる。以下、実施形態に係る表示装置１の駆動回路構成及び電源オフシーケンスについて説明する。

図９は、実施形態に係る表示装置の駆動回路構成の一例を示す図である。図１０は、実施形態に係る電源オフシーケンスの一例を示すタイミングチャートである。図１１は、図１０に示す電源オフシーケンスによるリセット後の画素電極の電位変動の拡大図である。図１１に示す実線は、画素電極ＰＸの電位を示している。図１１に示す破線は、走査線ＳＣＬの電位を示している。ここでは、比較例に係る表示装置１０の駆動回路構成、及び、比較例に係る電源オフシーケンスとは異なる点について詳細に説明し、重複する説明を省略する場合がある。

実施形態の駆動回路４０では、ドライバＩＣ４が制御を停止した時刻ｔ２以降において、走査線ＳＣＬの電位を第１電源電圧信号ＰＳＩＧ１の電位に維持する第１スイッチ回路４５と、ドライバＩＣ４が制御を停止した時刻ｔ２以降において、信号線ＤＴＬの電位をＧＮＤ電位に設定しローインピーダンス状態に維持する第２スイッチ回路４６を備えている。

また、実施形態の駆動回路４０では、第１スイッチ回路４５及び第２スイッチ回路４６をオン制御又はオフ制御するための信号を生成するための構成として、リセット回路４７を備えている。リセット回路４７は、第１インバータ回路４７１、第２インバータ回路４７２、及びバッファ回路４７３を備える。第１インバータ回路４７１、第２インバータ回路４７２、及びバッファ回路４７３は、電源装置１２から第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２が供給されて動作する回路である。さらに、実施形態の駆動回路４０では、比較例に係る構成のＡＮＤ回路４２４に代えて、ＯＲ回路４２５及びＮＯＲ回路４２６を備えている。

第１インバータ回路４７１は、表示制御回路４４から供給されるリセット信号ＸＲｅｓｅｔを論理反転したＲｅｓｅｔ信号を生成する。第２インバータ回路４７２は、第１インバータ回路４７１から出力されるＲｅｓｅｔ信号を論理反転したｉＸＲｅｓｅｔ信号を生成する。バッファ回路４７３は、第１インバータ回路４７１から出力されるＲｅｓｅｔ信号と論理が等しいｉＲｅｓｅｔ信号を生成する。第２インバータ回路４７２により生成されるｉＸＲｅｓｅｔ信号とバッファ回路４７３により生成されるｉＲｅｓｅｔ信号とは、互いに論理反転したコンプリメンタリ信号である。

第１スイッチ回路４５は、例えば、ｐ型ＴＦＴで構成されるスイッチトランジスタＰＵＴｒを備える。

スイッチトランジスタＰＵＴｒのソースには、第１電源電圧信号ＰＳＩＧ１が供給される。スイッチトランジスタＰＵＴｒのドレインは、走査線ＳＣＬに接続される。また、スイッチトランジスタＰＵＴｒのゲートには、第２インバータ回路４７２からのｉＸＲｅｓｅｔ信号が供給される。

第２スイッチ回路４６は、例えば、ｎ型ＴＦＴで構成されるスイッチトランジスタＰＤＴｒ及びｐ型ＴＦＴで構成されるスイッチトランジスタＸＰＤＴｒを備える。スイッチトランジスタＰＤＴｒのゲートには、バッファ回路４７３からのｉＲｅｓｅｔ信号が供給される。スイッチトランジスタＸＰＤＴｒのゲートには、第２インバータ回路４７２からのｉＸＲｅｓｅｔ信号が供給される。

ドライバＩＣ４が制御を停止した時刻ｔ２以降において、走査線ＳＣＬの第１電位ＶＧＨからＧＮＤ電位への電位変動を緩やかにし、画素トランジスタＴｒのオン状態を維持するためには、時刻ｔ２以降に第１スイッチ回路４５（スイッチトランジスタＰＵＴｒ）のオン状態を維持する必要がある。また、ドライバＩＣ４が制御を停止した時刻ｔ２以降において、画素電極ＰＸの再充電のための電荷供給元となる信号線ＤＴＬをローインピーダンス状態に保つためには、時刻ｔ２以降に第２スイッチ回路４６（スイッチトランジスタＰＤＴｒ，ＸＰＤＴｒ）のオン状態を維持する必要がある。

図１２Ａは、第１インバータ回路の回路構成を示す図である。図１２Ｂは、第１インバータ回路の入出力電位を示す図である。

図１２Ａに示すように、第１インバータ回路４７１は、例えばｐ型ＴＦＴで構成されるスイッチトランジスタＴｒｐと、例えばｎ型ＴＦＴで構成されるスイッチトランジスタＴｒｎと、を備える。スイッチトランジスタＴｒｐのソースには、第１電源電圧信号ＰＳＩＧ１が供給される。スイッチトランジスタＴｒｐのドレインは、スイッチトランジスタＴｒｎのドレインに接続される。スイッチトランジスタＴｒｎのソースには、第２電源電圧信号ＰＳＩＧ２が供給される。スイッチトランジスタＴｒｎ及びスイッチトランジスタＴｒｐのゲートには、表示制御回路４４からのリセット信号ＸＲｅｓｅｔが入力される。スイッチトランジスタＴｒｐのドレインとスイッチトランジスタＴｒｎのドレインとの接続点からＲｅｓｅｔ信号が出力される。

本開示において、ドライバＩＣ４が制御を停止した時刻ｔ２以降に第１スイッチ回路４５（スイッチトランジスタＰＵＴｒ）のオン状態を維持するためには、時刻ｔ２において表示制御回路４４から供給されるリセット信号ＸＲｅｓｅｔがＧＮＤ電位となった際に、ｉＲｅｓｅｔ信号の電位を第１電源電圧信号ＰＳＩＧ１の電位に保つ必要がある。また、ドライバＩＣ４が制御を停止した時刻ｔ２以降に第２スイッチ回路４６（スイッチトランジスタＰＤＴｒ，ＸＰＤＴｒ）のオン状態を維持するためには、時刻ｔ２において表示制御回路４４から供給されるリセット信号ＸＲｅｓｅｔがＧＮＤ電位となった際に、ｉＲｅｓｅｔ信号の電位を第１電源電圧信号ＰＳＩＧ１の電位に保ち、且つ、ｉＸＲｅｓｅｔ信号の電位を第２電源電圧信号ＰＳＩＧ２の電位に保つ必要がある。

本開示では、第１インバータ回路４７１のスイッチトランジスタＴｒｐのドレイン電流ＩｄｓｐとスイッチトランジスタＴｒｎのドレイン電流Ｉｄｓｎとが、Ｉｄｓｐ＞＞Ｉｄｓｎの関係性を維持できるように、スイッチトランジスタＴｒｐのチャネル幅ＷｐとスイッチトランジスタＴｒｐのチャネル幅Ｗｎとの関係性をＷｐ＞＞Ｗｎとしている。これにより、図１２Ｂに示すように、リセット信号ＸＲｅｓｅｔがＧＮＤ電位となったときのＲｅｓｅｔ信号の電位を第１電源電圧信号ＰＳＩＧ１の電位に保つことができる。

この結果として、時刻ｔ２において表示制御回路４４から供給されるリセット信号ＸＲｅｓｅｔがＧＮＤ電位となった際に、ｉＲｅｓｅｔ信号の電位を第１電源電圧信号ＰＳＩＧ１の電位に保ち、且つ、ｉＸＲｅｓｅｔ信号の電位を第２電源電圧信号ＰＳＩＧ２の電位に保つことができる。これにより、ドライバＩＣ４が制御を停止した時刻ｔ２から、第１電源電圧信号ＰＳＩＧ１が画素トランジスタＴｒの閾値電圧Ｖｔｈを下回るまでの所定期間、第１スイッチ回路４５（スイッチトランジスタＰＵＴｒ）のオン状態が維持され、第２スイッチ回路４６（スイッチトランジスタＰＤＴｒ，ＸＰＤＴｒ）のオン状態が維持される。具体的に、第１スイッチ回路４５のオン状態が維持される期間は、スイッチトランジスタＰＵＴｒの閾値電圧Ｖｔｈに依存して決まる。また、第２スイッチ回路４６のオン状態が維持される期間は、スイッチトランジスタＰＤＴｒ，ＸＰＤＴｒの閾値電圧Ｖｔｈに依存して決まる。

なお、第２インバータ回路４７２の回路構成は、第１インバータ回路４７１と同様の構成とすることができるが、第２インバータ回路Ｉｎｖ２では、必ずしもＩｄｓｐ＞＞Ｉｄｓｎ（Ｗｐ＞＞Ｗｎ）の関係性を満たす必要はない。

第１インバータ回路４７１、第２インバータ回路４７２、及びバッファ回路４７３は、上述したように、電源装置１２から第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２が供給されて動作する。また、第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２は、電源装置１２に具備された電源平滑用コンデンサ（図示省略）によって徐々に電位が低下する。このため、第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２の電位は、ドライバＩＣ４が制御を停止した時刻ｔ２以降において、ドライバＩＣから出力される各制御信号の電位に対し、長時間に亘り第１スイッチ回路４５及び第２スイッチ回路４６の各トランジスタのオン状態を維持することができる。そして、第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２の電位は、電源平滑用コンデンサ（図示省略）の放電に伴い、ＧＮＤ電位に収束する。

以下、上述した実施形態に係る表示装置１の電源オフシーケンスについて、図１０及び図１１を参照して説明する。ここでは、図７及び図８に示す比較例に係る表示装置１０の電源オフシーケンスとは異なる点について詳細に説明し、重複する説明を省略する場合がある。

時刻ｔ１（第１時刻）において、表示制御回路４４は、リセット信号ＸＲｅｓｅｔをロー電位（第２電位ＶＧＬ）とする。これにより、Ｒｅｓｅｔ信号の電位がハイ電位（第１電位ＶＧＨ）となり、ｉＲｅｓｅｔ信号の電位がハイ電位（第１電位ＶＧＨ）となる。これに伴い、ＯＲ回路４２５の出力電位がハイ電位（第１電位ＶＧＨ）となり、ＮＯＲ回路４２６の電位がロー電位（第２電位ＶＧＬ）となる。これにより、走査線駆動回路４２２の第１トランジスタＴｒ１、第２トランジスタＴｒ２、及び第３トランジスタＴｒ３がオフ制御される。

また、ｉＸＲｅｓｅｔ信号の電位がロー電位（第２電位ＶＧＬ）となる。これにより、第１スイッチ回路４５のスイッチトランジスタＰＵＴｒがオン制御されて走査線ＳＣＬの電位が第１電源電圧信号ＰＳＩＧ１の第１電位ＶＧＨとなり、全ての画素Ｐｉｘの画素トランジスタＴｒがオン制御される。このとき、同時に第２スイッチ回路４６のスイッチトランジスタＰＤＴｒ，ＸＰＤＴｒがオン制御されて信号線ＤＴＬの電位がＧＮＤ電位となる。これにより、全ての画素Ｐｉｘの画素電極ＰＸは、オン制御された画素トランジスタＴｒを介してＧＮＤ電位の信号線ＤＴＬと電気的に接続され、全ての画素Ｐｉｘの画素電極ＰＸの電位がＧＮＤ電位にリセットされる。

全ての画素Ｐｉｘの画素電極ＰＸの電位をリセットした後の時刻ｔ２（第２時刻）において、電源装置１２は、制御装置１３から出力される第２電源制御信号ＰＣＴＲＬ２に基づき、表示装置１への第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２の供給を停止する。これにより、ドライバＩＣ４は制御を停止し、スタートパルスＳＴＶやシフトクロックＣＫＶ等の同期信号、全ての走査線駆動信号ＥＮＢ、リセット信号ＸＲｅｓｅｔ、全ての信号線ＤＴＬに対応する信号線選択制御信号ＡＳＷ，ＸＡＳＷ等の各制御信号の電位がＧＮＤ電位となる。

上述したように、第１インバータ回路４７１、第２インバータ回路４７２、及びバッファ回路４７３に供給される第１電源電圧信号ＰＳＩＧ１及び第２電源電圧信号ＰＳＩＧ２は、ドライバＩＣ４が制御を停止した時刻ｔ２以降において、電源装置１２に具備された電源平滑用コンデンサ（図示省略）によって徐々に電位が低下する。また、時刻ｔ２以降は全ての走査線ＳＣＬが実質的に第１スイッチ回路４５のソースに接続されるので、全ての画素トランジスタＴｒのゲートには第１電源電圧信号ＰＳＩＧ１が供給される。このため、図１１に示すように、画素トランジスタＴｒのオン状態は第１電源電圧信号ＰＳＩＧ１の電位低下に従うこととなり、比較例に係る表示装置１０よりも長時間維持される。具体的に、第１電源電圧信号ＰＳＩＧ１は、電源オフ時において、ドライバＩＣ４によるゲートドライバ４２及び信号線選択回路４３の制御が停止するよりも長く画素トランジスタＴｒの閾値電圧以上の電位を維持する。これにより、画素トランジスタＴｒのゲート電位が比較例に係る表示装置１０よりも緩やかに低下するため、寄生容量ＣＰの放電速度が寄生容量ＣＰの再充電速度に近付き、画素電極ＰＸの電位低下が抑制される。

また、画素電極ＰＸの再充電のための電荷供給元となる信号線ＤＴＬは、ＧＮＤ電位に設定された状態でローインピーダンス状態に保たれる。これにより、画素電極ＰＸの再充電のための電荷供給による信号線ＤＴＬの電位低下が抑制される。この結果として、ドライバＩＣ４が制御を停止した時刻ｔ２後に画素電極ＰＸに生じる負値の電位差ΔＶ１は、比較例に係る表示装置１０においてドライバＩＣ４が制御を停止した時刻ｔ２後に画素電極ＰＸに生じる負値の電位差ΔＶよりも小さくなる（ΔＶ１＜ΔＶ）。

上述した実施形態に係る表示装置１は、図６に示す比較例に係る構成よりもドライバＩＣ４が制御を停止した時刻ｔ２以降に画素電極ＰＸに残留する電位が抑制され、リセット後の電位であるＧＮＤ電位に対する電位差を小さくすることができる。これにより、電源オフ後の画素電極ＰＸの残留電圧による液晶の焼き付きの発生を抑制することができる。また、焼き付きに起因する共通電位ＶＣＯＭの最適値変動によるフリッカーの発生を抑制することができる。

なお、表示装置１は、液晶表示デバイスに限らず、例えば、表示素子として有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた有機ＥＬディスプレイであっても良い。また、表示装置１は、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた無機ＥＬディスプレイであっても良い。また、表示装置１は、電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）であっても良いし、さらには、透過性を有する表示面に画像を表示させる透明ディスプレイであっても良い。

以上、本開示の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

１，１０ 表示装置
４ ドライバＩＣ
１１ 表示パネル
１２ 電源装置
１３ 制御装置
４０ 駆動回路
４２ ゲートドライバ
４３ 信号線選択回路
４４ 表示制御回路
４５ 第１スイッチ回路
４６ 第２スイッチ回路
４７ リセット回路
ＡＡ 表示領域
ＣＯＭＬ 共通電極
ＣＳ 保持容量
ＣＰ 寄生容量
ＤＴＬ 信号線
ＥＮＢ 走査線駆動信号
ＧＡＴＥ 走査信号（ゲート信号）
ＰＣＴＲＬ１ 第１電源制御信号
ＰＣＴＲＬ２ 第２電源制御信号
Ｐｉｘ 画素
ＰＳＩＧ１ 第１電源電圧信号
ＰＳＩＧ２ 第２電源電圧信号
ＰＸ 画素電極
Ｓｏｕｒｃｅ 映像信号
ＳＣＬ 走査線（ゲート線）
ＳＩＧ 画素信号
Ｔｒ 画素トランジスタ
ＶＣＯＭ 共通電位
ＶＧＨ 第１電位
ＶＧＬ 第２電位
Ｖｓｉｇ 画像信号
ＸＲｅｓｅｔ リセット信号

Claims (3)

1. 画素トランジスタと、当該画素トランジスタのドレインに接続された画素電極と、を有する画素と、
   前記画素トランジスタのゲートに接続された走査線と、
   前記画素トランジスタのソースに接続された信号線と、
   正値の第１電源電圧信号と負値の第２電源電圧信号とが供給されて前記画素トランジスタを駆動する駆動回路と、
   を備え、
   前記駆動回路は、
   前記走査線に走査信号を供給するゲートドライバと、
   前記信号線に画素信号を供給する信号線選択回路と、
   前記ゲートドライバ及び前記信号線選択回路を制御する表示制御回路と、
   を備え、
   前記画素電極は、
   表示動作時において、ＧＮＤ電位よりも低電位の共通電位が供給される共通電極との間に保持容量が設けられ、
   前記駆動回路は、
   電源オフシーケンスの第１時刻においてオン制御され、前記走査線に前記第１電源電圧信号を供給する第１スイッチ回路と、
   前記第１時刻においてオン制御され、前記信号線にＧＮＤ電位を供給する第２スイッチ回路と、
   前記第１時刻に前記第１スイッチ回路及び前記第２スイッチ回路をオン制御した後、前記第１時刻の後の第２時刻において前記ゲートドライバ及び前記信号線選択回路の制御が停止した後に、前記第１スイッチ回路及び前記第２スイッチ回路のオン制御状態を維持するリセット回路と、
   を備える、
   表示装置。
2. 前記リセット回路は、
   前記第２時刻において前記ゲートドライバ及び前記信号線選択回路の制御が停止してから、前記第１電源電圧信号が前記画素トランジスタの閾値電圧以下となるまでの所定期間、前記第１スイッチ回路及び前記第２スイッチ回路のオン制御状態を維持する、
   請求項１に記載の表示装置。
3. 少なくとも前記表示制御回路を含むドライバＩＣを備える、
   請求項１又は２に記載の表示装置。

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