JP2024014607A - 積層セラミックコンデンサ - Google Patents

Abstract

【課題】 クラックの発生が抑制された積層セラミックコンデンサを提供する。【解決手段】 複数の内部電極層５と、複数の誘電体層４とのそれぞれが交互に積層された積層体２１を有する積層セラミックコンデンサ１であって、複数の内部電極層５のそれぞれは、複数の空隙１０を有し、複数の内部電極層５のそれぞれは、複数の空隙１０に臨む複数の内周部１２を有し、複数の内周部１２の少なくとも一部は、平坦状の内周面１１を有する。【選択図】 図３

Description

本開示は、積層セラミックコンデンサに関する。

従来技術の積層セラミックコンデンサの一例は、例えば特許文献１に記載されている。この従来技術では、内部電極層と、セラミック誘電体層とを交互に配置した積層セラミックコンデンサが記載されている。内部電極層のそれぞれは、厚みが１μｍ以上２μｍ未満の範囲にあり、その厚みの相当する空隙を含んでいる。空隙は、内部電極層の外周部により多く発生しており、内部電極層の外周縁から内部電極層の厚みを２０倍した領域内における空隙率が５～１５％の範囲内とされる。

特許第４７６１０６２号公報

上記の特許文献１の従来技術では、内部電極層の該周縁から内部電極層の厚みを２０倍した領域に空隙を全体比で５～１５％を含ませることによって、クラックを低減している。焼結時に内部電極層が溶融すると、内部電極層の大部が丸くなり易い。また積層セラミックコンデンサは、誘電体としてチタン酸バリウム（ＢＴ）、内部電極としてニッケル（Ｎｉ）を用いた積層構造であるため、焼成後の降温過程等で両者の熱膨張係数とヤング率の相違とに起因して、内部応力が生じ、クラックが発生し易い。特に、内部電極層の内周部が丸くなっていると、内部電極層の角部の応力が大きくなり、クラックが発生し易いという課題がある。したがって、クラックの発生が抑制された積層セラミックコンデンサが求められている。

本開示の積層セラミックコンデンサは、複数の内部電極層と複数の誘電体層とからなり、前記内部電極層と前記誘電体層とが交互に積層された積層体を含み、前記複数の内部電極層のそれぞれは、その内部電極層の厚みを貫通する複数の空隙を有し、前記複数の内部電極層のそれぞれは、前記複数の空隙に臨む複数の内周部を有し、前記複数の内周部の少なくとも一部は、平坦状の内周面を有する。

本開示に係る積層セラミックコンデンサによれば、内部電極層に生じる応力が均等に分散して低減され、内部電極層に生じる内部応力によるクラックの発生を抑制することができる。

本開示の実施形態の積層セラミックコンデンサの一例を示す斜視図である。 図１の積層セラミックコンデンサの素体を示す斜視図である。 積層セラミックコンデンサ１の中層部の一部の断面を拡大した写真である。 積層セラミックコンデンサ１の第１面７ａ寄りの表層部の一部の断面を拡大した写真である。 内周部形状と発生応力との関係を説明するための模式化した断面図である。 内周部に発生する応力について説明するための斜視図である。 積層セラミックコンデンサの空隙および内周部の発生状況を示す拡大写真である。 焼成時の加熱温度を示すグラフである。

以下、図面を参照しつつ、本開示の積層セラミックコンデンサの実施形態について説明する。以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。各図に示された構成要素の数（例えば、誘電体層および内部電極層の層数）は、互いに整合していないことがある。本明細書では、便宜的に、直交座標系ＸＹＺを定義する。Ｘ軸方向は、第１方向または長さ方向とも称される。Ｙ軸方向は、第２方向または幅方向とも称される。Ｚ軸方向は、第３方向、高さ方向、または積層方向とも称される。

図１は、本開示の実施形態の積層セラミックコンデンサの一例を示す斜視図であり、図２は、図１の積層セラミックコンデンサの素体を示す斜視図である。本実施形態の積層セラミックコンデンサ１は、積層体２１を含んでいる。積層体２１は、略直方体状の形状を有している。積層体２１は、第３方向Ｚに互いに対向する第１面７ａおよび第２面７ｂ、第１方向Ｘに互いに対向する第１端面８ａおよび第２端面８ｂ、ならびに、第２方向Ｙに互いに対向する第１側面９ａおよび第２側面９ｂを有している。第１面７ａおよび第２面７ｂは、第３方向Ｚに垂直であってもよい。第１端面８ａおよび第２端面８ｂは、第１方向Ｘに垂直であってもよい。第１側面９ａおよび第２側面９ｂは、第２方向Ｙに垂直であってもよい。以下では、第１面７ａおよび第２面７ｂを、主面７ａ，７ｂと称することがあり、第１端面８ａおよび第２端面８ｂを、端面８ａ，８ｂと称することがあり、第１側面９ａおよび第２側面９ｂを、側面９ａ，９ｂと称することがある。

積層体２１は、複数の誘電体層４と複数の内部電極層５とが第３方向（積層方向）Ｚに交互に積層されて構成される。内部電極層５を形成する材料としては、高積層化して製造コストも抑制できるという点で、ニッケル（Ｎｉ）または銅（Ｃｕ）などの卑金属が用いられてもよい。内部電極層５と誘電体層４との同時焼成を行える点で、ニッケル（Ｎｉ）であってもよい。内部電極層５の厚みは、例えば、０．１μｍ～１．０μｍ程度の厚みを有していてもよく、０．４μｍ～０．５μｍ程度の厚みを有していてもよい。

外部電極３は、金属とガラスとの焼結体からなってもよく、例えば銅（Ｃｕ）粉末または銅と他の金属、例えばＮｉ等の遷移金属との合金粉末と、ガラス粉末とを焼結した構成であってもよい。

誘電体層４は、絶縁性を有する材料によって構成されている。誘電体層４は、例えばチタン酸バリウム（ＢａＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、またはジルコン酸バリウム（ＢａＺｒＯ_３）等を主成分とするセラミック材料で構成されていてもよい。なお、本明細書において、「主成分」とは、着目する材料または部材等において最も構成比率の高い成分のことを言う。構成比率は、含有濃度（ｍｏｌ％）であってよい。

誘電体層５は、チタン酸バリウム（ＢａＴｉＯ_３）に酸化マグネシウム、希土類元素（ＲＥ）の酸化物および酸化マンガンなどが固溶した結晶粒子と、酸化珪素（ＳｉＯ_２）を主成分とする粒界相とから構成されているセラミックからなる。なお、セラミックの種類としては、上述したものだけに限らず、他のセラミックを用いることもできる。その平均厚みは２μｍ以下、特に、１μｍ以下であってもよい。これにより積層セラミックコンデンサ１を小型化、高容量化することが可能となる。なお、誘電体層５の第３方向Ｚの平均厚みは、０．１μｍ～１．０μｍ程度であってもよく、０．４μｍ～０．５μｍ程度であってもよい。０．４μｍ以上であると、静電容量のばらつきを小さくでき、また容量温度特性を安定化させることが可能になる。

内部電極層５は、第１側面９ａおよび第２側面９ｂに露出している。また、内部電極層５は、極性別に第１端面８ａおよび第２端面８ｂに露出している。

積層セラミックコンデンサ１は、例えば図２に示すように、保護層６を含んでいる。保護層６は、積層体２１の第１側面９ａおよび第２側面９ｂに位置している。保護層６は、側面９ａ，９ｂに露出した極性の異なる内部電極層５間を電気的に絶縁している。また、保護層６は、側面９ａ，９ｂに露出した内部電極層５の外周部を機械的に保護している。側面９ａ，９ｂに保護層６が配設された積層体２１は、素体２とも称される。

保護層６は、絶縁性を有する材料によって構成されている。保護層６は、例えばチタン酸バリウム（ＢａＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、またはジルコン酸バリウム（ＢａＺｒＯ_３）等を主成分とするセラミック材料で構成されていてもよい。保護層６は、誘電体層４を構成するセラミック材料と同じセラミック材料で構成されていてもよい。保護層６は、第２方向Ｙにおいて、例えば５μｍ～３０μｍ程度の厚みを有していてもよい。

積層セラミックコンデンサ１は、第１端面８ａおよび第２端面８ｂを覆い、内部電極層５に極性別に接続された外部電極３を含んでいる。外部電極３は、外部基板または外部装置との電気的接続のために用いられる。

外部電極３は、第１外部電極３１と第２外部電極３２とによって構成される。第１外部電極３１は、積層体２１の第１端面８ａに位置している。第１外部電極３１は、第１端面８ａに露出した内部電極層５と電気的に接続されている。第２外部電極３２は、積層体２１の第２端面８ｂに位置している。第２外部電極３２は、第２端面８ｂに露出した内部電極層５と電気的に接続されている。第１外部電極３１および第２外部電極３２は、例えば図１，２に示すように、主面７ａ，７ｂに位置してもよい。また、第１外部電極３１および第２外部電極３２は、例えば図１に示すように、側面９ａ，９ｂ上に位置し、保護層６を部分的に覆っていてもよい。

第１外部電極３１および第２外部電極３２は、単一の導電層によって構成されていてもよく、複数の導電層によって構成されてもよい。本実施形態では、第１外部電極３１および第２外部電極３２が、下地層および外層を有する２層構造で構成されてもよい。

下地層は、積層体２１に接しており、第１端面８ａおよび第２端面８ｂに露出した内部電極層５と接続されている。下地層は、例えば、めっき法、スパッタリング法、蒸着法等の薄膜形成技術、またはスクリーン印刷法、グラビア印刷法等の厚膜形成技術を用いて形成されてもよい。下地層は、金属材料から構成されている。下地層に用いられる金属材料としては、例えばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、またはＡｕ等の金属またはこれらの金属から成る合金であってもよい。

外層は、下地層を覆っている。外層は、例えば無電解めっき法、または電解めっき法等の薄膜形成技術を用いて形成されていてもよい。外層は、金属材料から構成されている。外層に用いられる金属材料は、例えばＮｉ、Ｓｎ、Ｃｕ、またはＡｕ等の金属もしくはこれらの金属から成る合金であってもよい。外層は、単一のめっき層で構成されてもよく、複数のめっき層で構成されてもよい。

図３は、積層セラミックコンデンサ１の中層部の一部の断面を拡大した写真であり、図４は、積層セラミックコンデンサ１の第１面７ａ寄りの表層部の一部の断面を拡大した写真である。積層セラミックコンデンサ１は、内部電極層５の所定の内部電極パターンとなる導電ペーストが例えば印刷して形成されたセラミックグリーンシート、例えば１００～２００枚が積層されたシート積層体を格子状に切断して、内部電極パターンの内周部が露出したコンデンサ本体成形体を形成する。コンデンサ本体成形体を脱脂した後、酸素分圧が例えば１×１０^－７Ｐａ～１×１０^－９Ｐａの水素－窒素の混合ガス中にて、１１００℃～１２００℃の温度で１～４時間の焼成を行い、誘電体層４と内部電極層５とが一体的に焼結して構成される。このような積層セラミックコンデンサ１の内部電極層５は、複数の空隙１０を有する。複数の内部電極層５のそれぞれは、空隙１０に臨む内周部１２を有する。複数の内周部１２の少なくとも一部は、平坦状の内周面１１を有する。これによって内部電極層５および誘電体層４間が剥がれる方向の応力を分散することができ、内周面１１が平坦であることによって、誘電体層４と内部電極層５とを分離する方向への力が低減され、亀裂が入った場合であっても亀裂の進展が進みにくくなり、これによってクラックの発生を抑制することができる。

平坦状の内周面１１は、積層体２１の中層部よりも積層体２１の厚み方向両端側の端層部に多く存在している。また平坦状の内周面１１は、積層体２１の中層部よりも積層体２１の厚み方向両端側の端層部に向かって増加している。このような構成によって、積層体２１が変形によって内部応力が高くなったとき、端層部を起点としたクラックの発生を抑制することができる。

内部電極層５の各内周部１２は、空隙１０に向かって先細形状であり、このような構成によれば、内部電極層５および誘電体層４間の密着力が向上し、クラックの発生を抑制することができる。

内周部１２の一部は、隣接する誘電体層４によって覆われている。このような構成によれば、内部電極層５および誘電体層４間の密着力が向上し、クラックの発生を抑制することができる。

複数の内周部１２は、積層体２１の厚み方向に平行な断面視において、１．５μｍ以上の曲率半径を有する、空隙１０内に向かって凸の曲面１２ａを含む。このような構成によれば、内部電極層５および誘電体層４間の剥がれる方向の応力が分散されるので、クラックの発生を抑制することができる。

平坦状の内周面１１を有する内周部１２の個数は、複数の空隙１０に臨む全ての内周部１２の個数の７０％以上である。このような構成によれば、内部電極層５および誘電体層４間が剥がれる方向の応力が分散され、クラックの発生を抑制することができる。

内周部１２は、積層体２１の厚み方向Ｚの中間部よりも厚み方向Ｚの内周部側の領域に多い構成である。このような構成によれば、積層変形して内部応力が高くなっている内周部１２を起点としたクラックの発生を抑制することができる。

内周部１２は、積層セラミックコンデンサ１の厚み方向中間部から厚み方向両端部に向かって増加している構成であってもよい。このような構成によれば、積層変形して内部応力が高くなっている内周部１２を起点としたクラックの発生を抑制することができる。

本件発明者は、空隙１０に臨む内周部１２によるクラックの発生抑制効果を確認するため、焼成時の昇温速度および３次脱脂温度を異ならせて試料１～９の積層セラミックコンデンサを作製し、クラックの発生率および静電容量を確認した。その結果を表１に示す。この測定試験を実施したときの試料１～９の内部電極層５は、３次脱脂は高温で酸素濃度を低下して行う脱脂工程である。脱脂が不十分であると内部電極層５が溶融して端が丸くなる。例えばサイズが１．０ｍｍ×０．５ｍｍの場合、クラック発生率は×１００倍の拡大鏡で観察し、１００個中何個クラックが入っているかを数えて発生率を算出した。厚み０．５μｍのニッケル（Ｎｉ）を主材とし、誘電体層４は、厚み０．６μｍのチタン酸バリウム（ＢａＴｉＯ_３）を材料として用いた。

試料１は、内部電極層５に空隙１０は形成されるが、内周部１２の内周面１１の曲率半径が０．０４μｍの平坦でない構成とし、昇温速度を３００℃／ｈｒで焼成した。この場合、クラックの発生率は１４．１％と高い値であった。また静電容量は１．４８μＦと低い値であった。

試料２は、昇温速度を３０００℃／ｈｒと高くし、内周部１２の内周面１１の曲率半径を０．１５μｍと大きくしたところ、クラックの発生率は１．２％に低下し、静電容量は１．８９μＦに上昇した。

試料３は、昇温速度が６０００℃／ｈｒとし、内周部１２の内周面１１の曲率半径が０．１７μｍとしたところ、クラックの発生率は０．３％に低下し、静電容量は２．０６に上昇した。

試料４は、昇温速度を７０００℃／ｈｒとし、内周部１２の内周面１１の曲率半径を０．１５μｍにしたところ、クラックの発生率は０．１％に低下し、静電容量は２．０５μＦであった。

試料５は、昇温速度７０００℃／ｈｒとし、内周部１２の内周面１１の曲率半径を０．１７μｍとしたところ、クラックの発生率は２．０８％であり、静電容量は２．０８μＦであった。

試料６は、昇温速度を１００００℃／ｈｒに上昇させ、内周部１２の内周面１１の曲率半径を０．２２μｍに大きくしたところ、クラックの発生率は０％に低下し、静電容量は２．１４μＦに上昇した。

試料７は、昇温速度を１３０００℃／ｈｒとさらに上昇させ、内周部１２の内周面１１の曲率半径を０．２２μｍとしたところ、クラックの発生率０％を維持し、静電容量は０．２２％であり、静電容量は２．２０μＦであった。

試料８は、昇温速度を１３０００℃／ｈｒとし、内周部１２の内周面１１の曲率半径を０．２３μｍとしたところ、クラックの発生率は０％を維持し、静電容量は２．１１μＦであった。

試料９は、昇温速度を１３０００℃／ｈｒとし、内周部１２の内周面１１の曲率半径を０．２４μｍとしたところ、クラックの発生率は０％を維持し、静電容量は１．７４μＦであった。

図５は、内周部形状と発生応力との関係を説明するための模式化した断面図であり、図６は、内周部に発生する応力について説明するための斜視図である。上記の表１に示されるように、試料１のように３次脱脂温度が低すぎると、バインダ残渣が多くなり、内部電極層５が溶融して空隙１０が増え、静電容量が低下している。内部電極層５の内周部１２が丸くなると、応力が分散されにくく、亀裂の進展が進みやすくなると考えられる。

３次脱脂温度が８００℃から１１００℃であってもよい。３次脱脂温度が８００℃よりも低いと、内部電極層５にバインダが残り、焼成時に内部電極層５が溶融するので、内周面１１が丸くなってしまう。このような３次脱脂処理によって、複数の内周部１２は、厚み方向に平行な断面視において、１．５μｍ以上の曲率半径を有する、空隙１０内に向かって凸の曲面１２ａが形成される。３次脱脂温度が１１００℃よりも高いと、誘電体層４中のバインダが少なくなるので、誘電体層４が収縮せず、内部電極層５中に空隙１０ができる。また、内部電極層５の酸化が進むので、静電容量が低下する。

焼成時の昇温速度が３０００から１３０００℃／ｈｒであってもよい。焼成時の昇温速度が３０００℃／ｈｒよりも小さいと、内部電極層５が溶融するので、内周面１１が丸くなる。昇温速度が１３０００℃／ｈｒよりも大きいと、加熱炉で積層体２１を支持するセッターが温まらない。セッターが温まらないと、積層体２１に熱が伝わらない。

３次脱脂温度が１１００℃よりも低いので、内部電極層５からバインダが抜け過ぎず、焼結時に適度に内部電極層５が溶融し、空隙１０が生じる。一方、３次脱脂温度は、８００℃よりも高いので、内部電極層５のバインダが適度に抜けており、かつ昇温速度が３０００℃／ｈｒよりも速いので、内部電極層５が焼結時に溶融し過ぎず、焼成後に内周面１１が平坦状になり易くなる。

試料９では、３次脱脂温度が高いため、誘電体層４が収縮し難くなり、内部電極層５中の空隙１０が増加し、静電容量が低下している。このような状態は、バインダ残渣が多い下記（１）～（６）の条件を解消しているためと考えられる。

（１）３次脱脂温度が低い。
（２）バインダ残渣が多くなる。
（３）焼成時にバインダ中の炭素（Ｃ）が周囲の酸素（Ｏ）を吸収して、二酸化炭素（ＣＯ_２）として脱離する。このとき誘電体層４（ＢａＣＯ_３）中の酸素も吸収される。
（４）誘電体層４中の酸素欠陥が増え、収縮し易くなる。
（５）誘電体層４が収縮する際に内部電極層５中の空隙１０を縮める。
（６）内部電極層５中の空隙１０が減少する。

図７は、積層セラミックコンデンサの空隙および内周部の発生状況を示す拡大写真である。図７は積層セラミックコンデンサ１を研磨して、研磨面の中央部の１０μｍ範囲を電子顕微鏡によって１００００倍の倍率で撮影し、内周部１２の曲率半径を測定するとともに、空隙１０の個数を係数した。積層セラミックコンデンサ１は、誘電体層４としてチタン酸バリウム（ＢＴ）、内部電極層５としてニッケル（Ｎｉ）を用いた積層構造である。内部電極層５は、空隙１０を有し、空隙１０に臨む内周部１２の内周面１１は平坦状になっている。図７に記載される参照符号ａ１～ａ１８は曲率半径を測定した内周面１１の測定対象部位を示している。各測定対象部位ａ１～ａ１８の曲率半径の測定値を、以下の表２に示す。

表２のａ１～ａ１８の曲率半径測定値の平均値が０．２５μｍであるため、この値以上となる程度に内部電極層５の内周面１１が平坦であると、クラック発生の抑制効果が高いといえる。

積層セラミックコンデンサ１を製造するにあたっては、誘電体シートの表面に、Ｎｉ等の卑金属を含有する導電性ペーストを、スクリーン印刷法、グラビア印刷、オフセット印刷法等の周知の印刷方法により塗布し内部電極パターンを形成する。内部電極パターンの厚みは、コンデンサの小型化、高信頼性化という点から２μｍ以下、特に１μｍ以下であってもよい。表面に内部電極パターンが塗布された誘電体シートを複数枚積層圧着し、この積層成形体を、１次脱脂工程で約１９時間、大気雰囲気中で脱脂を行い、その後、２次脱脂工程で約３０分間、窒素（Ｎ_２）雰囲気中で脱脂した後、３次脱脂工程で窒素（Ｎ_２）ガスおよび水素（Ｈ_２）ガスの混合ガス雰囲気中で脱脂し、最後に窒素（Ｎ_２）ガスおよび水素（Ｈ_２）ガスの混合ガス雰囲気中で、１０分間焼成を行う。

さらに所望により、酸素分圧が０．１～１０^－４Ｐａ程度の低酸素分圧下で５～１５時間再酸化処理を施すことにより、還元された誘電体層が酸化され、良好な絶縁特性を有する誘電体層４と内部電極層５とが交互に積層された積層体２１が得られる。

最後に、得られた積層焼結体に対し、各端面にＣｕペーストを塗布して焼き付け、Ｎｉ／Ｓｎメッキを施し、内部電極層５と電気的に接続された外部電極３を形成して積層セラミックコンデンサ１が得られる。

図８は、焼成時の加熱温度を示すグラフである。図８の区間Ｗで示す９００～１１００℃の温度域における昇温速度を速くすると、内部電極層５の溶融を抑制することができる。このような区間Ｗの温度が低いと脱脂が不十分となり、高すぎると内部電極層５のＮｉが酸化してしまうため、９００～１１００℃の区間Ｗに選ばれる。

積層セラミックコンデンサ１を製造するに際しては、誘電体シートの表面に、Ｎｉ等の卑金属を含有する導電性ペーストを、スクリーン印刷法、グラビア印刷、オフセット印刷法等の周知の印刷方法により塗布し、内部電極パターンを形成することができる。内部電極パターンの厚みは、コンデンサの小型化、高信頼性化という点から２μｍ以下、特に１μｍ以下であることが望ましい。

焼成について温度域Ｗの昇温速度を速くすると、内部電極層５の溶融を抑制できる。

焼成直後の積層セラミックコンデンサ１に所定条件でバレル研磨を行い、誘電体層４の端面を削って内部電極層５を積層セラミックコンデンサ１の端面から突出させて外部電極３との電気的な接続が十分に行えるようにする。このバレル研磨では、積層セラミックコンデンサ１を、セラミック粒子をメディアボールとともにボールミル中に入れてバレル研磨を行う。メディアボールとともに混合するセラミック粒子は、バレル研磨においてメディアボールのバレル研磨する積層セラミックコンデンサ１に対する衝撃を和らげることができる。

以上、本実施形態によれば、内部電極層５に生じる応力が均等に分散して低減され、内部電極層５に生じる内部応力によるクラックの発生を抑制することができるので、積層セラミックコンデンサ１の製造上の歩留まりを向上することできる。

本開示は、以下の構成（１）～（６）の態様で実施可能である。

（１）複数の内部電極層と複数の誘電体層とからなり、前記内部電極層と前記誘電体層とが交互に積層された積層体を含み、
前記複数の内部電極層のそれぞれは、その内部電極層の厚みを貫通する複数の空隙を有し、
前記複数の内部電極層のそれぞれは、前記複数の空隙に臨む複数の内周部を有し、
前記複数の内周部の少なくとも一部は、平坦状の内周面を有する、積層セラミックコンデンサ。

（２）前記平坦状の内周面の少なくとも一部は、内部電極層の厚み方向両側に位置する２つの誘電体層によって覆われている、上記（１）に記載の積層セラミックコンデンサ。

（３）前記複数の内周部は、前記厚み方向に平行な断面視において、１．５μｍ以上の曲率半径を有する、前記空隙内に向かって凸の曲面部を含む、上記（１）または（２）に記載の積層セラミックコンデンサ。

（４）前記平坦状の内周面を有する内周部の個数は、前記複数の内周部の全個数の７０％以上である、上記（１）～（３）のいずれかに記載の積層セラミックコンデンサ。

（５）前記平坦状の内周面は、前記積層体の中層部よりも前記積層体の厚み方向両端側の端層部に多い、上記（１）～（４）のいずれかに記載の積層セラミックコンデンサ。

（６）前記平坦状の内周面は、前記積層体の中層部よりも前記積層体の厚み方向両端側の端層部に向かって増加している、上記（１）～（５）のいずれかに記載の積層セラミックコンデンサ。

以上、本開示の実施形態について詳細に説明したが、また、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。

１ 積層セラミックコンデンサ
２ 素体
３ 外部電極
３ａ 下地層
３ｂ 外層
４ 誘電体層
５ 内部電極層
６ 保護層
７ａ 第１面
７ｂ 第２面
８ａ 第１端面
８ｂ 第２端面
９ａ 第１側面
９ｂ 第２側面
１０ 空隙
１１ 内周面
１２ 内周部
１２ａ 曲面
１３ 第１面
１４ 第２縁部
１５ 第２面
２１ 積層体
３１ 第１外部電極
３２ 第２外部電極

Claims (6)

1. 複数の内部電極層と複数の誘電体層とからなり、前記内部電極層と前記誘電体層とが交互に積層された積層体を含み、
   前記複数の内部電極層のそれぞれは、その内部電極層の厚みを貫通する複数の空隙を有し、
   前記複数の内部電極層のそれぞれは、前記複数の空隙に臨む複数の内周部を有し、
   前記複数の内周部の少なくとも一部は、平坦状の内周面を有する、積層セラミックコンデンサ。
2. 前記平坦状の内周面の少なくとも一部は、内部電極層の厚み方向両側に位置する２つの誘電体層によって覆われている、請求項１記載の積層セラミックコンデンサ。
3. 前記複数の内周部は、前記厚み方向に平行な断面視において、１．５μｍ以上の曲率半径を有する、前記空隙内に向かって凸の曲面部を含む、請求項１または２に記載の積層セラミックコンデンサ。
4. 前記平坦状の内周面を有する内周部の個数は、前記複数の内周部の全個数の７０％以上である、請求項１または２に記載の積層セラミックコンデンサ。
5. 前記平坦状の内周面は、前記積層体の中層部よりも前記積層体の厚み方向両端側の端層部に多い、請求項１または２に記載の積層セラミックコンデンサ。
6. 前記平坦状の内周面は、前記積層体の中層部よりも前記積層体の厚み方向両端側の端層部に向かって増加している、請求項１または２に記載の積層セラミックコンデンサ。