JP2024006789A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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章 中嶋
Akira Nakajima
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Abstract

【課題】貼合される基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる半導体装置及び半導体装置の製造方法を提供すること。【解決手段】実施形態に係る半導体装置は、第１面と第２面とが面して第１電極と第２電極とが接するように、第１接続配線層と第２接続配線層とが貼合されており、第１電極は、第１溝内に設けられ且つＴｉを含む第１バリアメタル膜と、第１溝内に前記第１バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第１導電膜と、を含み、第２電極は、第２溝内に設けられ且つＴｉを含む第２バリアメタル膜と、第２溝内に第２バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第２導電膜と、を含み、第１電極と第２電極との間の貼合面には、ＴｉとＯとが存在している。【選択図】図３

Description

本実施形態は、半導体装置及び半導体装置の製造方法に関する。
従来、半導体素子や集積回路が形成された基板を貼合して積層構造とすることによって、半導体装置の占有面積を低減する技術がある。貼合される基板の各貼合面には、対応する位置に基板間を電気的に接続する電極が設けられる。貼合される各基板は、貼合面が平坦になるように研磨されてから貼合される。
しかしながら、基板の貼合面を研磨する工程の後、貼合される基板間の貼合界面における配線の貼合部分の抵抗が高くなり、当該半導体装置の歩留まりが低下することがある。
特開２０１６-１７４０１６号公報
一つの実施形態は、貼合される基板間の界面における配線の接続不良を抑制して、歩留まりを向上することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
一つの実施形態に係る半導体装置は、第１面に第１溝が形成された第１絶縁層、及び、前記第１溝内に設けられた第１電極を有する第１接続配線層と、前記第１面に対向する第２面に第２溝が形成された第２絶縁層、及び、前記第２溝内に設けられた第２電極を有する第２接続配線層と、を備え、前記第１面と前記第２面とが面して前記第１電極と前記第２電極とが接するように、前記第１接続配線層と前記第２接続配線層とが貼合されており、前記第１電極は、前記第１溝内に設けられ且つＴｉを含む第１バリアメタル膜と、前記第１溝内に前記第１バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第１導電膜と、を含み、前記第２電極は、前記第２溝内に設けられ且つＴｉを含む第２バリアメタル膜と、前記第２溝内に前記第２バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第２導電膜と、を含み、前記第１電極と前記第２電極との間の貼合面には、ＴｉとＯとが存在している。
図１は、第１の実施形態に係る半導体装置を示す斜視図である。 図２は、第１の実施形態に係る半導体装置の分解斜視図である。 図３は、第１の実施形態に係る半導体装置の断面構造を示す説明図である。 図４は、Ｔｉ膜の膜厚とＣｕ膜の配向強度比との関係を示す説明図である。 図５は、ビアの抵抗値と確率分布との関係を示す説明図である。 図６は、第１の実施形態に係る半導体装置の製造工程を示す説明図である。 図７は、第１の実施形態に係る半導体装置の製造工程を示す説明図である。 図８は、第１の実施形態に係る半導体装置の製造工程を示す説明図である。 図９は、第２の実施形態に係る半導体装置の断面構造を示す説明図である。 図１０は、第３の実施形態に係る半導体装置の断面構造を示す説明図である。 図１１は、第４の実施形態に係る半導体装置の断面構造を示す説明図である。 図１２は、第５の実施形態に係る半導体装置の断面構造を示す説明図である。
以下に添付図面を参照して、実施形態にかかる半導体装置及び半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す斜視図であり、図２は、第１の実施形態に係る半導体装置の分解斜視図である。また、図３は、第１の実施形態に係る半導体装置１の断面構造を示す説明図である。
［半導体装置］
例えば、図１に示すように、半導体装置１は、互いに貼合される、第１基板３と、第２基板２と、を備える。
第１基板３は、例えば、ＣＭＯＳイメージセンサ２０から撮像画像の画像信号を読み出し、読み出した画像信号に対して種々の信号処理を行うロジック回路などを備えるロジック基板である。
また、第２基板２は、例えば、被写体を撮像するＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ２０などを備えるセンサ基板である。なお、半導体装置１は、第１のロジック基板と第２のロジック基板とが貼合される構成であってもよく、ロジック基板とメモリ基板とが貼合される構成であってもよい。また、半導体装置１は、３以上の基板が貼合される構成であってもよい。
そして、図２に示すように、第１基板３は、ロジック回路などが設けられるデバイス層３１と、このデバイス層３１の上側表面に設けられ、複数の金属電極（以下、単に「第１電極３３」を含む第１接続配線層３２とを備える。第１電極３３は、一方の端面が第１接続配線層３２から露出した状態で、第１接続配線層３２に埋設され、例えば、デバイス層３１内部の配線を介してロジック回路などに接続される。
一方、第２基板２は、ＣＭＯＳイメージセンサ２０などが設けられるデバイス層２１と、デバイス層２１の下側表面に設けられ、第１基板３の第１電極３３と対応する位置に埋設される複数の金属電極（以下、単に「電極」と記載する）を含む第２接続配線層２２とを備える。電極（図３の第２電極２３に対応する）は、一方の端面が第２接続配線層２２から露出した状態で、第２接続配線層２２に埋設され、例えば、デバイス層２１内部の配線を介してＣＭＯＳイメージセンサ２０などに接続される。
これら第２基板２及び第１基板３は、各貼合面が研磨されて平坦化され、貼合面に対して活性化処理が施された後、接着剤を使用せずに直接貼合される。これにより、第２基板２と第１基板３とは、第１接続配線層３２と第２接続配線層２２との間の分子間力による水素結合によって仮接合される。その後、第２基板２及び第１基板３には、所定の条件の加熱処理が施される。これにより、第２基板２と第１基板３とは、第１接続配線層３２と第２接続配線層２２との間の共有結合によって本接合される。
このように、半導体装置１では、第２基板２が備えるＣＭＯＳイメージセンサ２０の下面に設けられる電極（図３の第２電極２３に対応する）と、第１基板３の上面に設けられる第１電極３３とを接続することができる。したがって、例えば、第１基板３が備えるロジック回路によれば、ＣＭＯＳイメージセンサ２０の直下から信号の読み出しを行うことができるので、基板の占有面積を低減することが可能となる。
そこで、第１の実施形態では、所定の構造を有する第１基板３及び第２基板２を貼合し、所定の条件の加熱処理を施すことによって、貼り合わされる基板間の界面における電極（配線）の接続不良を抑制して、歩留まりを向上するものである。かかる半導体装置の製造方法の詳細については、図６ないし図８を参照して後述する。
次に、図３を参照して、第１の実施形態に係る半導体装置１の断面構造について説明する。なお、図３には、第２基板２の第２接続配線層２２と、第１基板３の第１接続配線層３２との接合部分の断面の近傍の領域を選択的に図示している。
例えば、図３に示すように、第２基板２の第２接続配線層２２は、デバイス層２１（図２参照）側から順に積層される酸化シリコン層４１、ＳｉＣＮ膜４２、及び酸化シリコン層４３を備える。なお、酸化シリコン層４１、ＳｉＣＮ膜４２、及び酸化シリコン層４３は、第２絶縁層を構成するものとする。そして、酸化シリコン層４１の内部には、デバイス層２１（図２参照）の内部に設けられるＣＭＯＳイメージセンサ２０などのデバイスに接続される配線２６が設けられる。
さらに、第２基板２の第２接続配線層２２は、内部に、ＳｉＣＮ膜４２及び酸化シリコン膜４４を貫通する第２電極２３を備える。
すなわち、第２接続配線層２２は、第１面３２ａに対向する第２面２２ａに第２溝Ｍ２が形成された第２絶縁層４１、４２、４３と、第２溝Ｍ２内に設けられた第２電極２３と、を有する。
そして、この第２接続配線層２２の第２電極２３は、例えば、図３に示すように、第２溝Ｍ２内に設けられ且つＴｉを含む第２バリアメタル膜２４と、第２溝Ｍ２内に第２バリアメタル膜２４を介して設けられ且つ多結晶であるＣｕを含む第２導電膜２５と、を含む。より具体的には、第２導電膜２５は、多結晶のＣｕ膜であり、第２バリアメタル膜２４は、Ｔｉ膜である。
なお、例えば、図３に示すように、第２導電膜２５は、第２バリアメタル膜２４に隣接している。また、図３の例では、第２バリアメタル膜２４は、単層のＴｉ膜であるが、第２バリアメタル膜２４は、複数のＴｉ膜を積層した膜であってもよい。
また、例えば、図３に示すように、第１基板３の第１接続配線層３２は、第２基板２の第２接続配線層２２と同様に、デバイス層３１（図２参照）側から順に積層される酸化シリコン層４５、ＳｉＣＮ膜４６、及び酸化シリコン層４７を備える。なお、酸化シリコン層４５、ＳｉＣＮ膜４６、及び酸化シリコン層４７は、第１絶縁層を構成する。そして、酸化シリコン層４５の内部には、デバイス層３１（図２参照）の内部に設けられるロジック回路などのデバイスに接続される配線３６が設けられる。
さらに、第１基板３の第１接続配線層３２は、内部に、ＳｉＣＮ膜４６及び酸化シリコン層４７を貫通する第１電極３３を備える。
すなわち、第１接続配線層３２は、第１面３２ａに第１溝Ｍ１が形成された第１絶縁層４５、４６、４７と、第１溝内Ｍ１に設けられた第１電極３３と、を有する。
この第１接続配線層３２の第１電極３３は、例えば、図３に示すように、第１溝内Ｍ１に設けられ且つＴｉを含む第１バリアメタル膜３４と、第１溝Ｍ１内に第１バリアメタル膜３４を介して設けられ且つ多結晶であるＣｕを含む第１導電膜３５と、を含む。より具体的には、第１導電膜３５は、多結晶のＣｕ膜であり、第１バリアメタル膜３４は、Ｔｉ膜である。
なお、例えば、図３に示すように、第１導電膜３５は、第１バリアメタル膜３４に隣接している。また、図３の例では、第１バリアメタル膜３４は、単層のＴｉ膜であるが、この第１バリアメタル膜３４は、複数のＴｉ膜を積層した膜であってもよい。
そして、第１接続配線層３２の第１面３２ａと第２面２２ａとが面して第１電極３３と第２電極３２とが接するように、第１接続配線層３２と第２接続配線層２２とが貼合されている。
さらに、例えば、図３に示すように、第１電極３３と第２電極２３との間の貼合面Ｘには、ＴｉとＯとが存在している。そして、後述のように、貼合時の加熱処理の温度及び時間を含む条件を制御することにより、当該貼合面Ｘにおいて、ＣｕＯ、Ｃｕ２Ｏ等の酸化銅がＴｉＯ２等の酸化チタンに置換されている。具体的には、第１電極３３と第２電極２３との間の貼合面Xには、酸化銅（ＣｕＯ、Ｃｕ２Ｏ）よりも抵抗値が非常に低いＴｉＯ２膜Ｙが形成されている。
ここで、第１電極３３と第２電極２３との間の接続抵抗を低減して、半導体装置１の貼合歩留を向上させるための、第１電極３３と第２電極２３との間の貼合面Ｘの近傍における構成や条件等について説明する。
例えば、既述のような構成を有する第１基板３の貼合面Ｘ（第１面３２ａ）の平坦化のために研磨した後に、第１導電膜３５のＣｕとこの第１導電膜３５の研磨された表面に存在するＯとが反応して、抵抗値が高いＣｕＯやＣｕ２Ｏ等の酸化銅膜が形成される場合がある。この酸化銅膜が第１導電膜３５と第２導電膜２５との貼合面に存在することで、接続抵抗が大きくなる恐れがある。さらに、第１導電膜３５と第２導電膜２５との貼合位置が所定の位置からずれることで、接続抵抗が大きくなる恐れがある。このように接続抵抗が大きくなると、結果として、当該半導体装置１の歩留まりが低下することとなる。
ここで、図４は、Ｔｉ膜の膜厚とＣｕ膜の配向強度との関係を示す説明図である。なお、この図４に示す配向強度の関係は、シリコン基板に形成された酸化シリコン膜上にＴｉ膜であるバリアメタル膜を介して、電気化学メッキＥＣＰ（Ｅｌｅｃｔｒｏ Ｃｈｅｍｉｃａｌ Ｐｌａｔｉｎｇ）法によりＣｕ膜を８００ｎｍの膜厚で形成して、１５０℃の熱処理を行った試料に対して測定されたデータに基づくものである。
この図４に示すように、Ｃｕ膜の結晶方位は、隣接するバリアメタル膜であるＴｉ膜の膜厚に依存しており、当該Ｔｉ膜の膜厚が大きくなると、Ｃｕ(２００)配向に対するＣｕ(１１１)配向の割合が低くなる。特に、図７の例では、バリアメタル膜であるＴｉ膜の膜厚が、１８ｎｍ以上の場合、(２００)配向強度に対する(１１１)配向強度の比が５．０以下になると考えられる。
そして、一般的に、多結晶のＣｕ膜は、Ｃｕの結晶方位が(１１１)配向である部分は熱膨張率が低く、一方、Ｃｕの結晶方位が(２００)配向である部分は熱膨張率が高くなる特性を有する。したがって、Ｃｕ膜の熱膨張を促すためには、熱膨張しにくい膜中の(１１１)配向面が減少するＴｉ膜を厚膜化することが有効であると考えられる。
そこで、第１、第２電極３３、２３のＣｕ膜である第１、第２電極膜３５、２５に隣接するＴｉ膜で構成される第１、第２バリアメタル膜３４、２４を厚膜化する(例えば１８ｎｍ以上にする)。これにより、多結晶のＣｕ膜である第１、第２電極膜３５、２５において、熱膨張率が低いＣｕ(１１１)配向が抑制されて、熱膨張しやすい膜質とすることができる。
したがって、バリアメタル膜を構成するＴｉ膜の膜厚を適切に制御することにより、多結晶のＣｕ膜である第１、第２導電膜３５、２５の熱膨張率が高くなり、Ｃｕを主成分とする第１電極３５と第２電極２５との接続性が向上することとなる。すなわち、半導体装置１の貼合歩留まりを向上することができる。
次に、図５は、ビアの抵抗値と確率分布との関係を示す説明図である。なお、この図５に示す関係は、シリコン基板に形成された酸化シリコン膜上にＴｉ膜であるバリアメタル膜を介して、電気化学メッキ法によりパッド電極であるＣｕ膜を１．２５μｍの膜厚で形成して、貼合時に異なる温度、ここでは４００℃又は３００℃で１時間の熱処理（貼合アニール）を行った試料に対して測定されたデータに基づくものである。
この図５に示すように、例えば、ビア抵抗の４Ω以下の確率は、４００℃で１時間の貼合アニールを実行した場合、７０%以上となり、一方、３００℃で１時間の貼合アニールを実行した場合、１%程度となる。
このように貼合アニールの温度と時間を適切に制御することにより、バリアメタル膜のＴｉが多結晶のＣｕ膜に熱拡散する特性を利用して、パッド電極の貼合界面において、高抵抗なＣｕＯやＣｕ２Ｏ等の酸化銅を低抵抗なＴｉＯ２に置換することができると考えられる。
すなわち、貼合アニールにより、バリアメタル膜のＴｉが多結晶のＣｕ膜に熱拡散する特性を利用して、第１、第２電極３３、２３の貼合界面において、高抵抗なＣｕＯやＣｕ２Ｏを、低抵抗なＴｉＯ２等の酸化チタンに置換する。これにより、第１接続配線層３２の第１電極３３（第１導電膜５５）と第２接続配線層２２の第２電極２３（第２導電膜２５）とが低抵抗なＴｉＯ２膜Ｙを介して接続されることとなり、第１電極３３と第２電極２３との間の抵抗値を下げることができる。
そこで、本実施形態にかかる半導体装置１では、既述の図３に示すように、第１電極３３と第２電極２３との間の貼合面Ｘには、ＴｉとＯとが存在するように設定されている。そして、後述のように、貼合時の加熱処理の温度及び時間を含む条件を制御することにより、当該貼合面Ｘにおいて、酸化銅がＴｉＯ２等の酸化チタンに置換されている。具体的には、第１電極３３と第２電極２３との間の貼合面Xには、酸化銅（ＣｕＯ、Ｃｕ２Ｏ）よりも抵抗値が非常に低いＴｉＯ２膜Ｙが形成されている。
これにより、第１接続配線層３２の第１電極３３と第２接続配線層２２の第２電極２３との接続抵抗を低くすることができる。
すなわち、半導体装置１は、貼り合わされる基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる。
［半導体装置の製造方法］
次に、既述のように、図６ないし図８を参照して、第１の実施形態に係る半導体装置１の製造方法について説明する。図６ないし図８は、第１の実施形態に係る半導体装置１の製造工程を示す説明図である。
なお、第２基板２のデバイス層２１及び第１基板３のデバイス層３１の製造工程は、一般的な半導体装置の製造工程と同様である。また、第２基板２側の第２接続配線層２２の形成工程と、第１基板３側の第１接続配線層３２の形成工程は、同様に説明される。
このため、ここでは、第１基板３側の第１接続配線層３２の形成工程、及び第２基板２と第１基板３との貼合工程について説明し、デバイス層２１、３１の製造工程、及び第２基板２の第２接続配線層２２の形成工程については、その説明を省略するものとする。
例えば、既述の図１及び図２に示す第１基板３を製造する場合は、まず、デバイス層３１の表面に、図６の（ａ）に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）によって、酸化シリコン層４５を形成する。そして、酸化シリコン層４５の表面に、ダマシン法によって配線３６を形成する。
その後、配線３６が埋め込まれた酸化シリコン層４５上に、例えば、ＣＶＤによって、ＳｉＣＮ膜４６、酸化シリコン層４７を順次積層することで、第１絶縁層を形成する（図６の（ａ））。
続いて、図６の（ｂ）に示すように、第１電極３３（図３参照）の形成位置に、第１電極３３の形状と同様の形状を有する第１溝Ｍ１を形成する。この工程では、まず、酸化シリコン層４７上にレジスト（図示略）を形成し、当該レジストにおける第１電極３３の形成位置に、例えば、配線３６の幅よりも径が小さな開口を形成する。
そして、開口が形成されたレジストをマスクとして使用し、ＲＩＥ（Reactive Ion Etching）を行うことによって、酸化シリコン層４７の表面から配線３６の表面まで達するビアホールＭａを形成する。
その後、レジストに形成した開口の径を、例えば、配線３６の幅と同程度まで拡張して、再度ＲＩＥを行うことによって、酸化シリコン膜４７の表面から当該酸化シリコン層４７の厚さ方向中央程度まで、当該ビアホールＭａの径を拡張するようにして配線用若しくはバッド電極用の溝Ｍｂを形成する。これにより、図６の（ｂ）に示す形状の第１溝Ｍ１が形成される。
続いて、図６の（ｃ）に示すように、第１溝Ｍ１の内周面及び酸化シリコン層４７の表面をＴｉの薄膜によって被覆することにより、Ｔｉを含む第１バリアメタル膜３５を形成する。さらに、第１バリアメタル膜３５の表面にＣｕを蒸着させてシード膜３５ａを形成する（図６の（ｃ））。なお、第１バリアメタル膜３５が積層構造の場合には、好ましくは、同一装置内且つ、連続した高真空下で、当該第１バリアメタル膜３５が成膜される。
その後、図７の（ａ）に示すように、図６の（ｃ）に示すシード膜３５ａの表面に、例えば、電解メッキ法によってＣｕを析出させる。これにより、Ｃｕを含む第１導電膜３５が形成される（図７の（ａ））。
その後、図７の（ｂ）に示すように、Ｃｕを析出させた後、アニール処理をすることにより、Ｃｕを含む第１導電膜３４中に第１バリアメタル膜３５のＴｉ原子ＴｉＧを拡散させる。
このように、第１電極３３は、第１溝Ｍ１内に設けられ且つＴｉを含む第１バリアメタル膜３４と、第１溝Ｍ１内に第１バリアメタル膜３４を介して設けられ且つ多結晶であるＣｕを含む第１導電膜３５と、を含むように形成される。そして、アニール処理により、第１導電膜３５中に第１バリアメタル膜３４のＴｉが拡散している。
なお、既述のように、第２基板２に関しても同様の工程にて、第２電極２３は、第２溝Ｍ２内に設けられ且つＴｉを含む第２バリアメタル膜２４と、第２溝Ｍ２内に第２バリアメタル膜２４を介して設けられ且つ多結晶であるＣｕを含む第２導電膜２５と、を含むように形成される。そして、アニール処理により、第２導電膜２５中に第２バリアメタル膜２４のＴｉが拡散しているものとなる。
また、既述のように、Ｔｉを含む第１バリアメタル膜３５の膜厚を所定値(例えば１8nm以上)まで厚膜化することにより、多結晶のＣｕ膜である第１電極膜３５において、熱膨張率が低いＣｕ(１１１)配向が抑制される。これにより、多結晶のＣｕ膜である第１導電膜３５の熱膨張率が高くなり、Ｃｕを主成分とする第１電極３５の接続性が向上することとなる。
続いて、Ｃｕによって表面が被覆された第１基板３の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によって研磨することにより、図７の（ｃ）に示すように、酸化シリコン膜４７上の不要なＣｕ及びＴｉを含む第１バリアメタル膜３５の上部を除去する。
このＣＭＰ法により平坦化された第１接続配線層３２の第１面３２ａには、酸素Ｏが存在しており、抵抗値が高いＣｕＯやＣｕ２Ｏ等の酸化銅の膜（図示せず）が形成されている（図７の（ｃ））。
このようにして、第１面３２ａに第１溝Ｍ１が形成された第１絶縁層４５、４６、４７と、第１溝Ｍ１内に設けられた第１電極３３と、を有する第１接続配線層３２が形成される。なお、既述のように、第２基板２に関しても同様の工程にて、第２表面２２ａに第２溝Ｍ２が形成された第２絶縁層４１、４２、４３と、第２溝Ｍ２内に設けられた第２電極２３と、を有する第２接続配線層２２が形成される。
続いて、図８に示すように、第１基板３と同様にして、第２接続配線層２２を形成した第２基板２と、当該第１基板３とを貼合する。この状態では、第１電極３３と第２電極２３との間の貼合面Ｘには、酸化銅（ＣｕＯ、Ｃｕ２Ｏ等）のＯが存在している。
その後、第２基板２及び第１基板３を熱処理することによって、当該貼合面Ｘにおいて、ＣｕＯ、Ｃｕ２Ｏ等の酸化銅をＴｉＯ２等の酸化チタンに置換される。具体的には、当該熱処理により、第１電極３３と第２電極２３との間の貼合面Xには、よりも抵抗値が非常に低いＴｉＯ２を含む膜Ｙ（図３）が形成されることとなる。
このように、第１面３２ａと第２面２２ａとが面して第１電極３３と第２電極２３とが接するように、第１接続配線層３２と第２接続配線層２２とを貼合する。さらに、第１接続配線層３２と第２接続配線層２２とを貼合した後、熱処理することで、図３に示すように、第１電極３３と第２電極２３との間の貼合面Ｘに、ＴｉＯ２を含む膜Ｙが形成され、半導体装置１が完成する。
以上のように、第１の実施形態に係る半導体装置１によれば、貼り合わされる基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる。
ここで、既述の第１の実施形態では、第１、第２接続配線層３２、２２の第１、第２電極３３、２３が所謂デュアルダマシン法により形成された構成の一例について説明した。しかしながら、この第１、第２電極３３、２３の構成は、これに限定されるものではない。そこで、以下の第２ないし第５の実施形態では、第１、第２電極３３、２３の構成の他の例について説明する。
（第２の実施形態）
図９を参照し、第２の実施形態に係る半導体装置について説明する。図９は、第２の実施形態に係る半導体装置の断面構造を示す説明図である。以下の説明では、図９に示す構成要素のうち、図３に示す構成要素と同一の構成要素について、図３に示す符号と同一の符号を付することにより、その説明を省略する。なお、この第２の実施形態の図９に示す半導体装置の全体的な構成は、例えば、第１の実施形態の図１及び図２に示す半導体装置１と同様である。
この図９に示すように、第１接続配線層３２において、第１溝Ｍ１の底部の第１バリアメタル膜３４を貫通する開口部３６ａが形成されており、第１導電膜３５と配線３６とが直接接続されているようにしてもよい。
同様に、図９に示すように、第２接続配線層２２において、第２溝Ｍ２の底部の第２バリアメタル膜２４を貫通する開口部２６ａが形成されており、第２導電膜２５と配線２６とが直接接続されているようにしてもよい。
なお、この第２の実施形態の半導体装置のその他の構成は、第１の実施形態の半導体装置１の構成と同様である。
すなわち、この第２の実施形態に係る半導体装置によれば、貼り合わされる基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる。
（第３の実施形態）
次に、図１０を参照し、第３の実施形態に係る半導体装置について説明する。図１０は、第３の実施形態に係る半導体装置の断面構造を示す説明図である。以下の説明では、図１０に示す構成要素のうち、図３に示す構成要素と同一の構成要素について、図３に示す符号と同一の符号を付することにより、その説明を省略する。なお、この第３の実施形態の図１０に示す半導体装置の全体的な構成は、例えば、第１の実施形態の図１及び図２に示す半導体装置１と同様である。
この図１０に示すように、第１接続配線層３２において、第１バリアメタル膜３４は、第１溝Ｍ１内に形成されたＴａを主成分とする第１のＴａ膜３４ａと、第１溝Ｍ１内に第１のＴａ膜３４ａを介して形成されたＴｉを主成分とする第１のＴｉ膜３４ｂと、を含むようにしてもよい。
同様に、この図１０に示すように、第２バリアメタル膜２４は、第２溝Ｍ２内に形成されたＴａを主成分とする第２のＴａ膜と、第２溝Ｍ２内に第２のＴａ膜を介して形成されたＴｉを主成分とする第２のＴｉ膜と、を含むようにしてもよい。
なお、この第３の実施形態の半導体装置のその他の構成は、第１の実施形態の半導体装置１の構成と同様である。
すなわち、この第３の実施形態に係る半導体装置によれば、貼り合わされる基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる。
（第４の実施形態）
次に、図１１を参照し、第４の実施形態に係る半導体装置について説明する。図１１は、第４の実施形態に係る半導体装置の断面構造を示す説明図である。以下の説明では、図１１に示す構成要素のうち、図３に示す構成要素と同一の構成要素について、図３に示す符号と同一の符号を付することにより、その説明を省略する。なお、この第４の実施形態の図１１に示す半導体装置の全体的な構成は、例えば、第１の実施形態の図１及び図２に示す半導体装置１と同様である。
この図１１に示すように、第１接続配線層３２において、例えば、シングルダマシン法により、Ｔｉを主成分とする第１バリアメタル膜３７及びＷを主成分とする第１導電膜３８を形成した後、再度、シングルダマシン法により、Ｔｉを主成分とする第１バリアメタル膜３４及びＣｕを主成分とする第１導電膜３５を形成するようにしてもよい。
同様に、この図１１に示すように、第２接続配線層２２において、シングルダマシン法により、Ｔｉを主成分とする第２バリアメタル膜２７及びＷを主成分とする第２導電膜２８を形成した後、再度、シングルダマシン法により、Ｔｉを主成分とする第２バリアメタル膜２４及びＣｕを主成分とする第２導電膜２５を形成するようにしてもよい。
なお、この第４の実施形態の半導体装置のその他の構成は、第１の実施形態の半導体装置１の構成と同様である。
すなわち、この第４の実施形態に係る半導体装置によれば、貼り合わされる基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる。
（第５の実施形態）
次に、図１２を参照し、第５の実施形態に係る半導体装置について説明する。図１２は、第５の実施形態に係る半導体装置の断面構造を示す説明図である。以下の説明では、図１２に示す構成要素のうち、図３に示す構成要素と同一の構成要素について、図３に示す符号と同一の符号を付することにより、その説明を省略する。なお、この第５の実施形態の図１２に示す半導体装置の全体的な構成は、例えば、第１の実施形態の図１及び図２に示す半導体装置１と同様である。
この図１２に示すように、第１接続配線層３２において、第１電極３３がビア電極を構成しているようにしてもよい。
同様に、この図１２に示すように、第２接続配線層２２において、第２電極２３がビア電極を構成しているようにしてもよい。
これにより、ビア電極である第１電極３３と第２電極２３とがＴｉＯ２膜を含む膜Ｙを介して接続されることとなる。
なお、この第５の実施形態の半導体装置のその他の構成は、第１の実施形態の半導体装置１の構成と同様である。
すなわち、この第５の実施形態に係る半導体装置によれば、貼り合わされる基板間の貼合界面における電極（配線）の接続不良を抑制して、歩留まりを向上することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置
２２ 第２接続配線層
２２ａ 第２面
２３ 第２電極
２４ 第２バリアメタル膜
２５ 第２導電膜
３２ 第１接続配線層
３２ａ 第１面
３３ 第１電極
３４ 第１バリアメタル膜
３５ 第１導電膜
Ｍ１ 第１溝
Ｍ２ 第２溝
Ｘ 貼合面
Ｙ ＴｉＯ２膜を含む膜

Claims (5)

  1. 第１面に第１溝が形成された第１絶縁層、及び、前記第１溝内に設けられた第１電極を有する第１接続配線層と、
    前記第１面に対向する第２面に第２溝が形成された第２絶縁層、及び、前記第２溝内に設けられた第２電極を有する第２接続配線層と、を備え、
    前記第１面と前記第２面とが面して前記第１電極と前記第２電極とが接するように、前記第１接続配線層と前記第２接続配線層とが貼合されており、
    前記第１電極は、前記第１溝内に設けられ且つＴｉを含む第１バリアメタル膜と、前記第１溝内に前記第１バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第１導電膜と、を含み、
    前記第２電極は、前記第２溝内に設けられ且つＴｉを含む第２バリアメタル膜と、前記第２溝内に前記第２バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第２導電膜と、を含み、
    前記第１電極と前記第２電極との間の貼合面には、ＴｉとＯとが存在している
    ことを特徴とする半導体装置。
  2. 前記第１電極と前記第２電極との間の貼合面には、ＴｉＯ２膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１バリアメタル膜は、単層のＴｉ膜、又は、複数のＴｉ膜を積層した膜であり、
    前記第２バリアメタル膜は、単層のＴｉ膜、又は、複数のＴｉ膜を積層した膜である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１導電膜は、前記第１バリアメタル膜に隣接しており、
    前記第２導電膜は、前記第２バリアメタル膜に隣接している
    ことを特徴とする請求項１に記載の半導体装置。
  5. 第１面に第１溝が形成された第１絶縁層と、前記第１溝内に設けられた第１電極と、を有する第１接続配線層を形成することと、
    第２表面に第２溝が形成された第２絶縁層と、前記第２溝内に設けられた第２電極と、を有する第２接続配線層を形成することと、
    前記第１面と前記第２面とが面して前記第１電極と前記第２電極とが接するように、前記第１接続配線層と前記第２接続配線層とを貼合することと、
    前記第１接続配線層と前記第２接続配線層とを貼合した後、熱処理することと、を備え、
    前記第１電極は、前記第１溝内に設けられ且つＴｉを含む第１バリアメタル膜と、前記第１溝内に前記第１バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第１導電膜と、を含み、アニール処理により、前記第１導電膜中に前記第１バリアメタル膜のＴｉが拡散しており、
    前記第２電極は、前記第２溝内に設けられ且つＴｉを含む第２バリアメタル膜と、前記第２溝内に前記第２バリアメタル膜を介して設けられ且つ多結晶であるＣｕを含む第２導電膜と、を含み、アニール処理により、前記第２導電膜中に前記第２バリアメタル膜のＴｉが拡散しており、
    前記熱処理により、前記第１電極と前記第２電極との間の貼合面に、ＴｉＯ２を含む膜が形成される、
    ことを特徴とする半導体装置の製造方法。
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