JP2023551495A - 不揮発性抵抗変化型メモリ・ロジック・デバイス - Google Patents

不揮発性抵抗変化型メモリ・ロジック・デバイス Download PDF

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Abstract

抵抗スイッチングＲＡＭロジック・デバイスが提供される。デバイスは、少なくとも低抵抗状態（ＬＲＳ）または高抵抗状態（ＨＲＳ）に独立してプログラム可能な１対の抵抗スイッチングＲＡＭセルを含む。抵抗スイッチングＲＡＭロジック・デバイスは、１対の抵抗スイッチングＲＡＭセルに電気的に接続された共用出力ノードをさらに含み得る。抵抗スイッチングＲＡＭセルの各ＲＡＭセルのプログラムされた抵抗状態から論理出力が判定可能である。

Description

本発明の実施形態は、一般には半導体デバイスの分野に関し、より具体的には、不揮発性抵抗変化型ランダム・アクセス・メモリ（ＲＡＭ）ロジック・デバイスに関する。
集積回路（ＩＣ）デバイスのスケーリングは、デバイス・ノード・サイズの微細化がこれ以上実現不可能な可能性がある点を通過した。新しいＩＣデバイスと技術が、半導体およびＩＣデバイス研究の進歩を推し進める鍵である。ハンドヘルド・デバイス、バッテリ駆動デバイスなどの普及により、低電力技術が進歩にとって最重要となっている。従来、論理ゲートとは、その値を保持するのに電力を必要とする揮発性シリコン・デバイスを指す。したがって、このような従来型論理ゲートの使用は、有限電力または低電力用途においては非効率的である。
本発明の第１の態様によると、抵抗スイッチング・ランダム・アクセス・メモリ（ＲＡＭ）ＮＡＮＤデバイスが提供される。デバイスは、第１の抵抗スイッチングＲＡＭセルと、第１の抵抗スイッチングＲＡＭセルに電気的に接続された第１の入力ノードと、第２の抵抗スイッチングＲＡＭセルと、第２の抵抗スイッチングＲＡＭに電気的に接続された第２の入力ノードとを含む。デバイスは、第１の抵抗スイッチングＲＡＭセルと第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用出力ノードも含む。
本発明の別の態様によると、抵抗スイッチング・ランダム・アクセス・メモリ（ＲＡＭ）ＮＡＮＤデバイス動作方法が提供される。方法は、抵抗スイッチングＲＡＭコントローラ（コントローラ）によって、第１の抵抗スイッチングＲＡＭセルに電気的に接続された第１の入力ノードに書き込み電位パルスを印加することにより第１の抵抗スイッチングＲＡＭセルをプログラムすることを含む。方法は、コントローラによって、第２の抵抗スイッチングＲＡＭセルに電気的に接続された第２の入力ノードに書き込み電位パルスを印加することにより第２の抵抗スイッチングＲＡＭセルをプログラムすることをさらに含む。方法は、第１の入力ノードをプログラムし、第２の入力ノードをプログラムした後で、コントローラにより、第１の入力ノードと第２の入力ノードとに読み出し電位を印加することをさらに含む。方法は、コントローラによって、第１の抵抗スイッチングＲＡＭセルの第１の抵抗状態を判定するためと、第２の抵抗スイッチングＲＡＭセルの第２の抵抗状態を判定するために、第１の入力ノードと第２の入力ノードとに印加された読み出し電位によって誘起された電流和を第１の抵抗スイッチングＲＡＭセルと第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用出力ノードにおいて検知することをさらに含む。方法は、コントローラによって、第１の抵抗スイッチングＲＡＭセルの判定された第１の抵抗状態に基づくとともに第２の抵抗スイッチングＲＡＭセルの判定された第２の抵抗状態に基づいて、共用出力ノードにおける論理出力を判定することをさらに含む。
本発明の別の態様によると、抵抗スイッチング・ランダム・アクセス・メモリ（ＲＡＭ）ＮＯＲデバイスが提供される。デバイスは、第１の抵抗スイッチングＲＡＭセルと第２の抵抗スイッチングＲＡＭセルとを含む。デバイスは、第１の抵抗スイッチングＲＡＭセルと第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用入力ノードをさらに含む。共用入力ノードは第１の入力と第２の入力とを含む。デバイスは、第１の抵抗スイッチングＲＡＭセルと第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用出力ノードをさらに含む。
上記およびその他の実施形態、特徴、態様および利点は、以下の説明、添付の特許請求の範囲および添付図面を参照すればよりよくわかるであろう。
本発明の上記の特徴が実現される方式を詳細に理解することができるように、上記で簡単に概説した本発明のより具体的な説明を、添付図面に記載されている本発明の実施形態を参照して得ることができる。
ただし、添付図面は、本発明の典型的な実施形態のみを示しており、したがって、本発明は他の同様に有効な実施形態も認め得るため、本発明の範囲を限定するものとみなされるべきではない。
本発明の様々な実施形態による抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭ）セルの断面を示す図である。 本発明の様々な実施形態による磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルの断面を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートの回路図を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートの回路図を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートを具現化するメモリ・デバイスを示すブロック図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートの様々な論理状態を示す図である。 本発明の様々な実施形態のよる不揮発性抵抗変化型ＲＡＭ論理ゲートの様々な論理状態を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートの様々な論理状態を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートをプログラムする方法を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートの出力を読み出す方法を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートをプログラムする方法を示す図である。 本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲートの出力を読み出す方法を示す図である。
図面は必ずしも一律の縮尺ではない。図面は概略表現に過ぎず、本発明の特定のパラメータを表すことは意図されていない。図面は、本発明の例示の実施形態のみを図示することを意図している。図面中、同様の番号は同様の要素を表す。
本明細書では特許請求される構造体および方法の詳細な実施形態を開示するが、開示される実施形態は、様々な形態で具現化可能な特許請求される構造体および方法の例示に過ぎないものと理解することができる。これらの例示の実施形態は、本開示が綿密で完全であるように、および当業者に本発明の範囲を完全に伝えるように示されている。説明および図面においては、提示される実施形態が無用にわかりにくくならないように、よく知られている特徴および技術の詳細は省かれている場合がある。
同様のコンポーネントに同様の番号が付されている図面を参照しながら、１つまたは複数の抵抗変化型メモリ・セルを含む例示のＩＣロジック・デバイスを示し、以下で詳細に説明する。この説明ではＩＣデバイスの一部のコンポーネントを単数形で呼ぶが、ＩＣデバイスには複数のコンポーネントが含まれ得ることに留意されたい。図面に図示されている特定のコンポーネント、および断面の向きは、本明細書に記載の様々な実施形態を最もよく示すために選定されている。
抵抗スイッチングＲＡＭロジック・デバイスが提供される。デバイスは、少なくとも低抵抗状態（ＬＲＳ）または高抵抗状態（ＨＲＳ）に独立してプログラム可能な１対の抵抗スイッチングＲＡＭセルを含む。抵抗スイッチングＲＡＭロジック・デバイスは、この１対の抵抗スイッチングＲＡＭセルに電気的に接続された共用出力ノードをさらに含み得る。１対の抵抗スイッチングＲＡＭセルの各セルのプログラムされた抵抗状態から論理出力が判定可能である。
図１に、本発明の様々な実施形態によるＲｅＲＡＭセル２００の断面を示す。
ＲｅＲＡＭは、印加電界の下での二元金属酸化物などの絶縁体の抵抗スイッチングの変化を利用した不揮発性ソリッド・ステート・メモリ技術である。基本記憶単位（「セル」）を、異なる抵抗特性を呈する少なくとも２つの異なる状態またはレベルにプログラムすることができる。異なるデータ値を表すためにこのプログラム可能セル状態を使用することができ、それによって情報の記憶を可能にする。
ＲｅＲＡＭアーキテクチャは、典型的には、ＭＩＭ構造と一般に呼ばれる金属－絶縁体－金属構造を有する抵抗スイッチング・メモリ・セルからなる。この構造は２つの金属（Ｍ）電極に挟まれた絶縁層（Ｉ）からなる。ＲｅＲＡＭセルにわたって電圧パルスを印加することで、ＨＲＳ、または論理値「０」と一般に称されるオフ状態から、ＬＲＳ、または論理値「１」と一般に称されるオン状態へのデバイスの遷移と、その逆の遷移を可能にする。
典型的には、作製された状態のままのＲｅＲＡＭセルは当初はＨＲＳであり、デバイスをＨＲＳからＬＲＳにスイッチさせるために、電圧（たとえば高電圧パルス、書き込み電圧など）の印加が、スイッチング層におけるフィラメントと呼ばれることがある導電路の形成を可能にし、それによってＲｅＲＡＭセルはＬＲＳにスイッチさせられる。金属絶縁体金属（ＭＩＭ）構造のソフト・ブレークダウンに起因して起こるこのプロセスは、通常、「エレクトロフォーミング」と呼ばれ、このプロセスが起こる電圧はフォーミング電圧と呼ばれる。ＲｅＲＡＭセルをＬＲＳからＨＲＳにスイッチさせるために、リセット電圧と呼ばれる電圧パルスが印加される。
ＲｅＲＡＭセルからデータを読み出すために、セルの現在の状態を乱さない読み出し電圧が印加されてセルがＨＲＳであるかＬＲＳであるかを判定する。ＬＲＳとＨＲＳの両方は印加電圧の除去後もそれぞれの値を維持するため、ＲｅＲＡＭは不揮発性メモリである。
ＲｅＲＡＭセルのスイッチングは、絶縁層内部の導電フィラメント（ＣＦ）の成長に基づく。ＣＦは、メモリ・セルの上部電極と下部電極とを接続するナノメーターのオーダーの直径を有するチャネルである。高導電率を有するＬＲＳは、電極間にＣＦが接続されると得られ、ＨＲＳは電極からフィラメントが切断されると生じる。
例示のＲｅＲＡＭセル２００は、上部電極２０６と下部電極２１０との間に位置する絶縁体金属２０２を含む。図のセル状態は、絶縁体２０２内でＣＦ２０４が形成されつつある中間状態を表す。ＣＦ２０４と、上部電極２０６と下部電極２１０とのそれぞれの接続が形成されたとき、およびプログラムされたセル状態を読み出すために読み出し電圧が印加されたとき、結果の読み出し電流が、ＣＦ２０４が形成されなかった高抵抗絶縁体金属２０２を通って流れるよりも優先して、ＣＦ２０４を通る上部電極２０６と下部電極２１０との間の電流路を第一次的に流れる。
上部電極２０６の上面に上部ワイヤ１４０が接続可能であり、下部電極２１０に下部ワイヤ１５０が接続可能である。上部ワイヤ１４０または下部ワイヤ１５０あるいはその両方は、追加のワイヤ、メモリ・コントローラなどのＩＣデバイスの他のコンポーネントに電気的に接続可能である。
ＲｅＲＡＭセル２００に書き込むために、上部電極２０６または下部電極２１０に書き込み電圧またはフォーミング電圧が印加され、一方または両方の電極に流れるその結果のプログラミング電流が、通常、「エレクトロフォーミング」と呼ばれる金属絶縁体金属（ＭＩＭ）構造のブレークダウンと、上部電極２０６と下部電極２１０とを接続するＣＦ２０４の形成とを生じさせ、それによってＲｅＲＡＭセル２００を当初のＨＲＳからＬＲＳにスイッチさせる。
ＲｅＲＡＭセル２００の読み出しは、セル２００抵抗をセル状態の測定指標として使用して行われる。たとえば下部電極２１０に印加された読み出し電圧は、セル２００に読み出し電流を流れさせる。読み出し電流は、上部電極２０６および下部電極２１０にわたる、またはそれらの間の抵抗に依存する。したがって、たとえば上部電極２０６におけるセル読み出し電流の測定は、プログラムされたセル２００状態の指標を与える。この抵抗測定指標には、読み出し電圧の印加がプログラムされたセル状態を乱さないように保証するように十分に低い読み出し電圧が使用される。次に、抵抗測定指標をプログラム可能セル状態の事前定義済み基準レベルと比較することによって、セル２００状態検出を行うことができる。
図２に、本発明の様々な実施形態によるＭＲＡＭセル３００の断面を示す。
ＭＲＡＭは、２つの強磁性板の磁界配向を基準にした絶縁体の抵抗スイッチングの変化を利用する不揮発性ソリッド・ステート・メモリ技術である。基本記憶単位（「セル」）を、異なる抵抗特性を呈する少なくとも２つの異なる状態またはレベルにプログラムすることができる。異なるデータ値を表すためにこのプログラム可能なセル状態を使用することができ、それによって情報の記憶を可能にする。
ＭＲＡＭアーキテクチャは、典型的には、２つの強磁性層が誘電体スペーサ層によって分離された、トンネル障壁とも呼ばれることがある磁気トンネル接合（ＭＴＪ）構造に依存する。トンネル障壁がきわめて薄く、典型的には＜２ｎｍである場合、障壁を通る電子の量子力学トンネル現象が、ＭＴＪに、障壁の厚さに指数関数的に依存し、面内障壁面積の逆数に比例する抵抗を有する抵抗器のような振る舞いをさせる。トンネル電流は、強磁性電極の非対称バンド構造に起因してスピン偏極し、それによってトンネル磁気抵抗を生じさせる。
これらの２つの層における磁化の相対配向が、ＭＴＪ構造の抵抗を決定する。大部分の物質では、ＬＲＳはこの２つの層の磁化が平行である場合であり、これは多数バンド電子が障壁の反対側の多数バンド内にトンネルすることができるためである。ＨＲＳが存在するのは配向が反平行であるときであり、これは多数バンド電子が反対側の層の少数バンドにトンネルする必要があるためである。
強磁性層の１つは、記録層または記憶層と呼ばれることがある自由層であり、記憶情報を保持する強磁性層である。トンネル障壁は、典型的には、スピン偏極トンネル電流によって自由層の状態をスイッチし、読み出す手段を提供する絶縁性非磁性層である。他方の強磁性層は固定層または参照層であり、自由層の読み出しとスイッチングのための安定した参照磁化方向を提供する。この固定層は、メモリ動作時に決してスイッチしないように、自由層よりも遙かに高い磁気異方性を有するように設計される。
それぞれＭＲＪ構造の上と下にある上部電極または下部電極あるいはその両方に、電流を一方向に流れさせる書き込み電圧を印加することによって、ＭＲＡＭセルにデータを書き込むことができる。電極に流れる電流の流れの方向（たとえばページ内に向かう方向またはページから出る方向）が、自由層が採る反対方向の方向性磁界を誘起する。自由層における磁界の方向が固定層の磁界の方向と平行である場合、ＭＲＡＭセルはＬＲＳである。自由層における磁界方向が固定層の磁界方向と反平行である場合、ＭＲＡＭセルはＨＲＳである。
ＭＲＡＭセルからデータを読み出すために、セルの電流状態を乱さない読み出し電流が印加されてセルがＨＲＳであるかＬＲＳであるかを判定する。ＬＲＳおよびＨＲＳは両方とも印加電圧の除去後もそれぞれの値を維持するため、ＲｅＲＡＭは不揮発性メモリである。
ＭＲＡＭセルが読み出された後、リセット動作によって電極に電流を強制的に流れさせ、自由層における磁界方向を固定層の磁界方向と反平行にさせ、ＭＲＡＭセルをＨＲＳにすることができる。
例示のＭＲＡＭセル３００は、上部強磁性固定層３０４と下部強磁性自由層３１２との間に位置する障壁層３０２を含む。ＭＲＡＭセル３００は、上部強磁性固定層３０４の上面に接続された上部電極３０６をさらに含み、下部強磁性自由層３１２の下面に接続された下部電極３１０を含んでもよい。図のセル状態は、上部強磁性固定層３０４と下部強磁性自由層３１２との間の磁界配向が反平行であるＨＲＳ状態を表す。
上部電極３０６の上面に上部ワイヤ１４０が接続されてもよく、下部電極３１０に下部ワイヤ１５０が接続されてもよい。上部ワイヤ１４０または下部ワイヤ１５０あるいはその両方は、当技術分野で知られているように、メモリ・コントローラなどのＩＣデバイスにおける他のコンポーネントに電気的に接続されてもよい。上部ワイヤ１４０または下部ワイヤ１５０あるいはその両方は、追加のワイヤ、メモリ・コントローラなどのＩＣデバイスにおける他のコンポーネントに電気的に接続されてもよい。
ＭＲＡＭセル３００に書き込むために、たとえば下部電極３１０または下部ワイヤ１５０あるいはその両方に書き込み電圧が印加され、そこに電流が流れる。下部ワイヤ１５０または電極３１０あるいはその両方に流れる電流は、自由層３１２が取る磁界を誘起する。図の状態では、電流は下部ワイヤ１５０または下部電極３１０あるいはその両方をページ内に向かう方向に流れ、下部電極３１０の周囲に時計回り方向の磁界を生じさせ、その磁界を自由層３１２が採り、それによってＭＲＡＭセル３００をＨＲＳにスイッチさせる。同様に、たとえば下部電極３１０にページから出る方向に電流を流させる書き込み電圧がたとえば下部ワイヤ１５０または電極３１０あるいはその両方に印加されてもよく、それによって下部電極３１０の周囲に反時計回り方向の磁界を生じさせ、その磁界を自由層３１２が採り、それによってＭＲＡＭセル３００をＬＲＳにスイッチさせる。
ＭＲＡＭセル３００の読み出しは、セル３００抵抗をセル状態の測定指標として使用して行われる。たとえば下部電極３１０に印加された読み出し電圧がセル３００に読み出し電流を流れさせる。読み出し電流は、上部電極３０６および下部電極３１０にわたる、またはそれらの間の抵抗に依存する。したがって、たとえば上部電極３０６におけるセル読み出し電流の測定が、プログラムされたセル３００状態を示す指標を与える。この抵抗測定指標には、読み出し電圧の印加がプログラムされたセル状態を乱さないように保証するように十分に低い読み出し電圧が使用される。次に、この抵抗測定指標をプログラム可能なセル状態の事前定義済み基準レベルと比較することによって、セル３００状態検出を行うことができる。
図３に、本発明の様々な実施形態による不揮発性抵抗変化型ＲＡＭ論理ゲート（ＲＲＬＧ）４１０の回路図を示す。ＲＲＬＧ４１０は、１対の不揮発性抵抗変化型ＲＡＭセル４００１および４００２を含む。抵抗変化型ＲＡＭセル４００は、ＲｅＲＡＭセル２００、ＭＲＡＭセル３００などのうちのいずれか１つとすることができる。
ＲＡＭセル４００１および４００２は、同じ種類の抵抗変化型メモリ・セルであってもよい。たとえば、ＲＡＭセル４００１と４００２は両方ともＲｅＲＡＭ２００型抵抗変化型メモリ・セルであってもよい。あるいは、ＲＡＭセル４００１と４００２は、異なる種類の抵抗変化型メモリ・セルであってもよい。たとえば、ＲＡＭセル４００１はＲｅＲＡＭ２００型抵抗変化型メモリ・セルであってもよく、ＲＡＭセル４００２は、ＭＲＡＭセル２００型抵抗変化型メモリ・セルであってもよい。
ＲＲＬＧは、ＲＡＭセル４００１に電気的に接続された入力ノード４０２と、ＲＡＭセル４００２に電気的に接続された入力ノード４０４とをさらに含む。入力ノード４０２は、一般に、ワイヤ、ビア、相互接続部などを含み得る導電性経路である。入力ノード４０４は、一般に、ワイヤ、ビア、相互接続部などを含み得る導電性経路である。入力ノード４０２と入力ノード４０４は、電気的に別個または独立したノードである。
ＲｅＲＡＭセル２００実施形態において、入力ノード４０２または入力ノード４０４あるいはその両方は、それぞれのＲｅＲＡＭセル２００の下部ワイヤ１５０、下部電極２１０などに電気的に接続されてもよい。ＭＲＡＭセル３００実施形態では、入力ノード４０２または入力ノード４０４あるいはその両方は、それぞれのＭＲＡＭセル３００の下部ワイヤ１５０、下部電極３１０などに電気的に接続されてもよい。
ＲＲＬＧ４１０は、ＲＡＭセル４００１の出力に電気的に接続され、ＲＡＭセル４００２の出力に電気的に接続された、出力ノード４０６をさらに含む。出力ノード４０６は、一般に、ワイヤ、ビア、相互接続部などを含み得る導電性経路である。出力ノード４０６は、一般に、ＲＡＭセル４００１の出力とＲＡＭセル４００２の出力とを単一の出力として結合する。この共用出力により、ＲＡＭセル４００１とＲＡＭセル４００２は、連結、結合またはその他により接続される。
ＲｅＲＡＭセル２００実施形態では、ＲｅＲＡＭセル２００の出力ノード４０６は、上部ワイヤ１４０、上部電極２０６などに電気的に接続されてもよい。ＭＲＡＭセル３００実施形態では、出力ノード４０６は、ＭＲＡＭセル３００の上部ワイヤ１４０、上部電極３０６などに電気的に接続されてもよい。
明確にするために、入力ノード４０２、４０４または出力ノード４０６と、セルの上部または下部導電性フィーチャとの相対的関係は逆にされてもよい（たとえば、入力ノード４０２、４０４がそれぞれのセルの上部導電性フィーチャに電気的に接続されてもよく、出力ノード４０６がセルの下部導電性フィーチャに接続されてもよい）。
図４に、本発明の様々な実施形態によるＲＲＬＧ４２０の回路図を示す。ＲＲＬＧ４２０は、１対の不揮発性抵抗変化型ＲＡＭセル４００１および４００２を含む。
ＲＲＬＧ４２０は、ＲＡＭセル４００１の入力に電気的に接続され、ＲＡＭセル４００２の入力に電気的に接続された、入力ノード４１２をさらに含む。入力ノード４１２は、一般に、ワイヤ、ビア、相互接続部などを含み得る導電性経路である。入力ノード４１２は、一般に、ＲＡＭセル４００１の入力とＲＡＭセル４００２の入力とを単一の入力として結合する。この共用入力により、ＲＡＭセル４００１とＲＡＭセル４００２は、連結、結合またはその他により接続される。
入力ノード４１２における電圧はＶ４１２である。
Figure 2023551495000002
 ＲＩＡは、入力Ａソースの内部抵抗であり、ＲＩＢは入力Ｂソースの内部抵抗である。ここで、ＲＩＡはＲＩＢにほぼ等しいものとする。したがって、電圧ＶＩｎｐｕｔＡと電圧ＶＩｎｐｕｔＢとは同じかまたはほぼ同じであり、電圧Ｖ４１２は入力Ａにおける印加電圧および入力Ｂにおける印加電圧と等しい。電圧ＶＩｎｐｕｔＡまたは電圧ＶＩｎｐｕｔＢが他方よりもはるかに大きい場合、電圧Ｖ４１２はそのより大きい電圧ＶＩｎｐｕｔＡまたは電圧ＶＩｎｐｕｔＢと等しいかまたはほぼ等しい。
入力Ａソースと入力Ｂソースは、ソース電流であって、シンク電流ではないものとすることができる。たとえば、わずかにより高い電圧を有する入力Ａソースまたは入力Ｂソースは、そのより高いソースが電流制限になるまで電流を供給する。より高いソースの電圧はわずかに降下してもよく、入力Ａソースと入力Ｂソースの両方がそれぞれ電流を流すかまたは流し出す。入力Ａソースと入力Ｂソースが顕著に異なる電圧である場合、より高電圧のソースが負荷、ＲＡＭセル４００１およびＲＡＭセル４００２にすべての電流を供給してもよい。より低電圧のソースは、すでに最高電圧としてＶ４１２の電圧となっていてもよく、電流を供給しなくてもよい。
ＲｅＲＡＭセル２００実施形態において、入力ノード４１２は、それぞれのＲｅＲＡＭセル２００の下部ワイヤ１５０、下部電極２１０などに電気的に接続されてもよい。ＭＲＡＭセル３００実施形態では、入力ノード４１２は、それぞれのＭＲＡＭセル３００の下部ワイヤ１５０、下部電極３１０などに電気的に接続されてもよい。ＲＲＬＧ４２０は、ＲＡＭセル４００１の出力に電気的に接続され、ＲＡＭセル４００２の出力に電気的に接続された出力ノード４０６をさらに含む。
ＲｅＲＡＭセル２００実施形態において、出力ノード４０６は、ＲｅＲＡＭセル２００の上部ワイヤ１４０、上部電極２０６などに電気的に接続されてもよい。ＭＲＡＭセル３００実施形態では、出力ノード４０６は、ＭＲＡＭセル３００の上部ワイヤ１４０、上部電極３０６などに電気的に接続されてもよい。
明確にするために、入力ノード４０２、４０４または出力ノード４０６と、セルの上部または下部導電性フィーチャとの相対的関係は逆にされてもよい（たとえば、入力ノード４１２がセルの上部導電性フィーチャに電気的に接続されてもよく、出力ノード４０６がセルの下部導電性フィーチャに接続されてもよい）。
図５は、本発明の様々な実施形態によるＲＲＬＧ４１０またはＲＲＬＧ４２０あるいはその両方を具現化するメモリ・デバイス５００のブロック図である。デバイス５００は、１対のＲＡＭセル４００１およびＲＡＭセル４００２のデータ記憶またはデータ読み出しあるいはその両方を行うためのＲＲＬＧ４１０またはＲＲＬＧ４２０あるいはその両方を含む。ＲＡＭセル４００１およびＲＡＭセル４００２のデータの読み出しおよび書き込みは、読み出し／書き込みコントローラまたはコントローラ５１０によって行われてもよい。コントローラ５１０は、データ書き込み動作時に適切な１つまたは複数のセルをプログラミングするためと、１つまたは複数のセルのデータ読み出し動作時にそれぞれのセル状態を検出するための読み出し測定を行うための、一般に知られている形態の回路を含む。これらの動作時、読み出し／書き込みコントローラ５１０は、メモリ集合体内のワード線とビット線の配列に適切な制御信号を印加することによって個別セルをアドレスすることができる。入力データまたはデバイス５００に書き込まれるデータは、コントローラ５１０に入力データとして供給される前に、書き込み処理モジュール５２０によって誤り訂正のための符号化などの何らかの形態の書き込み処理が施されてもよい。同様に、出力データまたはコントローラ５１０によって読み出されるデータは、たとえば元の入力データを復元するための符号語検出または誤り訂正あるいはその両方のために、読み出し処理モジュール５３０によって処理されてもよい。
ＲＡＭセル４００１およびＲＡＭセル４００２は、少なくとも２つのプログラム可能セル状態で情報を記憶することができる。前述のように、プログラム可能セル状態は、それぞれのＲＡＭセル４００１およびＲＡＭセル４００２にわたる異なる相対抵抗に対応する。これらの状態は、少なくともＨＲＳとＬＲＳを含む。プログラム可能セル状態は、典型的には、コントローラ５１０において、読み出し検出のために使用される抵抗測定指標の所定の基準値または値の範囲で表して定義される。書き込み動作においてＲＡＭセル４００１およびＲＡＭセル４００２をプログラムするために、コントローラ５１０は、結果のプログラミング信号（すなわち入力Ａ）がＲＡＭセル４００１を必要な状態に設定するように、ワード線とビット線（たとえば上部電極、下部電極など）を介してＲＡＭセル４００１に書き込み電圧、セット電圧、プログラム電圧などを印加し、結果のプログラミング信号（すなわち入力Ｂ）がＲＡＭセル４００２を必要な状態に設定するようにワード線とビット線を介してＲＡＭセル４００２に書き込み電圧、セット電圧、プログラム電圧などを印加する。読み出し動作では、セルに（より低い）読み出し電圧が印加され、結果のセル電流が測定されて抵抗測定指標を得る。次に、コントローラ５１０は、ＲＡＭセル４００１の出力Ａを前述の適切な基準値と比較することによって、プログラムされたＲＡＭセル４００１状態を検出することができ、次に、ＲＡＭセル４００２の出力Ｂを前述の適切な基準値と比較することによって、プログラムされたＲＡＭセル４００２状態を検出することができる。次に、コントローラ５１０は、本明細書で詳述するように、プログラムされた出力Ａ ＲＡＭセル４００１状態をプログラムされた出力Ｂ ＲＡＭセル４００２状態と論理結合することによって、ノード４０６における出力を検出することができる。
図６に、本発明の様々な実施形態によるＮＡＮＤ論理ゲート構成のＲＲＬＧ４１０の様々な論理状態を示す。ＮＡＮＤゲートは、その入力がすべて真である場合にのみ偽である出力を生成する論理ゲートである。したがって、ゲートへの入力がすべて高「１」である場合にのみ低「０」出力となる。いずれかの入力が低「０」である場合、高「１」出力となる。
図（Ｉ）の例では、ＲＡＭセル４００１に入力ノード４０２における入力Ａとして低書き込み電圧が書き込まれ、ＲＡＭセル４００２に入力ノード４０４における入力Ｂとして低書き込み電圧が書き込まれる。低書き込み電圧は、ＲｅＲＡＭセル２００実施形態に関連付けられる場合、定量的測定値または値であってもよく、ＭＲＡＭセル３００実施形態に関連付けられる場合、方向測定値または配向測定値であってもよい。ＲＡＭセル４００１とＲＡＭセル４００２とに印加された低書き込み電圧の結果、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＨＲＳにプログラムされ、各ＲＡＭセル４００１およびＲＡＭセル４００２が結果としてそれぞれの論理値「０」を取得または維持する。
ＲｅＲＡＭセル２００実施形態において、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２とに低書き込み電圧が印加され、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２に流れるその結果のプログラミング電流は、ＭＩＭ構造の十分なブレークダウンを生じさせず、ＣＦ２０４の十分な形成が起こらない。この結果、ＲｅＲＡＭセル２００１がＨＲＳとなり、ＲｅＲＡＭセル２００２がＨＲＳとなり、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２の両方が論理値「０」を有効に記憶する。ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は、印加書き込み電圧の除去後もそれぞれのＨＲＳを維持し、したがって、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、ＭＲＡＭセル３００１とＭＲＡＭセル３００２に低書き込み電圧が印加され、ＭＲＡＭセル３００１およびＭＲＡＭセル３００２に関連付けられたその結果のプログラミング電流が、たとえば、各セルにおいてそれぞれ自由層３１２における磁界配向が固定層３０４の磁界配向と反平行になるように適切な磁界を生じさせ、それによってＭＲＡＭセル３００１とＭＲＡＭセル３００２の両方をＨＲＳにし、それによってＭＲＡＭセル３００１とＭＲＡＭセル３００２の両方が論理値「０」を有効に記憶する。ＭＲＡＭセル３００１とＭＲＡＭセル３００２は、印加書き込み電圧の除去後もそれぞれのＨＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭ３００２は不揮発性である。
図（ＩＩ）の例では、ＲＡＭセル４００１に入力ノード４０２における入力Ａとして高書き込み電圧が書き込まれ、ＲＡＭセル４００２に入力ノード４０４における入力Ｂとして低書き込み電圧が書き込まれる。ＲＡＭセル４００１に印加された高書き込み電圧とＲＡＭセル４００２に印加された低書き込み電圧の結果、ＲＡＭセル４００１はＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得し、ＲＡＭセル４００２はＨＲＳにプログラムされ、その結果としてそれぞれの論理値「０」を取得または維持する。
ＲｅＲＡＭセル２００実施形態において、ＲｅＲＡＭセル２００１に高書き込み電圧が印加され、ＲｅＲＡＭセル２００２に低書き込み電圧が印加される。ＲｅＲＡＭセル２００２に流れるその結果のプログラミング電流はＭＩＭ構造の十分なブレークダウンを生じさせず、ＣＦ２０４の十分な形成が起こらない。この結果、ＲｅＲＡＭセル２００２がＨＲＳとなり、ＲｅＲＡＭセル２００２は論理値「０」を有効に記憶する。ＲｅＲＡＭセル２００１に流れるその結果のプログラミング電流はＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００１がＬＲＳとなり、ＲｅＲＡＭセル２００１は論理値「１」を有効に記憶する。印加書き込み電圧の除去後もＲｅＲＡＭセル２００１はＬＲＳを維持し、ＲｅＲＡＭ２００２はＨＲＳを維持し、したがって、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、ＭＲＡＭセル３００１に高書き込み電圧が印加され、ＭＲＡＭセル３００２に低書き込み電圧が印加される。ＭＲＡＭセル３００２に関連付けられたその結果のプログラミング電流が、ＭＲＡＭセル３００２において自由層３１２における磁界配向が固定層３０４の磁界配向と反平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＨＲＳにし、それによってＭＲＡＭセル３００２が論理値「０」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられたその結果のプログラミング電流は、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＬＲＳにし、それによってＭＲＡＭセル３００１が論理値「１」を有効に記憶する。印加書き込み電圧が除去された後もＭＲＡＭセル３００１はＬＲＳを維持し、ＭＲＡＭ３００２はＨＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
図（ＩＩＩ）の実施例では、ＲＡＭセル４００１に入力ノード４０２における入力Ａとして低書き込み電圧が書き込まれ、ＲＡＭセル４００２に入力ノード４０４における入力Ｂとして高書き込み電圧が書き込まれる。ＲＡＭセル４００１に印加された低書き込み電圧とＲＡＭセル４００２に印加された高書き込み電圧の結果、ＲＡＭセル４００１がＨＲＳにプログラムされ、その結果としてそれぞれの論理値「０」を取得または維持し、ＲＡＭセル４００２はＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得する。
ＲｅＲＡＭセル２００実施形態において、ＲｅＲＡＭセル２００１に低書き込み電圧が印加され、ＲｅＲＡＭセル２００２に高書き込み電圧が印加される。ＲｅＲＡＭセル２００２に流れるその結果のプログラミング電流はＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００２がＬＲＳになり、ＲｅＲＡＭセル２００２は論理値「１」を有効に記憶する。ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流はＭＩＭ構造の十分なブレークダウンを生じさせず、ＣＦ２０４の十分な形成が起こらない。この結果、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２のＨＲＳは論理値「０」を有効に記憶する。印加書き込み電圧の除去後もＲｅＲＡＭセル２００１はＨＲＳを維持し、ＲｅＲＡＭセル２００２はＬＲＳを維持し、したがってＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、ＭＲＡＭセル３００１に低書き込み電圧が印加され、ＭＲＡＭセル３００２に高書き込み電圧が印加される。ＭＲＡＭセル３００２に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００２において、自由層３１２における磁界配向が固定層３０４の磁界方向と平行になるように適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＬＲＳにし、それによってＭＲＡＭセル３００２が論理値「１」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられたその結果のプログラミング電流が、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と反平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＨＲＳにし、それによってＭＲＡＭセル３００１が論理値「０」を有効に記憶する。印加書き込み電圧の除去後もＭＲＡＭセル３００１はＨＲＳを維持し、ＭＲＡＭセル３００２はＬＲＳを維持し、したがって、ＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
図（ＩＶ）の実施例において、ＲＡＭセル４００１に入力ノード４０２における入力Ａとして高書き込み電圧が書き込まれ、ＲＡＭセル４００２に入力ノード４０４における入力Ｂとして高書き込み電圧が書き込まれる。ＲＡＭセル４００１に印加された高書き込み電圧とＲＡＭセル４００２に印加された高書き込み電圧の結果、ＲＡＭセル４００１がＬＲＳにプログラムされ、その結果として論理値「０」を取得し、ＲＡＭセル４００２がＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得する。
ＲｅＲＡＭセル２００実施形態において、ＲｅＲＡＭセル２００１に高書き込み電圧が印加され、ＲｅＲＡＭセル２００２に高電圧書き込み電圧が印加される。ＲｅＲＡＭセル２００２に流れる結果のプログラミング電流がＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００２がＬＲＳになり、ＲｅＲＡＭセル２００２は論理値「１」を有効に記憶する。同様に、ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流も、ＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００１がＬＲＳになり、ＲｅＲＡＭ２００１は論理値「１」を有効に記憶する。ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は印加書き込み電圧が除去された後でもＬＲＳを維持し、したがってＲｅＲＡＭ２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、ＭＲＡＭセル３００１に高書き込み電圧が印加され、ＭＲＡＭセル３００２に高書き込み電圧が印加される。ＭＲＡＭセル３００２に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００２において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＬＲＳにし、論理値「１」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＬＲＳにし、論理値「１」を有効に記憶する。印加書き込み電圧が除去された後でもＭＲＡＭセル３００１はＬＲＳを維持し、ＭＲＡＭセル３００２はＬＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
ノード４０６における出力を判定するために、ＲＡＭセル４００１に読み出し電圧が印加され、ＲＡＭセル４００２に読み出し電圧が印加され、それによってそれぞれＲＡＭセル４００１とＲＡＭセル４００２に読み出し電流が流れる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。この電流和は、たとえば、ＲＡＭセル４００１とＲＡＭセル４００２がそれぞれＨＲＳであるときには低電流（すなわちｉＬ＋ｉＬ）であり、ＲＡＭセル４００１またはＲＡＭセル４００２の一方がＨＲＳであり、ＲＡＭセル４００１またはＲＡＭセル４００２の他方がＬＲＳであるときには中間電流（すなわちｉＬ＋ｉＨ）であり、またはＲＡＭセル４００１とＲＡＭセル４００２がそれぞれＬＲＳであるときには高電流（すなわちｉＨ＋ｉＨ）であり得る。
ノード４０６における検知電流和から抵抗測定指標を判定することができる。たとえば、コントローラ５１０は、高抵抗測定指標を検知された低電流（すなわちｉＬ＋ｉＬ）プラス／マイナス適切な許容差に結び付け、中間抵抗測定指標を検知された中間電流（すなわちｉＬ＋ｉＨ）プラス／マイナス適切な許容差に結び付け、低抵抗測定指標を高電流（すなわちｉＨ＋ｉＨ）プラス／マイナス適切な許容差に結び付ける、データ構造を含んでもよい。したがって、ノード４０６における電流和が検知されると、そこから抵抗測定指標を判定することができる。
論理値「０」または「１」に所定の基準値が結び付けられてもよい。たとえば、論理値「１」、「高」または「オン」に所定の高抵抗基準値が結び付けられてもよく、論理値「１」、「高」または「オン」に所定の中間抵抗基準値が結び付けられてもよく、論理値「０」、「低」または「オフ」に所定の低抵抗基準値が結び付けられてもよい。たとえば、コントローラ５１０は、所定の高抵抗基準値プラス／マイナス所定の許容差を、論理値「１」に結び付け、所定の中間抵抗基準値プラス／マイナス所定の許容差を論理値「１」に結び付け、所定の低抵抗基準値プラス／マイナス所定の許容差を論理値「０」に結び付けるデータ構造を含んでもよい。適切な論理値を判定するために、判定された抵抗測定指標がこれらの所定の抵抗基準値と比較されてもよい。たとえば、判定された抵抗測定指標が、高抵抗基準値の許容差内にあり、したがって、ノード４０６における出力が論理値「１」となり、または、中間抵抗値の許容差内にあり、したがってノード４０６における出力が論理値「１」となり、または低抵抗値の許容差内にあり、したがってノード４０６における出力が論理値「０」となってもよい。
図（Ｉ）の実施例において、ＲＡＭセル４００１に読み出し電圧が印加され、ＲＡＭセル４００２に読み出し電圧が印加され、それによってそれぞれＲＡＭセル４００１とＲＡＭセル４００２に読み出し電流を流れさせる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＨＲＳであるため、低電流和（すなわちｉＬ＋ｉＬ）である。検知された低電流和は高抵抗測定指標を示す。高抵抗測定指標は、ノード４０６における出力を論理値「１」、「高」、「真」などとして示す所定の高抵抗値の許容差内にある。
図（ＩＩ）の実施例において、ＲＡＭセル４００１に読み出し電圧が印加され、ＲＡＭセル４００２に読み出し電圧が印加され、それによってそれぞれＲＡＭセル４００１とＲＡＭセル４００２に読み出し電流を流れさせる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１がＬＲＳであり、ＲＡＭセル４００２がＨＲＳであるため、中間電流和（すなわちｉＨ＋ｉＬ）である。検知された中間電流和は、中間抵抗測定指標を示す。中間抵抗測定指標は、ノード４０６における出力を論理値「１」、「高」、「真」などとして示す、所定の中間抵抗基準値の許容差内にある。
図（ＩＩＩ）の実施例において、ＲＡＭセル４００１に読み出し電圧が印加され、ＲＡＭセル４００２に読み出し電圧が印加され、それによってそれぞれＲＡＭセル４００１とＲＡＭセル４００２に読み出し電流を流れさせる。読み出し電流はＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流は、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１がＨＲＳでＲＡＭセル４００２がＬＲＳであるため中間電流和（すなわちｉＬ＋ｉＨ）である。検知された中間電流和は、中間抵抗測定指標を示す。中間抵抗測定指標は、ノード４０６における出力を論理値「１」、「高」、「真」などとして示す所定の中間抵抗基準値の許容差内にある。
図（ＩＶ）の実施例において、ＲＡＭセル４００１に読み出し電圧が印加され、ＲＡＭセル４００２に読み出し電圧が印加され、それによってそれぞれＲＡＭセル４００１とＲＡＭセル４００２に読み出し電流を流れさせる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１とＲＡＭセル４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１がＬＲＳであり、ＲＡＭセル４００２がＬＲＳであるため高電流和（すなわちｉＨ＋ｉＨ）である。検知された高電流和は、低抵抗測定指標を示す。低抵抗測定指標は、ノード４０６における出力を論理値「０」、「低」または「偽」などとして示す所定の低抵抗基準値の許容差内にある。
図の真理値表に入力Ａ、入力Ｂおよび出力ノード４０６が示されている。この真理値表は、ノード４０６における出力が、入力Ａと入力Ｂが真である場合にのみ偽であることを示している。したがって、ＲＲＬＧ４１０への入力Ａと入力Ｂの両方が高「１」である場合にのみ、ノード４０６において低「０」出力となる。入力Ａまたは入力Ｂが低「０」である場合、ノード４０６において高「１」出力となる。したがって、図のように、ＲＲＬＧ４１０はＮＡＮＤデバイスとして構成されている。
図７に、本発明の様々な実施形態による、ＮＯＲ論理ゲート構成のＲＲＬＧ４２０の様々な論理状態を示す。ＮＯＲゲートは、両方の入力が負である場合にのみ正の出力を出す論理ゲートである。したがって、両方の入力が低「０」である場合に高「１」出力となる。一方または両方の入力が高「１」である場合、低「０」出力となる。
図（Ｉ）の実施例において、入力Ａとして低書き込み電圧が印加され、入力Ｂとして低書き込み電圧が印加される。したがって、低書き込み電圧がノード４１２における電圧として採られる。各ＲＡＭセル４００１およびＲＡＭセル４００２に流れる結果のプログラミング電流の結果として、ＲＡＭセル４００１とＲＡＭセル４００２はＨＲＳにプログラムされる。その結果として、各ＲＡＭセル４００１およびＲＡＭセル４００２はそれぞれの論理値「０」を取得または維持する。
ＲｅＲＡＭセル２００実施形態において、入力Ａと入力Ｂの両方に低書き込み電圧が印加される。したがって、低書き込み電圧がノード４１２における電圧として採られる。ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流と、ＲｅＲＡＭ２００２に流れる結果のプログラミング電流は、ＭＩＭ構造の十分なブレークダウンを生じさせず、ＣＦ２０４の十分な形成は起こらない。この結果、ＲｅＲＡＭセル２００１はＨＲＳとなり、ＲｅＲＡＭセル２００２はＨＲＳとなり、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２の両方が論理値「０」を有効に記憶する。ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は印加書き込み電圧の除去後もそれぞれのＨＲＳを維持し、したがってＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、入力Ａと入力Ｂの両方に低書き込み電圧が印加される。したがって、低書き込み電圧がノード４１２における電圧として採られる。ＭＲＡＭセル３００１に関連づけられた結果のプログラミング電流と、ＭＲＡＭセル３００２に流れる結果のプログラミング電流とが、各セルにおいてそれぞれ自由層３１２における磁界配向が固定層３０４の磁界配向と反平行になるような磁界を生じさせる。これにより、ＭＲＡＭセル３００１とＭＲＡＭセル３００２の両方をＨＲＳにし、ＭＲＡＭセル３００１とＭＲＡＭセル３００２の両方が論理値「０」を有効に記憶する。ＭＲＡＭセル３００１とＭＲＡＭセル３００２は、印加書き込み電圧の除去後もそれぞれのＨＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
図（ＩＩ）の実施例において、入力Ａとして高書き込み電圧が印加され、入力Ｂとして低書き込み電圧が印加される。したがって、高書き込み電圧がノード４１２における電圧として採られる。各ＲＡＭセル４００１およびＲＡＭセル４００２に流れる結果のプログラミング電流の結果として、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得する。
ＲｅＲＡＭセル２００実施形態において、入力Ａとして高書き込み電圧が印加され、入力Ｂとして低書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＲｅＲＡＭセル２００２に流れる結果のプログラミング電流が、ＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００２がＬＲＳになり、ＲｅＲＡＭセル２００２は論理値「１」を有効に記憶する。ＲｅＲＡＭ２００１に流れる結果のプログラミング電流も、ＭＩＭ構造の十分なブレークダウンとＣＦ２０４の十分な形成を生じさせる。この結果、ＲｅＲＡＭセル２００１がＬＲＳになり、ＲｅＲＡＭセル２００１は論理値「１」を有効に記憶する。印加書き込み電圧の除去後もＲｅＲＡＭセル２００１はＬＲＳを維持し、ＲｅＲＡＭセル２００２はＬＲＳを維持し、したがって、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、入力Ａとして高書き込み電圧が印加され、入力Ｂとして低書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＭＲＡＭセル３００２に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００２において自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＬＲＳにし、それによってＭＲＡＭセル３００２は論理値「１」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＬＲＳにし、それによってＭＲＡＭセル３００１が論理値「１」を有効に記憶する。印加書き込み電圧の除去後もＭＲＡＭセル３００１はＬＲＳを維持し、ＭＲＡＭセル３００２はＬＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭ３００２は不揮発性である。
図（ＩＩＩ）の実施例において、入力Ａとして低書き込み電圧が書き込まれ、入力Ｂとして高書き込み電圧が印加される。したがって、ノード４１２の電圧として高書き込み電圧が採られる。各ＲＡＭセル４００１およびＲＡＭセル４００２に流れる結果のプログラミング電流の結果として、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得する。
ＲｅＲＡＭセル２００実施形態において、入力Ａとして低書き込み電圧が書き込まれ、入力Ｂとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＲｅＲＡＭセル２００２に流れる結果のプログラミング電流が、ＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の形成が起こる。この結果、ＲｅＲＡＭセル２００２がＬＲＳになり、ＲｅＲＡＭセル２００２は論理値「１」を有効に記憶する。ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流が、ＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００１がＬＲＳになり、ＲｅＲＡＭセル２００１は論理値「１」を有効に記憶する。ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は印加書き込み電圧の除去後もＬＲＳを維持し、したがってＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、入力Ａとして低書き込み電圧が書き込まれ、入力Ｂとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＭＲＡＭセル３００２に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００２において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＬＲＳにし、論理値「１」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＬＲＳにし、論理値「１」を有効に記憶する。ＭＲＡＭセル３００１とＭＲＡＭセル３００２は印加書き込み電圧の除去後もＬＲＳを維持し、したがって、ＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
図（ＩＶ）の実施例において、ＲＡＭセル４００１に入力ノード４０２における入力Ａとして高書き込み電圧が書き込まれ、ＲＡＭセル４００２に入力ノード４０４における入力Ｂとして高書き込み電圧が書き込まれる。ＲＡＭセル４００１に印加された高書き込み電圧とＲＡＭセル４００２に印加された高書き込み電圧の結果として、ＲＡＭセル４００１がＬＲＳにプログラムされ、その結果として論理値「０」を取得し、ＲＡＭセル４００２がＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得する。
ＲｅＲＡＭセル２００実施形態において、入力Ａとして高書き込み電圧が書き込まれ、入力Ｂとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＲｅＲＡＭセル２００２に流れる結果のプログラミング電流が、ＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００２がＬＲＳになり、ＲｅＲＡＭセル２００２は論理値「１」を有効に記憶する。同様に、ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流も、ＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００１がＬＲＳになり、ＲｅＲＡＭセル２００１は論理値「１」を有効に記憶する。ＲｅＲＡＭ２００１とＲｅＲＡＭ２００２は、印加書き込み電圧の除去後もＬＲＳを維持し、したがってＲｅＲＡＭ２００１とＲｅＲＡＭ２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、入力Ａとして高書き込み電圧が書き込まれ、入力Ｂとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＭＲＡＭセル３００２に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００２において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＬＲＳにし、論理値「１」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＬＲＳにし、論理値「１」を有効に記憶する。印加書き込み電圧の除去後もＭＲＡＭセル３００１はＬＲＳを維持し、ＭＲＡＭセル３００２はＬＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
ノード４０６における出力を判定するために、入力Ａに読み出し電圧が印加され、入力Ｂに読み出し電圧が印加される。したがって、ノード４１２における電圧として読み出し電圧が採られる。
この読み出し電圧は、それぞれＲＡＭセル４００１とＲＡＭセル４００２に読み出し電流を流させる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、たとえば、ＲＡＭセル４００１とＲＡＭセル４００２がそれぞれＨＲＳであるときには低電流（すなわちｉＬ＋ｉＬ）であるか、またはＲＡＭセル４００１とＲＡＭセル４００２がそれぞれＬＲＳであるときには高電流（すなわちｉＨ＋ｉＨ）である。
ノード４０６で検知された電流和から抵抗測定指標を判定することができる。たとえば、コントローラ５１０が、検知された低電流（すなわちｉＬ＋ｉＬ）プラス／マイナス適切な許容差に高抵抗測定指標を結び付け、高電流（すなわちｉＨ＋ｉＨ）プラス／マイナス適切な許容差に低抵抗測定指標を結び付けるデータ構造を含んでもよい。したがって、ノード４０６における電流和が検知されると、そこから抵抗測定指標を判定することができる。
論理値「０」または「１」出力に所定の基準値が結び付けられてもよい。たとえば、論理出力値「１」、「高」または「オン」などに所定の高抵抗基準値が結び付けられてもよく、論理出力値「０」、「低」または「オフ」などに所定の低抵抗基準値が結び付けられてもよい。
たとえば、コントローラ５１０が、所定の高抵抗基準値プラス／マイナス所定の許容差を論理値「１」に結び付け、所定の低抵抗基準値プラス／マイナス所定の許容差を論理値「０」に結び付けるデータ構造を含んでもよい。適切な論理値出力を判定するために、判定された抵抗測定指標が所定の抵抗基準値と比較されてもよい。たとえば、判定された抵抗測定指標が高抵抗基準値の許容差内にあり、したがってノード４０６における出力が論理値「１」となり、または低抵抗値の許容差内にあり、したがってノード４０６における出力が論理値「０」となってもよい。
図（Ｉ）に示す実施例では、入力Ａと入力Ｂに読み出し電圧が印加される。したがって、ノード４１２における電圧として読み出し電圧が採られる。ＲＡＭセル４００１とＲＡＭセル４００２にそれぞれ結果の読み出し電流が流れる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１とＲＡＭセル４００２が両方ともＨＲＳであるため低電流和（すなわちｉＬ＋ｉＬ）である。検知された低電流和は、高抵抗測定指標を示す。高抵抗測定指標は、ノードにおける出力を論理値「１」、「高」、「真」などとして示す所定の高抵抗基準値の許容差内にある。
図（ＩＩ）、（ＩＩＩ）および（ＩＶ）の実施例において、読み出し電圧が入力Ａに印加され、入力Ｂに印加される。したがって、ノード４１２における電圧として読み出し電圧が採られる。ＲＡＭセル４００１とＲＡＭセル４００２をそれぞれ結果の読み出し電流が流れる。読み出し電流はＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１とＲＡＭセル４００２がＬＲＳであるため、高電流和（すなわちｉＨ＋ｉＨ）である。検知された高電流和は、低抵抗測定指標を示す。低抵抗測定指標は、ノード４０６における出力を論理値「０」、「低」、「偽」などとして示す所定の低抵抗基準値の許容差内にある。
印加入力Ａ、印加入力Ｂ、およびノード４０６における読み出し出力が、図の真理値表に示されている。この真理値表は、入力Ａと入力Ｂの両方が低または負であるときにのみ、ノード４０６において高または正出力が発生することを示している。したがって、入力Ａと入力Ｂの両方が低「０」である場合に、ノード４０６において高「１」出力となる。入力Ａと入力Ｂの一方または両方が高「１」である場合、ノード４０６において低「０」出力になる。したがって、図のように、ＲＲＬＧ４２０はＮＯＲデバイスとして構成されている。
図８に、本発明の様々な実施形態によるＮＯＴ論理ゲート構成のＲＲＬＧ４２０の様々な論理状態を示す。ＮＯＴゲートは、論理否定を実装する論理ゲートである。したがって、入力が低「０」である場合、高「１」出力となり、入力が高「１」である場合、低「０」出力となる。
図（Ｉ）の実施例では、入力Ａとして低書き込み電圧が印加される。したがって、ノード４１２における電圧として低書き込み電圧が採られる。ＲＡＭセル４００１とＲＡＭセル４００２をそれぞれ流れる結果のプログラミング電流の結果として、ＲＡＭセル４００１とＲＡＭセル４００２はＨＲＳにプログラムされる。その結果として、ＲＡＭセル４００１とＲＡＭセル４００２はそれぞれ、それぞれの論理値「０」を取得または維持する。
ＲｅＲＡＭセル２００実施形態において、入力Ａに低書き込み電圧が印加される。したがって、ノード４１２における電圧として低書き込み電圧が採られる。ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流とＲｅＲＡＭセル２００２に流れる結果のプログラミング電流は、ＭＩＭ構造の十分なブレークダウンを生じさせず、ＣＦ２０４の十分な形成は起こらない。この結果、ＲｅＲＡＭセル２００１がＨＲＳとなり、ＲｅＲＡＭ２００２がＨＲＳとなり、ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は両方とも論理値「０」を有効に記憶する。ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は印加書き込み電圧の除去後もそれぞれのＨＲＳを維持し、したがってＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、入力Ａに低書き込み電圧が印加される。したがってノード４１２における電圧として低書き込み電圧が採られる。ＭＲＡＭセル３００１に関連付けられた結果のプログラミング電流とＭＲＡＭセル３００２に流れる結果のプログラミング電流が、各セルにおいて、それぞれ自由層３１２における磁界配向が固定層３０４の磁界配向と反平行になるような磁界を生じさせる。これにより、ＭＲＡＭセル３００１とＭＲＡＭセル３００２の両方がＨＲＳになり、ＭＲＡＭセル３００１とＭＲＡＭセル３００２の両方が論理値「０」を有効に記憶する。ＭＲＡＭセル３００１とＭＲＡＭセル３００２は印加書き込み電圧の除去後もそれぞれのＨＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
図（ＩＩ）の実施例において、入力Ａとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。各ＲＡＭセル４００１およびＲＡＭセル４００２に流れる結果のプログラミング電流の結果として、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされ、その結果としてそれぞれの論理値「１」を取得する。
ＲｅＲＡＭセル２００実施形態において、入力Ａとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＲｅＲＡＭセル２００２に流れる結果のプログラミング電流がＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００２がＬＲＳになり、ＲｅＲＡＭセル２００２は論理値「１」を有効に記憶する。ＲｅＲＡＭセル２００１に流れる結果のプログラミング電流もＭＩＭ構造の十分なブレークダウンを生じさせ、ＣＦ２０４の十分な形成が起こる。この結果、ＲｅＲＡＭセル２００１がＬＲＳになり、ＲｅＲＡＭセル２００１は論理値「１」を有効に記憶する。ＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は、印加書き込み電圧の除去後もＬＲＳを維持し、したがってＲｅＲＡＭセル２００１とＲｅＲＡＭセル２００２は不揮発性である。
ＭＲＡＭセル３００実施形態において、入力Ａとして高書き込み電圧が印加される。したがって、ノード４１２における電圧として高書き込み電圧が採られる。ＭＲＡＭセル３００２に関連付けられた結果のプログラミング電流が、ＭＲＡＭセル３００２において、自由層３１２の磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００２をＬＲＳにし、それによってＭＲＡＭセル３００２は論理値「１」を有効に記憶する。ＭＲＡＭセル３００１に関連付けられた結果のプログラミング電流も、ＭＲＡＭセル３００１において、自由層３１２における磁界配向が固定層３０４の磁界配向と平行になるような適切な磁界を生じさせ、それによってＭＲＡＭセル３００１をＬＲＳにし、それによってＭＲＡＭセル３００１は論理値「１」を有効に記憶する。ＭＲＡＭセル３００１とＭＲＡＭセル３００２は印加書き込み電圧の除去後もＬＲＳを維持し、したがってＭＲＡＭセル３００１とＭＲＡＭセル３００２は不揮発性である。
ノード４０６における出力を判定するために、入力Ａに読み出し電圧が印加される。したがって、ノード４１２における電圧として読み出し電圧が採られる。読み出し電圧は、ＲＡＭセル４００１とＲＡＭセル４００２にそれぞれ読み出し電流を流させる。読み出し電流は、ＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。この電流和は、たとえば、ＲＡＭセル４００１およびＲＡＭセル４００２がそれぞれＨＲＳであるときには低電流（すなわちｉＬ＋ｉＬ）であり、またはＲＡＭセル４００１とＲＡＭセル４００２がそれぞれＬＲＳであるときには高電流（すなわちｉＨ＋ｉＨ）となり得る。
ノード４０６で検知された電流和から抵抗測定指標を判定することができる。たとえば、コントローラ５１０が、検知された低電流（すなわちｉＬ＋ｉＬ）プラス／マイナス適切な許容差に高抵抗測定指標を結び付け、高電流（すなわちｉＨ＋ｉＨ）プラス／マイナス適切な許容差に低抵抗測定指標を結び付けるデータ構造を含んでもよい。したがって、ノード４０６における電流和が検知されると、そこから抵抗測定指標を判定することができる。
論理値「０」または「１」出力に所定の基準値が結び付けられてもよい。たとえば、論理出力値「１」、「高」または「オン」などに所定の高抵抗基準値が結び付けられてもよく、論理出力値「０」、「低」または「オフ」などに所定の低抵抗基準値が結び付けられてもよい。
たとえば、コントローラ５１０が、所定の高抵抗基準値プラス／マイナス所定の許容差を論理値「１」に結び付け、所定の低抵抗基準値プラス／マイナス所定の許容差を論理値「０」に結び付けるデータ構造を含んでもよい。適切な論理値出力を判定するために、判定された抵抗測定指標が所定の抵抗基準値と比較されてもよい。たとえば、判定された抵抗測定指標が高抵抗基準値の許容差内にあり、したがってノード４０６における出力が論理値「１」となってもよく、または低抵抗値の許容差内にあり、したがってノード４０６における出力が論理値「０」となってもよい。
図（Ｉ）の実施例において、入力Ａに読み出し電圧が印加される。したがって、ノード４１２における電圧として読み出し電圧が採られる。ＲＡＭセル４００１とＲＡＭセル４００２をそれぞれ結果の読み出し電流が流れる。読み出し電流はＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１とＲＡＭセル４００２が両方ともＨＲＳであるため低電流和（すなわちｉＬ＋ｉＬ）である。検知された低電流和は高抵抗測定指標を示す。高抵抗測定指標は、ノード４０６における出力を論理値「１」、「高」、「真」などとして示す所定の高抵抗基準値の許容差内にある。
図（ＩＩ）の実施例において、入力Ａに読み出し電圧が印加される。したがって、ノード４１２における電圧として読み出し電圧が採られる。ＲＡＭセル４００１とＲＡＭセル４００２にそれぞれ結果の読み出し電流が流れる。読み出し電流はＲＡＭセル４００１とＲＡＭセル４００２の状態に依存する。出力ノード４０６における出力電流が、ＲＡＭセル４００１、４００２に流れるそれぞれの読み出し電流の電流和として検知される。電流和は、図のように、ＲＡＭセル４００１とＲＡＭセル４００２がＬＲＳであるため高電流和（すなわちｉＨ＋ｉＨ）である。検知された高電流和は、低抵抗測定指標を示す。低抵抗測定指標は、ノード４０６における出力を論理値「０」、「低」、「偽」などとして示す所定の低抵抗基準値の許容差内にある。
印加入力Ａとノード４０６における読み出し出力が、図の真理値表に示されている。真理値表は、ノード４０６での出力との関連で入力Ａの論理否定を示す。したがって、入力Ａが低「０」の場合、ノード４０６において高「１」出力となり、入力Ａが高「１」の場合、ノード４０６において低「０」出力となる。したがって、図のように、ＲＲＬＧ４２０はＮＯＴデバイスとして構成されている。
図９に、本発明の様々な実施形態によるＲＲＬＧ４１０のプログラム方法６００を示す。方法６００のブロックは、たとえばコントローラ５１０、処理ノード、他の知られている抵抗変化型ＲＡＭ読み出し／書き込みコントローラによって行われてもよい。方法６００はブロック６０２で開始し、続いて、入力Ａを高「１」または低「０」として示すかまたは判定し、入力Ｂを高「１」または低「０」として示すかまたは判定する（ブロック６０４）。たとえば、第１の上流ロジック・デバイスの出力が入力Ａを高「１」または低「０」として示すことができ、第２の上流ロジック・デバイスの出力が入力Ｂを高「１」または低「０」として示すことができる。したがって、コントローラ５１０は、入力Ａが高「１」または低「０」であることを検知するか、知らされるか、またはその他により判定することができ、入力Ｂが高「１」または低「０」であることを検知するか、知らされるか、またはその他により判定することができる。
ブロック６０６で、入力Ａが高「１」または低「０」のいずれとして示されたかまたは判定されたか、または入力Ｂが高「１」または低「０」のいずれとして示されたかまたは判定されたか、あるいはその両方の決定が行われる。入力Ａまたは入力Ｂが高「１」である場合、ＲＡＭセル４００１またはＲＡＭセル４００２あるいはその両方に高書き込み電圧が印加される（ブロック６０８）。たとえば、コントローラ５１０が、適切なノード４０２、４０４に高書き込み電圧を印加し、高書き込み電流がＲＡＭセル４００１にわたって流れるか、またはＲＡＭセル４００２にわたって流れるか、あるいはその両方にわたって流れる。ＲＡＭセル４００１またはＲＡＭセル４００２あるいはその両方に高書き込み電圧が印加された場合、ＲＡＭセル４００１または４００２あるいはその両方がＬＲＳにプログラムされる（ブロック６１０）。
入力Ａまたは入力Ｂが低「０」の場合、ＲＡＭセル４００１またはＲＡＭセル４００２あるいはその両方に低書き込み電圧が印加される（ブロック６１２）。たとえば、コントローラ５１０が、適切なノード４０２、４０４に低書き込み電圧を印加し、低書き込み電流がＲＡＭセル４００１にわたって流れるか、またはＲＡＭセル４００２にわたって流れるか、あるいはその両方にわたって流れる。ＲＡＭセル４００１またはＲＡＭセル４００２あるいはその両方に低書き込み電圧が印加された場合、ＲＡＭセル４００１または４００２あるいはその両方がＨＲＳにプログラムされる（ブロック６１４）。方法６００はブロック６１６で終了してもよい。
図１０に、本発明の様々な実施形態によるＲＲＬＧ４１０の論理出力を読み出す方法６５０を示す。方法６５０のブロックは、たとえばコントローラ５１０、処理ノード、他の知られている抵抗変化型ＲＡＭ読み出し／書き込みコントローラによって行われてもよい。
方法６５０はブロック６５２で開始し、続いて、第１の抵抗変化型ＲＡＭセルに読み出し電圧を印加し、第２の抵抗変化型ＲＡＭセルに読み出し電圧を印加する（ブロック６５４）。たとえば、コントローラ５１０が、ノード４０２に読み出し電圧を印加し、ノード４０４に読み出し電圧を印加し、それによってＲＡＭセル４００１とＲＡＭセル４００２にそれぞれの読み出し電流を流れさせる。ＲＡＭセル４００１とＲＡＭセル４００２に流れる読み出し電流は、それぞれＲＡＭセル４００１とＲＡＭセル４００２の抵抗状態に依存する。プログラムされたＲＡＭセル４００に流れる読み出し電流は、ＲＡＭセル４００がＨＲＳである場合には低（すなわちＩＬ）となることができ、またはＲＡＭセル４００がＬＲＳである場合に高（すなわちＩＨ）となることができる。
方法６５０は、続いて、ＲＡＭセル４００１とＲＡＭセル４００２の両方によって共用される出力ノード４０６において、ＲＡＭセル４００１に流れる読み出し電流とＲＡＭセル４００２に流れる読み出し電流の電流和を検知してもよい（ブロック６５６）。電流和は、低電流和（ＩＬ＋ＩＬ）、中間電流和（ＩＬ＋ＩＨ）、または高電流和（ＩＨ＋ＩＨ）であり得る。
方法６５０は、続いて、電流和が低電流和（ＩＬ＋ＩＬ）、中間電流和（ＩＬ＋ＩＨ）または高電流和（ＩＨ＋ＩＨ）であるかを判定してもよい（ブロック６５８）。検知された電流和は所定の基準値と比較されてもよい。たとえば、コントローラ５１０が、検知された電流和を所定の電流和基準値と比較し、検知された電流和が低電流和の所定の許容差内であるか、中間電流和の所定の許容差内であるか、または高電流和の所定の許容差内であるかを判定してもよい。あるいは、コントローラ５１０が、検知された電流和から抵抗測定指標を導出してもよく、導出された抵抗測定指標を所定の抵抗基準値と比較し、導出された抵抗測定指標が低電流和、中間電流和、または高電流和と等しいか判定してもよい。
電流和が低電流和であると判定された場合、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルの両方がＨＲＳにプログラムされていると有効に判定され（ブロック６６０）、共用ノードにおけるＲＲＬＧ４１０の出力が高「１」として設定される（ブロック６６２）。たとえば、コントローラ５１０が、検知された低電流和（ＩＬ＋ＩＬ）が所定の低電流和基準値の許容差内であるか、または所定の高抵抗基準値の許容差内に等しいと判定した場合、コントローラ５１０は、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＨＲＳにプログラムされていると有効に判定し、共用出力ノード４０６におけるＲＲＬＧ４１０の出力は高「１」である。
電流和が中間電流和であると判定された場合、第１の抵抗変化型ＲＡＭセルまたは第２の抵抗変化型ＲＡＭセルのうちの一方がＨＲＳにプログラムされており、他方がＬＲＳにプログラムされていると有効に判定され（ブロック６６４）、共用ノードにおけるＲＲＬＧ４１０の出力が高「１」と設定される（ブロック６６６）。たとえば、コントローラ５１０が、検知された中間電流和（ＩＬ＋ＩＨ）が所定の中間電流和基準値の許容差内であるか、所定の中間抵抗基準値の許容差内に等しいと判定した場合、コントローラ５１０は、ＲＡＭセル４００１またはＲＡＭセル４００２の一方がＨＲＳにプログラムされており、他方のセルがＬＲＳにプログラムされていると有効に判定し、共用出力ノード４０６におけるＲＲＬＧ４１０の出力は高「１」である。
電流和が高電流和であると判定された場合、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルが両方ともＬＲＳにプログラムされていると有効に判定され（ブロック６６８）、共用ノードにおけるＲＲＬＧ４１０の出力が低「０」に設定される（ブロック６７０）。たとえば、コントローラ５１０が、検知された高電流和（ＩＨ＋ＩＨ）が所定の高電流和基準値の許容差内であるかまたは所定の低抵抗基準値の許容差内に等しいと判定した場合、コントローラ５１０は、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされていると有効に判定し、共用出力ノード４０６におけるＲＲＬＧ４１０の出力は低「０」である。
方法６５０は、続いて、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルをＨＲＳにするか、またはＨＲＳであることを確実にするために、リセット動作を行う（ブロック６７２）。たとえば、メモリ・コントローラ５１０が、要求側デバイスからリセット要求を受信してもよく、要求を受信すると、それぞれの抵抗変化型ＲＡＭセルをリセットしてもよい。抵抗変化型ＲＡＭのリセットは、ＲＡＭセルを、すでにＨＲＳ状態になっていなければＨＲＳ状態にする。たとえば、（ブロック６６８、７６０で）コントローラ５１０がＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされており、共用出力ノード４０６におけるＲＲＬＧ４１０の出力が低「０」であると判定した後、コントローラ５１０は、両方のセルをＬＲＳからＨＲＳにするためにＲＡＭセル４００１とＲＡＭセル４００２の両方に適切なリセット電圧を印加してもよい。方法６５０はブロック６７４で終了してもよい。
図１１に、本発明の様々な実施形態によるＲＲＬＧ４２０のプログラム方法７００を示す。方法７００のブロックは、たとえば、コントローラ５１０、処理ノード、他の知られている抵抗変化型メモリＲＡＭ読み出し／書き込みコントローラによって行われてもよい。方法７００は、ブロック７０２で開始し、続いて、入力Ａを高「１」または低「０」のいずれかとして示し、または判定するか、または入力Ｂを高「１」または低「０」のいずれかとして示し、または判定するか、あるいはその両方を行う（ブロック７０４）。明確にするために、ＲＲＬＧ４２０がＮＯＲデバイスとして実装される場合は、入力Ａと入力Ｂの両方が示されるかまたは判定され、ＲＲＬＧ４２０がＮＯＴデバイスとして実装される場合は、入力Ａが示されるかまたは判定される。入力Ａは第１の上流ロジック・デバイスのそれぞれの出力によって示されてもよく、または入力Ｂは第２の上流ロジック・デバイスによって示されてもよく、あるいはその両方であってもよい。したがって、コントローラ５１０は、入力Ａが高「１」または低「０」であることを検知するか、知らされるか、またはその他により判定してもよく、入力Ｂが高「１」または低「０」であることを検知するか、知らされるか、またはその他により判定してもよい。
ブロック７０６で、入力Ａが高「１」と低「０」のいずれとして示されたかまたは判定されたか、または入力Ｂが高「１」と低「０」のいずれとして示されたかまたは判定されたか、あるいはその両方が決定される（ブロック７０６）。ブロック７０６で入力Ａと入力Ｂの両方が低「０」である場合、両方の抵抗変化型ＲＡＭセルに、両方のＲＡＭセルによって共用される入力ノードにおいて低書き込み電圧が印加される（ブロック７０８）。たとえば、コントローラ５１０は、ＲＡＭセル４００１とＲＡＭセル４００２の両方によって共用される入力ノード４１２に低書き込み電圧を印加する。
方法７００は、続いて、両方の抵抗変化型ＲＡＭセルに強制的に低書き込み電流を流れさせる（ブロック７１０）。たとえば、共用入力ノード４１２に印加された低書き込み電圧が、ＲＡＭセル４００１にわたってまたはＲＡＭセル４００２にわたってあるいはその両方にわたって強制的に低書き込み電流を流れさせる。両方の抵抗変化型ＲＡＭセルに低書き込み電圧が印加された場合、各抵抗変化型ＲＡＭセルはＨＲＳにプログラムされる（ブロック７１２）。たとえば、ＲＡＭセル４００１またはＲＡＭセル４００２あるいはその両方にわたる低書き込み電流が、ＲＡＭセル４００１または４００２あるいはその両方をＨＲＳにプログラムする。
ブロック７０６で、入力Ａまたは入力Ｂの一方または両方が高「１」である場合、両方の抵抗変化型ＲＡＭセルによって共用される入力ノードにおいて両方の抵抗変化ＲＡＭセルに高書き込み電圧が印加される（ブロック７１４）。たとえば、コントローラ５１０が、ＲＡＭセル４００１とＲＡＭセル４００２の両方によって共用される入力ノード４１２に高書き込み電圧を印加する。
方法７００は、続いて、両方の抵抗変化型ＲＡＭセルに高書き込み電流を強制的に流れさせてもよい（ブロック７１６）。たとえば、共用入力ノード４１２に印加された高書き込み印加電圧が、ＲＡＭセル４００１とＲＡＭセル４００２の両方にそれぞれ強制的に高書き込み電流を流れさせる。共用ノードに高書き込み電圧が印加され、両方の抵抗変化型ＲＡＭセルに書き込み電流が流れた場合、各抵抗変化型ＲＡＭセルがＬＲＳにプログラムされる（ブロック７１８）。たとえば、ＲＡＭセル４００１とＲＡＭセル４００２に流れる高書き込み電流が、ＲＡＭセル４００１またはＲＡＭセル４００２あるいはその両方をＬＲＳにプログラムする。方法７００はブロック６２０で終了してもよい。
図１２に、本発明の様々な実施形態によるＲＲＬＧ４１０の論理出力を読み出す方法７５０を示す。方法７５０のブロックは、たとえばコントローラ５１０、処理ノード、他の知られている抵抗変化型ＲＡＭ読み出し／書き込みコントローラによって行われてもよい。
方法７５０はブロック７５２で開始し、続いて、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルの両方によって共用されるノードに読み出し電圧を印加する（ブロック７５４）。たとえば、コントローラ５１０が、ノード４１２に、ＲＡＭセル４００１とＲＡＭセル４００２とに流れるそれぞれの読み出し電流を生じさせる読み出し電圧を印加する。ＲＡＭセル４００１とＲＡＭセル４００２に流れる読み出し電流は、それぞれＲＡＭセル４００１とＲＡＭセル４００２の抵抗状態に依存する。抵抗変化型ＲＡＭセルのプログラムされたそれぞれの抵抗変化型ＲＡＭセルに流れる読み出し電流は、ＲＡＭセル４００がＨＲＳの場合は低（すなわちＩＬ）であるか、またはＲＡＭセル４００がＬＲＳの場合は高（すなわちＩＨ）である。
方法７５０は、続いて、第１の抵抗変化型ＲＡＭセルに流れる読み出し電流と第２の抵抗変化型ＲＡＭセルに流れる読み出し電流との電流和を、両方のセルによって共用される出力ノードで検知する（ブロック７５６）。たとえば、ＲＡＭセル４００１に流れる読み出し電流とＲＡＭセル４００２に流れる読み出し電流の電流和が検知される。電流和は、低電流和（ＩＬ＋ＩＬ）または高電流和（ＩＨ＋ＩＨ）であり得る。
方法７５０は、続いて、電流和が低電流和（ＩＬ＋ＩＬ）であるか高電流和（ＩＨ＋ＩＨ）であるかを判定してもよい（ブロック７５８）。検知された電流和は、所定の基準値と比較されてもよい。たとえば、検知された電流和が所定の電流和基準値と比較され、検知された電流和が低電流和の所定の許容差内にあるか、高電流和の所定の許容差内にあるかを判定する。あるいは、検知された電流和から抵抗測定指標が導出され、導出された抵抗測定指標が所定の抵抗基準値と比較され、導出された抵抗測定指標が低電流和と等しいか高電流和と等しいかを判定してもよい。
電流和が低電流和であると判定された場合、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルの両方がＨＲＳにプログラムされていると有効に判定され（ブロック７６０）、共用ノードにおけるＲＲＬＧ４１０の出力が高「１」として設定される（ブロック７６２）。たとえば、コントローラ５１０が、検知された低電流和（ＩＬ＋ＩＬ）が所定の低電流和基準値の許容差内であるか、または所定の高抵抗基準値の許容差内に等しいと判定した場合、コントローラ５１０は、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＨＲＳにプログラムされていると有効に判定し、共用出力ノード４０６におけるＲＲＬＧ４１０の出力は高「１」である。
電流和が高電流和であると判定された場合、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルの両方がＬＲＳにプログラムされていると有効に判定され（ブロック７６４）、共用ノードにおけるＲＲＬＧ４１０の出力が低「０」として設定される（ブロック７６６）。たとえば、コントローラ５１０が、検知された高電流和（ＩＨ＋ＩＨ）が所定の高電流和基準値の許容差内にあるかまたは所定の低抵抗基準値の許容差内に等しいと判定した場合、コントローラ５１０は、ＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされていると有効に判定し、共用出力ノード４０６におけるＲＲＬＧ４１０の出力は低「０」である。
方法７５０は、続いて、第１の抵抗変化型ＲＡＭセルと第２の抵抗変化型ＲＡＭセルをＨＲＳであるようにするかまたはその他により確実にするために、リセット動作を行う（ブロック７６８）。たとえば、メモリ・コントローラ５１０が、要求側デバイスからリセット要求を受信してもよく、要求を受信すると、抵抗変化型ＲＡＭセルをリセットしてもよい。抵抗変化型ＲＡＭセルのリセットは、ＲＡＭセルを、すでにＨＲＳ状態になっていなければＨＲＳ状態にする。たとえば、（ブロック６６８、７６０で）コントローラ５１０がＲＡＭセル４００１とＲＡＭセル４００２の両方がＬＲＳにプログラムされており、共用ノード４０６におけるＲＲＬＧ４１０の出力が低「０」であると判定した後、コントローラ５１０は、両方のセルをＬＲＳからＨＲＳにするためにＲＡＭセル４００１とＲＡＭセル４００２の両方に適切なリセット電圧を印加してもよい。方法７５０はブロック７７０で終了してもよい。
様々な実施形態において、抵抗変化型ＲＡＭロジック・デバイスが提供される。これらのロジック・デバイスは、知られているＣＭＯＳロジック・デバイスよりも低速に動作する場合がある。たとえば、これらのデバイスの書き込みまたはプログラムをする場合、リフレッシュ・ステップとプログラミング・ステップの両方が行われる場合がある。しかし、抵抗変化型ＲＡＭロジック・デバイスには他の利点がある。すなわち、このようなデバイスは、ＩＣデバイスの多くの基板上または場所に作製可能である。たとえば、これらのデバイスは、ＩＣデバイスのＢＥＯＬレベルに配置されてもよい。したがって、本明細書で企図される抵抗変化型ＲＡＭロジック・デバイスは、知られているＭＯＳロジック・デバイスのように必ずしもシリコン基板上に作製される必要はない。この抵抗変化型ＲＡＭロジック・デバイスのもう一つの利点は、電力が印加されていないときでも論理状態を維持するその不揮発性に起因して低電力であることである。したがって、動作中でないときにはデバイスに電力を印加する必要がない。もう一つの利点は、論理セル（すなわち１対の抵抗変化型ＲＡＭセル）は、本明細書で企図されているようなロジック・デバイスとして構成可能であるが、従来型記憶セルとしても利用可能であることである。したがって、このような論理セルは、複合ロジックおよびメモリ・デバイスが有用となる解決策を提供する（すなわちＦＰＧＡデバイスなど）。
添付図面および本明細書では、本発明の実施形態と本発明の特徴および構成要素を図示し、説明した。本明細書で使用されているいずれの特定の表記も便宜上使用されているに過ぎず、したがって本発明は、そのような表記によって特定されるかまたは含意されるかあるいはその両方である特定のプロセスによって限定されるべきではないことが、当業者にはわかるであろう。したがって、本明細書に記載の実施形態は、あらゆる点で制限的ではなく例示であるとみなされることと、本発明の範囲を判断するために添付の特許請求の範囲が参照されることが望まれる。

Claims (20)

  1. 抵抗スイッチング・ランダム・アクセス・メモリ（ＲＡＭ）ＮＡＮＤデバイスであって、
    第１の抵抗スイッチングＲＡＭセルと、前記第１の抵抗スイッチングＲＡＭセルに電気的に接続された第１の入力ノードと、
    第２の抵抗スイッチングＲＡＭセルと、前記第２の抵抗スイッチングＲＡＭセルに電気的に接続された第２の入力ノードと、
    前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用出力ノードとを含む、抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  2. 前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方が高抵抗状態（ＨＲＳ）であるときに、前記共用出力ノードに論理高「１」が存在する、請求項１に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  3. 前記第１の抵抗スイッチングＲＡＭセルまたは前記第２の抵抗スイッチングＲＡＭセルの一方のみが高抵抗状態（ＨＲＳ）であり、前記第１の抵抗スイッチングＲＡＭセルまたは前記第２の抵抗スイッチングＲＡＭセルの他方が低抵抗状態（ＬＲＳ）であるときに、前記共用出力ノードに論理高「１」が存在する、請求項１に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  4. 前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方が低抵抗状態（ＬＲＳ）であるときに、前記共用出力ノードに論理低「０」が存在する、請求項１に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  5. 前記共用出力ノードにおいて低電流和が検知され、前記低電流和が、前記第１の抵抗スイッチングＲＡＭセルに流れる第１の低読み出し電流と前記第２の抵抗スイッチングＲＡＭセルに流れる第２の低読み出し電流との和からなる、請求項２に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  6. 前記共用出力ノードにおいて中間電流和が検知され、前記中間電流和が前記第１の抵抗スイッチングＲＡＭセルに流れる低読み出し電流と前記第２の抵抗スイッチングＲＡＭセルに流れる高読み出し電流との和からなる、請求項３に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  7. 前記共用出力ノードにおいて中間電流和が検知され、前記中間電流和が前記第１の抵抗スイッチングＲＡＭセルに流れる高読み出し電流と前記第２の抵抗スイッチングＲＡＭセルに流れる低読み出し電流との和からなる、請求項３に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  8. 前記共用出力ノードにおいて高電流和が検知され、前記高電流和が前記第１の抵抗スイッチングＲＡＭセルに流れる第１の高読み出し電流と前記第２の抵抗スイッチングＲＡＭセルに流れる第２の高読み出し電流との和からなる、請求項４に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  9. 前記第１の抵抗スイッチングＲＡＭが第１の抵抗変化型ＲＡＭ（ＲｅＲＡＭ）セルであり、前記第２の抵抗スイッチングＲＡＭが第２のＲｅＲＡＭセルである、請求項１に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  10. 前記第１の抵抗スイッチングＲＡＭが第１の磁気抵抗ＲＡＭ（ＭＲＡＭ）セルであり、前記第２の抵抗スイッチングＲＡＭが第２のＭＲＡＭセルである、請求項１に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス。
  11. 抵抗スイッチング・ランダム・アクセス・メモリ（ＲＡＭ）ＮＡＮＤデバイス動作方法であって、
    抵抗スイッチングＲＡＭコントローラ（コントローラ）によって、第１の抵抗スイッチングＲＡＭセルに電気的に接続された第１の入力ノードに書き込み電位パルスを印加することによって前記第１の抵抗スイッチングＲＡＭセルをプログラムすることと、
    前記コントローラによって、第２の抵抗スイッチングＲＡＭセルに電気的に接続された第２の入力ノードに書き込み電位パルスを印加することによって前記第２の抵抗スイッチングＲＡＭセルをプログラムすることと、
    前記第１の入力ノードをプログラムし、前記第２の入力ノードをプログラムした後で、前記コントローラによって、前記第１の入力ノードと前記第２の入力ノードとに読み出し電位を印加することと、
    前記コントローラによって、前記第１の抵抗スイッチングＲＡＭセルの第１の抵抗状態を判定するためと、前記第２の抵抗スイッチングＲＡＭセルの第２の抵抗状態を判定するために、前記第１の入力ノードと前記第２の入力ノードとに印加された前記読み出し電位によって誘起された電流和を前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用出力ノードにおいて検知することと、
    前記コントローラによって、前記第１の抵抗スイッチングＲＡＭセルの判定された前記第１の抵抗状態と、前記第２の抵抗スイッチングＲＡＭセルの判定された前記第２の抵抗状態とに基づいて、前記共用出力ノードにおける論理出力を判定することとを含む、抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  12. 前記コントローラが、前記第１の入力ノードにおいて高「１」論理入力が示された場合に前記第１の入力ノードに高書き込み電位パルスを印加し、前記第１の入力ノードにおいて低「０」論理入力が示された場合に前記第１の入力ノードに低書き込み電位パルスを印加する、請求項１０に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  13. 前記コントローラが、前記第２の入力ノードにおいて高「１」論理入力が示された場合に前記第２の入力ノードに高書き込み電位パルスを印加し、前記第２の入力ノードにおいて低「０」論理入力が示された場合に前記第２の入力ノードに低書き込み電位パルスを印加する、請求項１２に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  14. 前記コントローラが、前記第１の入力ノードに高書き込み電位パルスが印加された場合に前記第１の抵抗スイッチングＲＡＭセルを低抵抗状態（ＬＲＳ）にプログラムし、前記第１の入力ノードに低書き込み電位パルスが印加された場合に前記第１の抵抗スイッチングＲＡＭセルを高抵抗状態（ＨＲＳ）にプログラムする、請求項１３に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  15. 前記コントローラが、前記第２の入力ノードに高書き込み電位パルスが印加された場合に前記第２の抵抗スイッチングＲＡＭセルを低抵抗状態（ＬＲＳ）にプログラムし、前記第２の入力ノードに低書き込み電位パルスが印加された場合に前記第２の抵抗スイッチングＲＡＭセルを高抵抗状態（ＨＲＳ）にプログラミングする、請求項１４に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  16. 前記コントローラが前記第１の抵抗スイッチングＲＡＭセルの前記第１の抵抗状態が前記ＨＲＳであると判定し、前記第２の抵抗スイッチングＲＡＭセルの前記第２の抵抗状態が前記ＨＲＳであると判定した場合、前記コントローラが前記共用出力ノードにおける前記論理出力が高「１」であると判定する、請求項１４に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  17. 前記コントローラが前記第１の抵抗スイッチングＲＡＭセルの前記第１の抵抗状態が前記ＨＲＳであると判定し、前記第２の抵抗スイッチングＲＡＭセルの前記第２の抵抗状態が前記ＬＲＳであると判定した場合、前記コントローラが前記共用出力ノードにおける前記論理出力が高「１」であると判定する、請求項１４に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  18. 前記コントローラが前記第１の抵抗スイッチングＲＡＭセルの前記第１の抵抗状態が前記ＬＲＳであると判定し、前記第２の抵抗スイッチングＲＡＭセルの前記第２の抵抗状態が前記ＬＲＳであると判定した場合、前記コントローラが前記共用出力ノードにおける前記論理出力が低「０」であると判定する、請求項１５に記載の抵抗スイッチングＲＡＭ ＮＡＮＤデバイス動作方法。
  19. 抵抗スイッチング・ランダム・アクセス・メモリ（ＲＡＭ）ＮＯＲデバイスであって、
    第１の抵抗スイッチングＲＡＭセルと、
    第２の抵抗スイッチングＲＡＭセルと、
    前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用入力ノードであって、第１の入力と第２の入力とを含む前記共用入力ノードと、
    前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方に電気的に接続された共用出力ノードとを含む、抵抗スイッチングＲＡＭ ＮＯＲデバイス。
  20. 前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの両方が高抵抗状態（ＨＲＳ）であるとき、前記共用出力ノードに論理高「１」が存在し、前記第１の抵抗スイッチングＲＡＭセルと前記第２の抵抗スイッチングＲＡＭセルの一方または両方が低抵抗状態（ＬＲＳ）であるとき、前記共用出力ノードに論理低「０」が存在する、請求項１に記載の抵抗スイッチングＲＡＭ ＮＯＲデバイス。
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