JP2023548172A - パワーデバイスのための温度制御 - Google Patents

Abstract

記載される例において、回路（１００）が、電圧入力（１０４、１０６）とコマンド入力（１０８）とを有するパワーデバイス（１０２）を含む。感知回路（１１０）が、センサ入力（１１２）とセンサ出力（１１４）とを有し、センサ入力は、パワーデバイス（１０２）に結合される。制御回路（１１８）が、制御入力（１２０）と制御出力（１２２）とを有し、制御入力はセンサ出力（１１４）に結合される。ドライバ回路（１２４）が、ドライバ入力とドライバ出力とを有する。ドライバ入力は制御出力（１２２）に結合され、ドライバ出力は、パワーデバイス（１０２）のコマンド入力（１０８）に結合される。

Description

本記載はパワーデバイスの温度を制御することに関する。

アバランシェ降伏は、ｐ－ｎ接合を横切る電界が、より多くの自由電荷キャリアをつくるように、結合した電子と衝突して自由電荷キャリアをつくるのに充分なエネルギーを有するときに、絶縁材料と半導体材料の両方で起こり得る現象に関連する。自由電荷キャリアの増大は、ｐ－ｎ接合を介する電流の著しい増大をもたらす。過電圧ストレス状態の間、パワーデバイスは、アバランシェ降伏に応答して過剰な電力消散を被り得る。電力消散の増加は、パワーデバイスと、パワーデバイスが収容されるパッケージの接合温度上昇を誘発する。状況によっては、温度上昇は、パワーデバイスの損傷（例えば、パッケージの層間剥離）を引き起こす恐れがある。

記載される例において、回路が、電圧入力とコマンド入力とを有するパワーデバイスを含む。感知回路が、センサ入力とセンサ出力とを有し、センサ入力はパワーデバイスに結合される。制御回路が、制御入力と制御出力とを有し、制御入力はセンサ出力に結合される。ドライバ回路が、ドライバ入力とドライバ出力とを有する。ドライバ入力は制御出力に結合され、ドライバ出力はパワーデバイスのコマンド入力に結合される。

別の記載される例において、回路が、電圧入力端子とコマンド入力とを有するパワーデバイスを含む。パワーデバイスは、制御入力信号に応答して、電圧入力間で電流を導通するように構成される。熱センサが、パワーデバイスの温度を感知し、感知された温度に応答してセンサ信号を提供するように構成される。ドライバ回路が、センサ信号に応答してパワーデバイスをオンにし、パワーデバイスの温度を低下させるために、パワーデバイスのコマンド入力にドライバ信号を提供するように構成される。

さらに記載される例において、システムが、電圧入力端子を有する集積回路（ＩＣ）を含む。ＩＣは、入力端子とコマンド入力とを有するパワーデバイスを含み、パワーデバイスの入力端子は、ＩＣの電圧入力端子に結合される。ＩＣはまた、パワーデバイスに結合されたセンサを含み、センサは、パワーデバイスの過剰ストレス事象の検出に応答してセンサ信号を提供するように構成される。ＩＣはまた、パワーデバイスのコマンド入力に結合され、センサ信号に応答してパワーデバイスを駆動するように構成される、ドライバ回路を含む。試験システムが、電圧入力端子に結合された電圧源を含み、パワーデバイスの過剰ストレス事象を引き起こすために試験電圧を提供するように構成される。

パワーデバイスの温度を制御するように構成される例示の回路を示すブロック図である。

パワーデバイスの温度を制御するように構成される例示の回路を示す。

温度制御回路の例を示す。

パワーデバイスの温度を制御するように構成される別の例示の回路を示す。

パワーデバイスと、高電位試験中にパワーデバイスの温度を制御するように構成される回路とを含む例示のシステムを示す。

図５のシステムにおける信号のプロットを示すグラフである。

例示の実施例は、パワーデバイスの温度を制御するための回路要素及び方法に関する。本明細書で用いられる場合、パワーデバイスという用語は、集積回路（ＩＣ）チップ内に実装され、スイッチ又は整流器又は他のタイプのパワー電子デバイスとして用いられ得る半導体デバイスを指す。パワーデバイスの例には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）ＦＥＴなどが含まれる。

一例において、回路が、電圧入力と制御入力とを有するパワーデバイスを含む。感知回路が、センサ入力とセンサ出力とを有し、センサ入力は、パワーデバイスに結合される。制御回路が、制御入力と制御出力とを有し、制御入力はセンサ出力に結合される。制御回路は、感知回路の一部として又は別個の回路として実装することができる。ドライバ回路が、ドライバ入力とドライバ出力とを有する。ドライバ入力は制御入力に結合され、ドライバ出力はパワーデバイスの制御入力に結合される。例えば、感知回路は、パワーデバイスの温度、電圧、又は電流を感知することなどによって、パワーデバイスの過剰ストレス状態を感知するように構成される。制御回路は、感知された過剰ストレス状態に応答して、ドライバ入力において制御信号を変調するように構成される。その結果、パワーデバイスは、それに応じてパワーデバイスの温度を低下させるために、制御信号に応答して、感知された過剰ストレス状態の間に動作される。

図１は、例示の回路１００を示すブロック図である。回路１００は、電圧入力１０４及び１０６と、コマンド入力１０８とを有するパワーデバイス１０２を含む。例えば、パワーデバイスは、入力１０４と１０６との間に結合された１つ又はそれ以上のトランジスタを含む。従って、パワーデバイス１０２は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、又は他のタイプのトランジスタとして実装することができる。一例において、パワーデバイスは、入力１０４及び１０６に結合されたＭＯＳＦＥＴのソースとドレインとの間に結合されたボディダイオードを含むパワーＭＯＳＦＥＴとして実装される。ドレインとソースとの間に逆バイアスが印加されると、ボディダイオードのＰ－Ｎ接合を横切って電界が設定される。印加電圧が降伏電圧を超えて上昇すると、接合はもはや印加電圧を支持することができない臨界電界に達する。電圧が上昇すると、ボディダイオードに逆電流が流れるアバランシェ降伏が生じる。

回路はまた、センサ入力１１２とセンサ出力１１４とを有する感知回路１１０を含む。センサ入力１１２は、パワーデバイス１０２に結合される。例えば、１１６で概略的に示される結合は、導電性及び／又は熱伝導性接続などの伝導性結合を含み得る。感知回路１１０は、パワーデバイス１０２のアバランシェ状態を検出し、感知されたアバランシェ状態を表すセンサ信号を提供するように構成される。本明細書で用いるとき、アバランシェ状態という用語は、印加された電界に応答するパワーデバイス１０２の絶縁領域（例えば、半導体パワーデバイスのｐ－ｎ接合）の電気的破壊を指す。例えば、高電位（ＨＩＰＯＴ）試験中など、パワーデバイスがオフにされている（例えば、活性化されていない）間に、パワーデバイスの入力１０４及び１０６に充分に高い電圧及び／又は電流を印加すると、絶縁破壊をトリガするのに充分な電界をパワーデバイスの絶縁領域にわたって生成することができる。従って、電気的破壊に応答してパワーデバイスを介して電流が流れることが可能となる。感知回路は、過剰ストレス（例えば、アバランシェ）状態を検出するために、パワーデバイスの温度及び／又は電気的特性を感知することができる。

一例において、感知回路１１０は、パワーデバイス１０２に隣接して配置され、パワーデバイスの温度を測定し、温度を表すセンサ信号を提供するように構成される熱センサである。別の例において、感知回路１１０は、パワーデバイスの電圧及び／又は電流など、パワーデバイス１０２の電気的特性（例えば、電圧、電流、電力）を測定し、測定された電気的特性に応答してセンサ信号を提供するように構成される。一例において、回路１００は、ＩＣパッケージング材料内の共通基板（例えば、ダイ）上にパワーデバイス１０２及び感知回路１１０を含むＩＣとして実装される。

回路１００はまた、制御入力１２０と制御出力１２２とを有する制御回路１１８を含む。制御入力１２０は、センサ出力１１４に結合される。制御出力１２２は、ドライバ回路１２４のドライバ入力に結合される。制御回路１１８は、センサ信号に応答してドライバ回路１２４に制御信号を供給するように構成される。例えば、制御回路１１８は、センサ信号を閾値と比較し、パワーデバイスのアバランシェ状態を示すセンサ信号に応答して、パルス又は一連のパルスとして制御信号を提供するように構成される。図１の例において、制御回路１１８及び感知回路１１０は、別個の回路として示されている。別の例において、感知回路１１０及び制御回路１１８は、それぞれの感知機能及び制御機能を実施するように構成される回路要素に組み合わせることができる。

ドライバ回路１２４は、パワーデバイスのコマンド入力１０８に結合されたドライバ出力を有する。ドライバ回路１２４は、１２２における制御信号に応答して、駆動信号をコマンド入力に供給するように構成される。パワーデバイスは、駆動信号に応答して活性化（例えば、オンに）して、アバランシェ状態の間にパワーデバイスによって消散される電力を低減するように構成される。

例えば、感知回路１１０、制御回路１１８、及びドライバ回路１２４は、アバランシェ状態の間、パワーデバイス１０２の動作を調整するための「ターンオン」制御ループとして構成される。一例において、制御回路１１８は、センサ信号に応答してデューティサイクルを有するパルスとして制御信号を提供するように構成される。制御信号のデューティサイクルは固定されていてもよいし、経時的に変化していてもよい。例えば、デューティサイクルは、パワーデバイスの温度変動に応じて設定することができる。制御回路１１８は、反復的に、第１の温度閾値に達したときに電流を導通させるためにパワーデバイスを活性化し、次いで、デバイス温度に応答してヒステリシス制御を提供するためなど、より低い温度閾値に達したときにパワーデバイスを非活性化するように構成され得る。従って、アバランシェ状態の検出に応答してパワーデバイス１０２を活性化する（例えば、オンにする）ことによって、パワーデバイスによって消散される電力がより少なくなる。消散電力が低減されることで、パワーデバイスの温度の低下も可能となる。

更なる例として、試験システム１２８が回路１００に結合されて示されている。試験システム１２８は、パワーデバイスの電圧入力１０４と１０６との間の制限抵抗器ＲＬＩＭと直列に結合される電圧源１３０を含む。一例において、この回路はＩＣ１３２として実装され、パワーデバイスの電圧入力１０４及び１０６は、ＩＣ１３２の端子１３４及び１３６に結合される。従って、ＲＬＩＭ及び電圧源は、ＩＣにおける回路要素の試験などのために、図１に示されるように、端子１３４及び１３６に結合され得る。例えば、電圧源は、パワーデバイスの通常のブロック要件の最大約５倍であり得る高ストレス電圧を印加することによってＨＩＰＯＴを実施するように構成される。そのような高ストレス電圧は、パワーデバイスの電力消散を増加させる傾向があり、これは、ダイ温度を増加させる恐れもある。例えば、ダイ温度の上昇は、層間剥離を引き起こすなど、ＩＣのパッケージングを損傷する恐れがある。電力消散を低減するための既存のアプローチは、ＲＬＩＭのサイズを増加させること、又は端子１３４及び１３６にわたってクランプ回路要素を追加することを含む。両方とも、回路１００のコストを著しく増加させ得る。アバランシェ降伏などのパワーデバイスの過剰ストレス事象の検出に応答してパワーデバイス１０２を活性化するために本明細書で用いられるアプローチは、ＲＬＩＭのサイズ（及びコスト）が既存のアプローチと比較して低減されることを可能にする。本明細書のアプローチはさらに、追加の（高価である）クランプ回路要素を必要としない。

図２は、パワーデバイス１０２の温度を制御するように構成される例示の回路２００を示す。回路２００は、図１に示す回路１００の一例示の一実施例である。従って、図２の説明は、図１にも言及する。図２の例において、パワーデバイス１０２は、電圧入力端子２０６と２０８との間に直列に結合された一対のパワーＦＥＴ２０２と２０４とを含む。特に、ＦＥＴ２０２及び２０４は、共通ソース構成で示されており、各ＦＥＴのソースは互いに結合されている。共通ソース構成は、双方向電圧ブロックを提供するのに有用である。各ＦＥＴ２０２及び２０４のドレインは、それぞれの入力端子２０６及び２０８に結合される。ＦＥＴ２０２及び２０４の各々はまた、ＦＥＴのそれぞれのソースとドレインとの間に結合されたボディダイオード２１０及び２１２を含む。ボディダイオード２１０及び２１２は、それぞれのＦＥＴ２０２及び２０４のドレインからソースへの逆電流フローをブロックするように構成される半導体接合を有する。

回路２００はまた、パワーデバイス１０２に結合された熱センサ２１４を含む。図２の例において、熱センサ２１４は、トランジスタ２１６に結合された電圧入力２１５を有する。例えば、トランジスタ２１６は、端子２０６と熱センサ２１４の入力２１５との間に結合されたＪＦＥＴであり、ＪＦＥＴのソースは電圧入力２１５に結合される。電圧入力２１５はまた、ドライバ２１８の電圧入力に結合される。ＪＦＥＴ２１６は、端子２０６及び２０８にわたって印加される電圧電位に応答するなど、熱センサ２１４及びドライバ２１８を動作させるための入力電圧を供給するように構成される。例えば、ＪＦＥＴのゲートが接地されると、ＪＦＥＴは、制御回路要素を動作させるためにそのソースに低電圧供給（例えば、約５～２０Ｖ）を提供するように構成される（例えば、ピンチオフで動作する）。ＪＦＥＴのドレインが低いとき、ＪＦＥＴは、制御回路要素をオフにするためのスイッチのように挙動するように構成される（例えば、三極管領域で動作する）。熱センサ２１４の出力２２０が、ドライバ２１８の入力に結合される。ドライバ２１８は、ＦＥＴ２０２のゲートに結合された出力を有する。ＦＥＴ２０４のゲートは、ＦＥＴ２０２及び２０４の共通ソース端子に結合される。熱センサ２１４及びドライバ２１８は、ＦＥＴ２０２及び２０４の共通ソース端子にも結合された接地端子を有する。

他の例において、図２に示すものとは異なる数及び構成の１つ又はそれ以上のパワーデバイス１０２を用いることができる。図２の例並びにそのような他の例において、回路２００は、熱センサ２１４と、アバランシェ状態の検出に応答してそれぞれのパワーデバイス１０２を駆動するように構成されるドライバ２１８（又は他の回路要素）との、１つ又は複数の例を含み得る。同様に、本明細書に記載されるような別個の感知及び制御回路要素が、パワーデバイス２０４のアバランシェ状態の検出に応答して、パワーデバイス２０４を制御するように実装され得る。

熱センサ２１４は、パワーデバイスの温度に応答して出力２２０においてセンサ信号を提供するように構成される。ドライバ２１８は、センサ信号に応答してパワーデバイス１０２を制御するように構成される。一例において、熱センサ２１４は、温度閾値を超える感知された温度に応答して（ドライバ２１８を介して）パワーデバイス１０２をオンにするように構成される「シャットオン」センサとして実装される。温度閾値は構成可能であり得る。更なる例において、熱センサ２１４はヒステリシス制御を実装するように構成され、この制御において、熱センサは、第１の閾値を超える温度に応答してＦＥＴ２０２をオンするため論理高でセンサ信号を提供し、第２の閾値を下回る温度に応答してＦＥＴ２０２をオフにするため、論理低でセンサ信号を提供する。結果として、ＦＥＴ２０２は、センサ出力信号のデューティサイクルに応答してオン及びオフにされ（例えば、トグルされ）、センサ信号のデューティサイクルは、パワーデバイス１０２の温度に応答する。

更なる例として、端子２０６及び２０８は、試験システム２１０に結合されるように適合される。例えば、図１と同様に、試験システム２１０は、抵抗器ＲＬＩＭと、端子２０６と２０８との間に直列に結合された電圧源１３０とを含む。電圧源１３０は、例えば回路２００を試験するために、ＶＨＩＰＯＴとして示される出力電圧を提供するように構成される。従って、端子２０６と２０８とにわたって電圧ＶＨＩＰＯＴを印加することに応答して、ＦＥＴ２０２のボディダイオード２１０のＰＮ接合にわたってアバランシェ降伏が生じ得、ＦＥＴ２０２のチャネルを介する電流フローを提供することができる。ダイオード２１２は、ＦＥＴ２０４を介して電流を導通するように順方向バイアスされ得る。電力は、アバランシェ状態に応答して消散し得、その結果、パワーデバイス１０２の温度が増大する。上述のように、熱センサ２１４は、ＦＥＴ２０２を制御するためのセンサ信号を提供し、それによって、感知された温度に応答してパワーデバイスの温度を調整するように構成される。

一例において、回路２００は、共通基板（例えば、半導体ダイ）上に実装される、パワーデバイス１０２と、熱センサ２１４と、ドライバ２１８と、トランジスタ２１６とを含むＩＣ２３４として実装される。例示のＩＣ２３４において、熱センサは、熱センサが実装される場所におけるダイの温度を測定することができ、これはパワーデバイス１０２の温度に依存する。

図３は、図２の例において用いられ得る熱センサ２１４の例を示す。従って、図３の記載は、図２にも言及する。熱センサ２１４は、電流源３０２及び３０４を含む。スイッチ（例えば、ＦＥＴ）３０６が、電流源３０２と並列の電流源３０４と直列に結合される。一例において、電流源３０２は、電流源が形成される基板の温度に応答する（例えば、比例する）電流を提供するように構成された、絶対温度に比例する（ＰＴＡＴ）電流源である。他方の電流源３０４もＰＴＡＴ電流源であってもよい。抵抗器Ｒ１が、電圧端子３０８と、電流源３０２及びスイッチ３０６が結合される接合点（例えば、端子）３１０と
の間に結合される。端子３１０はまた、トランジスタ３１２のベースに結合される。トランジスタ３１２のエミッタは端子３０８に結合され、トランジスタのコレクタは、別の電流源３１４を介して接地に結合され、電流源３１４は、トランジスタ３１２のコレクタから電流をシンクするように構成される。３０８及び３１０における電圧間の電圧差（例えば、３１２のエミッタ－ベース電圧）は、電流源３０４及び３０２のＰＴＡＴの性質に起因して、トランジスタ３１２を制御するために、温度の増加に応答して増大する。トランジスタ３１２は、温度の上昇に応答して熱センサの出力２２０を電圧端子に結合するように活性化され、この出力は、ドライバ２１８の入力に提供される。一例において、センサ２２０の出力は、スイッチ３０６の状態を制御するために用いられ、そのため、２２０が論理高であるとき、スイッチ３０６はイネーブルにされ、温度に応答してヒステリシスを示す。結果として、２２０におけるセンサ出力は、（例えば、スイッチ３０６を用いてＰＴＡＴ電流源３０２をイネーブル又はディセーブルするヒステリシスに起因して）感知された温度に応答するデューティサイクルを有することができる。

図４は、パワーデバイス１０２の温度を制御するように構成される例示の回路４００を示す。回路４００は、図１に示される回路１００の別の例示の実施例である。従って、図４の説明は、図１にも言及する。図４の例において、パワーデバイス１０２は、電圧入力４０６と電圧入力４０８との間に結合されたＦＥＴ４０２を含む。図２に関して説明したものと同様に、ＦＥＴ４０２は、ＦＥＴのそれぞれのソース及びドレインとの間に結合されたボディダイオード４１０も含む。ボディダイオード４１０は、それぞれのＦＥＴ４０２のドレインからソースへの逆電流フローをブロックするように構成される半導体接合を有する。

回路４００はまた、過剰ストレス状態を検出するためのセンサを含む。図４の例において、センサは、第１及び第２の入力４１６及び４１８と、センサ出力４２０とを有する電圧センサ４１４として実装される。第１の入力は、ＦＥＴ４０２のドレインに結合され、第２の入力はＦＥＴ４０２のソースに結合される。センサ出力４２０は、ワンショット回路４２２の入力に結合される。ワンショット回路４２２は、ドライバ回路４２６の入力に結合された出力４２４を有する。ドライバ回路４２６は、パワーデバイス１０２の制御入力（例えば、ＦＥＴ４０２のゲート）に結合された出力を有する。

電圧センサ４１４は、ＦＥＴ４０２の両端間の電圧を測定するように構成され、これは、ボディダイオード４１０の両端間の電圧の測定値も提供する。電圧センサ４１４は、ＦＥＴ４０２の両端間の感知電圧を表すセンサ出力信号を出力４２０に提供する。例えば、電圧センサ４１４は、ＦＥＴ４０２のドレイン電圧を表す電圧を供給するように構成される分圧回路（例えば、抵抗性分圧器）として実装される。コンパレータが、分圧器出力を基準と比較することができ、そのため、コンパレータは、測定された電圧が基準を超えたときに第１の出力（例えば、論理高）を提供し、測定された電圧が基準を超えなかったときに第２の出力（例えば、論理低）を提供する。他の例において、電圧センサ４１４を実装するために、異なる構成の回路要素を用いることができる。ワンショット回路４２２は、或る持続時間を有するトリガパルス信号を提供することなどによって、４２０におけるセンサ出力信号に応答してドライバを制御するように構成される。４２４におけるトリガパルス信号の持続時間は、固定され得、構成可能であり得る。ドライバ回路４２６は、４２４におけるトリガパルスに応答してパワーデバイスを駆動するように構成される。ドライバ回路４２６はまた、トランジスタ（例えば、ＪＦＥＴ）４２８に結合された供給入力を有する。従って、ＪＦＥＴは、ドライバ回路４２６に供給電圧を供給するように構成され、ドライバ回路は、トランジスタ４２８の両端間の電圧降下に応答して、駆動信号をパワーデバイスに（或る大きさで）供給する。

一例として、端子４０６及び４０８は、試験システム４３０に結合されるように適合される。図２と同様に、試験システム４３０は、抵抗器ＲＬＩＭ及び電圧源１３０を含み得る。電圧源１３０は、回路４００を試験するためなどに、出力電圧ＶＨＩＰＯＴを供給するように構成される。例えば、ＦＥＴ４０２がオフにされ、アバランシェ降伏を被らないとき、ＦＥＴ４０２において消散される電力は熱的に懸念されない（例えば、約サブｍＷレベルで）。４０６と４０８とにわたって印加される電圧（例えば、ＶＨＩＰＯＴ）がＦＥＴ４０２の降伏電圧を超える場合、アバランシェ状態が生じ、ボディダイオード４１０は、ドレインからソースに電流を導通するように逆バイアスされる。アバランシェ状態の間、電圧センサ４１４は、ＦＥＴ４０２の両端の電圧を測定し、これは、４０６における電圧（例えば、ＶＨＩＰＯＴからＲＬＩＭの両端の電圧降下を差し引いたもの）に近似する。電圧センサ４１４は、検出された電圧に応答してワンショット回路の入力を駆動するためのセンサ信号を提供することができる。ワンショット回路は、ドライバ回路４２６をトリガする持続時間を有するパルスを供給して、ＦＥＴ４０２のゲートを駆動し（例えば、ＦＥＴをオンにするのに充分なＦＥＴ４０２へのゲート－ソース間電圧で）、ワンショットパルスの持続時間に相応する時間間隔の間、そのチャネルを介して電流を導通するようにＦＥＴをオンにするように構成される。本明細書に記載されるように、ＦＥＴがオンにされるとき、ＦＥＴは、より少ない熱を消散し、冷却する。持続時間の後、ドライバは、ＦＥＴ４０２のゲートから電圧を除去し、ＦＥＴはオフになる。ＶＨＩＰＯＴがまだ提供されていると仮定すると、ＦＥＴは、アバランシェ降伏を受け、熱を消散する。アバランシェ降伏に応答して、電圧センサ４１４は、ワンショット回路４２２をトリガして、或る持続時間、ＦＥＴをオンにする。このプロセスは、ＶＨＩＰＯＴの印加の間に繰り返すことができ、本明細書で記載されるように、より一般的には、電力デバイス及び回路４００（例えば、ＩＣとして実装される）の温度を調整する。

図５は、ＩＣ５００と、制御回路５０４と、試験システム５０６とを含むシステム５００の例を示す。図５の例において、ＩＣ５００は、回路要素５１０の１つのセットを回路要素５１２の別のセットから電気的に分離するように構成される絶縁バリア５０８を含む。回路要素５１２は、それぞれの端子５１８と５２０との間に結合されたＦＥＴ５１４と５１６とを含むパワーデバイス１０２（図１に示される）を含む。試験システム５０６は、端子５１８及び５２０に結合される。例えば、試験システム５０６は、電圧源１３０と、抵抗器ＲＬＩＭと、別の抵抗器Ｒ３（例えば、ＲＬＩＭ＞Ｒ３）とを含む。ドライバ５２２が、入力制御信号に応答してパワーデバイス１０２を駆動するためにＦＥＴ５１４及び５１６のゲートに結合される。

例えば、制御回路５０４は、イネーブル入力信号を入力端子５２４に印加するように構成される。絶縁ドライバ５２６が、端子５２４に結合された入力を有する。絶縁ドライバ５２６は、絶縁バリアを通過することができる（例えば、光信号として）絶縁制御信号を提供するように構成され、絶縁制御信号は、パワーデバイス１０２を制御するためのドライバ５２２への入力制御信号としての電気信号に変換される。

システム５０２はまた、保護回路５３０を含む。一例において、保護回路５３０は、ＩＣ５００内の回路要素５１２の一部として実装される。別の例において、保護回路５３０は、制御回路５０４の一部として実装される。さらに別の例において、保護回路５３０は、回路要素５１２と制御回路５０４との間で分散され得る。保護回路５３０は、アバランシェ状態などの過剰ストレス状態の間、パワーデバイス１０２の接合温度を調整するように構成される。例えば、保護回路５３０は、図１、図２、図３、及び図４を含む、本明細書に記載される例の任意のものに従って感知及び制御を実装するように構成される。保護回路は、ＦＥＴ５１４及び５１６の各々、並びにＩＣ５００を含む、パワーデバイス１０２の温度を効果的に調整することができるので、既存のアプローチと比較して、より小さい抵抗器ＲＬＩＭをシステム５０２において用いることができる。

更なる例として、図６は、図５のシステムにおける信号のプロット６０２、６０４、６０６、６０８、及び６１０を示すグラフ６００である。プロット６０２は、試験間隔（例えば、約６０秒）中に電圧源１３０によって供給される試験信号の例を示す。プロット６０４は、本明細書に記載されるように、試験電圧及び保護回路５３０の動作に応答して、端子５１８において試験システムによって供給される電流の例を示す。従って、保護回路５３０の動作の間、電流は、ＦＥＴ５１４及び５１６が切り替えられるデューティサイクルに応答して、或るデューティサイクルでトグルする。プロット６０６は、試験電流（プロット６０４）に応答する抵抗器ＲＬＩＭの両端間の電圧降下を示す。図示のように、プロット６０６において、ＦＥＴ５１４及び５１６をオンにすることに応答して、ＲＬＩＭにわたって電圧降下の増加が生じる。プロット６０８は、入力端子５１８と５２０にわたる入力電圧（ＶＩＮ）を示す。保護回路５３０がまだＦＥＴ５１４及び５１６をオンにするようにトリガしていないので、より広いパルス６１２が、まず試験信号ＶＨＩＰＯＴに応答して発生する。試験電圧ＶＨＩＰＯＴによって温度が上昇した後、保護回路５３０は、入力電圧６０８が図示のようにそれぞれのデューティサイクルを有するように（例えば、約４秒後に）、ＦＥＴを制御するように構成される。プロット６１０は、パワーデバイス１０２の感知温度（例えば、ＦＥＴ５１４の接合温度）の一例を示す。従って、プロット６１０は、６１４でまず増加する接合温度を示し、次いで、接合温度は、高ストレス状態の間（例えば、ＩＣ５００へのＶＨＩＰＯＴの印加の間）ヒステリシス的に調節される。本明細書に記載されるように、保護回路５３０が温度調整を実装しなかった場合、温度は上昇し続ける可能性があり、これは、ＩＣ５００の回復不能な損傷（例えば、パッケージの層間剥離）を引き起こす可能性がある。ＶＨＩＰＯＴが除去された後、パワーデバイス１０２は通常動作に戻り、５１８において、ＦＥＴ５１４の降伏電圧を超えない入力電圧をブロックすることができる。

本明細書では、「結合する」又は「結合する」という用語は、間接的又は直接的接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接接続を介するもの、又は、他のデバイス及び接続を介した間接的接続を介するものであり得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合され、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合にデバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

「～に基づく」という記載は、「少なくとも部分的に～に基づく」という意味である。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数の他の要因の関数であり得る。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (21)

1. 回路であって、
   電圧入力及びコマンド入力を有するパワーデバイスと、
   センサ入力及びセンサ出力を有する感知回路であって、前記センサ入力が前記パワーデバイスに結合される、前記感知回路と、
   制御入力及び制御出力を有する制御回路であって、前記制御入力が前記センサ出力に結合される、前記制御回路と、
   ドライバ入力及びドライバ出力を有するドライバ回路であって、前記ドライバ入力が前記制御出力に結合され、前記ドライバ出力が前記パワーデバイスの前記コマンド入力に結合される、前記ドライバ回路と、
   を含む、回路。
2. 請求項１に記載の回路であって、前記感知回路が、前記パワーデバイスに結合される熱センサ回路を含み、前記熱センサ回路が前記ドライバ入力に結合される出力を有する、回路。
3. 請求項２に記載の回路であって、
   前記熱センサ回路が、基板を介して前記パワーデバイスに結合される絶対温度に比例する（ＰＴＡＴ）電流源を含み、
   前記ＰＴＡＴ電流源が、前記基板の温度に応答して前記制御回路の前記制御入力にバイアス信号を提供するように構成される、
   回路。
4. 請求項３に記載の回路であって、前記制御回路が、前記バイアス信号を受信するように構成される入力を有するトランジスタを含み、前記トランジスタが、電圧供給端子に結合される電圧入力を有し、前記トランジスタが、前記ドライバ入力に結合される前記制御出力を有する、回路。
5. 請求項３に記載の回路であって、
   前記ＰＴＡＴ電流源が、前記基板の温度に応じてヒステリシス的に変化する電流を提供するように構成され、
   前記制御回路が、前記ＰＴＡＴ電流センサの前記電流に応答して或るデューティサイクルで前記パワーデバイスの温度を調整するように構成される、回路。
6. 請求項１に記載の回路であって、前記感知回路が、
   電圧入力及び出力を有する電圧センサであって、前記電圧センサの前記電圧入力が前記パワーデバイスに結合される、前記電圧センサと、
   入力及び出力を有するワンショット回路と、
   を含み、
   前記電圧センサの前記出力が、前記ワンショット回路の前記入力に結合され、前記ワンショット回路の前記出力が前記ドライバ入力に結合される、
   回路。
7. 請求項６に記載の回路であって、前記ワンショット回路が、前記電圧センサの前記出力における電圧センサ信号に応答して前記ドライバ入力を変調するように構成される、回路。
8. 請求項１に記載の回路であって、前記回路が集積回路として実装され、前記集積回路が、基板と、前記基板上に実装される前記パワーデバイス及び前記感知回路とを含む、回路。
9. 請求項１に記載の回路であって、前記パワーデバイスが、
   ゲート、ソース及びドレインを有する第１の電界効果トランジスタ（ＦＥＴ）であって、前記第１のＦＥＴの前記ドレインが、前記電圧入力の第１の電圧入力に結合される、前記第１のＦＥＴと、
   ゲート、ソース、及びドレインを有する第２のＦＥＴと、
   を含み、
   前記第１のＦＥＴの前記ソースが前記第２のＦＥＴの前記ソースに結合され、前記第２のＦＥＴの前記ドレインが前記電圧入力の第２の電圧入力に結合される、
   回路。
10. 請求項１に記載の回路であって、さらに、
    抵抗器と、
    前記パワーデバイスの前記電圧入力間で前記抵抗器と直列に結合される電圧源と、
    を含む、回路。
11. 回路であって、
    電圧入力端子及びコマンド入力を有するパワーデバイスであって、制御入力信号に応答して、前記電圧入力間で電流を導通するように構成される前記パワーデバイスと、
    前記パワーデバイスの温度を感知し、前記感知された温度に応答してセンサ信号を提供するように構成される、熱センサと、
    前記センサ信号に応答して前記パワーデバイスをオンにし、前記パワーデバイスの前記温度を下げるために、前記パワーデバイスの前記コマンド入力にドライバ信号を提供するように構成されるドライバ回路と、
    を含む、回路。
12. 請求項１１に記載の回路であって、
    前記パワーデバイスが電界効果トランジスタ（ＦＥＴ）を含み、
    前記電圧入力端子が、前記ＦＥＴのドレイン及びソースであり、前記ＦＥＴが前記ソースと前記ドレインとの間にボディダイオードを有し、前記ＦＥＴが、前記ＦＥＴの降伏電圧を超える前記ドレインと前記ソースとの間の電圧電位に応答して、前記ボディダイオードを介して逆電流を導通するように構成される、回路。
13. 請求項１２に記載の回路であって、
    前記熱センサが、前記パワーデバイスに結合される絶対温度に比例する（ＰＴＡＴ）電流源を含み、
    前記ＰＴＡＴ電流源が、前記パワーデバイスの温度に応答して電流を導通するように構成される、回路。
14. 請求項１３に記載の回路であって、前記熱センサがトランジスタを含み、前記トランジスタが、前記バイアス信号に応答して前記ドライバ回路を制御するように構成される、回路。
15. 請求項１４に記載の回路であって、前記ＰＴＡＴ電流源が、前記パワーデバイスの温度にヒステリシスに応答して変化するように前記バイアス信号を提供するように構成される、回路。
16. 請求項１２に記載の回路であって、前記回路が、基板を含む集積回路として実装され、前記パワーデバイス及び前記熱センサが、前記集積回路の前記基板上に実装される、回路。
17. 請求項１１に記載の回路であって、試験間隔中に前記電圧入力端子に試験電圧を提供するように構成される試験システムをさらに含み、前記試験電圧が、前記パワーデバイスの降伏電圧を超える、回路。
18. 請求項１７に記載の回路であって、前記熱センサが、前記感知された温度に応答して前記試験間隔中に電流を導通するように前記パワーデバイスを制御するため或るデューティサイクルを有する前記センサ信号を提供するように構成される、回路。
19. システムであって、
    電圧入力端子を有する集積回路（ＩＣ）であって、前記ＩＣが、
    入力端子及びコマンド入力を有するパワーデバイスであって、前記パワーデバイスの前記入力端子が前記ＩＣの電圧入力端子に結合される、前記パワーデバイスと、
    前記パワーデバイスに結合されるセンサであって、前記パワーデバイスの過剰ストレス事象を検出することに応答してセンサ信号を提供するように構成される前記センサと、
    前記パワーデバイスの前記コマンド入力に結合され、前記センサ信号に応答して前記パワーデバイスを駆動するように構成されるドライバ回路と、
    を含む、前記ＩＣと、
    前記パワーデバイスの前記過剰ストレス事象を引き起こすために試験電圧を提供するように構成される前記電圧入力端子に結合される電圧源を含む試験システムと、
    を含む、システム。
20. 請求項１９に記載のシステムであって、前記ドライバ回路が、前記パワーデバイスの前記コマンド入力に駆動信号を供給するように構成され、前記駆動信号が、前記過剰ストレス事象の間或るデューティサイクルを有する、システム。
21. 請求項２０に記載のシステムであって、前記過剰ストレス事象が、温度又は過電圧状態のうちの少なくとも１つを含む、システム。

Images