JP2023543337A - 安定性が改善された電力効率および面積効率の良いデジタル-時間変換器 - Google Patents
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Abstract
Description
比較器115は、CDAC105内の共通端子電圧を閾値電圧Vtripと比較するように機能する。比較器115からの出力信号は、インバータ120によって反転されてDTC100の出力クロック信号(clk_dtc_out)を形成し得、この出力クロック信号は、時間遅延の終わりに電源電圧にアサートされる。したがって、DTC100からの時間遅延は、入力クロックエッジのトリガエッジと出力クロック信号のアサートとの間の遅延に等しい。代替の実装形態では、比較器115は、出力クロック信号が時間遅延の終わりに立ち下がりエッジを有する(グラウンドに放電する)ように構成され得る。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、
前記共通端子を介して前記複数のキャパシタを充電電流で充電するように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
を備える、回路。
[C2]
前記第1の電流源と前記共通端子との間に結合された第1のスイッチをさらに備え、前記第1のスイッチは、タイミング信号に応答するように構成される、
C1に記載の回路。
[C3]
少なくとも1つの抵抗器と、
基準電圧を発生させるために前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、
をさらに備える、C1に記載の回路。
[C4]
前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器をさらに備え、前記第1の電流源は、前記第1の電流に基づいて前記充電電流を発生させるように構成された電流ミラーを備える、
C3に記載の回路。
[C5]
前記少なくとも1つの抵抗器は、前記容量性デジタル-アナログ変換器のためのデジタル-アナログ(DAC)基準電圧のための分圧器ノードを有する分圧器を備える、C4に記載の回路。
[C6]
前記分圧器ノードと前記共通端子との間に結合された第2のスイッチをさらに備える、
C5に記載の回路。
[C7]
前記比較器の第2の入力端子は、前記分圧器ノードに結合される、C5に記載の回路。
[C8]
前記回路は、デジタル-時間変換器であり、前記デジタル-時間変換器は、
前記デジタル-時間変換器のための出力クロック信号を形成するために、前記比較器からの出力信号を反転させるように構成されたインバータを備える、
C7に記載の回路。
[C9]
前記分圧器は、
前記分圧器ノードと前記第2の電流源との間に結合された第1の抵抗器と、
前記分圧器ノードとグラウンドとの間に結合された第2の抵抗器と、
を備える、C5に記載の回路。
[C10]
前記比較器の前記第1の入力端子と前記共通端子との間に結合された第2のキャパシタをさらに備える、
C1に記載の回路。
[C11]
前記比較器の出力端子と前記第1の入力端子との間に接続されたスイッチをさらに備える、
C1に記載の回路。
[C12]
前記容量性デジタル-アナログ変換器は、
前記複数のキャパシタに対応する複数の第1のスイッチをさらに備え、前記複数の第1のスイッチにおける各第1のスイッチは、前記複数のキャパシタにおける対応する前記キャパシタのための第1のプレートと前記共通端子との間に結合され、前記第1の複数の第1のスイッチは、デジタルコードに応答するように構成される、
C1に記載の回路。
[C13]
前記複数のキャパシタにおける各キャパシタの第2のプレートは、グラウンドに切り替え可能に結合される、C12に記載の回路。
[C14]
前記複数のキャパシタは、キャパシタンスの2進数列を有する一連のキャパシタを含む、C12に記載の回路。
[C15]
デジタル-時間変換器を動作させるための方法であって、
充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル-アナログ変換器内のキャパシタのアレイを充電することと、
共通端子のための増加電圧を形成するために、タイミング信号に応答して、前記共通端子を介して前記充電されたキャパシタのアレイを充電電流でさらに充電することと、
前記増加電圧がトリップ電圧に等しくなったときにその旨を決定することと、
を備える、方法。
[C16]
スイッチトキャパシタ電圧-電流変換器において基準電圧を第1の電流に変換することと、
前記充電電流を形成するために、電流ミラーにおいて前記第1の電流をミラーリングすることと、ここにおいて、前記デジタル-時間変換器の時間遅延は、前記タイミング信号のトリガリングエッジから、前記増加電圧が前記トリップ電圧に等しくなるときまでの遅延に等しい、
をさらに備える、C15に記載の方法。
[C17]
基準電流を発生させることと、
前記基準電圧を形成するために、抵抗器を介して前記基準電流を駆動することと、
をさらに備える、C16に記載の方法。
[C18]
前記基準電流から前記トリップ電圧を発生させることをさらに備える、
C17に記載の方法。
[C19]
前記充電されたキャパシタのアレイを形成するために、前記容量性デジタル-アナログ変換器内の前記キャパシタのアレイを充電することは、
第1の段階において、前記キャパシタのアレイ内の前記キャパシタのサブセットに電荷を供給するために、前記キャパシタの前記サブセットを前記トリップ電圧に充電することと、
第2の段階において、前記充電されたキャパシタのアレイを形成するために、前記キャパシタのサブセットから前記キャパシタのアレイ内の前記キャパシタすべてに前記電荷を再分配することと、
を備える、C18に記載の方法。
[C20]
前記キャパシタのアレイと定電圧源との間に結合された1つまたは複数のスイッチを開くことによって、前記電荷の再分配中に前記キャパシタのアレイを前記定電圧源から分離することをさらに備える、C19に記載の方法。
[C21]
前記充電電流を供給するように構成された電流源を前記共通端子に結合するために、前記タイミング信号に応答してスイッチを閉じることをさらに備える、
C15に記載の方法。
[C22]
基準電圧を第1の電流に変換するように構成された電圧-電流スイッチトキャパシタ変換器と、
充電キャパシタと、
前記充電キャパシタを充電するための充電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーと、
前記充電キャパシタに結合された第1の入力と、トリップ電圧を受け取るように構成された第2の入力とを有する比較器と、
を備える、回路。
[C23]
前記電流ミラーを前記充電キャパシタに結合するためにタイミング信号に応答して閉じるように構成されたスイッチをさらに備える、
C22に記載の回路。
[C24]
前記充電キャパシタを形成するためのキャパシタのアレイを含む容量性デジタル-アナログ変換器をさらに備える、
C22に記載の回路。
[C25]
前記回路は、セルラ電話内に含まれる、C21に記載の回路。
[C26]
共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、
前記共通端子を介して伝導される放電電流で前記複数のキャパシタを放電させるように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
を備える、回路。
[C27]
前記第1の電流源と前記共通端子との間に結合された第1のスイッチをさらに備え、前記第1のスイッチは、タイミング信号に応答して閉じるように構成される、
C26に記載の回路。
[C28]
少なくとも1つの抵抗器と、
基準電圧を発生させるために、前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、
をさらに備える、C26に記載の回路。
[C29]
前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器をさらに備え、ここにおいて、前記第1の電流源は、前記放電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーを備える、
C28に記載の回路。
[C30]
前記少なくとも1つの抵抗器は、前記容量性デジタル-アナログ変換器のためのデジタル-アナログ(DAC)基準電圧のための分圧器ノードを有する分圧器を備える、C29に記載の回路。
Claims (30)
- 共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、
前記共通端子を介して前記複数のキャパシタを充電電流で充電するように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
を備える、回路。 - 前記第1の電流源と前記共通端子との間に結合された第1のスイッチをさらに備え、前記第1のスイッチは、タイミング信号に応答するように構成される、
請求項1に記載の回路。 - 少なくとも1つの抵抗器と、
基準電圧を発生させるために前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、
をさらに備える、請求項1に記載の回路。 - 前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器をさらに備え、前記第1の電流源は、前記第1の電流に基づいて前記充電電流を発生させるように構成された電流ミラーを備える、
請求項3に記載の回路。 - 前記少なくとも1つの抵抗器は、前記容量性デジタル-アナログ変換器のためのデジタル-アナログ(DAC)基準電圧のための分圧器ノードを有する分圧器を備える、請求項4に記載の回路。
- 前記分圧器ノードと前記共通端子との間に結合された第2のスイッチをさらに備える、
請求項5に記載の回路。 - 前記比較器の第2の入力端子は、前記分圧器ノードに結合される、請求項5に記載の回路。
- 前記回路は、デジタル-時間変換器であり、前記デジタル-時間変換器は、
前記デジタル-時間変換器のための出力クロック信号を形成するために、前記比較器からの出力信号を反転させるように構成されたインバータを備える、
請求項7に記載の回路。 - 前記分圧器は、
前記分圧器ノードと前記第2の電流源との間に結合された第1の抵抗器と、
前記分圧器ノードとグラウンドとの間に結合された第2の抵抗器と、
を備える、請求項5に記載の回路。 - 前記比較器の前記第1の入力端子と前記共通端子との間に結合された第2のキャパシタをさらに備える、
請求項1に記載の回路。 - 前記比較器の出力端子と前記第1の入力端子との間に接続されたスイッチをさらに備える、
請求項1に記載の回路。 - 前記容量性デジタル-アナログ変換器は、
前記複数のキャパシタに対応する複数の第1のスイッチをさらに備え、前記複数の第1のスイッチにおける各第1のスイッチは、前記複数のキャパシタにおける対応する前記キャパシタのための第1のプレートと前記共通端子との間に結合され、前記第1の複数の第1のスイッチは、デジタルコードに応答するように構成される、
請求項1に記載の回路。 - 前記複数のキャパシタにおける各キャパシタの第2のプレートは、グラウンドに切り替え可能に結合される、請求項12に記載の回路。
- 前記複数のキャパシタは、キャパシタンスの2進数列を有する一連のキャパシタを含む、請求項12に記載の回路。
- デジタル-時間変換器を動作させるための方法であって、
充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル-アナログ変換器内のキャパシタのアレイを充電することと、
共通端子のための増加電圧を形成するために、タイミング信号に応答して、前記共通端子を介して前記充電されたキャパシタのアレイを充電電流でさらに充電することと、
前記増加電圧がトリップ電圧に等しくなったときにその旨を決定することと、
を備える、方法。 - スイッチトキャパシタ電圧-電流変換器において基準電圧を第1の電流に変換することと、
前記充電電流を形成するために、電流ミラーにおいて前記第1の電流をミラーリングすることと、ここにおいて、前記デジタル-時間変換器の時間遅延は、前記タイミング信号のトリガリングエッジから、前記増加電圧が前記トリップ電圧に等しくなるときまでの遅延に等しい、
をさらに備える、請求項15に記載の方法。 - 基準電流を発生させることと、
前記基準電圧を形成するために、抵抗器を介して前記基準電流を駆動することと、
をさらに備える、請求項16に記載の方法。 - 前記基準電流から前記トリップ電圧を発生させることをさらに備える、
請求項17に記載の方法。 - 前記充電されたキャパシタのアレイを形成するために、前記容量性デジタル-アナログ変換器内の前記キャパシタのアレイを充電することは、
第1の段階において、前記キャパシタのアレイ内の前記キャパシタのサブセットに電荷を供給するために、前記キャパシタの前記サブセットを前記トリップ電圧に充電することと、
第2の段階において、前記充電されたキャパシタのアレイを形成するために、前記キャパシタのサブセットから前記キャパシタのアレイ内の前記キャパシタすべてに前記電荷を再分配することと、
を備える、請求項18に記載の方法。 - 前記キャパシタのアレイと定電圧源との間に結合された1つまたは複数のスイッチを開くことによって、前記電荷の再分配中に前記キャパシタのアレイを前記定電圧源から分離することをさらに備える、請求項19に記載の方法。
- 前記充電電流を供給するように構成された電流源を前記共通端子に結合するために、前記タイミング信号に応答してスイッチを閉じることをさらに備える、
請求項15に記載の方法。 - 基準電圧を第1の電流に変換するように構成された電圧-電流スイッチトキャパシタ変換器と、
充電キャパシタと、
前記充電キャパシタを充電するための充電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーと、
前記充電キャパシタに結合された第1の入力と、トリップ電圧を受け取るように構成された第2の入力とを有する比較器と、
を備える、回路。 - 前記電流ミラーを前記充電キャパシタに結合するためにタイミング信号に応答して閉じるように構成されたスイッチをさらに備える、
請求項22に記載の回路。 - 前記充電キャパシタを形成するためのキャパシタのアレイを含む容量性デジタル-アナログ変換器をさらに備える、
請求項22に記載の回路。 - 前記回路は、セルラ電話内に含まれる、請求項21に記載の回路。
- 共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、
前記共通端子を介して伝導される放電電流で前記複数のキャパシタを放電させるように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
を備える、回路。 - 前記第1の電流源と前記共通端子との間に結合された第1のスイッチをさらに備え、前記第1のスイッチは、タイミング信号に応答して閉じるように構成される、
請求項26に記載の回路。 - 少なくとも1つの抵抗器と、
基準電圧を発生させるために、前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、
をさらに備える、請求項26に記載の回路。 - 前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器をさらに備え、ここにおいて、前記第1の電流源は、前記放電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーを備える、
請求項28に記載の回路。 - 前記少なくとも1つの抵抗器は、前記容量性デジタル-アナログ変換器のためのデジタル-アナログ(DAC)基準電圧のための分圧器ノードを有する分圧器を備える、請求項29に記載の回路。
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