TW202147781A - 數位時間轉換器電路及其操作方法 - Google Patents

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Abstract

本發明提供一種DTC電路，包含：DAC，連接至第一節點；第一開關，連接於第一電源與第二節點之間，且根據第一開關信號將充電電流提供至第二節點；以及第二開關，連接於第一節點與第二節點之間，且根據第二開關信號將DAC電連接至第二節點。DAC經充電以在第一開關信號及第二開關信號具有有效位準以接通第一開關及第二開關時在第一DTC操作性階段期間產生對應於充電電流的電壓斜坡，且在第一開關信號及第二開關信號具有非有效位準以斷開第一開關及第二開關時在第二DTC操作性階段期間根據輸入控制字產生輸入控制字相關電壓。

Description

數位時間轉換器電路及其操作方法
本揭露的一或多個實例實施例的態樣是關於數位時間轉換器，以及一種驅動所述數位時間轉換器的方法。 [相關申請的交叉參考]
本申請案主張2020年6月8日申請的名稱為「基於電容性DAC充電的高線性度DTC（HIGH LINEARITY DTC BASED ON CAPACITIVE DAC CHARGING）」的美國臨時申請案第63/036,307號的優先權及權益，所述申請案的全部內容以引用的方式併入本文中。
數位時間轉換器（Digital-to-time converter；DTC）藉由使用數位控制字調整信號路徑的傳播延遲來將數位信號轉換為時間間隔信號。DTC可用於各種應用中，例如分數N鎖相迴路設計、時間交錯類比數位轉換器（analog-to-digital converter；ADC）、時間校正及/或類似應用。
一般而言，DTC藉由根據電流源為充電電容器充電或藉由電阻器及電容器充電來產生電壓斜坡，且輸出具有對應於數位控制字的延遲的輸出電壓。舉例而言，DTC可藉由改變電壓斜坡的斜率（諸如可變斜率DTC的情況）來產生延遲，或可藉由在電壓斜坡的斜率保持恆定或實質上恆定的同時（諸如恆定斜率DTC的情況）改變開始電壓來產生延遲。自其中，相較於可變斜率DTC的線性度，恆定斜率DTC可由於其可避免由不同輸入斜率引起的不同偵測器延遲而具有改良的理論線性度。
此背景技術部分中揭露的上述資訊用於增強對本揭露的背景技術的理解，且因此，其可含有不構成先前技術的資訊。
本揭露的一或多個實例實施例是關於一種數位時間轉換器（DTC），且更特定言之，是關於一種具有組態成操作為數位類比轉換器（digital-to-analog converter；DAC）以及操作為DTC的充電電容器的DAC的DTC。
本揭露的一或多個實例實施例是關於一種用於驅動DTC的方法。
根據本揭露的一或多個實例實施例，一種數位時間轉換器（DTC）電路包含：數位類比轉換器（DAC）電路，連接至第一節點；第一開關，連接於第一電源與第二節點之間，且組態成根據第一開關信號將充電電流提供至第二節點；以及第二開關，連接於第一節點與第二節點之間，且組態成根據第二開關信號將DAC電路電連接至第二節點。DAC電路組態成經充電以在第一開關信號及第二開關信號具有有效位準以接通第一開關及第二開關時在第一DTC操作性階段期間產生對應於充電電流的電壓斜坡，且在第一開關信號及第二開關信號具有非有效位準以斷開第一開關及第二開關時在第二DTC操作性階段期間根據輸入控制字產生輸入控制字相關電壓。
在一實例實施例中，DTC電路可更包含：第三開關，連接於第二節點與第二電源之間，所述第二電源具有與所述第一電源的位準不同的位準，所述第三開關組態成根據第三開關信號使第二節點放電；以及延遲元件，連接於DTC電路的第二節點與輸出節點之間。第三開關可組態成在第二DTC操作性階段期間根據第三開關信號的有效位準接通，且在第一DTC操作性階段期間根據第三開關信號的非有效位準斷開。
在一實例實施例中，延遲元件可包含：多個串聯連接的反相器，連接於第二節點與輸出節點之間；以及電容器，連接於輸出節點與第二電源之間。
在一實例實施例中，DAC可組態成在第一開關可能根據第一開關信號的非有效位準斷開時在第三DTC操作性階段期間將輸入控制字相關電壓提供至第二節點，第二開關可能根據第二開關信號的有效位準接通，且第三開關可能根據第三開關信號的非有效位準斷開以經由電荷共用將輸入控制字相關電壓傳送至第二節點作為最終開始電壓。
在一實例實施例中，延遲元件可組態成根據第二節點處的最終開始電壓輸出輸出節點處的延遲輸出信號。
在一實例實施例中，延遲元件可組態成在下一DTC操作循環期間輸出輸出節點處的延遲輸出信號。
在一實例實施例中，DAC電路可包含：第四開關，連接於第一節點與參考電壓源之間，且組態成根據第四開關信號將第一節點連接至參考電壓源；以及電容器陣列，包含連接於第一節點與重設信號線之間的多個並聯連接的電容器。電容器陣列可組態成在第四開關信號具有有效位準以接通第四開關時在第二DTC操作性階段中的第一DAC操作性階段期間產生輸入控制字相關電壓。
在一實例實施例中，DAC電路可更包含在多個並聯連接的電容器與重設信號線之間與多個並聯連接的電容器分別串聯連接的多個及邏輯閘，所述多個及邏輯閘中的每一者的第一輸入組態成接收輸入控制字的對應位元，且所述多個及邏輯閘中的每一者的第二輸入連接至重設信號線。
在一實例實施例中，多個及邏輯閘中的每一者可組態成根據由重設信號線提供的重設信號將輸入控制字的對應位元提供至多個並聯連接的電容器中的對應一者。
在一實例實施例中，DTC電路可更包含：第三開關，連接於第二節點與第二電源之間，所述第二電源具有與所述第一電源的位準不同的位準，所述第三開關組態成根據第三開關信號使第二節點放電；以及計時電路，組態成根據第三開關信號產生第四開關信號及重設信號。
根據本揭露的一或多個實例實施例，一種操作包含連接至第一節點的數位類比轉換器（DAC）電路、連接於第一電源與第二節點之間的第一開關以及連接於第一節點與第二節點之間的第二開關的數位時間轉換器（DTC）電路的方法包含：在第一開關及第二開關接通的第一DTC操作性階段期間提供流經第一開關及第二開關的充電電流以為DAC電路充電；以及在第一開關及第二開關斷開的第二DTC操作性階段期間根據輸入控制字在DAC電路中產生輸入控制字相關電壓。
在一實例實施例中，DTC電路可更包含連接於第二節點與第二電源之間的第三開關，所述第二電源具有與所述第一電源的位準不同的位準，且方法可更包含：在第三開關接通的第二DTC操作性階段期間使第二節點處的電壓放電。
在一實例實施例中，方法可更包含：在第一開關斷開、第二開關接通且第三開關斷開時，在第三DTC操作性階段期間經由電荷共用將輸入控制字相關電壓提供至第二節點作為最終開始電壓。
在一實例實施例中，DTC電路可更包含連接於DTC電路的第二節點與輸出節點之間的延遲元件，且方法可更包含：根據第二節點處的最終開始電壓藉由延遲元件輸出輸出節點處的延遲輸出信號。
在一實例實施例中，延遲輸出信號可在下一DTC操作循環期間藉由延遲元件在輸出節點處輸出。
在一實例實施例中，DAC電路可包含連接於第一節點與參考電壓源之間的第四開關以及包含連接於第一節點與重設信號線之間的多個並聯連接的電容器的電容器陣列，且將充電電流提供至DAC電路可包含：斷開第四開關以使並聯連接的電容器中的每一者的頂板與參考電壓源斷開電連接；根據重設信號的非有效位準將並聯連接的電容器中的每一者的底板連接至地面；以及為對應於並聯連接的電容器中的充電電流的電壓充電。
在一實例實施例中，產生輸入控制字相關電壓可包含：接通第四開關以使並聯連接的電容器中的每一者的頂板電連接至參考電壓源；根據重設信號的有效位準將輸入控制字的對應位元提供至並聯連接的電容器的底板；斷開第四開關；重設並聯連接的電容器的底板；以及在並聯連接的電容器的頂板處產生輸入控制字相關電壓。
根據本揭露的一或多個實例實施例，一種數位時間轉換器（DTC）電路包含：計時電路，組態成產生第一開關信號、第二開關信號以及第三開關信號；數位類比轉換器（DAC）電路，連接至第一節點；以及鏡像及開關電路，包含：第一開關，連接於第一電源與第二節點之間，且組態成根據第一開關信號來控制以產生充電電流；第二開關，連接於第一節點與第二節點之間，且組態成根據第二開關信號來控制以將DAC電路電連接至第二節點；第三開關，連接於第二節點與第二電源之間，所述第二電源具有與所述第一電源的位準不同的位準，且組態成根據第三開關信號來控制以使第二節點處的電壓放電；以及延遲元件，連接於DTC電路的第二節點與輸出節點之間，且組態成根據第二節點處的開始電壓產生延遲輸出信號。DAC電路組態成經充電以在第一開關信號及第二開關信號具有有效位準以接通第一開關及第二開關時在第一DTC操作性階段期間產生對應於充電電流的電壓斜坡，且在第一開關信號及第二開關信號具有非有效位準以斷開第一開關及第二開關時在第二DTC操作性階段期間根據輸入控制字產生輸入控制字相關電壓。
在一實例實施例中，DAC電路可包含：第四開關，連接於第一節點與參考電壓源之間，且組態成根據由計時電路產生的第四開關信號將第一節點連接至參考電壓源；電容器陣列，包含連接於第一節點與重設信號線之間的多個並聯連接的電容器；以及多個及邏輯閘，在多個連接的電容器與重設信號線之間與多個並聯連接的電容器分別串聯連接；多個及邏輯閘中的每一者的第一輸入，組態成接收輸入控制字的對應位元；以及多個及邏輯閘中的每一者的第二輸入，連接至重設信號線以接收重設信號。及邏輯閘中的每一者可組態成根據重設信號線的位準選擇性地將輸入控制字的對應位元提供至連接的電容器中的對應一者。
在一實例實施例中，計時電路可組態成根據單個輸入時脈產生第一開關信號、第二開關信號以及第三開關信號中的每一者，且根據第三開關信號產生第四開關信號及重設信號中的每一者。
在下文中，將參考隨附圖式更詳細地描述實例實施例，在隨附圖式中，相同附圖標號始終指代相同元件。然而，本揭露可以各種不同形式體現，且不應解釋為僅限於本文中的所說明實施例。確切而言，提供此等實施例作為實例，使得本揭露內容將為透徹且完整的，且將向本領域的技術人員充分傳達本揭露的態樣及特徵。因此，可能未描述不為於本領域具有通常知識者完整理解本揭露的態樣及特徵所必需的過程、元件以及技術。除非另外指出，否則相同附圖標號貫穿附圖及書面描述指示相同元件，且因此，可不重複其描述。
在與可變斜率DTC的線性度相比較時，恆定斜率DTC可具有改良的線性度。舉例而言，在藉由改變電壓斜坡的斜率而產生延遲時，產生所述延遲的延遲元件（例如比較器、反相器及/或類似物）的斜率亦可歸因於延遲元件的有限增益限制而改變。因此，由延遲元件產生的延遲可與預期延遲（例如對應於數位控制字的延遲）不同。另一方面，在藉由改變開始電壓而使得具有彼此恆定或實質上恆定速率的斜坡電壓施加至延遲元件來產生延遲時，延遲元件的斜率甚至在斜坡電壓具有彼此不同的開始電壓時亦可恆定或實質上恆定。因此，在與可變斜率DTC的線性度相比較時，恆定斜率DTC可具有改良的線性度。
一般而言，恆定斜率DTC可包含用以根據輸入數位控制字產生不同開始電壓的數位類比轉換器（DAC），以及連接至DAC的輸出以由電流源（例如恆定電流源或參考電流源）充電的單獨充電電容器。充電電容器可根據由DAC（基於輸入數位控制字）產生的開始電壓進一步充電或放電，以產生具有恆定或實質上恆定的斜率的斜坡電壓，使得延遲元件的輸出根據不同數位程式碼在不同時間點處切換。然而，在DTC包含單獨充電電容器時，DTC的剖面（例如外觀尺寸）可增大，尤其是在需要大充電電容器來抑制雜訊的額外低雜訊應用中，例如在支援QAM64的5G通信系統或更高通信標準中。
根據本揭露的一或多個實例實施例，數位時間轉換器（DTC）可包含電容性數位類比轉換器（capacitive digital-to-analog converter；CDAC）。CDAC可產生輸入控制字相關電壓以使得可產生適合開始電壓來提供延遲可程式化性，且可進一步充當根據電流源（例如恆定電流源或參考電流源）充電（例如由電流源充電）的DTC的充電電容器，以使得可產生具有恆定或實質上恆定的斜率的適合斜坡電壓。因此，由於可省略用於單獨充電電容器的空間，故DTC的剖面可減小。
在一些實施例中，由於CDAC可充當DAC及充電電容器兩者，故可減小DTC電路的複雜度，且可改良線性度。舉例而言，由於包含單獨充電電容器的DTC可能需要複雜的切換方法及拓樸結構來控制DAC操作及單獨充電電容器的充電兩者，其中其額外開關亦可經由電荷注入、時脈饋通及/或類似物而變成非線性及相位雜訊的源，藉由減小DTC電路及其驅動方法的複雜度，可改良整體DTC電路的線性度（例如藉由減小非線性源，諸如複雜開關、電荷注入、時脈饋通及/或類似物）。
圖1為根據本揭露的一或多個實例實施例的包含數位類比轉換器的分數N鎖相迴路設計的方塊圖。圖1中所繪示的分數N鎖相迴路（phase-locked loop；PLL）設計可為可能需要高線性度DTC的應用的實例。
根據本揭露的一或多個實例實施例，在基於DTC的分數N PLL設計中，DTC可能用以消除源自除法器比率的抖動的量化雜訊。舉例而言，DTC可產生自輸入CLKREF至輸出CLKDTC的延遲，其可由作為除法器的相同積分三角調變器（sigma delta modulator；SDM）程式碼控制。一般而言，在基於DTC的分數N PLL設計中，DTC線性度可主導分數N位準，其可取決於頻率控制字（frequency control word；FCW）帶內下降。因此，若DTC線性度不足夠高（例如為非線性），則DTC可在分數N雜波帶內下降時降低總積分相位雜訊數，此在5G通信系統（例如尤其是支援QAM64或甚至更高通信標準的通信系統）中可能為無法接受的。
根據本揭露的一或多個實例實施例，可提供具有改良的線性度及相位雜訊的恆定斜率DTC，使得DTC可改良分數N PLL系統的效能，但本揭露不限於此。換言之，雖然在圖1中，DTC繪示為分數N PLL設計的一部分，但本揭露不限於此，且根據本揭露的一或多個實例實施例的DTC可用於需要或希望根據輸入控制字的可程式化時間延遲的任何適合應用中。
圖2為根據本揭露的一或多個實例實施例的數位時間轉換器的方塊圖。
參考圖2，根據本揭露的一或多個實例實施例的DTC電路200可包含計時電路202、鏡像及開關電路204以及電容性數位類比轉換器（CDAC）電路206。計時電路202可接收輸入時脈CLK_IN，且可根據單個輸入時脈CLK_IN產生各種控制信號（例如開關信號、DAC操作性控制信號及/或類似信號），所述各種控制信號可用作用於DTC電路200的不同切換的時脈信號。舉例而言，在一些實施例中，計時電路202可產生用於控制第一開關SW1的第一開關信號SS1、用於控制第二開關SW2的第二開關信號SS2以及用於控制第三開關SW3的第三開關信號SS3。第一開關SW1、第二開關SW2以及第三開關SW3可控制DTC電路200的各種操作。因此，可提供使用單個輸入時脈CLK_IN來產生用於控制DTC電路200的開關信號SS1、開關信號SS2以及開關信號SS3的簡單計時控制方法。然而，本揭露不限於此，且由計時電路202產生的各種信號中的任何一或多者可基於單獨信號（例如單獨時脈信號）。
鏡像及開關電路204可包含第一開關SW1、第二開關SW2以及第三開關SW3，且可根據基於輸入控制字相關電壓產生的開始電壓產生延遲輸出電壓或信號DTC_OUT。鏡像及開關電路204可提供充電電流以為CDAC 206充電，且CDAC 206可根據輸入控制字CWORD_IN產生且提供輸入控制字相關電壓。在一些實施例中，可將輸入控制字相關電壓提供至鏡像及開關電路204（例如與其共用電荷），使得可在鏡像及開關電路204的延遲元件的輸入處產生適合開始電壓。延遲元件可產生延遲輸出電壓或信號DTC_OUT，其可根據開始電壓而延遲，使得實際產生的延遲是基於開始電壓。因此，可提供根據輸入控制字CWORD_IN而具有相對於輸入時脈CLK_IN的延遲的適合輸出電壓或信號DTC_OUT。
舉例而言，在一些實施例中，DTC電路200的操作可包含3個DTC操作性階段，第一DTC操作性階段（例如充電階段）、第二DTC操作性階段（例如DAC操作階段）以及第三DTC操作性階段（例如電荷共用階段）。在第一DTC操作性階段（例如充電階段）期間，鏡像及開關電路204可根據電流源（例如恆定電流源或參考電流源）為CDAC 206充電。在第二DTC操作性階段（例如DAC操作階段）期間，CDAC 206可與鏡像及開關電路204電隔離，且可在包含第一DAC操作性階段（例如重設階段）及第二DAC操作性階段（例如轉換階段）的兩個DAC操作性階段中操作。在第一DAC操作性階段期間，CDAC 206可根據輸入控制字CWORD_IN產生且儲存輸入控制字相關電壓，且在第二DAC操作性階段期間，CDAC 206可轉換且輸出輸入控制字相關電壓。在第三DTC操作性階段（例如電荷共用階段）期間，CDAC 206可電連接至鏡像及開關電路204以將輸入控制字相關電壓提供至鏡像及開關電路204（例如與其共用電荷），使得可（例如在電荷共用之後）根據輸入控制字相關電壓產生適合開始電壓。因此，可省略單獨充電電容器，且可減小DTC的剖面。
在一些實施例中，計時電路202可進一步產生DAC操作性信號DAC_RESET以控制CDAC 206的操作，DAC操作性信號DAC_RESET亦可基於單個輸入時脈CLK_IN產生。舉例而言，在一些實施例中，DAC_RESET信號可根據第三開關信號SS3產生，且可用於產生第四開關信號SS4及重設信號SRESET以控制CDAC 206的各種操作。因此，可避免CDAC 206及單獨充電電容器的單獨控制，此可進一步減小非線性度源（例如電荷注入、時脈饋通及/或類似物）。
圖3為圖2中所繪示的數位時間轉換器的鏡像及開關電路的示意性電路圖。舉例而言，圖3更詳細地繪示圖2的鏡像及開關電路204，其可連接至圖2中所繪示的且在下文參考圖4更詳細地描述的CDAC 206。圖4為圖2中所繪示的DTC電路的電容性數位類比轉換器電路的示意性電路圖。圖5為根據本揭露的一或多個實例實施例的示出用以驅動DTC電路的各種信號的發信圖。
參考圖3至圖5，根據本揭露的一或多個實例實施例，鏡像及開關電路204可在第一節點N1處連接至CDAC 206，且可包含第一開關SW1、第二開關SW2以及第三開關SW3以控制DTC電路200的各種操作。舉例而言，第一開關SW1可由第一開關信號SS1控制（例如接通及/或斷開），第二開關SW2可所述第二開關信號SS2控制（例如接通及/或斷開），且第三開關SW3可由第三開關信號SS3控制（例如接通及/或斷開），且第一開關SW1、第二開關SW2以及第三開關SW3可以各種適合組合接通及/或斷開以控制DTC電路200的各種操作。
舉例而言，根據本揭露的一或多個實例實施例，DTC電路200的操作週期可與輸入時脈CLK_IN的一個週期相等或實質上相等，所述週期可限定（例如可劃分成）第一DTC操作性階段（例如充電階段）P1、第二DTC操作性階段（例如DAC操作階段）P2以及第三DTC操作性階段（例如電荷共用階段）P3。在第一DTC操作性階段P1中，第一開關SW1可由具有有效位準（例如低位準）的第一開關信號SS1接通，第二開關SW2可由具有有效位準（例如高位準）的第二開關信號SS2接通，且第三開關SW3可由具有非有效位準（例如低位準）的第三開關信號SS3斷開。因此，在第一DTC操作性階段P1期間，CDAC 206可電連接至鏡像及開關電路204以由電流源（例如恆定電流源或參考電流源）302充電。
在第二DTC操作性階段P2中，第一開關SW1可由具有非有效位準（例如高位準）的第一開關信號SS1斷開，第二開關SW2可由具有非有效位準（例如低位準）的第二開關信號SS2斷開，且第三開關SW3可由具有有效位準（例如高位準）的第三開關信號SS3接通。因此，在第二DTC操作性階段P2期間，CDAC 206可與鏡像及開關電路204電隔離，以產生具有所要輸出範圍的適合輸入控制字相關電壓，且鏡像及開關電路204的第二節點N2可經由接通的第三開關SW3連接至具有與第一電源VDD的位準不同（例如小於）的位準的第二電源（例如VSS或地面），以使第二節點N2放電。
在第三DTC操作性階段P3中，第一開關SW1可由具有非有效位準的第一開關信號SS1維持斷開狀態，第二開關SW2可由具有有效位準的第二開關信號SS2接通，且第三開關SW3可由具有非有效位準的第三開關信號SS3斷開。因此，在第三DTC操作性階段P3期間，CDAC 206可電連接至第二節點N2以將輸入控制字相關電壓提供至第二節點N2（例如與其共用電荷），使得最終開始電壓可（例如經由電荷共用）產生且提供至連接至第二節點N2的延遲元件（例如偵測器）308。延遲元件308可根據最終開始電壓產生延遲，以輸出基於輸入控制字延遲的輸出信號DTC_OUT。舉例而言，在一些實施例中，延遲元件308可在下一DTC操作循環（例如輸入時脈CLK_IN的下一週期）的第一DTC操作性階段（例如充電階段）期間輸出輸出信號DTC_OUT。
更詳細地，在一些實施例中，鏡像及開關電路204可連接至電流源302，且可更包含第一電流鏡像電路304、第二電流鏡像電路306以及延遲元件308。電流源302可連接至第一電流鏡像電路304，且可將源電流（例如恆定電流或參考電流）i(source)提供至第一電流鏡像電路304。在第一DTC操作性階段P1期間（例如在第一開關SW1及第二開關SW2接通且第三開關SW3斷開時），第一電流鏡像電路304可將由電流源302提供的源電流i(source)反映至第二電流鏡像電路306，且第二電流鏡像電路306可產生對應於經反映的源電流i(source)的充電電流i(dac)，以為CDAC 206充電。舉例而言，在一些實施例中，第一電流鏡像電路304可包含第一電晶體T1及第二電晶體T2，且第二電流鏡像電路306可包含第一開關SW1、第三電晶體T3至第七電晶體T7以及第一電容器C1。
第一電晶體T1可包含連接至第二電源（例如VSS或地面）的第一電極（例如源極電極）、連接至電流源302的第二電極（例如汲極電極）以及連接至第二電晶體T2的閘極電極的閘極電極。第一電晶體T1的第二電極可進一步連接至第一電晶體T1的閘極電極，使得第一電晶體為二極體連接的。第二電晶體T2可包含連接至第一電晶體T1的閘極電極的閘極電極、連接至第二電源的第一電極（例如源極電極）以及連接至第二電流鏡像電路306的第二電極（例如汲極電極）。在一些實施例中，如圖3中所繪示，第一電晶體T1及第二電晶體T2中的每一者可為N型金屬氧化物半導體（N-type Metal Oxide Semiconductor；NMOS）電晶體，但本揭露不限於此。
第三電晶體T3可具有連接至第四電晶體T4的第二電極（例如汲極電極）的第一電極（例如源極電極）、連接至第二電晶體T2的第二電極的第二電極（例如汲極電極）以及連接至第七電晶體T7的閘極電極的閘極電極。第三電晶體T3的第二電極可進一步連接至第四電晶體T4的閘極電極。第四電晶體T4可具有連接至第五電晶體T5的第二電極（例如汲極電極）的第一電極（例如源極電極）、連接至第三電晶體T3的第一電極的第二電極以及連接至第六電晶體T6的閘極電極及第三電晶體T3的第二電極的閘極電極。第三電晶體T3、第四電晶體T4、第六電晶體T6以及第七電晶體T7一起可形成低電壓串疊電流鏡像。
第五電晶體T5可具有連接至第一電源VDD（其具有與第二電源（例如VSS或地面）的電壓位準不同（例如大於）的電壓位準）的第一電極（例如源極電極）、連接至第四電晶體T4的第一電極的第二電極以及連接至第二電源（例如VSS或地面）的閘極電極。第五電晶體T5可偏置為處於接通狀態中。第三電晶體、第四電晶體以及第五電晶體可形成第二電流鏡像電路306的一側。
第一開關SW1可具有連接至第一電源VDD的第一電極（例如源極電極）、連接至第六電晶體T6的第一電極（例如源極電極）的第二電極（例如汲極電極）以及連接至計時電路202（例如計時電路202的一個輸出）以接收第一開關信號SS1的閘極電極。可根據第一開關信號SS1的位準來控制第一開關。第六電晶體T6可具有連接至第一開關SW1的第二電極的第一電極、連接至第七電晶體T7的第一電極（例如源極電極）的第二電極（例如汲極電極）以及連接至第四電晶體T4的閘極電極的閘極電極。
第七電晶體T7可具有連接至第六電晶體T6的第二電極的第一電極、連接至第二節點N2的第二電極（例如汲極電極）以及連接至第三電晶體T3的閘極電極的閘極電極。第一開關SW1、第六電晶體T6以及第七電晶體T7可形成第二電流鏡像電路306的另一側，使得在第一開關SW1在第一DTC操作性階段P1期間接通時，第一開關SW1、第六電晶體T6以及第七電晶體T7可形成至第二節點N2的電流路徑，使得充電電流i(dac)可經由所述電流路徑流動至第二節點N2。
第一電容器C1可連接於第六電晶體T6的閘極電極與第一電源VDD之間。第一電容器C1可將第六電晶體T6的閘極電壓維持或實質上維持在穩定位準下，使得流經由第一開關SW1、第六電晶體T6以及第七電晶體T7形成的電流路徑的充電電流i(dac)可維持或實質上維持在穩定位準下。在一些實施例中，如圖3中所繪示，第一開關SW1以及第三電晶體T3至第七電晶體T7中的每一者可為P型金屬氧化物半導體（P-type Metal Oxide Semiconductor；PMOS）電晶體，但本揭露不限於此。
第二開關SW2可連接於第一節點N1與第二節點N2之間，且可由藉由計時電路202提供的第二開關信號SS2控制。在第一DTC操作性階段P1期間，第二開關SW2可接通，使得充電電流i(dac)的至少一部分流動至CDAC 206，以為CDAC 206充電。第三開關SW3可連接於第二節點N2與第二電源（例如VSS或地面）之間，且可由藉由計時電路202提供的第三開關信號SS3控制。在第三開關SW3在第二DTC操作性階段P2期間接通時，第三開關SW3可使第二節點N2處的電壓放電。在一些實施例中，第二開關SW2及第三開關SW3中的每一者可實施為任何適合種類的開關，例如一或多個電晶體（例如NMOS電晶體、PMOS電晶體、互補金屬氧化物半導體（complementary metal-oxide semiconductor；CMOS）電晶體及/或類似電晶體）、繼電器及/或類似物。
延遲元件308可連接於第二節點N2與輸出節點（或輸出端子）Nout之間，以提供延遲輸出信號DTC_OUT。舉例而言，在一些實施例中，在第二節點N2的電壓（例如斜坡電壓）根據（例如自）開始電壓增大至大於臨限電壓時，延遲元件308可根據開始電壓延遲所述電壓（例如可產生自輸入時脈CLK_IN延遲的時脈邊緣）。舉例而言，在一些實施例中，延遲元件308可包含多個反相器310及反相器312，以及第二電容器C2。反相器310及反相器312可串聯連接於第二節點N2與輸出節點Nout之間，且第二電容器C2可連接於輸出節點Nout與第二電源（例如VSS或地面）之間以模擬加載電路。然而，本揭露不限於此，且延遲元件308可實施為任何適合種類的延遲元件，例如比較器、一或多個反相器及/或類似物。
在一些實施例中，CDAC 206可在第一節點N1處連接至第二開關SW2，且可包含第四開關SW4、第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404。第四開關SW4可連接於第一節點N1與參考電壓源VREF（例如DC電壓源）之間，且可根據第四開關信號SS4選擇性地將第一節點N1連接至參考電壓源VREF。舉例而言，在第四開關信號SS4具有有效位準（例如高位準）時，第四開關可將第一節點N1電連接至參考電壓源VREF。在一些實施例中，第四開關SW4可實施為任何適合種類的開關，例如一或多個電晶體（例如NMOS電晶體、PMOS電晶體、CMOS電晶體及/或類似電晶體）、繼電器及/或類似物。
第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者可連接於第一節點N1與重設信號線SLRESET之間。舉例而言，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404可在第一節點N1與重設信號線SLRESET之間彼此並聯連接。重設信號線SLRESET可將重設信號SRESET提供至第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者的第一輸入，且輸入控制字的各別位元B＜0＞至位元T＜62＞可提供至第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者的第二輸入。可根據第四開關信號SS4及重設信號SRESET來控制第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404的操作。
舉例而言，在一些實施例中，CDAC 206可在2個DAC操作性階段中操作：第一DAC操作性階段（例如DAC重設階段）D1，其中重設信號SRESET具有有效位準（例如高位準）且第四開關SW4根據第四開關信號SS4的有效位準接通；以及第二DAC操作性階段（例如DAC轉換階段）D2，其中重設信號SRESET具有非有效位準（例如低位準或重設位準）且第四開關SW4根據第四開關信號SS4的非有效位準（例如低位準）斷開。在一些實施例中，第一DAC操作性階段D1可與第二DTC操作性階段P2完全交疊，且第二DAC操作性階段D2可與第一DTC操作性階段P1、第二DTC操作性階段P2以及第三DTC操作性階段P3至少部分地交疊。
舉例而言，在第一DAC操作性階段D1期間，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者可經由接通的第四開關SW4連接至參考電壓源VREF，且可根據重設信號SRESET的有效位準接收輸入控制字的對應位元B＜0＞至位元T＜62＞，使得第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404可在其中儲存各別輸入控制字相關電壓。在第二DAC操作性階段D2期間，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者可連接於第一節點N1以及重設信號線SLRESET之間，其可在第二DAC操作性階段D2的至少一部分（例如一部分）期間（例如在第二DTC操作性階段P2期間），例如在第二開關SW2及第四開關SW4斷開時為浮動的，且可藉由具有非有效位準的重設信號SRESET防止接收輸入控制字的對應位元。舉例而言，在第二DAC操作性階段D2期間，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404的第二輸入中的每一者可連接至地面（例如可具有對應於地面的電壓（例如0伏）），使得第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404忽略輸入控制字的各別位元B＜0＞至位元T＜62＞。
更詳細地，在一些實施例中，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404可包含多個並聯連接的電容器CB0至電容器CT62，以及多個並聯連接的邏輯閘（例如及閘）LB0至邏輯閘LT62。並聯連接的邏輯閘LB0至邏輯閘LT62可在第一節點N1與重設信號線SLRESET之間分別串聯連接至並聯連接的電容器CB0至電容器CT62。在此情況下，在第一DAC操作性階段D1期間，並聯連接的電容器CB0至電容器CT62中的每一者的頂板可經由接通的第四開關SW4連接至參考電壓源VREF，且其底板可根據向其輸入的控制字輸入的各別位元而接收對應邏輯閘LB0至邏輯閘LT62的輸出。舉例而言，由於重設信號SRESET的有效位準（例如高位準）可在第一DAC操作性階段D1期間施加至邏輯閘LB0至邏輯閘LT62中的每一者的第一輸入，故邏輯閘LB0至邏輯閘LT62中的每一者的輸出可對應於輸入至邏輯閘LB0至邏輯閘LT62的第二輸入的輸入控制字的各別位元B＜0＞至位元T＜62＞的值。
在第二DAC操作性階段D2期間，並聯連接的電容器CB0至電容器CT62中的每一者的頂板可根據斷開的第四開關SW4與參考電壓源VREF斷開電連接，且並聯連接的電容器CB0至電容器CT62中的每一者的底板可接收對應於地面（例如0伏）的電壓，此是因為邏輯閘LB0至邏輯閘LT62中的每一者的輸出可根據具有非有效位準（例如低位準）的重設信號SRESET等於或實質上等於0伏。因此，在第二DAC操作性階段D2期間，第一節點N1可取決於第二開關SW2是接通（例如在第二DTC操作性階段P2期間）還是斷開（例如在第一DTC操作性階段P1及第三DTC操作性階段P3期間）而處於浮動狀態中。
多個並聯連接的電容器CB0至電容器CT62可在第一節點N1與重設信號線SLRESET之間分別串聯連接至多個並聯連接的邏輯閘LB0至邏輯閘LT62。對於非限制性實例，在一些實施例中，第一電容器陣列及邏輯控制電路402可包含多個並聯連接的二進位電容器CB0至二進位電容器CB3，且第二電容器陣列及邏輯控制電路404可包含多個並聯連接的監測電容器CT0至監測電容器CT62。二進位電容器CB0至二進位電容器CB3的數目及/或電容以及監測電容器CT0至監測電容器CT62的數目及/或電容可根據輸入控制字的位元數目而各自修改。舉例而言，在一些實施例中，二進位電容器CB0至二進位電容器CB3與監測電容器CT0至監測電容器CT62之間的分段可基於電容器不匹配之間的平衡、解碼邏輯複雜度、佈局區域的可用空間及/或類似物。
對於非限制性實例，在輸入控制字為10位元輸入控制字時，10位元輸入控制字的前四個位元可對應於4個二進位電容器CB0至二進位電容器CB3，且10位元輸入控制字的後六個位元可對應於63個監測電容器CT0至監測電容器CT62。在此情況下，四個二進位電容器CB0至二進位電容器CB3中的每一者的電容可根據二進位電容器CB0至二進位電容器CB3的位元位置（對應於輸入控制字的對應位元的位元位置）而增大，且63個監測電容器CT0至監測電容器CT62中的每一者的電容可根據距四個二進位電容器CB0至二進位電容器CB3的後續位元位置而具有彼此相同或基本上相同的電容。舉例而言，若第一二進位電容器（例如對應於輸入控制字的第一位元B0）CB0的電容等於Cmin，則下一相鄰二進位電容器（例如對應於第二位元B1的第二二進位電容器）CB1可具有等於或實質上等於2 × Cmin的電容，第三二進位電容器（例如對應於第三位元B2）CB2可具有等於或實質上等於4 × Cmin的電容，且第四二進位電容器（例如對應於第四位元B3）CB3可具有等於或實質上等於8 × Cmin的電容。在此實例中，監測電容器CT0至監測電容器CT62中的每一者可具有等於或實質上等於16 × Cmin的電容。
然而，本揭露不限於圖4中所繪示的實例，且如於本領域具有通常知識者將理解，CDAC 206可包含具有根據輸入控制字（例如根據輸入控制字的種類或位元數目）而具有任何適合分段的任何適合數目個並聯連接的電容器的一或多個類型的電容器陣列及邏輯控制電路。舉例而言，取決於輸入控制字的位元數目，CDAC 206可具有更多或更少個電容器陣列及邏輯控制電路，且電容器陣列及邏輯控制電路中的每一者可具有具備彼此相同或不同的電容的更多或更少個電容器。
因此，如圖5中所繪示，在一些實施例中，在第一DTC操作性階段（例如充電階段）P1期間，第一開關SW1可根據第一開關信號SS1的有效位準接通，第二開關SW2可根據第二開關信號SS2的有效位準接通，第三開關SW3可根據第三開關信號SS3的非有效位準斷開，第四開關SW4可根據第四開關信號SS4的非有效位準斷開，且重設信號SRESET可具有非有效位準。在此情況下，在第一DTC操作性階段P1期間，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者的頂板可經由接通的第二開關SW2連接至鏡像及開關電路204，且第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者的底板可根據具有經由邏輯閘LB0至邏輯閘LT62輸出的非有效位準的重設信號SRESET的位準連接至地面（例如可接收0伏）因此，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404可電連接至鏡像及開關電路204，以基於電流源302以及鏡像電路304與鏡像電路306的鏡像比產生具有斜率的電壓斜坡。
在第二DTC操作性階段（例如DAC操作週期）P2期間，第一開關SW1可根據第一開關信號SS1的非有效位準斷開以停止充電電流i(dac)的流動，第二開關SW2可根據第二開關信號SS2的非有效位準斷開以使CDAC 206與第二節點N2電隔離，第三開關SW3可根據第三開關信號SS3的有效位準接通以使第二節點N2放電，且CDAC 206可在第一DAC操作性階段D1以及第二DAC操作性階段D2的至少一部分中操作。舉例而言，在第二DTC操作性階段P2期間，重設信號SRESET可在第一DAC操作性階段D1中自非有效位準轉變為有效位準，使得第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者的底板可接收其輸入控制字的各別位元，且第四開關信號SS4可自非有效位準轉變為有效位準，使得第四開關SW4接通。在此情況下，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404可產生輸入控制字相關電壓。
隨後，仍在第二DTC操作性階段P2期間，重設信號SRESET可轉變為非有效位準，且第四開關信號SS4可轉變為非有效位準。因此，第一電容器陣列及邏輯控制電路402以及第二電容器陣列及邏輯控制電路404中的每一者的底板可連接至地面（例如可接收0伏），且連接至其頂板的第一節點N1可根據斷開的第四開關SW4及斷開的第二開關SW2而為浮動的。在此情況下，第二DTC操作性階段P2的第一DAC操作性階段D1可大於第二DTC操作性階段P2的第二DAC操作性階段D2，例如以允許用於產生輸入控制字相關電壓的足夠時間。
在第三DTC操作性階段P3期間，第一開關SW1可根據第一開關信號SS1的非有效位準而維持或實質上維持斷開狀態，第二開關SW2可根據第二開關信號SS2的有效位準接通以將第一節點N1電連接至第二節點N2，第三開關SW3可根據第三開關信號SS3的非有效位準斷開，且CDAC 206可維持或實質上維持第二DAC操作性階段D2。在此情況下，CDAC 206可將所產生的輸入控制字相關電壓提供至第二節點N2（例如可與其共用電荷），且第二節點N2的電壓可根據輸入控制字相關電壓增大以根據輸入控制字產生最終開始電壓。
隨後（例如在下一DTC操作循環的第一DTC操作性階段P1期間），第一開關SW1可根據第一開關信號SS1的有效位準接通，第二開關SW2可根據第二開關信號SS2的有效位準接通，且第三開關SW3可根據第三開關信號SS3的非有效位準斷開。在此情況下，充電電流i(dac)的一部分可提供至第二節點N2，且第二節點N2可自最終開始電壓增大，使得可產生具有恆定斜率的斜坡電壓。由於斜坡電壓增大至大於或等於臨限電壓，故延遲元件308可根據最終開始電壓產生且輸出具有所要或適合延遲的延遲輸出信號DTC_OUT。
圖6為圖2中所繪示的DTC的計時電路的示意性電路圖。
參考圖5及圖6，根據本揭露的一或多個實例實施例，計時電路202可根據單個輸入時脈CLK_IN產生第一開關信號SS1、第二開關信號SS2、第三開關信號SS3以及DAC操作性信號DAC_RESET（其可用以產生第四開關信號SS4及重設信號SRESET）中的每一者。舉例而言，在一些實施例中，第三開關信號SS3可藉由延遲輸入時脈CLK_IN而產生，第一開關信號SS1可自輸入時脈CLK_IN與輸入時脈CLK_IN的延遲版本之間的或（OR）函數產生，且第二開關信號SS2可自輸入時脈CLK_IN的延遲版本與輸入時脈CLK_IN的另一延遲版本之間的或函數產生。
可自第三開關信號SS3產生DAC操作性信號DAC_RESET，其可用以產生第四開關信號SS4及重設信號SRESET。舉例而言，DAC操作性信號DAC_RESET可藉由以下產生：將第三開關信號SS3的頻率除以2，且因此，提取第三開關信號SS3的上升邊緣，且接著使用邊緣至脈衝產生電路來產生DAC操作性信號DAC_RESET。第四開關信號SS4及重設信號SRESET可自DAC操作性信號DAC_RESET產生，例如作為DAC操作性信號DAC_RESET的延遲版本。舉例而言，重設信號SRESET及第四開關信號SS4可產生為DAC操作性信號DAC_RESET的延遲版本或位準移位版本。
舉例而言，更詳細地，在一些實施例中，計時電路202可包含第一反相器延遲鏈602、第一或邏輯閘604、第一延遲元件606、第二延遲元件608、第二反相器延遲鏈610、第二或邏輯閘612、第三延遲元件614、正反器（例如D類型正反器）616、第三反相器延遲鏈618以及異或邏輯閘620。第一開關信號SS1可經由第一反相器延遲鏈602、第一或邏輯閘604以及第一延遲元件606自輸入時脈CLK_IN產生。第二開關信號SS2可經由第二延遲元件608、第二反相器延遲鏈610以及第二或邏輯閘612自輸入時脈CLK_IN產生。第三開關信號SS3可經由第二延遲元件608及第三延遲元件614自輸入時脈CLK_IN產生。DAC操作性信號DAC_RESET可經由正反器616、第三反相器延遲鏈618以及異或邏輯閘620自第三開關信號SS3產生。
舉例而言，在一些實施例中，可在計時電路202的第三節點（例如輸入節點）N3處接收到輸入時脈CLK_IN。第一反相器延遲鏈602可包含串聯連接於第三節點N3與第一或邏輯閘604的第一輸入之間的多個反相器。第一或邏輯閘604的第二輸入可連接至第三節點N3以接收輸入時脈CLK_IN。第一或邏輯閘604的輸出可連接至第一延遲元件606的輸入，所述第一延遲元件606包含連接於第一延遲元件606的輸入與第一延遲元件606的輸出之間的多個串聯連接的反相器。第一延遲元件606的輸出可提供第一開關信號SS1。在此情況下，第一開關信號SS1的脈衝寬度W1可對應於輸入時脈CLK_IN的低週期減去第一反相器延遲鏈602。
在一些實施例中，第二延遲元件608可包含連接於第三節點N3與第四節點N4之間的多個串聯連接的反相器。第二反相器延遲鏈610可包含連接於第四節點N4與第二或邏輯閘612的第一輸入之間的多個串聯連接的反相器。第二或邏輯閘612的第二輸入可連接至第四節點N4。第二或邏輯閘612的輸出可提供第二開關信號SS2。在此情況下，第二開關信號SS2的脈衝寬度W2可對應於輸入時脈CLK_IN的低週期減去第二反相器延遲鏈610。
在一些實施例中，第三延遲元件614可包含連接於第四節點N4與第五節點N5之間的多個串聯連接的反相器。第三延遲元件614的輸出可連接至第五節點N5以提供第三開關信號SS3。在此情況下，第三開關信號SS3的脈衝寬度W3可對應於輸入時脈CLK_IN的低週期。
在一些實施例中，正反器616可連接於第五節點N5與第六節點N6之間。舉例而言，正反器616的第一輸入（例如時脈輸入端子）可連接至第五節點N5以接收第三開關信號SS3（例如作為時脈輸入信號），且正反器616的第二輸入（例如資料輸入端子）可連接至第六節點N6。正反器616的輸出端子（例如反相輸出端子或Q條（Q bar）輸出）可連接至第六節點N6。第三反相器延遲鏈618可包含連接於第六節點N6與異或邏輯閘620的第一輸入之間的多個串聯連接的反相器。異或邏輯閘620的第二輸入可連接至第六節點N6。異或邏輯閘620的輸出可提供DAC操作性信號DAC_RESET，其可進一步延遲及/或位準移位以產生如上文所論述的重設信號SRESET及第四開關信號SS4。在此情況下，DAC操作信號DAC_RESET的脈衝寬度W4可對應於第三反相器延遲鏈618。
根據本揭露的一或多個實例實施例，DTC包含CDAC，其可選擇性地操作為充電電容器且產生輸入控制字相關電壓，使得可產生適合的開始電壓。根據本揭露的一或多個實例實施例，提供DTC的簡單控制方法，其中根據單個輸入時脈控制DTC。因此，可減小DTC的剖面，且可改良DTC的線性度。
在圖式中，出於明晰的目的，可放大及/或簡化元件、層以及區的相對大小。為易於解釋，本文中可使用諸如「在…之下」、「在…下方」、「下部」、「在…下」、「在…上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。應理解，除圖式中所描繪的定向外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。舉例而言，若圖式中的裝置翻轉，則描述為「在」其他元件或特徵「下方」或「之下」或「下」的元件將接著被定向為「在」其他元件或特徵「上方」。因此，實例術語「在…下方」及「在…下」可涵蓋上方及下方的定向兩者。裝置可以其他方式定向（例如旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可相應地進行解釋。
應理解，儘管在本文中可使用術語「第一」、「第二」、「第三」等來描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語用於區別一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。因此，在不脫離本揭露的精神及範疇的情況下，下文所描述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段。
應理解，當稱元件或層在另一元件或層「上」、「連接至」另一元件或層或「耦接至」另一元件或層時，其可直接在所述另一元件或層上、連接至所述另一元件或層或耦接至所述另一元件或層，或可存在一或多個介入元件或層。另外，亦將理解，當元件或層被稱為「在」兩個元件或層「之間」時，所述元件或層可為所述兩個元件或層之間的唯一元件或層，或亦可存在一或多個介入元件或層。
本文中所使用的術語是出於描述特定實施例的目的且並不意欲限制本揭露。如本文中所使用，除非上下文另外明確指示，否則單數形式「一（a及an）」亦意欲包含複數形式。應進一步理解，術語「包含（comprises/comprising）」、「包括（includes及including）」、「具有（has、have及having）」在用於本說明書中時，指定所陳述的特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者的任何及所有組合。諸如「……中的至少一者」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單的個別元件。
如本文中所使用，術語「實質上」、「約」以及類似術語用作表示近似的術語且並不用作表示程度的術語，且意欲考慮將由於本領域具有通常知識者辨識的量測值或計算值的固有偏差。此外，當描述本揭露的實施例時，「可」的使用指代「本揭露的一或多個實施例」。如本文中所使用，術語「使用（use、using及used）」可分別被視為與術語「利用（utilize、utilizing及utilized）」同義。此外，術語「例示性」意欲指實例或說明。
除非另外定義，否則本文中所使用的所有術語（包含技術及科學術語）具有於本揭露所屬的領域具有通常知識者通常理解的相同意義。應進一步理解，術語（諸如常用詞典中所定義的彼等術語）應被解釋為具有與其在相關技術及/或本說明書的上下文中的含義一致的含義，且不應以理想化或過分正式意義來解釋，除非本文中明確地如此定義。
雖然已描述一些實例實施例，但本領域的技術人員將易於理解，在不脫離本揭露的精神及範疇的情況下各種修改在實例實施例中為可能的。將理解，除非另外描述，否則每一實施例內的特徵或態樣的描述應通常被視為可用於其他實施例中的其他類似特徵或態樣。因此，如於本領域中具有通常知識者截至本申請案申請時所顯而易見，除非另外具體指示，否則關於特定實施例所描述的特徵、特性及/或要素可單獨使用或與關於其他實施例所描述的特徵、特性及/或要素組合使用。因此，應理解，前述內容為各種實例實施例的說明且並不解釋為限於本文中所揭露的特定實例實施例，且對所揭露實例實施例以及其他實例實施例的各種修改意欲包含於如隨附申請專利範圍及其等效物所定義的本揭露的精神及範疇內。
200:DTC電路 202:計時電路 204:鏡像及開關電路 206:電容性數位類比轉換器電路 302:電流源 304:第一電流鏡像電路 306:第二電流鏡像電路 308:延遲元件 310、312:反相器 402:第一電容器陣列及邏輯控制電路 404:第二電容器陣列及邏輯控制電路 602:第一反相器延遲鏈 604:第一或邏輯閘 606:第一延遲元件 608:第二延遲元件 610:第二反相器延遲鏈 612:第二或邏輯閘 614:第三延遲元件 616:正反器 618:第三反相器延遲鏈 620:異或邏輯閘 B＜0＞~T＜62＞:位元 C1:第一電容器 C2:第二電容器 CB0~CB3、CT0~CT62:電容器 CLKREF:輸入 CLKDTC:輸出 CLK_IN:輸入時脈 CWORD_IN:輸入控制字 CLKFB:反饋時脈 CLKVCO: 壓控振盪器產生的時脈信號 D1:第一DAC操作性階段 D2:第二DAC操作性階段 DAC_RESET:DAC操作性信號 DTC_OUT:延遲輸出信號 i(dac):充電電流 i(source):源電流 LB0~LT62:邏輯閘 N1:第一節點 N2:第二節點 N3:第三節點 N4:第四節點 N5:第五節點 N6:第六節點 Nout:輸出節點 NDIV:多模除頻器的除頻比 P1:第一DTC操作性階段 P2:第二DTC操作性階段 P3:第三DTC操作性階段 SLRESET:重設信號線 SRESET:重設信號 SS1:第一開關信號 SS2:第二開關信號 SS3:第三開關信號 SS4:第四開關信號 SW1:第一開關 SW2:第二開關 SW3:第三開關 SW4:第四開關 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 T7:第七電晶體 VDD:第一電源 VREF:參考電壓源 VCO:壓控振盪器 Vctrl:壓控振盪器（VCO）的控制電壓 W1、W2、W3、W4:脈衝寬度 Фe(n):量化誤差
自以下參考隨附圖式進行的說明性非限制性實例實施例的實施方式將更清楚地理解本揭露的上述及其他態樣及特徵。 圖1為根據本揭露的一或多個實例實施例的包含數位時間轉換器的分數N鎖相迴路電路的方塊圖。 圖2為根據本揭露的一或多個實例實施例的數位時間轉換器的方塊圖。 圖3為圖2中所繪示的數位時間轉換器的鏡像及開關電路的示意性電路圖。 圖4為圖2中所繪示的數位時間轉換器的電容性數位類比轉換器的示意性電路圖。 圖5為根據本揭露的一或多個實例實施例的示出用以驅動數位時間轉換器的各種信號的發信圖。 圖6為用以產生用於驅動圖2中所繪示的數位時間轉換器的不同時脈信號的計時電路的示意性電路圖。
200:DTC電路
202:計時電路
204:鏡像及開關電路
206:電容性數位類比轉換器電路
CLK_IN:輸入時脈
CWORD_IN:輸入控制字
DAC_RESET:DAC操作性信號
DTC_OUT:延遲輸出信號
i(dac):充電電流
SS1:第一開關信號
SS2:第二開關信號
SS3:第三開關信號

Claims (20)

  1. 一種數位時間轉換器（DTC）電路，包括： 數位類比轉換器（DAC）電路，連接至第一節點； 第一開關，連接於第一電源與第二節點之間，且組態成根據第一開關信號將充電電流提供至所述第二節點；以及 第二開關，連接於所述第一節點與所述第二節點之間，且組態成根據第二開關信號將所述數位類比轉換器電路電連接至所述第二節點， 其中所述數位類比轉換器電路組態成經充電以在所述第一開關信號及所述第二開關信號具有有效位準以接通所述第一開關及所述第二開關時，在第一數位時間轉換器操作性階段期間產生對應於所述充電電流的電壓斜坡，且在所述第一開關信號及所述第二開關信號具有非有效位準以斷開所述第一開關及所述第二開關時，在第二數位時間轉換器操作性階段期間根據輸入控制字產生輸入控制字相關電壓。
  2. 如請求項1所述的數位時間轉換器，其中所述數位時間轉換器電路更包括： 第三開關，連接於所述第二節點與第二電源之間，所述第二電源具有與所述第一電源的位準不同的位準，所述第三開關組態成根據第三開關信號使所述第二節點放電；以及 延遲元件，連接於所述數位時間轉換器電路的所述第二節點與輸出節點之間， 其中所述第三開關組態成在所述第二數位時間轉換器操作性階段期間根據所述第三開關信號的有效位準接通，且在所述第一數位時間轉換器操作性階段期間根據所述第三開關信號的非有效位準斷開。
  3. 如請求項2所述的數位時間轉換器，其中所述延遲元件包括： 多個串聯連接的反相器，連接於所述第二節點與所述輸出節點之間；以及 電容器，連接於所述輸出節點與所述第二電源之間。
  4. 如請求項2所述的數位時間轉換器，其中所述數位類比轉換器電路組態成在所述第一開關根據所述第一開關信號的非有效位準斷開時，在第三數位時間轉換器操作性階段期間將所述輸入控制字相關電壓提供至所述第二節點， 其中所述第二開關根據所述第二開關信號的有效位準接通，且 其中所述第三開關根據所述第三開關信號的非有效位準斷開以經由電荷共用將所述輸入控制字相關電壓傳送至所述第二節點作為最終開始電壓。
  5. 如請求項4所述的數位時間轉換器，其中所述延遲元件組態成根據所述第二節點處的所述最終開始電壓輸出所述輸出節點處的延遲輸出信號。
  6. 如請求項5所述的數位時間轉換器，其中所述延遲元件組態成在下一數位時間轉換器操作循環期間輸出所述輸出節點處的所述延遲輸出信號。
  7. 如請求項1所述的數位時間轉換器，其中所述數位類比轉換器電路包括： 第四開關，連接於所述第一節點與參考電壓源之間，且組態成根據第四開關信號將所述第一節點連接至所述參考電壓源；以及 電容器陣列，包括連接於所述第一節點與重設信號線之間的多個並聯連接的電容器， 其中所述電容器陣列組態成在所述第四開關信號具有有效位準以接通所述第四開關時，在所述第二數位時間轉換器操作性階段中的第一數位類比轉換器操作性階段期間產生所述輸入控制字相關電壓。
  8. 如請求項7所述的數位時間轉換器，其中所述數位類比轉換器電路更包括在所述多個並聯連接的電容器與所述重設信號線之間與所述多個並聯連接的電容器分別串聯連接的多個及邏輯閘，所述多個及邏輯閘中的每一者的第一輸入組態成接收所述輸入控制字的對應位元，且所述多個及邏輯閘中的每一者的第二輸入連接至所述重設信號線。
  9. 如請求項8所述的數位時間轉換器，其中所述多個及邏輯閘中的每一者組態成根據由所述重設信號線提供的重設信號將所述輸入控制字的所述對應位元提供至所述多個並聯連接的電容器中的對應一者。
  10. 如請求項9所述的數位時間轉換器，其中所述數位時間轉換器電路更包括： 第三開關，連接於所述第二節點與第二電源之間，所述第二電源具有與所述第一電源的位準不同的位準，所述第三開關組態成根據第三開關信號使所述第二節點放電；以及 計時電路，組態成根據所述第三開關信號產生所述第四開關信號及所述重設信號。
  11. 一種操作數位時間轉換器（DTC）電路的方法，所述數位時間轉換器電路包括連接至第一節點的數位類比轉換器（DAC）電路、連接於第一電源與第二節點之間的第一開關以及連接於所述第一節點與所述第二節點之間的第二開關，所述方法包括： 在所述第一開關及所述第二開關接通的第一數位時間轉換器操作性階段期間提供流經所述第一開關及所述第二開關的充電電流以為所述數位類比轉換器電路充電；以及 在所述第一開關及所述第二開關斷開的第二數位時間轉換器操作性階段期間根據輸入控制字在所述數位類比轉換器電路中產生輸入控制字相關電壓。
  12. 如請求項11所述的方法，其中所述數位時間轉換器電路更包括連接於所述第二節點與第二電源之間的第三開關，所述第二電源具有與所述第一電源的位準不同的位準，且所述方法更包括： 在所述第三開關接通的所述第二數位時間轉換器操作性階段期間使所述第二節點處的電壓放電。
  13. 如請求項12所述的方法，更包括： 在所述第一開關斷開、所述第二開關接通且所述第三開關斷開時，在第三數位時間轉換器操作性階段期間經由電荷共用將所述輸入控制字相關電壓提供至所述第二節點作為最終開始電壓。
  14. 如請求項13所述的方法，其中所述數位時間轉換器電路更包括連接於所述數位時間轉換器電路的所述第二節點與輸出節點之間的延遲元件，且所述方法更包括： 根據所述第二節點處的所述最終開始電壓藉由所述延遲元件輸出所述輸出節點處的延遲輸出信號。
  15. 如請求項14所述的方法，其中所述延遲輸出信號在下一數位時間轉換器操作循環期間在所述輸出節點處由所述延遲元件輸出。
  16. 如請求項11所述的方法，其中所述數位類比轉換器電路包括連接於所述第一節點與參考電壓源之間的第四開關以及包括連接於所述第一節點與重設信號線之間的多個並聯連接的電容器的電容器陣列，且將所述充電電流提供至所述數位類比轉換器電路包括： 斷開所述第四開關以使所述多個並聯連接的電容器中的每一者的頂板與所述參考電壓源斷開電連接； 根據重設信號的非有效位準將所述多個並聯連接的電容器中的每一者的底板連接至地面；以及 為對應於所述多個並聯連接的電容器中的所述充電電流的電壓充電。
  17. 如請求項16所述的方法，其中產生所述輸入控制字相關電壓包括： 接通所述第四開關以使所述多個並聯連接的電容器中的每一者的所述頂板電連接至所述參考電壓源； 根據所述重設信號的有效位準將所述輸入控制字的對應位元提供至所述多個並聯連接的電容器的所述底板； 斷開所述第四開關； 重設所述多個並聯連接的電容器的所述底板；以及 在所述多個並聯連接的電容器的所述頂板處產生所述輸入控制字相關電壓。
  18. 一種數位時間轉換器（DTC）電路，包括： 計時電路，組態成產生第一開關信號、第二開關信號以及第三開關信號； 數位類比轉換器（DAC）電路，連接至第一節點；以及 鏡像及開關電路，包括： 第一開關，連接於第一電源與第二節點之間，且組態成根據所述第一開關信號來控制以產生充電電流； 第二開關，連接於所述第一節點與所述第二節點之間，且組態成根據所述第二開關信號來控制以將所述數位類比轉換器電路電連接至所述第二節點； 第三開關，連接於所述第二節點與第二電源之間，所述第二電源具有與所述第一電源的位準不同的位準，且組態成根據所述第三開關信號來控制以使所述第二節點處的電壓放電；以及 延遲元件，連接於所述數位時間轉換器電路的所述第二節點與輸出節點之間，且組態成根據所述第二節點處的開始電壓產生延遲輸出信號， 其中所述數位類比轉換器電路組態成經充電以在所述第一開關信號及所述第二開關信號具有有效位準以接通所述第一開關及所述第二開關時，在第一數位時間轉換器操作性階段期間產生對應於所述充電電流的電壓斜坡，且在所述第一開關信號及所述第二開關信號具有非有效位準以斷開所述第一開關及所述第二開關時，在第二數位時間轉換器操作性階段期間根據輸入控制字產生輸入控制字相關電壓。
  19. 如請求項18所述的數位時間轉換器電路，其中所述數位類比轉換器電路包括： 第四開關，連接於所述第一節點與參考電壓源之間，且組態成根據由所述計時電路產生的第四開關信號將所述第一節點連接至所述參考電壓源； 電容器陣列，包括連接於所述第一節點與重設信號線之間的多個並聯連接的電容器； 多個及邏輯閘，在多個連接的電容器與所述重設信號線之間與所述多個並聯連接的電容器分別串聯連接； 所述多個及邏輯閘中的每一者的第一輸入，組態成接收所述輸入控制字的對應位元；以及 所述多個及邏輯閘中的每一者的第二輸入，連接至所述重設信號線以接收重設信號， 其中所述多個及邏輯閘中的每一者組態成根據所述重設信號線的位準選擇性地將所述輸入控制字的所述對應位元提供至所述多個連接的電容器中的對應一者。
  20. 如請求項19所述的數位時間轉換器電路，其中所述計時電路組態成根據單個輸入時脈產生所述第一開關信號、所述第二開關信號以及所述第三開關信號中的每一者，且根據所述第三開關信號產生所述第四開關信號及重設信號中的每一者。
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