JP2023521014A - Ｒｆ増幅器パッケージ - Google Patents

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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
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    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
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    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Abstract

集積回路デバイス・パッケージは、基板と、基板に取り付けられた能動電子構成要素を備える第１のダイと、第１のダイと外部デバイスとの間で電気信号を伝導するように構成されたパッケージ・リードと、を含む。少なくとも１つの集積相互接続構造が、基板と反対側の第１のダイ上に設けられる。少なくとも１つの集積相互接続構造は、第１のダイから、基板及び／又はパッケージ・リードのうちの少なくとも１つに取り付けられた隣接するダイまで延在し、これらのダイ間の電気的接続を提供する。関連するデバイス及び電力増幅器回路も説明される。

Description

優先権主張
本出願は、米国特許商標庁に２０２０年４月３日に出願された米国仮出願第６３／００４，７６０号からの優先権を主張し、その開示は参照により本明細書に組み込まれる。
本開示は、集積回路デバイスに関し、より詳細には、集積回路デバイスのパッケージングのための構造を対象とする。
ＲＦ電力増幅器は、ワイヤレス通信システムの基地局などの様々な用途で使用されている。ＲＦ電力増幅器によって増幅された信号は、多くの場合、メガヘルツ（ＭＨｚ）～ギガヘルツ（ＧＨｚ）の範囲の周波数を有する変調搬送波を有する信号を含む。搬送波を変調するベースバンド信号は、典型的には、比較的低い周波数であり、用途によっては３００ＭＨｚ以上になり得る。多くのＲＦ電力増幅器設計は、増幅デバイスとして半導体スイッチング・デバイスを利用する。これらのスイッチング・デバイスの例には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、二重拡散金属酸化膜半導体（ＤＭＯＳ：ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、横方向拡散金属酸化膜半導体（ＬＤＭＯＳ：ｌａｔｅｒａｌｌｙ－ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどのパワー・トランジスタ・デバイスが挙げられる。
ＲＦ増幅器は、典型的には、半導体集積回路チップとして形成される。ほとんどのＲＦ増幅器は、シリコンで、又は炭化ケイ素（「ＳｉＣ」）及びＩＩＩ族窒化物材料などのワイド・バンドギャップ半導体材料（すなわち、１．４０ｅＶよりも大きいバンドギャップを有する）を使用して実装されている。本明細書で使用される場合、「ＩＩＩ族窒化物」という用語は、窒素と周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間で形成される半導体化合物を指す。この用語は、ＡｌＧａＮ及びＡｌＩｎＧａＮなどの三元化合物及び四元化合物も指す。これらの化合物は、１モルの窒素が合計１モルのＩＩＩ族元素と結合した実験式を有する。
シリコン・ベースのＲＦ増幅器は、典型的には、ＬＤＭＯＳトランジスタを使用して実装され、比較的安価な製造で高レベルの線形性を示すことができる。ＩＩＩ族窒化物ベースのＲＦ増幅器は、主に、ＬＤＭＯＳトランジスタ増幅器が固有の性能限界を有することがある高電力及び／又は高周波動作を必要とする用途において、典型的にはＨＥＭＴを使用して実装される。
ＲＦトランジスタ増幅器は、１つ又は複数の増幅段を含むことができ、各段は、典型的には、トランジスタ増幅器として実装される。出力電力及び電流処理能力を増加させるために、ＲＦトランジスタ増幅器は、典型的には、多数の個々の「単位セル」トランジスタが電気的に並列に配置された「単位セル」構成で実装される。ＲＦトランジスタ増幅器は、単一の集積回路チップ若しくは「ダイ」として実装されてもよく、又は複数のダイを含んでもよい。複数のＲＦトランジスタ増幅器ダイが使用される場合、それらは、直列及び／又は並列に接続されることがある。
ＲＦ増幅器は、多くの場合、基本動作周波数におけるＲＦ信号のために能動トランジスタ・ダイ（例えば、ＭＯＳＦＥＴ、ＨＥＭＴ、ＬＤＭＯＳなどを含む）とそれに接続された伝送線路との間のインピーダンス整合を改善するように設計されたインピーダンス整合回路などの整合回路と、２次及び３次高調波積などのデバイス動作中に生成され得る高調波積を少なくとも部分的に終端するように設計された高調波終端回路と、を含む。高調波積の終端は、相互変調歪み成分の生成にも影響を与える。
ＲＦ増幅器トランジスタ・ダイ、並びにインピーダンス整合回路及び高調波終端回路は、デバイス・パッケージ内に封入されている場合がある。ダイ又はチップとは、電子回路素子が製造される半導体材料又は他の基板の小さなブロックを指す場合がある。集積回路のパッケージングとは、ダイを物理的損傷及び／又は腐食から保護し、外部回路への接続のための電気的コンタクトを支持する支持ケース又はパッケージ内に１つ若しくは複数のダイをカプセル化することを指す場合がある。集積回路デバイス・パッケージの入力及び出力インピーダンス整合回路は、典型的には、能動トランジスタ・ダイのインピーダンスを固定値に整合させるように構成されたインピーダンス整合回路の少なくとも一部を提供するＬＣネットワークを含む。ＲＦ増幅器を入力及び出力ＲＦ伝送線路、並びにバイアス電圧源などの外部回路素子に電気的に接続するために、電気的リードがパッケージから延びている場合がある。
インピーダンス整合回路、高調波フィルタ、カプラ、バラン、及び電力結合器／分配器などの多くの機能ブロックは、集積受動デバイス（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）によって実現することができる。ＩＰＤは、受動電気構成要素を含み、一般に、薄膜及びフォトリソグラフィ処理などの標準的なウエハ製造技術を使用して製造される。ＩＰＤは、フリップチップ実装可能又はワイヤ・ボンディング可能な構成要素として設計することができる。ＩＰＤ用の基板は、通常、シリコン、アルミナ、又はガラスのような薄膜基板であり、これにより、能動トランジスタ・ダイを用いた製造及びパッケージングを容易にすることができる。
ＲＦパワー・デバイスを組み立てるための一部の従来の方法は、銅、銅－モリブデン、銅積層構造（ＣＰＣ：ｃｏｐｐｅｒ，ｃｏｐｐｅｒ－ｍｏｌｙｂｄｅｎｕｍ，ｃｏｐｐｅｒ ｌａｍｉｎａｔｅ ｓｔｒｕｃｔｕｒｅ）若しくは銅フランジ上のセラミック・パッケージ又はオーバモールド・パッケージ内にトランジスタ・ダイ及び整合ネットワーク構成要素の一部（例えば、ＭＯＳコンデンサなどの事前整合コンデンサ）を組み立てることを伴う場合がある。トランジスタ・ダイ、コンデンサ、及び入力／出力リードは、金及び／又はアルミニウム・ワイヤなどのワイヤで相互接続されることがある。このような組立プロセスは、時間がかかり、シーケンシャルである場合があり（例えば、一度に１つのパッケージが接合される）、組立コストが高くなる可能性がある（例えば、金ワイヤのコスト及び高価なワイヤ・ボンド機械に起因して）。
本開示の一部の実施例によると、集積回路デバイス・パッケージは、基板と、基板に取り付けられた能動電子構成要素を備える第１のダイと、基板と反対側の第１のダイ上の少なくとも１つの集積相互接続構造と、を含む。少なくとも１つの集積相互接続構造は、第１のダイから、基板に取り付けられた隣接するダイまで、及び／又は少なくとも１つのパッケージ・リードに向かって延在し、これらの間の電気的接続を提供する。
一部の実施例では、電気的接続は、ワイヤ・ボンドを含まなくてもよい。
一部の実施例では、第１のダイは、基板と反対側の第１のダイの表面上の、能動電子構成要素のうちの１つ又は複数に電気的に接続された第１のボンド・パッドを含むことができる。少なくとも１つの集積相互接続構造は、第１のボンド・パッド上にあるコンタクト・パッドを含むことができる。
一部の実施例では、少なくとも１つの集積相互接続構造は、再配線層上の導電性配線パターンであってもよい。
一部の実施例では、少なくとも１つの集積相互接続構造は、第１のダイの能動電子構成要素によって規定される回路のためのインピーダンス整合ネットワークの少なくとも一部を含むか、又は提供することができる。
一部の実施例では、少なくとも１つの集積相互接続構造は、１つ又は複数の受動電子構成要素を含む受動デバイスであってもよい。
一部の実施例では、集積相互接続構造のコンタクト・パッドは、第１のダイの表面に面する受動デバイスの表面上の、１つ又は複数の受動電子構成要素に電気的に接続された第２のボンド・パッドであってもよい。第２のボンド・パッドは、第１のボンド・パッドとの間の導電性バンプによって第１のボンド・パッドに接続される。
一部の実施例では、第１のダイの能動電子構成要素は、第１の高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）増幅器回路を規定することができる。隣接するダイは、第２のＲＦ増幅器回路を規定する能動電子構成要素を含む第２の能動ダイであってもよい。第１及び第２の電力増幅器回路は、受動デバイスによって多段増幅器構成で接続されてもよい。
一部の実施例では、受動デバイスは、少なくとも１つのインダクタを含む集積受動デバイス（ＩＰＤ）であってもよい。
一部の実施例では、ＩＰＤは、能動電子構成要素を含まなくてもよい。
一部の実施例では、ＩＰＤは、その導電性要素間に絶縁材料を含み、内部に集積された少なくとも１つのコンデンサを規定することができる。
一部の実施例では、隣接するダイは、１つ又は複数のコンデンサと、基板と反対側の隣接するダイの表面上にある少なくとも１つのコンデンサ・ボンド・パッドと、を含むコンデンサ・ダイであってもよい。少なくとも１つの集積相互接続構造のコンタクト・パッドは、第１のコンタクト・パッドであってもよく、少なくとも１つの集積相互接続構造は、少なくとも１つのコンデンサ・ボンド・パッド上にある少なくとも１つの第２のコンタクト・パッドをさらに含んでもよい。
一部の実施例では、少なくとも１つのパッケージ・リードは、ゲート・リードであってもよく、第１のボンド・パッドは、ゲート・パッドであってもよい。隣接するダイは、第１のダイとゲート・リードとの間にあってもよく、インピーダンス整合ネットワークは、回路の入力インピーダンス整合ネットワークであってもよい。
一部の実施例では、少なくとも１つのパッケージ・リードは、ドレイン・リードであってもよく、第１のボンド・パッドは、ドレイン・パッドであってもよい。隣接するダイは、第１のダイとドレイン・リードとの間にあってもよく、インピーダンス整合ネットワークは、回路の出力インピーダンス整合ネットワークであってもよい。
一部の実施例では、能動電子構成要素は、パワー・トランジスタ・デバイスであってもよい。第１のダイは、ＩＩＩ族窒化物及び／又は炭化ケイ素を含んでもよい。
本開示の一部の実施例によると、高周波（ＲＦ）電力増幅器デバイス・パッケージは、基板と、底面上のソース・パッドにおいて基板に取り付けられた複数のトランジスタ・セル、及び基板と反対側のダイの頂面上のゲート・パッド又はドレイン・パッドを含む第１のダイと、第１のダイのゲート・パッド又はドレイン・パッドと外部デバイスとの間で電気信号を伝導するように構成されたパッケージ・リードと、基板と反対側の第１のダイ上の集積相互接続構造と、を含む。集積相互接続構造は、ゲート・パッド又はドレイン・パッド上の第１のコンタクト・パッドと、基板に取り付けられ及び／又はパッケージ・リードのうちの１つに結合された隣接するダイ上の少なくとも１つの第２のコンタクト・パッドと、を含む。
一部の実施例では、集積相互接続構造は、第１のダイのゲート・パッド又はドレイン・パッドから、隣接するダイ及び／又はパッケージ・リードのうちの１つに電気的接続を提供することができる。電気的接続は、ワイヤ・ボンドを含まなくてもよい。
一部の実施例では、集積相互接続構造は、再配線層上の導電性配線パターン又は１つ若しくは複数の受動電子構成要素を含む受動デバイスであってもよい。
一部の実施例では、集積相互接続構造は、第１のダイのトランジスタによって規定される回路のためのインピーダンス整合ネットワークの少なくとも一部を含むか、又は提供することができる。
一部の実施例では、集積相互接続構造の第１のコンタクト・パッドは、第１のダイの頂面に面する受動デバイスの表面上の、１つ又は複数の受動電子構成要素に電気的に接続されたボンド・パッドであってもよい。ボンド・パッドは、ゲート・パッド又はドレイン・パッドとの間の導電性バンプによって、ゲート・パッド又はドレイン・パッドに接続されてもよい。
一部の実施例では、隣接するダイは、基板と反対側のダイの表面上の少なくとも１つのボンド・パッドを含むことができる。集積相互接続構造の少なくとも１つの第２のコンタクト・パッドは、この少なくとも１つのボンド・パッド上にあってもよい。隣接するダイは、１つ若しくは複数のコンデンサを含むコンデンサ・ダイであってもよく、又はＲＦ増幅器回路の段を規定する複数のトランジスタ・セルを含む第２のダイであってもよい。
一部の実施例による他のデバイス、装置、及び／又は方法は、以下の図面及び詳細な説明を検討すると当業者には明らかになるであろう。上記の実施例のいずれか及びすべての組合せに加えて、すべてのそのような追加の実施例は、本明細書内に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図されている。
本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図１Ａ、図１Ｂ、及び図１Ｃの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図２Ａ及び図２Ｂの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図３Ａの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図４Ａの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図５Ａの実施例の等価回路図である。 本開示の一部の実施例による、図５Ａの実施例のパッケージ・フットプリントを示す底面図である。 本開示の一部の実施例による、図５Ｃの実施例のパッケージ・フットプリントを示す上面図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図６Ａ及び図６Ｂの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。 図７Ａの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージのサブ構成要素の一例を示す断面図である。 図８Ａの実施例の等価回路図である。 本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージのサブ構成要素の一例を示す断面図である。 図９Ａの実施例の等価回路図である。 本開示の一部の実施例による高ＱのＩＰＤの一例を示す平面図である。 本開示の一部の実施例による高ＱのＩＰＤの一例を示す斜視図である。 本開示のさらなる実施例による積層トポロジ構造を含む熱強化集積回路デバイス・パッケージの一例を示す断面図である。 本開示のさらなる実施例による積層トポロジ構造を含む熱強化集積回路デバイス・パッケージの一例を示す断面図である。 図１Ａの頂部側メータライゼーション構造の一部を通って取られた断面図である。
本開示の一部の実施例は、集積回路デバイス・パッケージに含まれる様々な構成要素のパラメータの組立及び最適化における難しさに起因する場合がある。例えば、ダイ又はＩＰＤ（本明細書では一般に受動デバイス又は受動ＲＦデバイスと呼ばれる）に含まれる一部の受動電子構成要素（例えば、インダクタ又はコンデンサ）の性能は、接地面への近接性に基づいて影響を受けることがある。特に、インダクタ・コイルの品質係数Ｑは、インダクタ・コイルの巻線と接地接続されたフランジ（又は他の接地された構造）との間の距離が短くなるとともに低下する可能性がある。しかしながら、ダイは、典型的には、外部ダイ又はデバイスへの（典型的にはボンド・ワイヤによる）電気的接続のための導電性コンタクト要素（本明細書ではコンタクト・パッド、ボンド・パッド、又はパッドとも呼ばれる）を提供する１つの表面のみを有する平面構造であるため、受動構成要素と接地面との間の距離を増加させると、能動トランジスタ・ダイ（本明細書ではトランジスタ・ダイ又は能動ダイとも呼ばれる）に含まれる１つ又は複数の能動電子構成要素（例えば、トランジスタ・セルを含むパワー・トランジスタ・デバイスなどのトランジスタ）との接続長が増加する可能性がある。接続長が増加すると、特に、より高い周波数において、受動構成要素によって提供されるインピーダンス整合ネットワークの有効性が低下する又は無効になることがある。シャント・インダクタ（「シャントＬ」）トポロジを使用する出力事前整合ネットワークは、長いシャントＬボンド・ワイヤによって必要以上のインダクタンスが導入され、（例えば、ＧａＮではドレイン－ソース間容量（Ｃｄｓ）／ワットが低くなることに部分的に起因して）約５０～７０ｆＦ／ワットでインピーダンス整合の品質が低下する可能性があり、これは、同様に、損失の増加及び性能の低下につながる可能性があるため、（例えば、ＧａＮダイ製品については）困難である場合がある。入力（例えば、ゲート）ボンド・ワイヤと出力（例えば、ドレイン）ボンド・ワイヤとの間の結合も、利得損失及び不安定性につながる可能性がある。
入力及び出力事前整合を実装するためにワイヤ・ボンド・ループを使用することがある一部の従来のＲＦパワー・デバイスとは対照的に、本開示の実施例は、高電力用途向けのパッケージングされたＲＦ電力製品を提供し、構成要素間（例えば、１つ若しくは複数の能動トランジスタ・ダイのボンド・パッド間、及び／又は能動トランジスタ・ダイのボンド・パッドとパッケージのゲート・リード及び／又はドレイン・リードとの間などの回路レベルの構成要素間）の接続は、本明細書では一般に集積相互接続構造と呼ばれる、ワイヤ・ボンドを使用せずに、半導体チップ若しくはダイ（例えば、１つ若しくは複数の受動デバイス）などの層又は基板上に導電性構成要素を含む１つ若しくは複数の構造によって実装される。
集積相互接続構造若しくはデバイス（又は「集積相互接続」）とは、一般に、層若しくは基板上に抵抗器（伝送線路を含む）、ビア、インダクタ、及び／又はコンデンサなどの集積回路を含む構造、例えば、関連する寄生誘導及び製造問題を低減及び／又は回避するためにボンド・ワイヤの代わりに使用することができる集積トレース、ビア、及び／又は回路を有する誘電体ベースの構造を指すことがある。集積相互接続は、本明細書に記載される一部の実施例では、受動デバイス（シリコン、アルミナ、若しくはガラスなどの薄膜基板を有するＩＰＤを含む）及び／又は導電性配線構造（再配線層（ＲＤＬ：ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）積層構造若しくは他の基板上の導電性ワイヤを含む）として実装されてもよい。上述したように、ＩＰＤは、インダクタ及び／又は他の受動電気構成要素を含み、薄膜及び／又はフォトリソグラフィ処理などの標準的な半導体処理技術を使用して製造することができる。ＩＰＤは、フリップチップ実装可能又はワイヤ・ボンディング可能な構成要素とすることができ、シリコン、アルミナ、又はガラスなどの薄膜基板を含むことができる。ＲＤＬ構造とは、導電層パターン及び／又は導電性ビアを有する基板若しくは積層体を指す。ＲＤＬ構造は、半導体処理技術を使用して、ベース材料上に導電層と絶縁層、及び／又はパターンを堆積させ、ＲＤＬ構造を通して信号を伝達するためのビア及び銅配線パターンを構造内に形成することによって製造することができる。
集積相互接続は、本明細書に記載されるように、トランジスタ・ダイの入力、出力、及び／又は段間の接続を提供するために、並びにトランジスタ・ダイの動作に有用及び／又は必要な場合がある回路を提供するために使用することができる。例えば、集積相互接続は、能動トランジスタ・ダイとの間、及び／又はパッケージ・リードに接続された外部デバイスとの間のインピーダンス不整合を低減するように構成されたインピーダンスを提供することができる。特定の例では、能動トランジスタ・ダイのための入力及び／又は出力事前整合ネットワーク回路は、ＩＰＤなどの集積相互接続によって実装することができ、ワイヤ・ボンディングを最小限に抑えるか、又は全くなくすことができる。一部の実施例では、１つ又は複数のトランジスタ・ダイのそれぞれのコンタクトに面するそれぞれのコンタクトを含むフリップチップＩＰＤは、例えば、多段増幅器の実装において、複数のトランジスタ・ダイを相互接続するために使用することができる。すなわち、一部の実施例では、集積相互接続は、相互接続機能とインピーダンス整合／高調波終端機能の両方を提供することができ、その結果、パッケージ内のワイヤ・ボンドの使用を低減又は排除することができる。本明細書に記載されるＩＰＤは、一部の実施例では、能動構成要素を含まなくてもよい。
一部の実施例では、能動ダイのためのインピーダンス整合ネットワークを提供するＩＰＤ（本明細書では事前整合ＩＰＤとも呼ばれる）は、トランジスタ・ダイのゲート・パッド及び／又はドレイン・パッド、並びに／或いはコンデンサ・チップの上に直接配置又は積層されるため、相互接続関連の損失が低減又は最小限に抑えられる。受動構成要素と、デバイス・パッケージ・ダイ・パッドの接地接続フランジ又はパッケージのフランジなどの取付け面との間の高さが増大又は距離が増加すると（例えば、厚さ１００μｍの能動トランジスタ・ダイの上の積層配置によってもたらされる）、接地への容量結合が低減され、したがって受動構成要素の品質係数Ｑ（を場合によっては増大させ）に対する悪影響が低減又は最小限に抑えられ（損失が最小限に抑えられ）、より良好なＲＦ性能につながる可能性がある。また、集積相互接続（例えば、事前整合ＩＰＤ）の薄い低プロファイルの導電性トレースは、出力ワイヤ又はトレースとの結合を低くすることができる。
受動デバイス内に、及び／又は受動デバイスの真下のパッケージの取付け面上に（例えば、特定用途向けの）追加の受動構成要素を含めることができる。例えば、一部の実施例では、入力事前整合ＩＰＤと取付け面との間に、事前整合及び／又は高調波終端のためのコンデンサ（例えば、ＭＯＳコンデンサ）を配置することができる。同様に、ビデオ帯域幅（ＶＢＷ：ｖｉｄｅｏ ｂａｎｄｗｉｄｔｈ）を改善するために、出力事前整合ＩＰＤと取付け面との間に高密度出力コンデンサを配置することができ、高密度ＶＢＷコンデンサの収容に使用するための広い領域を提供することができる。一部の実施例では、受動デバイスは、金属－絶縁体－金属（ＭＩＭ：ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ）コンデンサなど、内部に集積されたコンデンサを含むことができる。
したがって、本開示の実施例は、積層チップ・トポロジを使用して、利得損失及び不安定性につながり得るゲート・ボンド・ワイヤとドレイン・ボンド・ワイヤとの間の結合の問題を大幅に低減することができる。一部の実施例では、ゲート・ボンド・ワイヤ及び／又はドレイン・ボンド・ワイヤを排除又は低減することができ、集積相互接続（例えば、入力及び／又は出力ＩＰＤ）の低プロファイル導電性トレースにより、ゲート・ボンド・ワイヤとドレイン・ボンド・ワイヤとの間の結合がほとんどなくなり、及び／又は出力ワイヤ若しくはトレースへの結合を低くすることができる。また、シャントＬ及び直列接続インダクタンスを高ＱのフリップチップＩＰＤに実装することによって、必要とされるインダクタンスを、より小さな面積で、且つ管理可能な損失で達成することができる。
本開示の実施例は、５Ｇ及び基地局用途向けのＲＦ電力製品、並びにレーダ及び／又はモノリシック・マイクロ波集積回路（「ＭＭＩＣ：ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ」）タイプの用途で使用することができる。例えば、ＩＩＩ族窒化物ベースのＲＦ増幅器は、１つ又は複数のトランジスタ・ダイが、それらの関連付けられたインピーダンス整合回路及び高調波終端回路とともに、単一の集積回路ダイに実装されたＭＭＩＣデバイスとして実装することができる。
図１Ａは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。図１Ａに示すように、本開示の一部の実施例は、パッケージ基板１０１ａ上に組み立てられた能動ダイ１０５及び集積相互接続（受動デバイス１１０ｉ、１１０ｏ、一括して１１０として示される）を含むＲＦパワー・デバイス・パッケージ１００ａを提供する。図１Ａの例では、基板１０１ａは、再配線層（ＲＤＬ）積層構造である。ＲＤＬ１０１ａは、半導体処理技術を使用して製造された導電層を含むことができる。しかしながら、基板１０１ａはそのように限定されず、例えば、基板１０１ａは、プリント回路板（例えば、金属トレースを有する多層プリント回路板）、導電性ビア及び／又は導電性パッドを含むセラミック基板、或いは能動ダイ１０５のための任意の他の適切な実装面であってもよいことが理解されるであろう。ＲＤＬ１０１ａの底面又は底部側は、ＲＤＬ１０１ａの取付け面１０１ｓ上の構成要素と外部回路板などの外部デバイス（図示せず）との間で電気信号を伝導するパッケージ・リード（特に、ゲート・リード１０２ｇ、ドレイン・リード１０２ｄ、及びソース・リード１０２ｓ、一括してパッケージ・リード１０２）を含む。取付け面１０１ｓは、１つ又は複数の導電性ダイ・パッドを含んでもよく、これらは、一部の実施例では、パッケージ１００の構成要素のための電気的接地を提供することができる。ＲＤＬ１０１ａは、リード１０２から受動電子構成要素（１つ又は複数のＭＯＳコンデンサ１０４若しくは高密度コンデンサ１０６を含むコンデンサ・チップなど）、並びに能動トランジスタ・ダイ１０５の能動電子構成要素（トランジスタなど）に信号を伝達するためのビア及び多層銅配線を含む。例えば、能動ダイ１０５は、例えば、ＲＦ電力増幅器を規定するパワー・トランジスタ・デバイスを含んでもよい。一部の実施例では、能動ダイ１０５は、ディスクリート多段、ＭＭＩＣ、及び／又は多経路（例えば、ドハティ）トランジスタ・デバイスを含んでもよい。
本明細書に記載される能動トランジスタ・ダイは、シリコンで、又は炭化ケイ素（「ＳｉＣ」）及びＩＩＩ族窒化物材料などのワイド・バンドギャップ半導体材料を使用して実装されてもよい。特定の実施例では、能動ダイは、窒化ガリウム（ＧａＮ）などのＩＩＩ族窒化物ベース、及び／又は炭化ケイ素（ＳｉＣ）ベースであってもよく、半導体層構造の上部に並列に接続された単位セル・トランジスタを含む。「半導体層構造」という用語は、半導体基板及び／又は半導体エピタキシャル層などの１つ若しくは複数の半導体層を含む構造を指すことがある。図示する実施例では、能動トランジスタ・ダイは、上面上のゲート・パッド及び／又はドレイン・パッドと、取付け面に隣接する半導体層構造の下面上のソース・パッドとを含む。しかしながら、このダイ構成は、本明細書では単に例として示されおり、本明細書に記載される実施例及び／又はトポロジは、具体的に示されたもの以外のダイ構成とともに使用され得ることが理解されるであろう。
ＲＦ増幅器は、多くの場合、高電力及び／又は高周波用途で使用されるため、動作中にトランジスタ・ダイ内で高レベルの熱が生成されることがある。トランジスタ・ダイが熱くなりすぎると、ＲＦ増幅器の性能（例えば、出力電力、効率、線形性、利得など）が劣化することがあり、及び／又はトランジスタ・ダイが損傷することがある。そのため、ＲＦ増幅器は、典型的には、熱除去のために最適化又はその他の方法で構成されることがあるパッケージに取り付けられる。図１Ａの例では、ソース・リード１０２ｓは、熱伝導性（例えば、ヒートシンク）を提供する導電性構造１０３（埋め込まれた導電性スラグ又はビアとして示されている）を含み、又はそれに取り付けられている。特に、トランジスタ・ダイ１０５の下のＲＤＬ１０１ａのセクションは、トランジスタ・ダイ１０５のトランジスタからの熱を伝達するための銅ビアの高密度導電性アレイ１０３で充填（例えば、約８５％を超えて充填、完全に充填、又はほぼ完全に充填）されていてもよい。導電性構造１０３は、埋め込みパッケージング・プロセスにおいて、例えば埋め込み銅スラグ又はコインで充填されてもよい。トランジスタ・ダイ１０５及びコンデンサ・チップ１０４、１０６は、共晶材料、プレコート（例えば、ＡｕＳｎプレコート）、プリフォーム、焼結（例えば、Ａｇ焼結）などのダイ取付け材料１０７及び技術を用いてＲＤＬ１０１ａの取付け面１０１ｓに取り付けられる。
さらに図１Ａを参照すると、能動トランジスタ・ダイ１０５（特に、トランジスタ・ダイ１０５の頂部側又は表面のコンタクト若しくはボンド・パッド１０５ｐ）とパッケージ・リード１０２との間の１つ又は複数の接続は、ワイヤ・ボンドを間に含まずに、それぞれの集積相互接続、本例では、ＩＰＤ１１０ｉ及び１１０ｏによって実装される受動デバイスによって実装されている。受動デバイス１１０によって提供される接続は、能動ダイ１０５の底部側又は底面が取り付けられている取付け面１０１ｓ又は基板１０１ａ（にあるのではなく）と反対側にある。より詳細には、基板１０１と反対側のトランジスタ・ダイ１０５の表面上のボンド・パッド１０５ｐは、トランジスタ・ダイ１０５に面するＩＰＤ１１０の表面上のボンド・パッド１１０ｐに接続され、ＩＰＤのボンド・パッド１１０ｐは、パッケージ・リード１０２に接続されている。上述のように、受動デバイス１１０は、半導体又は他の基板上に抵抗器／伝送線路、インダクタ、及び／又はコンデンサなどの受動電子構成要素を含むことができる。
図１Ａでは、受動デバイス１１０の構成要素は、能動ダイ１０５のトランジスタによって規定される回路（例えば、ＲＦ増幅器回路）のための入力１１０ｉ及び出力１１０ｏインピーダンス整合ネットワークを提供するように構成され、高ＱのＩＰＤとして示されているが、本明細書に記載される受動デバイスはそれに限定されない。入力インピーダンス整合回路は、ＲＦパワー・デバイス・パッケージ１００ａに入力されるＲＦ信号の基本波成分のインピーダンスを能動ダイ１０５の入力のインピーダンスに整合させることができ、出力インピーダンス整合回路は、ＲＦパワー・デバイス・パッケージ１００ａから出力されるＲＦ信号の基本波成分のインピーダンスを能動ダイ１０５の出力に接続された回路のインピーダンスに整合させることができ、入力及び／又は出力高調波終端回路は、能動ダイ１０５の入力及び／又は出力に存在し得る基本波ＲＦ信号の高調波を接地に短絡させるように構成されている。
図１Ａの例では、入力及び出力事前整合ネットワークのための高ＱのＩＰＤ１１０は、ＩＰＤ１１０の表面にそれぞれのボンド・パッド１１０ｐを含むフリップチップ・デバイスである。したがって、ＩＰＤ１１０は、ＩＰＤ１１０の表面のボンド・パッド１１０ｐが、ＩＰＤ１１０の表面に面するトランジスタ・ダイ１０５及びコンデンサ・チップ１０４、１０６の表面のボンド・パッド１０５ｐ及び１０４ｐ、１０６ｐとそれぞれ位置合わせされるように、トランジスタ・ダイ１０５及びコンデンサ・チップ１０４、１０６の上に「フリップチップ」される。ＩＰＤ１１０は、ボンド・パッド１１０ｐをボンド・パッド１０５ｐ及び１０４ｐ、１０６ｐに接続するための導電性バンプ１１１（例えば、一部の実施例では、ＩＰＤ１１０に予め取り付けられた導電性エポキシ・パターン又ははんだバンプ）を含むことができる。コンデンサ・チップ１０４、１０６及びトランジスタ・ダイ１０５の頂面は、（ダイ若しくはコンデンサ・チップの）ウエハを研削することによって、及び／又は異なる厚さのプリフォーム１０７を使用して素子１０４、１０５、及び１０６の高さを揃えることによって、同じ高さに揃えることができる。したがって、パッケージ１００ａは、取付け面１０１ｓ（接地への電気的接続を提供することができる）に取り付けられた素子１０４、１０５、及び１０６を有する積層構造を基板１０１ａと素子１１０との間に含む。素子１１０は、基板１０１ａと反対側の、素子１０４、１０５、及び１０６とリード１０２との間の電気的接続を提供し、素子１０４、１０５、及び１０６とリード１０２との間に延びるそれぞれのボンド・ワイヤは存在しない。
ＲＤＬ１０１ａに取り付けられた銅シム１１２は、ＩＰＤ１１０からＲＤＬ１０１ａに、そしてパッケージ１００ａのゲート・リード１０２ｇ及びドレイン・リード１０２ｄに信号をルーティングするために使用することができる。一部の実施例では、ビア（例えば、シリコン貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ））を含む追加のＩＰＤを銅シム１１２の代わりに使用して、ＩＰＤ１１０をゲート・リード１０２ｇ及びドレイン・リード１０２ｄに接続することができる。
パッケージング材料（プラスチック・オーバ・モールド（ＯＭＰ：ｏｖｅｒ ｍｏｌｄ）１１３として示される）は、本明細書では一般に外部デバイスと呼ばれる、パッケージ１００ａの外部にある回路又はデバイスに接続するためのリード１０２へのアクセスを提供すると同時に、ダイ１０５、１１０を封入又はその他の方法で保護する。オーバモールド１１３は、ダイ１０５、１１０を実質的に取り囲むことができ、プラスチック又はプラスチック・ポリマ化合物で形成され、それによって外部環境からの保護を提供することができる。オーバモールド・タイプのパッケージの利点には、パッケージの全体的な高さ又は厚さの低減、並びにリード１０２の配置及び／又は間隔に関する設計の柔軟性が含まれる。一部の実施例では、本明細書に記載されるオーバモールド・タイプのパッケージは、約４００マイクロメートル（μｍ）～約７００μｍの高さ又はＯＭＰ厚さを有することができる。他の実施例では、ダイ１０５、１１０は、ダイ１０５、１１０を取り囲むキャビティを画定し、約１４００マイクロメートル（μｍ）～約１７００μｍの高さ又は厚さを有してもよいセラミック材料を含む開放キャビティ・パッケージ（例えば、熱強化パッケージ（ｔｈｅｒｍａｌｌｙ ｅｎｈａｎｃｅｄ ｐａｃｋａｇｅ）（ＴＥＰＡＣ又はＴ３ＰＡＣ））内に含まれてもよい。
図１Ｂは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの別の例を示す断面図である。図１Ｂに示すように、ＲＦパワー・デバイス・パッケージ１００ｂは、基板１０１ｂ上に組み立てられた能動デバイス１０５及び受動デバイス１１０を含む。パッケージ１００ｂは、図１Ａに示す実施例と同様の構成要素及び接続を含むが、基板１０１ｂは、取付け面１０１ｓと、ソース・リード１０２ｓと、トランジスタ・ダイ１０５のトランジスタからの熱を伝達するための熱伝導性（例えば、ヒートシンク）とを提供する導電性構造１０３（例えば、銅スラグ）である。また、図１Ａと比較すると、受動デバイス１１０のボンド・パッド１１０ｐは、銅シム１１２（又はＴＳＶを有するＩＰＤ）の代わりに、集積相互接続（例えば、ＲＤＬに銅配線層を含む導電性配線構造１１４として示される）によってパッケージ・リード１０２に接続されている。代替として、一部の実施例では、受動デバイス１１０のボンド・パッド１１０ｐは、導電性配線構造１１４を間に含まずに、（例えば、それぞれのはんだバンプ１１１によって）パッケージ・リード１０２に直接接続されてもよい。図１Ｂの実施例は、図１Ａの積層体ベースの実施例と比較して、リードフレーム・ベースとして説明されることがある。
図１Ｃは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの別の例を示す断面図である。図１Ｃに示すように、ＲＦパワー・デバイス・パッケージ１００ｃは、図１Ａの実施例と同様であるが、銅シム１１２（又はＴＳＶを有するＩＰＤ）の代わりに、パッケージ１００ｃは、ゲート・リード１０２ｇと反対側の及び／又はドレイン・リード１０２ｄと反対側の、第１のＲＤＬ層１０１ａの上に取り付けられた第２のＲＤＬ層１０１ｃを含む。第２のＲＤＬ層１０１ｃの高さ又は厚さは、入力側ではトランジスタ・ダイ１０５及びＭＯＳコンデンサ・チップ１０４のバンプ・パッド１０５ｐ、１０４ｐと整列するか又は同一平面上にあり、同様に、出力側ではトランジスタ・ダイ１０５及びＶＢＷコンデンサ・チップ１０６のバンプ・パッド１０５ｐ、１０６ｐと整列するか又は同一平面上にあるコンタクト面を提供するように選択又は構成されている。したがって、入力１１０ｉ及び出力１１０ｏフリップチップＩＰＤは、第２のＲＤＬ層１０１ｂによって提供される実質的に同一平面上に配置され、トランジスタ・ダイ１０５のゲート・パッド及びドレイン・パッド１０５ｐを、ゲート・リード１０２ｇ及びドレイン・リード１０２ｄ（並びに／又はＭＯＳコンデンサ１０４及びＶＢＷコンデンサ１０６）と相互接続することができる。図示されていないが、異なる高さ又は厚さの構成要素のコンタクト・パッド間の所望のクリアランス又はアライメントを提供するために、追加の第２のＲＤＬ層１０１ｃ及び／又は他の中間基板が取付け面１０１ｓと受動デバイス１１０との間に設けられてもよい。
図１Ｄは、図１Ａ、図１Ｂ、及び図１Ｃの実施例の等価回路図である。入力事前整合ネットワークは、高ＱのＩＰＤ１１０ｉ及び入力コンデンサ１０４によって実装され、基本波周波数ｆ０におけるＬ－Ｃ整合回路（例えば、ローパスＬ－Ｃ）、並びに高調波周波数（例えば、２ｆ０）の最適な終端のためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。出力事前整合ネットワークは、出力コンデンサ１０６及び高ＱのＩＰＤ１１０ｏによって実装され、基本波周波数ｆ０を事前整合するためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。入力１１０ｉ及び出力１１０ｏ ＩＰＤのそれぞれにおける直列伝送線路１１０ｒは、トランジスタ・ダイ１０５からゲート・リード・１０２ｇ又はドレイン・リード１０２ｄへの適切なインピーダンス変換を行うように選択することができる。直列伝送線路（例えば、導電性構造１１０ｒによって提供されるような）は、基板伝送線路整合ネットワークの延長として扱うことができ、電気的幅は、インピーダンス整合のための所望の特性インピーダンスを達成するように選択又は構成することができる。
図２Ａ及び図２Ｂは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの例を示す断面図である。図２Ａ及び図２Ｂに示すように、ＲＦパワー・デバイス・パッケージ２００ａ及び２００ｂはそれぞれ、パッケージ基板２０１上に組み立てられた能動ダイ１０５及び集積相互接続（ＩＰＤ又は他の受動デバイス１１０ｉとして示される）を含む。パッケージ２００ａ及び２００ｂは、図１Ｂに示す実施例と同様の構成要素及び接続を含み、基板２０１は、取付け面２０１ｓと、ソース・リード１０２ｓと、トランジスタ・ダイ１０５のトランジスタからの熱を伝達するための熱伝導性（例えば、ヒートシンク）とを提供する導電性構造１０３（例えば、銅スラグ）として実装されている。図２Ａ及び図２Ｂの実施例では、受動デバイス１１０は、パッケージ２００ａ、２００ｂの入力側でのみ使用されている。例えば、ダイ周辺部が小さく（例えば、約１６ｍｍ未満の総ゲート幅）及び／又は動作周波数が低い（例えば、約２．４ＧＨｚ未満の）実施態様では、トランジスタ・ダイ１０５の出力インピーダンスは、ＲＦ回路板と５０オームに整合するのに十分に高い場合があり、その結果、パッケージ内の出力事前整合ネットワークが必要でない場合がある。このような実施態様では入力事前整合ネットワークのみが必要な場合があるため、トランジスタ・ダイ１０５の入力は、事前整合ネットワークを規定するＩＰＤ１１０ｉ及びＭＯＳコンデンサ１０４によってゲート・リード１０２ｇに電気的に接続される。
より詳細には、トランジスタ・ダイ１０５及びＭＯＳコンデンサ・チップ１０４の頂面のボンド・パッド１０５ｐ及び１０４ｐは、ワイヤ・ボンドを間に含まずに、それぞれのはんだバンプ１１１によってＩＰＤ１１０ｉの対向面のボンド・パッド１１０ｐに接続されている。ＩＰＤ１１０ｉのボンド・パッド１１０ｐは、導電性配線構造１１４、例えば、ＲＤＬの銅配線層によってゲート・リード１０２ｇに接続されている。代替として、受動デバイス１１０ｉのボンド・パッド１１０ｐは、導電性配線構造１１４を間に含まずに、ゲート・リード１０２ｇに直接接続することができる。トランジスタ・ダイ１０５の出力は、導電性配線構造（図２ＡではＲＤＬ２１４の銅配線層として、又は図２Ｂではワイヤ・ボンド１４として示される）によってドレイン・リード１０２ｄに直接接続されている。
図２Ｃは、図２Ａ及び図２Ｂの実施例を表す等価回路図である。図１Ａ及び図１Ｂの実施例における入力側と同様に、入力事前整合ネットワークは、高ＱのＩＰＤ１１０ｉ及び入力コンデンサ１０４によって実装され、基本波周波数ｆ０におけるＬ－Ｃ整合回路（例えば、ローパスＬ－Ｃ）、並びに１つ又は複数の高調波周波数（例えば、２ｆ０）の最適な終端のためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。入力１１０ｉ ＩＰＤにおける直列伝送線路１１０ｒは、トランジスタ・ダイ１０５からゲート・リード１０２ｇへの適切なインピーダンス変換を行うように選択することができる。伝送線路１１０ｒの電気的幅も、インピーダンス整合のための所望の特性インピーダンスを達成するように構成されてもよい。
図３Ａは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。図３Ａに示すように、ＲＦパワー・デバイス・パッケージ３００は、パッケージ基板３０１上に組み立てられた能動ダイ１０５及び集積相互接続（ＩＰＤ又は他の受動デバイス１１０ｏとして示される）を含む。図１Ｂの実施例と同様に、基板３０１は、取付け面３０１ｓと、ソース・リード１０２ｓと、トランジスタ・ダイ１０５のトランジスタからの熱を伝達するための熱伝導性（例えば、ヒートシンク）とを提供する導電性構造１０３（例えば、銅スラグ）である。図３Ａの実施例では、能動ダイ１０５及びコンデンサ・チップ１０６への電気的接続を提供する受動デバイス１１０ｏは、パッケージ３００の出力側にのみ設けられている。より詳細には、トランジスタ・ダイ１０５及び高密度コンデンサ・チップ１０６のボンド・パッド１０５ｐ及び１０６ｐは、ワイヤ・ボンドを間に含まずに、それぞれの導電性バンプ１１１によってＩＰＤ１１０ｏのボンド・パッド１１０ｐに接続されている。ＩＰＤ１１０ｏのボンド・パッド１１０ｐは、導電性配線構造１１４、例えば、ＲＤＬの銅配線層によってドレイン・リード１０２ｄに接続されている。代替として、受動デバイス１１０ｏのボンド・パッド１１０ｐは、導電性配線構造１１４を間に含まずに、ドレイン・リード１０２ｄに直接接続することができる。
さらに図３Ａを参照すると、ゲート・リード１０２ｇと、コンデンサ・チップ１０４と、トランジスタ・ダイ１０５の入力との間の接続は、銅（又は他の導電性）配線層と、例として導電性ビア若しくはポスト３１４ｖとして示されるコンタクト・パッドとを含むＲＤＬとして示される導電性配線構造３１４の形態の集積相互接続によって実装される。より詳細には、図３Ａの例では、入力事前整合ネットワーク及び高調波終端のためのインダクタンスは、ＲＤＬ３１４の銅トレース及びビアにおいて直接実装され、入力ＩＰＤ１１０ｉは、省略されている。インピーダンス整合のためのインダクタンスは、導電性配線構造３１４において、例えば、銅配線又はコイル・トレーシングの細いストリップを使用して達成することができ、導電性ビア３１４ｖを使用して、トランジスタ・ダイ１０５及び入力コンデンサ・チップ１０４のボンド・パッド１０５ｐ及び１０４ｐに接続することができる。例えば、一部の実施例では、最新の埋め込みパッケージング組立技術を使用して、細い銅トレース（例えば、幅約１０ミクロン）及びビアを堆積させて、ＲＤＬ３１４に必要な又は所望のインダクタンスを一括して提供することができる。しかしながら、ＲＤＬ３１４のトレース並びに／或いはビアのトレース幅及び／又は間隔の公差は、ＩＰＤ１１０と比較して制御性が低い可能性がある。
図３Ｂは、図３Ａの実施例を表す等価回路図である。図１Ａ及び図１Ｂの実施例における出力側と同様に、出力事前整合ネットワークは、出力コンデンサ１０６及び高ＱのＩＰＤ１１０ｏによって実装され、基本波周波数ｆ０を事前整合するためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。出力ＩＰＤ１１０ｏの直列伝送線路１１０ｒは、トランジスタ・ダイ１０５からドレイン１０２ｄリードへの適切なインピーダンス変換を行うように選択することができる。入力事前整合ネットワークは、導電性配線構造３１４及び入力コンデンサ１０４によって実装され、基本波周波数ｆ０におけるＬ－Ｃ整合回路（例えば、ローパスＬ－Ｃ）、並びに１つ又は複数の高調波周波数（例えば、２ｆ０）の最適な終端のためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。導電性配線構造３１４に実装される直列伝送線路３１０ｒは、同様に、トランジスタ・ダイ１０５からゲート・リード１０２ｇへの適切なインピーダンス変換を行うように選択することができる。
図４Ａは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。図４Ａに示すように、ＲＦパワー・デバイス・パッケージ４００は、基板３０１上に組み立てられた能動ダイ１０５及び集積相互接続（ＩＰＤ又は他の受動デバイス１１０ｏｃとして示される）を含む。図３Ａの実施例と同様に、基板３０１は、取付け面３０１ｓと、ソース・リード１０２ｓと、熱伝導性とを提供する導電性構造１０３（例えば、銅スラグ）である。ゲート・リード１０２ｇと、コンデンサ・チップ１０４と、トランジスタ・ダイ１０５の入力との間の接続は、導電性配線構造３１４によって実装され、入力事前整合ネットワーク及び高調波終端のためのインダクタンスは、配線構造３１４の導電性トレース及びビアにおいて直接実装される。能動ダイ１０５への電気的接続を提供する受動デバイス１１０ｏｃは、パッケージ５００の出力側にのみ設けられている。
図４Ａでは、出力コンデンサ・チップ１０６（例えば、ビデオ帯域幅のために使用され得る高密度コンデンサ）は、出力ＩＰＤ１１０ｏｃの下に位置せず、むしろ、出力コンデンサは、例えば、金属－絶縁体－金属（ＭＩＭ）コンデンサＣとして、フリップチップ出力ＩＰＤ１１０ｏｃに集積されている。ＭＩＭコンデンサＣは、一部の実施例では、ＩＰＤ１１０ｏｃの導電性要素のうちの１つとボンド・パッド１１０ｐのうちの１つ又は複数との間に絶縁材料を設けることによって形成されてもよい。少なくとも１つの導電性ビア又はポスト４１０ｖを使用して、集積されたコンデンサの一端を、例えば導電性構造１０３によって提供されるようなパッケージ接地に接続する。一部の実施例では、導電性ビア４１０ｖは、ＲＤＬの銅ビアによって実装されてもよい。図４Ａに示す受動デバイス１１０ｏｃへのコンデンサの集積は、本明細書に記載される実施例のいずれにおいても使用することができ、フリップチップＩＰＤプロセスが、典型的には、フリップチップＩＰＤの下に配置されることがあるＭＯＳコンデンサよりも損失が少ない高抵抗シリコン基板を用いて行われるため、より高いＱ（より低い損失）の出力事前整合を生成することができる。高密度ビデオ帯域幅（ＶＢＷ）コンデンサは、依然として、パッケージ４００内の異なる位置から出力事前整合ＩＰＤ１１０ｏｃに接続することができる。
図４Ｂは、図４Ａの実施例を表す等価回路図である。出力事前整合ネットワークは、高ＱのＩＰＤ１１０ｏｃ及び集積された出力コンデンサ（例えば、ＭＩＭコンデンサＣによって実装される）によって実装され、基本波周波数ｆ０を事前整合するためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。ＩＰＤ１１０ｏｃによって提供される集積された出力コンデンサＣは、導電性ビア４１０ｖ（これ自体、ある程度の抵抗及びインダクタンスを提供する場合がある）によってパッケージ接地に接続されている。出力ＩＰＤ１１０ｏｃの直列伝送線路１１０ｒは、トランジスタ・ダイ１０５からドレイン１０２ｄリードへの適切なインピーダンス変換を行うように選択することができる。入力事前整合ネットワークは、導電性配線構造３１４及び入力コンデンサ１０４によって実装され、基本波周波数ｆ０におけるＬ－Ｃ整合回路（例えば、ローパスＬ－Ｃ）、並びにシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供し、直列伝送線路３１０ｒは、同様に、トランジスタ・ダイ１０５からゲート・リード１０２ｇへの適切なインピーダンス変換を行うように選択することができる。
図５Ａは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。図５Ａに示すように、ＲＦパワー・デバイス・パッケージ５００は、本明細書に記載される一部の他の実施例と同様に、取付け面５０１ｓと、ソース・リード１０２ｓと、熱伝導性とを提供する導電性構造１０３（例えば、銅スラグ）として実装されるパッケージ基板５０１上に組み立てられた能動ダイ１０５及び集積相互接続（ＩＰＤ又は他の受動デバイス１１０ｏｃとして示される）を含む。同様に、ゲート・リード１０２ｇと、コンデンサ・チップ１０４と、トランジスタ・ダイ１０５の入力との間の接続は、導電性配線構造３１４によって実装され、入力事前整合ネットワーク及び高調波終端のためのインダクタンスは、配線構造３１４の導電性トレース及びビアにおいて直接実装されている。また、図４Ａの実施例と同様に、能動ダイ１０５への電気的接続を提供する受動デバイスは、パッケージ５００の出力側にのみ設けられ、内部に集積された出力コンデンサを含むフリップチップＩＰＤ１１０ｏｃによって実装され、少なくとも１つの導電性ビア４１０ｖ（例えば、ＲＤＬの銅ビア）は集積されたコンデンサをパッケージ接地に接続する。
図５Ａの実施例では、トランジスタ・ダイ１０５のドレイン・パッド１０５ｐからパッケージ・ドレイン・リード１０２ｄへの直列接続は、本例では、パッケージ・ドレイン・リード１０２ｄをソース／熱リード１０２ｓに隣接して、ソース／熱リード１０２ｓと出力コンデンサ用の接地ノードＧとの間に配置することによって、（図４Ａの実施例と比較して）短縮されている。したがって、図５Ａの実施例は、トランジスタ・ダイ１０５のドレイン・パッド１０５ｐとパッケージ・ドレイン・リード１０２ｄとの間のインダクタンスを非常に低い値に低減することができるという点で有利である可能性があり、これは、例えば３ＧＨｚの動作周波数を上回る高周波動作での性能に有用及び／又は重要である可能性がある。
図５Ｂは、図５Ａの実施例を表す等価回路図であり、導電性配線構造３１４及び入力コンデンサ１０４によって提供される入力事前整合ネットワークに関しては図４Ｂの等価回路と同様であってもよい。出力事前整合ネットワークは、フリップチップＩＰＤ１１０ｏｃによって実装され、このフリップチップＩＰＤ１１０ｏｃは、出力コンデンサＣが内部に集積された、導電性ビア４１０ｖによって接地リードＧに接続されたシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。
図５Ａ及び図５Ｂに示すように、ドレイン・リード１０２ｄは、導電性構造１０３と出力接地リードＧとの間でパッケージ５００から出ているため、本明細書に記載される実施例は、このトポロジをサポートするためのパッケージ・フットプリント５００ｆ及びＰＣＢ回路設計５１５ｉ、５１５ｏを提供する。図５Ｃは、図５Ａの実施例のパッケージ・フットプリント５００ｆを示す平面図である。図５Ｃに示すように、出力ＩＰＤ１１０ｏｃに集積された出力コンデンサＣへの接地接続は、ドレイン・リード１０２ｄを間に挟んで、ソース／熱リード１０２ｓと反対側の複数の（３つとして示される）より小さい接地リードＧによって実装されている。出力接地リードＧは、図５Ｄに示すようなＲＦ回路板などの外部回路板５１５内の、及び外部回路板５１５への対応する接地ビア５１５ｖと位置合わせすることができる。
特に、図５Ｄは、図５Ｃのパッケージ・フットプリント５００ｆの下面を示し、外部回路板５１５の入力整合回路板５１５ｉ及び出力整合回路板５１５ｏへの接続をさらに示す透明パッケージ５００に関する上面図である。入力及び出力整合回路板５１５ｉ、５１５ｏは、一部の実施例では、追加の能動及び／又は受動電気構成要素を含んでもよい。接地リードＧは、製造するのに十分な大きさ（例えば、フットプリント５００ｆに対する表面積の観点から）であってもよいが、出力整合回路板５１５ｏの性能を実質的に劣化させない程度に十分小さくてもよい。
図６Ａ及び図６Ｂは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの例を示す断面図である。図６Ａ及び図６Ｂに示すように、ＲＦパワー・デバイス・パッケージ６００ａ及び６００ｂは、基板１０１上に組み立てられた能動ダイ６０５ｉ、６０５ｏ及び集積相互接続（ＩＰＤ又は他の受動デバイス６１０として示す）を含む。図１Ｂと同様に、基板１０１は、取付け面１０１ｓと、ソース・リード１０２ｓと、トランジスタ・ダイ６０５ｉ、６０５ｏのトランジスタからの熱を伝達するための熱伝導性（例えば、ヒートシンク）とを提供する導電性構造１０３（例えば、銅スラグ）として実装され、受動デバイス６１０によって提供される接続は、取付け面１０１ｓ又は基板１０１（にあるのではなく）と反対側にある。
図６Ａ及び図６Ｂの実施例では、能動ダイ６０５ｉ、６０５ｏは、多段パッケージングＲＦ電力増幅器デバイス（例として２段として示される）を規定する。例えば、能動ダイ６０５ｉは、ドライバ段を実装するためのより小さいトランジスタ・ダイであってよく、能動ダイ６０５ｏは、増幅器の出力段又は最終段を実装するためのより大きなトランジスタ・ダイ６０５ｏ（例えば、ドライバ段トランジスタ・ダイ６０５ｉよりも周辺部が約７～１０倍大きい）であってよい。トランジスタ・ダイ６０５ｉ、６０５ｏは、ソース／熱リード１０２ｓを提供する基板１０１／導電性構造１０３の取付け面１０１ｓに取り付けられており、段間コンデンサ・チップ６０４がダイ６０５ｉ、６０５ｏ間の取付け面１０１ｓ上にある。段間受動デバイス６１０は、２つのトランジスタ・ダイ６０５ｉ、６０５ｏに取り付けられ、これらのトランジスタ・ダイ間の電気的接続を提供する。
特に、図６Ａ及び図６Ｂに示すように、ＩＰＤ６１０は、ＩＰＤ６１０のボンド・パッド６１０ｐがトランジスタ・ダイ６０５ｉ、６０５ｏ並びにコンデンサ・チップ６０４のボンド・パッド６０５ｐ及び６０４ｐと位置合わせされるように、トランジスタ・ダイ６０５ｉ、６０５ｏ及び段間整合コンデンサ・チップ６０４の上にフリップチップ実装されている。特に、ＩＰＤ６１０のボンド・パッド６１０ｐは、ドライバのドレイン・リード６０５ｄを提供するドライバ段トランジスタ・ダイ６０５ｉの１つ又は複数のボンド・パッド６０５ｐと、出力ゲート・リード６０５ｇを提供する出力段トランジスタ・ダイ６０５ｏの１つ又は複数のボンド・パッド６０５ｐと、に接触することができる。ＩＰＤ６１０は、ワイヤ・ボンドを間に含まずに、ボンド・パッド６１０ｐをボンド・パッド６０５ｐ及び６０４ｐに接続するための導電性バンプ１１１（例えば、一部の実施例では、ＩＰＤ６１０に予め取り付けられた導電性エポキシ・パターン又ははんだバンプ）を含むことができる。コンデンサ・チップ６０４及びトランジスタ・ダイ６０５ｉ、６０５ｏの頂面は、ＩＰＤ６１０を用いた接続のために、（ダイ又はコンデンサ・チップの）ウエハを研削することによって、及び／又は異なる厚さのプリフォーム１０７を使用することによって、要素６０４、６０５ｉ、６０５ｏの高さを揃えることによって同じ高さに揃えることができる。
図６Ａ及び図６Ｂの多段増幅器では、ＩＰＤ６１０は、ドライバ段トランジスタ・ダイ６０５ｉの出力と出力段トランジスタ・ダイ６０５ｏの入力との間のインピーダンス整合を行うように、すなわち、ドライバ・ダイ６０５ｉの負荷を最終ダイ６０５ｏの入力に整合させるように構成された段間整合ネットワークを規定する受動構成要素を含む。２つの段６０５ｉ及び６０５ｏを参照して示されているが、ある段の出力がそれぞれのＩＰＤ６１０によって次段の入力に接続される複数の入力又は出力トランジスタ・ダイが取付け面１０１ｓ上に存在してもよいことが理解されるであろう。パッケージ・リード１０２ｇ及び１０２ｄからダイ６０５ｉ及び６０５ｏのゲート及びドレインのコンタクト・パッド６０５ｐへの接続は、本明細書に記載されるように、それぞれの導電性配線構造（図６ＡのＲＤＬ６１４の銅配線層として、及び／又は図６Ｂのワイヤ・ボンド１４として示される）によって、並びに／或いは、入力／出力インピーダンス整合回路及び／又は高調波終端回路（例えば、集積相互接続１１０ｉ／１１０ｏを使用する）によって実装することができる。
図６Ｃは、図６Ａ及び図６Ｂの実施例を表す等価回路図である。図６Ｃに示すように、段間整合ネットワークは、コンデンサ６０４及び受動デバイス６１０によって実装され、ドライバ段トランジスタ・ダイ６０５ｉの出力及び最終段トランジスタ・ダイ６０５ｏの入力におけるシャントＬ事前整合ネットワークＬｓ、並びにドライバ段トランジスタ・ダイ６０５ｉと最終段トランジスタ・ダイ６０５ｏとを接続する直列Ｌ－Ｃ－Ｌネットワークを提供する。このトポロジは、多段ＲＦ電力増幅器製品に広帯域応答を提供することができる。図６Ｃに示すトランジスタ・ダイ６０５ｉと６０５ｏとの間の段間インピーダンス整合ネットワークは単なる例であり、本開示の実施例による２つ以上の能動ダイ間の電気的接続を提供する段間受動デバイス６１０は、他のネットワーク・トポロジを含むか又は実装することができることが理解されるであろう。
図７Ａは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージの一例を示す断面図である。図７Ａに示すように、ＲＦパワー・デバイス・パッケージ７００は、基板１０１上に組み立てられた能動ダイ６０５ｉ、６０５ｏ及び集積相互接続（ＩＰＤ又は他の受動デバイス６１０ｃとして示される）を含む。図６Ａと同様に、基板１０１は、取付け面１０１ｓと、ソース・リード１０２ｓと、トランジスタ・ダイ６０５ｉ、６０５ｏのトランジスタからの熱を伝達するための熱伝導性（例えば、ヒートシンク）とを提供する導電性構造１０３（例えば、銅スラグ）として実装され、能動ダイ６０５ｉ、６０５ｏは、多段パッケージングＲＦ電力増幅器デバイスを規定する。段間受動デバイス６１０ｃは、そのボンド・パッド６１０ｐと２つのトランジスタ・ダイ６０５ｉ、６０５ｏのボンド・パッド６０５ｐとの間に取り付けられ（フリップチップ実装されて示される）、これらのボンド・パッド間の電気的接続を提供する。
図７Ａでは、段間整合コンデンサ６０４は、段間ＩＰＤ６１０ｃの下に位置せず、むしろ、コンデンサは、例えばＭＩＭコンデンサとしてＩＰＤ６１０ｃに集積されている。１つ又は複数の導電性ビア６１０ｖは、集積コンデンサの端部を、例えば導電性構造１０３によって提供されるようなパッケージ接地に接続する。一部の実施例では、導電性ビア６１０ｖは、ＲＤＬの銅ビアによって実装されてもよい。そのため、ＩＰＤ６１０ｃは、その内部に集積された整合コンデンサを含み、トランジスタ・ダイ６０５ｉ及び６０５ｏによって実装される２つ以上の増幅器段間のインピーダンス整合を提供するように構成された段間整合ネットワークを提供する。
図７Ｂは、図７Ａの実施例を表す等価回路図である。図７Ｂに示すように、段間整合ネットワークは、図６Ｃの実施例と同様に、受動デバイス６１０ｃによって実装され、ドライバ段トランジスタ・ダイ６０５ｉの出力、及び最終段トランジスタ・ダイ６０５ｏの入力のそれぞれにおいてＭＩＭ又は他の集積コンデンサＣを有するシャントＬ事前整合ネットワークＬｓ、並びにドライバ段トランジスタ・ダイ６０５ｉと最終段トランジスタ・ダイ６０５ｏとを接続する直列Ｌ－Ｃ－Ｌネットワークを提供する。
図８Ａ及び図９Ａは、本開示の一部の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージのサブ構成要素の例を示す断面図である。図８Ａ及び図９Ａに示すように、ＲＦパワー・デバイス・パッケージ８００及び９００はそれぞれ、パッケージ基板２０１上に組み立てられた能動ダイ１０５及び集積相互接続（ＩＰＤ又は他の受動デバイス１１０ｉ、１１０ｃとして示される）を含む。パッケージ８００及び９００は、図２Ａ及び２Ｂに示す実施例と同様の構成要素及び接続を含み、基板２０１は、取付け面２０１ｓと、ソース・リード１０２ｓと、熱伝導性及び一部の実施例では接地接続とを提供する導電性構造１０３（例えば、銅スラグ）として実装されている。受動デバイス１１０ｉ、１１０ｃは、パッケージ８００、９００の入力側にのみ設けられ、能動ダイ１０５の導電性パッド１０５ｐとパッケージのゲート・リード１０２ｇとの間の電気的接続は、ワイヤ・ボンドを間に含むことなく、はんだバンプ１１１によって提供される。受動デバイス１１０ｉ、１１０ｃ（フリップチップＩＰＤとして示される）は、図２Ａ及び図２Ｂの実施例と同様に、能動ダイ１０５によって実装されるトランジスタ回路のための入力事前整合ネットワークを実装する。
図８Ａでは、入力整合ネットワーク用のコンデンサ・チップ１０４（例えば、ＭＯＳコンデンサ）が、トランジスタ・ダイ１０５に隣接して、ＩＰＤ１１０ｉの下の取付け面１０１ｓに設けられている。トランジスタ・ダイ１０５及びコンデンサ・チップ１０４のボンド・パッド１０５ｐ及び１０４ｐは、ワイヤ・ボンドを間に含まずに、それぞれのはんだバンプ１１１によってＩＰＤ１１０ｉのボンド・パッド１１０ｐに接続されている。
図９Ａでは、入力コンデンサは、例えば、金属－絶縁体－金属（ＭＩＭ）コンデンサとしてフリップチップ入力ＩＰＤ１１０ｃに集積され、１つ又は複数の導電性ビア１１０ｖ（例えば、ＲＤＬの銅ビア）を使用して、集積されたコンデンサを、例えば、導電性構造１０３によって提供されるようなパッケージ接地に接続する。特に、集積されたＭＩＭコンデンサの一端は、ダイの周囲の積層体に組み込まれた銅ビア１１０ｖ又はピラーによって、電気的に接地された銅スラグ１０３に接続されてもよい。トランジスタ・ダイ１０５の入力側における事前整合又は高調波終端に必要なインダクタンスは、銅ビア／ピラーに部分的又は完全に組み込まれて、高Ｑ、低損失インダクタンスを提供することができる。
図８Ａ及び図９Ａにおいて、ＩＰＤ１１０ｉ、１１０ｃのボンド・パッド１１０ｐは、導電性配線構造を間に含まずに、ゲート・リード１０２ｇに直接接続されている。同様に、トランジスタ・ダイ１０５の出力は、ドレイン・リード１０２ｄに直接接続されてもよい。パッケージ８００、９００は両方とも、ドレイン・リード１０２ｄ及びゲート・リード１０２ｇを、ワイヤ・ボンド又はＲＤＬの銅配線を用いてパッケージのリードに接続することによって、パッケージングされたＲＦ電力製品のサブ構成要素として使用することができる。ドレイン・リード１０２ｄは、パッケージの出力リードに接続する前に、（例えば、導電性配線構造（図２Ａ及び図２Ｂに示すようなＲＤＬの銅配線又はワイヤ・ボンドなど）によって、或いは図１Ａ及び図１Ｂに示すようなＩＰＤによって）追加の出力事前整合ネットワークに接続することもできる。
図８Ｂ及び図９Ｂは、図８Ａ及び図９Ａの実施例をそれぞれ表す等価回路図である。図２Ｃの実施例と同様に、インダクタＬ、Ｌｓの構成は、ＩＰＤ１１０ｉ、１１０ｃにおいて実装され、能動ダイ１０５のトランジスタ配置のためのインピーダンス事前整合ネットワークを提供する。特に、ＩＰＤ１１０ｉ、１１０ｃ及び入力コンデンサ（図８Ｂの外部コンデンサ・チップ１０４（例えば、ＭＯＳコンデンサ）、図９Ｂの集積コンデンサＣ（例えば、ＭＩＭコンデンサ）によって実装される）は、基本波周波数ｆ０におけるＬ－Ｃ整合回路（例えば、ローパスＬ－Ｃ）、並びに１つ又は複数の高調波周波数（例えば、２ｆ０）の最適な終端のためのシャントＬインダクタンスＬｓ整合回路（例えば、ハイパスＬｓ）を提供する。図９Ｂでは、事前整合及び高調波終端のために必要とされ得るコンデンサが、ＩＰＤ１１０ｃに集積されている。
図１０Ａ及び図１０Ｂは、本開示の一部の実施例による、インピーダンス整合及び集積相互接続を提供する高ＱのＩＰＤ１１０、６１０の例をそれぞれ示す平面図及び斜視図である。図１０Ａ及び図１０Ｂの例では、トランジスタの適切な事前整合に必要なシャントＬインダクタンスの正確な値は、コイル・インダクタＬｓを使用して実装されている。コイル・インダクタＬｓの形状、幅、及び全体的な設計を最適化することで損失を低減することができる。コイル・インダクタＬｓの一端は、バンプ又はコンタクト・パッド１１０ｐｌ上で終わり、このバンプ又はコンタクト・パッドには、事前整合のためのコンデンサ（例えば、１０４）又はビデオ帯域幅を改善するための高密度コンデンサ（例えば、１０６）に取り付けるための導電性バンプ（例えば、１１１）を予め取り付けることができる。直列インダクタを実装するために使用される直列接続ストリップＬの幅は、トランジスタ・ダイからドレイン・リードへの所望のインピーダンス変換を行うように構成することができる。直列接続ストリップＬは、バンプ又はコンタクト・パッド１１０ｐ間に延在してもよく、基板伝送線路整合ネットワークの延長として扱うことができ、各直列接続ストリップＬの幅は、所望の特性インピーダンスを提供するように構成することができる。より一般的には、本明細書に記載される受動デバイスのいずれも、コンタクト・パッド１０５ｐ間に結合された直列接続ストリップＬを含み、又は直列接続ストリップＬを使用して実装されて、１つ若しくは複数の能動ダイ１０５のコンタクト・パッド１１０ｐ間の、及び／又は能動ダイ１０５のコンタクト・パッド１０５ｐとパッケージ・リード１０２との間の電気的接続を、コンタクト・パッド１０５ｐとパッケージ・リード１０２との間のインピーダンス変換に加えて、提供することができる。同様に、本明細書に記載される受動デバイスのいずれも、コンデンサ（例えば、コンタクト・パッド１１０ｐｌによって、内部に集積されたコンデンサ又は外部コンデンサ）に接続するように構成されたコイル・インダクタＬｓを含むことができ、又はコイル・インダクタＬｓを使用して実装されてもよい。
図１１及び図１２は、本開示のさらなる実施例による積層トポロジ構造を含む熱強化集積回路デバイス・パッケージの例を示す断面図である。図１１及び図１２の特徴サイズは、説明を容易にするために誇張されている。図１１及び図１２に示すように、ＲＦパワー・デバイス・パッケージ１１００、１２００は、図１Ａ、図１Ｂ、及び図１Ｃのパッケージ１００ａ、１００ｂ、及び１００ｃと同様の構成要素１０４、１０５、１０６、１１０及び接続を含むが、導電性ベース又はフランジ１１０１、１２０１上に取り付けられ、プラスチック・オーバ・モールド１１３ではなく、熱強化パッケージの蓋部材１１１３、１２１３によって保護されている。特に、図１１は、本開示の実施例による熱強化パッケージの第１の実施態様（ＴＥＰＡＣパッケージ１１００と呼ばれる）を示し、図１２は、本開示の実施例による熱強化パッケージの第２の実施態様（Ｔ３ＰＡＣパッケージ１２００と呼ばれる）を示す。
図１１のＴＥＰＡＣパッケージ１１００は、ベース１１０１と、蓋部材１１１３及び側壁部材１１０４を含み得る上部ハウジングと、を含むセラミック・ベースのパッケージであってもよい。蓋部材１１１３及び／又は側壁１１０４は、セラミック材料（例えば、アルミナ）を含むことができ、導電性ベース又はフランジ１１０１上の構成要素１０４、１０５、１０６、１１０を取り囲む開放キャビティを画定することができる。導電性ベース又はフランジ１１０１は、構成要素１０４、１０５、１０６、１１０のための取付け面１１０１ｓと、パッケージ１１００の外部の構成要素によって生成された熱を放散又はその他の方法で伝達するための熱伝導性（例えば、ヒートシンク）との両方を提供する。
図１２のＴ３ＰＡＣパッケージ１２００も、ベース１２０１と、蓋部材１２１３及び側壁部材１２０４を有する上部ハウジングと、を含むセラミック・ベースのパッケージであってもよい。蓋部材１２１３及び側壁１２０４は、同様に、導電性ベース又はフランジ１２０１上の構成要素１０４、１０５、１０６、１１０を取り囲む開放キャビティを画定し、導電性ベース又はフランジ１２０１は、同様に、取付け面１２０１ｓと、パッケージ１２００の外側に熱を放散又はその他の方法で伝達するための熱伝導性（例えば、ヒートシンク）との両方を提供する。パッケージ１２００において、蓋部材１２１３は、セラミック材料（例えば、アルミナ）であってもよく、側壁部材１２０４は、プリント回路板（ＰＣＢ）として示されている。
図１１及び図１２において、フランジ１１０１、１２０１は、導電性材料、例えば、銅層／積層体、又はその合金若しくは金属マトリックス複合体であってもよい。一部の実施例では、フランジ１１０１は、銅－モリブデン（ＣｕＭｏ）層、ＣＰＣ（Ｃｕ／ＭｏＣｕ／Ｃｕ）、若しくは銅－タングステンＣｕＷなどの他の銅合金、及び／又は他の積層／多層構造を含むことができる。図１１の例では、フランジ１１０１は、側壁１１０４及び／又は蓋部材１１１３が取り付けられたＣＰＣベースの構造として示されている。図１２の例では、フランジ１２０１は、側壁１２０４及び／又は蓋部材１２１３が、例えば導電性接着剤１２０８によって取り付けられた銅－モリブデン（ＲＣＭ６０）ベースの構造として示されている。
図１１及び図１２では、能動ダイ１０５、受動デバイス（例えば、コンデンサ・チップ１０４及び１０６）、並びに集積相互接続（一括して１１０）は、それぞれの導電性ダイ取付け材料層１０７によってフランジ１１０１、１２０１の取付け面１１０１ｓ、１２０１ｓに取り付けられている。フランジ１１０１、１２０１は、パッケージ１１００、１２００のソース・リード１０２ｓも提供する。ゲート・リード１０２ｇ及びドレイン・リード１０２ｄは、フランジ１１０１、１２０１に取り付けられた、それぞれの側壁部材１１０４、１２０４によって支持されたそれぞれの導電性配線構造１１１４、１２１４によって提供されている。
側壁部材１１０４、１２０４の厚さは、結果として、構成要素１０４、１０５、１０６、１１０とパッケージ・リード１０２ｇ、１０２ｄとの間に、取付け面１１０１ｓ、１２０１ｓに対する高さの差をもたらすことがある。例えば、能動ダイ１０５とその上の集積相互接続１１０ｉ、１１０ｏとを合わせた高さは、取付け面１１０１ｓに対して約１００μｍである場合があるが、ゲート・リード１０２ｇ及びドレイン・リード１０２ｄは、取付け面１１０１ｓから約６３５μｍの距離だけ離間している場合がある。したがって、図１１及び図１２の例では、パッケージ・リード１０２ｇ、１０２ｄを取付け面１１０１ｓ、１２０１ｓ上の受動ＲＦ構成要素１０４、１０６のコンタクト・パッド１０４ｐ、１０６ｐに接続するために、それぞれのワイヤ・ボンド１４が使用されている。そのため、リード１０２ｇ上のＲＦ信号入力は、ワイヤ・ボンド１４を介して入力整合回路１１０ｉ、１０４に、そしてＲＦトランジスタ増幅器ダイ１０５のゲート端子１０５ｐに渡されてもよく、増幅された出力ＲＦ信号は、ＲＦトランジスタ増幅器ダイ１０５のドレイン端子１０５ｐから出力整合回路１１０ｏ、１０６に、そしてそこからボンド・ワイヤ１４に渡されて、リード１０２ｄを介して出力されてもよい。しかしながら、ワイヤ・ボンド１４は、他の実施例では省略されてもよく、異なる電気的接続が使用されてもよいことが理解されるであろう。
本開示の実施例による積層トポロジ構造を含む集積回路デバイス・パッケージは、積層相互接続構造が、一部の従来の設計と比較して、より薄い又は高さを低くしたパッケージを可能にし得るという点で、さらなる利点を提供することができる。（例えば、図１～図９に示すような）オーバモールド・パッケージの実施例では、パッケージの底部におけるパッケージ・リードの配線は、パッケージングの柔軟性も可能にする場合がある。例えば、回路板／ＰＣＢ上のトレースのレイアウトを、修正されたパッケージ・フットプリントに基づいて修正することによってパッケージ・リードの高さ及び／又は間隔の変更に対処することができる。（例えば、図１１～図１２に示すような）熱強化パッケージの実施例は、同様の利点を提供し得るが、標準化された寸法に対してパッケージ寸法（例えば、フランジ高さ及び／又はパッケージ・リード間隔）の変更が必要となる場合がある。
したがって、本開示の実施例では、構成要素間（例えば、１つ又は複数の能動トランジスタ・ダイのコンタクト・パッド間、並びに／或いは能動トランジスタ・ダイのコンタクト・パッドとパッケージのゲート・リード及び／又はドレイン・リードとの間などの、回路レベルの構成要素間）の電気的接続は、ワイヤ・ボンドによってではなく、構成要素間に物理的に延在する１つ又は複数の集積相互接続構造（例えば、導電性配線構造及び／又はＩＰＤなどの受動デバイス）によって実装される。すなわち、集積相互接続は、相互接続とインピーダンス整合／高調波終端機能の両方を提供することができ、その結果、パッケージ内のワイヤ・ボンドの使用を低減又は排除することができる。
本明細書に記載されるように、本開示の一部の実施例は、トランジスタ及びコンデンサの上に「フリップされた」高ＱのＩＰＤを使用する。ＩＰＤをパッケージの接地面（例えば、能動ダイのための取付け面も規定することができる導電性構造によって提供される）よりも必要以上に高くすることで、Ｑが高くなり、事前整合の損失が低くなる。フリップされたＩＰＤの下の空間の大部分は、典型的には出力に使用される高密度コンデンサなどのコンデンサに使用することができる。利用可能な空間においてより大きな値のコンデンサを使用することができるため、デバイスのビデオ帯域幅を改善することができる。ＲＦ信号をＩＰＤからＲＤＬ及びゲート・リード／ドレイン・リードに接続して戻すために、銅シム又はＴＳＶを有するＩＰＤを使用することができる。ＭＯＳコンデンサ及びトランジスタ・ダイの頂部は、ウエハ（ダイ又はコンデンサ）を同様の高さに研削することによって、又は厚さの異なるプリフォームを使用して高さを揃えることによって、同じ高さに揃えることができる。ＩＰＤは、基本波周波数の事前整合並びに１つ又は複数の高調波周波数の最適な終端の両方のために構成することができる。
トランジスタ・ダイ（例えば、１０５）は、本明細書では、ゲート・パッド及びドレイン・パッド（例えば、１０５ｐ）が半導体層構造の頂部側／上面にあり、ソース・パッドが底部側／下面にある例を参照して断面で示されている。一部の実施例では、トランジスタ・ダイの頂部側メータライゼーション構造は、複数のゲート、ドレイン、及び／又はソース「フィンガ」を含んでもよく、これらは、１つ又は複数のそれぞれのバスによって接続されてもよい。
図１３は、ダイ１０５の頂部側メータライゼーション構造の一部を通って取られた断面図であり、図１Ａの線Ａ－Ａ’に沿っている。図１３に示すように、トランジスタ・ダイ１０５は、半導体層構造１３０の上部に設けられた複数の単位セル・トランジスタ１１６を有する半導体層構造１３０を含む。ゲート・フィンガ１５２、ドレイン・フィンガ１５４、及びソース・フィンガ１５６（及び接続バス）は、ダイ１０５のゲート接続電極、ドレイン接続電極、及びソース接続電極の一部をそれぞれ規定することができる。ゲート・フィンガ１５２は、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ及び／又はＷＳｉＮなどのＩＩＩ族窒化物ベースの半導体材料にショットキー・コンタクトを行うことができる材料から形成されてもよい。ドレイン・フィンガ１５４及び／又はソース・フィンガ１５６は、ＩＩＩ族窒化物ベースの材料にオーミック・コンタクトを行うことができるＴｉＡｌＮなどの金属を含むことができる。ゲート・フィンガ１５２は、ゲート・バス１４６によって互いに電気的に接続されてもよく、ドレイン・フィンガ１５４は、ドレイン・バス１４８によって互いに電気的に接続されてもよい。ゲート接続構造、ドレイン接続構造、及びソース接続構造を互いに分離するのを助ける１つ又は複数の誘電体層は、各要素をより良く示すために図示されていない。
図１３には、単位セル・トランジスタ１１６のうちの１つも示されている。図示するように、単位セル・トランジスタ１１６は、半導体層構造１３０の下にある部分とともに、ゲート・フィンガ１５２、ドレイン・フィンガ１５４、及びソース・フィンガ１５６を含む。ゲート・フィンガ１５２は、共通のゲート・バス１４６に電気的に接続され、ドレイン・フィンガ１５４は、共通のドレイン・バス１４８に電気的に接続され、ソース・フィンガ１５６は、導電性ソース・ビア１６６及びソース・パッドを介して互いに電気的に接続されているため、単位セル・トランジスタ１１６はすべて、互いに並列に電気的に接続されていることがわかる。
本開示の実施例は、基板又は積層体（例えば、再配線層（ＲＤＬ）積層体）上に構築することができ、最新の高度化されたウエハ・レベル・パッケージング技術を使用してバッチで組み立てることができる。複数の部品を一度に構築することができ、組立時間、コスト、及び歩留まりの問題を低減することができる。加えて、ワイヤ・ボンディング・プロセスを低減又は排除することができ、時間及びコストを節約することができる。（典型的な中空又は部分的に充填されたビアは、高電力ＲＦ用途では十分効果的に熱を除去しないため）例えば、効果的に熱を除去するために高密度の銅が充填されたアレイ又は埋め込まれた銅スラグを使用して、トランジスタ・ダイによって生成された熱を効果的に除去し、パッケージの外側のヒートシンクに伝導することができる。本開示の実施例は、様々なセルラ・インフラストラクチャ（ＣＩＦＲ：ｃｅｌｌｕｌａｒ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）ＲＦ電力製品（５Ｗ、１０Ｗ、２０Ｗ、４０Ｗ、６０Ｗ、８０Ｗ及び異なる周波数帯を含むが、これらに限定されない）、例えば、５Ｇ及び基地局用途に使用することができる。本開示の実施例は、レーダ及びモノリシック・マイクロ波集積回路（ＭＭＩＣ）タイプの用途に適用することもできる。
本明細書では、例示的な実施例が示される添付の図面を参照して様々な実施例を説明してきた。しかしながら、これらの実施例は、異なる形態で具現化されてもよく、本明細書に記載される実施例に限定されるものとして解釈されるべきではない。むしろ、これらの実施例は、本開示が完璧且つ完全であり、当業者に発明概念を十分に伝えるように提供されている。本明細書に記載される例示的な実施例並びに包括的な原理及び特徴に対する様々な修正は、容易に明らかになるであろう。図面において、層並びに領域のサイズ及び相対的なサイズは、縮尺通りに示されておらず、場合によっては、明確にするために誇張されていることがある。
「第１」、「第２」などの用語は、本明細書では様々な要素を説明するために使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではない。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用される場合、「及び／又は」という用語は、関連付けられ列挙された項目の１つ又は複数の任意の及びすべての組合せを含む。
本明細書で使用される術語は、特定の実施例のみを説明するためのものであり、本発明を限定することは意図されていない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈がそうでないと明白に示さない限り、複数形を同様に含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在若しくは追加を排除しないことがさらに理解されるであろう。
その他の方法で定義されない限り、本明細書で使用されるすべての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書及び関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された又は過度に形式的な意味で解釈されないことがさらに理解されるであろう。
層、領域、又は基板などの要素が別の要素の「上に」ある、別の要素に「取り付けられている」、又は別の要素の「上に」延在していると言及される場合、それは他の要素の直接上にあってもよく、又は介在する要素が存在してもよいことが理解されよう。対照的に、要素が別の要素の「直接上に」ある、又は「直接取り付けられている」、又は「直接上に」延在していると言及される場合、介在要素は存在しない。ある要素が別の要素に「接続されている」又は「結合されている」と言及される場合、それは他の要素に直接接続若しくは結合されていてもよく、又は介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素に「直接接続されている」又は「直接結合されている」と言及される場合、介在する要素は存在しない。
「下（ｂｅｌｏｗ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」、「下部（ｌｏｗｅｒ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「横方向（ｌａｔｅｒａｌ）」、「垂直（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、本明細書では、１つの要素、層又は領域と別の要素、層又は領域との関係を図に示されるように記述するために使用されることがある。これらの用語は、図に示されている向きに加えて、デバイスの異なる向きを包含することが意図されていることが理解されるであろう。
本発明の実施例は、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して本明細書で説明されている。図面における層及び領域の厚さは、明確にするために誇張されていることがある。さらに、例えば、製造技術及び／又は公差の結果として、図の形状とは異なることが予想される。したがって、本発明の実施例は、本明細書に示される領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造に起因する形状の逸脱を含むべきである。点線で示された要素は、図示された実施例では任意選択である場合がある。
同様の番号は、全体を通して同様の要素を指す。したがって、同一又は類似の番号は、対応する図面で言及又は説明されていない場合であっても、他の図面を参照して説明することができる。また、参照番号で示されていない要素については、他の図面を参照して説明することができる。
図面及び明細書において、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的且つ説明的な意味でのみ使用されており、限定を目的としたものではなく、本発明の範囲は、以下の特許請求の範囲に記載されている。

Claims (20)

  1. 基板と、
    前記基板に取り付けられた能動電子構成要素を備える第１のダイと、
    前記基板と反対側の前記第１のダイ上の少なくとも１つの集積相互接続構造であって、前記第１のダイから、前記基板に取り付けられた隣接するダイまで、及び／又は少なくとも１つのパッケージ・リードに向かって延在し、これらの間の電気的接続を提供する、少なくとも１つの集積相互接続構造と、
    を備える、集積回路デバイス・パッケージ。
  2. 前記電気的接続がワイヤ・ボンドを含まない、請求項１に記載の集積回路デバイス・パッケージ。
  3. 前記第１のダイが、前記基板と反対側の前記第１のダイの表面上の、前記能動電子構成要素のうちの１つ又は複数に電気的に接続された第１のボンド・パッドを備え、
    前記少なくとも１つの集積相互接続構造が前記第１のボンド・パッド上にあるコンタクト・パッドを備える、
    請求項１に記載の集積回路デバイス・パッケージ。
  4. 前記少なくとも１つの集積相互接続構造が再配線層上の導電性配線パターンを含む、請求項３に記載の集積回路デバイス・パッケージ。
  5. 前記少なくとも１つの集積相互接続構造が、前記第１のダイの前記能動電子構成要素によって規定される回路のためのインピーダンス整合ネットワークの少なくとも一部を構成する、請求項３に記載の集積回路デバイス・パッケージ。
  6. 前記少なくとも１つの集積相互接続構造が、１つ又は複数の受動電子構成要素を備える受動デバイスを備える、請求項１から３までのいずれか一項又は５に記載の集積回路デバイス・パッケージ。
  7. 前記コンタクト・パッドが、前記第１のダイの前記表面に面する前記受動デバイスの表面上の、前記１つ又は複数の受動電子構成要素に電気的に接続された第２のボンド・パッドであり、前記第２のボンド・パッドが、前記第１のボンド・パッドとの間の導電性バンプによって前記第１のボンド・パッドに接続されている、請求項３から６までのいずれか一項に記載の集積回路デバイス・パッケージ。
  8. 前記第１のダイの前記能動電子構成要素が第１の高周波（ＲＦ）増幅器回路を規定し、前記隣接するダイが第２のＲＦ増幅器回路を規定する能動電子構成要素を備え、前記第１及び第２の電力増幅器回路が前記受動デバイスによって多段増幅器構成で接続されている、請求項１から７までのいずれか一項に記載の集積回路デバイス・パッケージ。
  9. 前記受動デバイスが、少なくとも１つのインダクタを含む集積受動デバイス（ＩＰＤ）を備え、能動電子構成要素を含まない、請求項６から８までのいずれか一項に記載の集積回路デバイス・パッケージ。
  10. 前記ＩＰＤが、その導電性要素間に絶縁材料を含み、内部に集積された少なくとも１つのコンデンサを規定する、請求項９に記載の集積回路デバイス・パッケージ。
  11. 前記隣接するダイが、１つ又は複数のコンデンサと、前記基板と反対側の前記隣接するダイの表面上にある少なくとも１つのコンデンサ・ボンド・パッドと、を備え、
    前記少なくとも１つの集積相互接続構造の前記コンタクト・パッドが第１のコンタクト・パッドであり、
    前記少なくとも１つの集積相互接続構造が前記少なくとも１つのコンデンサ・ボンド・パッド上にある少なくとも１つの第２のコンタクト・パッドをさらに備える、
    請求項１から１０までのいずれか一項に記載の集積回路デバイス・パッケージ。
  12. 前記少なくとも１つのパッケージ・リードがゲート・リードを含み、前記第１のボンド・パッドがゲート・パッドであり、前記隣接するダイが前記第１のダイと前記ゲート・リードとの間にあり、前記インピーダンス整合ネットワークが前記回路のための入力インピーダンス整合ネットワークを含む、請求項１１に記載の集積回路デバイス・パッケージ。
  13. 前記少なくとも１つのパッケージ・リードがドレイン・リードを含み、前記第１のボンド・パッドがドレイン・パッドであり、前記隣接するダイが前記第１のダイと前記ドレイン・リードとの間にあり、前記インピーダンス整合ネットワークが前記回路のための出力インピーダンス整合ネットワークを含む、請求項１１に記載の集積回路デバイス・パッケージ。
  14. 前記能動電子構成要素がパワー・トランジスタ・デバイスを含み、前記第１のダイがＩＩＩ族窒化物及び／又は炭化ケイ素を含む、請求項１から１３までのいずれか一項に記載の集積回路デバイス・パッケージ。
  15. 基板と、
    複数のトランジスタ・セルを含む第１のダイであって、その底面上のソース・パッドにおいて前記基板に取り付けられ、その頂面に前記基板と反対側のゲート・パッド又はドレイン・パッドを含む、第１のダイと、
    前記第１のダイの前記ゲート・パッド又はドレイン・パッドと外部デバイスとの間で電気信号を伝導するように構成されたパッケージ・リードと、
    前記基板と反対側の前記第１のダイ上の集積相互接続構造であって、前記ゲート・パッド又はドレイン・パッド上の第１のコンタクト・パッド、並びに前記基板に取り付けられ及び／又は前記パッケージ・リードのうちの１つに結合された隣接するダイ上の少なくとも１つの第２のコンタクト・パッドを含む集積相互接続構造と、
    を備える、高周波（ＲＦ）電力増幅器デバイス・パッケージ。
  16. 前記集積相互接続構造が、前記第１のダイの前記ゲート・パッド又はドレイン・パッドから前記隣接するダイ及び／又は前記パッケージ・リードのうちの前記１つへの電気的接続を提供し、前記電気的接続がワイヤ・ボンドを含まない、請求項１５に記載のＲＦ電力増幅器デバイス・パッケージ。
  17. 前記集積相互接続構造が、再配線層上の導電性配線パターン又は１つ若しくは複数の受動電子構成要素を含む受動デバイスを備える、請求項１５又は１６に記載のＲＦ電力増幅器デバイス・パッケージ。
  18. 前記集積相互接続構造が、前記第１のダイの前記トランジスタによって規定される回路のためのインピーダンス整合ネットワークの少なくとも一部を構成する、請求項１７に記載のＲＦ電力増幅器デバイス・パッケージ。
  19. 前記第１のコンタクト・パッドが、前記第１のダイの前記頂面に面する前記受動デバイスの表面上の、前記１つ又は複数の受動電子構成要素に電気的に接続されたボンド・パッドであり、前記ボンド・パッドが、前記ゲート・パッド又はドレイン・パッドとの間の導電性バンプによって前記ゲート・パッド又はドレイン・パッドに接続されている、請求項１８に記載のＲＦ電力増幅器デバイス・パッケージ。
  20. 前記隣接するダイが前記基板と反対側の表面上に少なくとも１つのボンド・パッドを備え、前記少なくとも１つの第２のコンタクト・パッドが前記少なくとも１つのボンド・パッド上にあり、
    前記隣接するダイが１つ若しくは複数のコンデンサを含み、又は、
    前記隣接するダイがＲＦ増幅器回路の段を規定する複数のトランジスタ・セルを含む、
    請求項１５から１９までのいずれか一項に記載のＲＦ電力増幅器デバイス・パッケージ。
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