KR20220164552A - Rf 증폭기 패키지 - Google Patents

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KR20220164552A
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pad
substrate
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바심 누리
마빈 마벨
광모 크리스 임
치안리 무
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울프스피드, 인크.
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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Abstract

집적 회로 디바이스 패키지는, 기판, 기판에 부착되는 능동 전자 구성요소들을 포함하는 제1 다이, 및 제1 다이와 외부 디바이스 사이에서 전기 신호들을 전도하도록 구성되는 패키지 리드들을 포함한다. 적어도 하나의 통합 상호연결 구조가 기판에 대향하게 제1 다이 상에 제공된다. 적어도 하나의 통합 상호연결 구조는, 제1 다이로부터 기판에 부착된 인접한 다이로 그리고/또는 패키지 리드들 중 적어도 하나로 연장되고, 그들 사이에 전기적 연결을 제공한다. 관련된 디바이스들 및 전력 증폭기 회로들이 또한 논의된다.

Description

RF 증폭기 패키지
우선권 주장
본 출원은, 미국 특허상표청에 2020년 4월 3일자로 출원된 미국 가출원 제63/004,760호를 우선권으로 주장하며, 상기 가출원의 개시내용은 참조로 본원에 포함된다.
본 개시내용은 집적 회로 디바이스들에 관한 것으로, 더 상세하게는, 집적 회로 디바이스 패키징에 대한 구조들에 관한 것이다.
RF 전력 증폭기들은, 다양한 응용들, 이를테면, 무선 통신 시스템들을 위한 기지국들 등에서 사용된다. RF 전력 증폭기들에 의해 증폭된 신호들은 종종, 메가헤르츠(MHz) 내지 기가헤르츠(GHz) 범위의 주파수들을 가진 변조된 캐리어를 갖는 신호들을 포함한다. 캐리어를 변조하는 기저대역 신호는 전형적으로 비교적 더 낮은 주파수로 있고, 응용에 따라, 최대 300 MHz이거나 더 높을 수 있다. 많은 RF 전력 증폭기 설계들은 반도체 스위칭 디바이스들을 증폭 디바이스들로서 활용한다. 이러한 스위칭 디바이스들의 예들은, 전력 트랜지스터 디바이스들, 이를테면, MOSFET(금속 산화물 반도체 전계-효과 트랜지스터)들, DMOS(이중-확산 금속 산화물 반도체) 트랜지스터들, HEMT(고 전자 이동도 트랜지스터 디바이스(high electron mobility transistor))들, MESFET(금속 반도체 전계-효과 트랜지스터)들, LDMOS(측방향 확산 금속 산화물 반도체) 트랜지스터들 등을 포함한다.
RF 증폭기들은 전형적으로 반도체 집적 회로 칩들로서 형성된다. 대부분의 RF 증폭기들은, 규소로, 또는 넓은 밴드갭 반도체 물질들(즉, 1.40 eV보다 큰 밴드갭을 가짐), 이를테면, 탄화규소("SiC") 및 III족 질화물 물질들을 사용하여 구현된다. 본원에서 사용되는 바와 같이, "III족 질화물"이라는 용어는, 질소와 주기율표의 III족의 원소들, 일반적으로 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In) 사이에서 형성되는 반전도성 화합물들과 같은 것들을 지칭한다. 이 용어는 또한, AlGaN 및 AlInGaN과 같은 3원 및 4원 화합물들을 지칭한다. 이러한 화합물들은, 1 몰의 질소가 총 1 몰의 III족 원소들과 결합되는 실험식들을 갖는다.
규소 기반 RF 증폭기들은 전형적으로 LDMOS 트랜지스터들을 사용하여 구현되며, 비교적 저렴한 제조로 높은 수준들의 선형성을 나타낼 수 있다. III족 질화물 기재 RF 증폭기는, 주로, LDMOS 트랜지스터 증폭기들이 고유한 성능 제한들을 가질 수 있는 높은 전력 및/또는 높은 주파수 동작을 요구하는 응용들에서, 전형적으로 HEMT들을 사용하여 구현된다.
RF 트랜지스터 증폭기들은 하나 이상의 증폭 스테이지를 포함할 수 있으며, 각각의 스테이지는 전형적으로 트랜지스터 증폭기로서 구현된다. 출력 전력 및 전류 처리 능력들을 증가시키기 위해, RF 트랜지스터 증폭기들은 전형적으로, 많은 수의 개별 "단위 셀" 트랜지스터들이 전기적으로 병렬로 배열되는 "단위 셀" 구성으로 구현된다. RF 트랜지스터 증폭기는, 단일 집적 회로 칩 또는 "다이"로서 구현될 수 있거나 복수의 다이들을 포함할 수 있다. 다수의 RF 트랜지스터 증폭기 다이가 사용될 때, 그들은 직렬 및/또는 병렬로 연결될 수 있다.
RF 증폭기들은 종종, 능동 트랜지스터 다이(예컨대, MOSFET들, HEMT들, LDMOS 등을 포함함)와, 그에 연결된, 기본 동작 주파수의 RF 신호들을 위한 송신 라인들 사이의 임피던스 매치를 개선하도록 설계되는 매칭 회로들, 이를테면 임피던스 매칭 회로들, 및 2차 및 3차 고조파 곱들과 같은 디바이스 동작 동안 생성될 수 있는 고조파 곱들을 적어도 부분적으로 종단시키도록 설계되는 고조파 종단 회로들을 포함한다. 고조파 곱들의 종단은 또한, 상호변조 왜곡 곱들의 생성에 영향을 미친다.
RF 증폭기 트랜지스터 다이(들)뿐만 아니라 임피던스 매칭 및 고조파 종단 회로들이 디바이스 패키지에 인클로징될 수 있다. 다이 또는 칩은, 반도체 물질의 작은 블록 또는 전자 회로 요소들이 그 위에 제조되는 다른 기판을 지칭할 수 있다. 집적 회로 패키징은, 물리적 손상 및/또는 부식으로부터 다이들을 보호하고 외부 회로들에 대한 연결을 위한 전기 접촉부들을 지지하는 지지 케이스 또는 패키지에 하나 이상의 다이를 캡슐화하는 것을 지칭할 수 있다. 집적 회로 디바이스 패키지에서의 입력 및 출력 임피던스 매칭 회로들은 전형적으로, 능동 트랜지스터 다이의 임피던스를 고정된 값에 매칭시키도록 구성되는 임피던스 매칭 회로의 적어도 일부분을 제공하는 LC 네트워크들을 포함한다. 외부 회로 요소들, 이를테면, 입력 및 출력 RF 송신 라인들 및 바이어스 전압 소스들에 RF 증폭기를 전기적으로 연결하기 위해 전기 리드(lead)들이 패키지로부터 연장될 수 있다.
임피던스 매칭 회로들, 고조파 필터들, 커플러들, 발룬(balun)들, 및 전력 결합기들/분배기들과 같은 많은 기능 블록들이 통합 수동 디바이스(IPD)들에 의해 실현될 수 있다. IPD들은 수동 전기 구성요소들을 포함하고, 일반적으로, 박막 및 포토리소그래피 처리와 같은 표준 웨이퍼 제조 기술들을 사용하여 제조된다. IPD들은, 플립-칩 실장가능 또는 와이어 접합가능 구성요소들로서 설계될 수 있다. IPD들을 위한 기판들은 일반적으로, 규소, 알루미나, 또는 유리와 같은 박막 기판들이며, 이들은 능동 트랜지스터 다이들에 대한 제조 및 패키징에서 용이성을 허용할 수 있다.
RF 전력 디바이스들을 조립하기 위한 일부 종래의 방법들은, 트랜지스터 다이 및 매칭 네트워크 구성요소들 중 일부(예컨대, 사전-매칭(pre-match) 커패시터들, 이를테면 MOS 커패시터들)를 CPC(구리, 구리-몰리브데넘, 구리 층상 구조) 또는 구리 플랜지 상의 세라믹 또는 오버 몰딩(over-mold)된 패키지에 조립하는 것을 수반할 수 있다. 트랜지스터 다이, 커패시터들, 및 입력/출력 리드들은 와이어들, 이를테면, 금 및/또는 알루미늄 와이어들로 상호연결될 수 있다. 그러한 조립 프로세스는 느리고 순차적일 수 있고(예컨대, 한 번에 하나의 패키지가 접합됨), (예컨대, 금 와이어들 및 비싼 와이어 접합 기계들의 비용으로 인해) 조립 비용들이 높을 수 있다.
본 개시내용의 일부 실시예들에 따르면, 집적 회로 디바이스 패키지는, 기판, 기판에 부착되는 능동 전자 구성요소들을 포함하는 제1 다이, 및 기판에 대향하게 제1 다이 상에 있는 적어도 하나의 통합 상호연결 구조를 포함한다. 적어도 하나의 통합 상호연결 구조는, 제1 다이로부터 기판에 부착된 인접한 다이로 그리고/또는 적어도 하나의 패키지 리드를 향해 연장되고, 그들 사이에 전기적 연결을 제공한다.
일부 실시예들에서, 전기적 연결에는 와이어 접합이 없을 수 있다.
일부 실시예들에서, 제1 다이는, 기판에 대향하는 제1 다이의 표면 상에 있는, 능동 전자 구성요소 중 하나 이상에 전기적으로 연결되는 제1 접합 패드를 포함할 수 있다. 적어도 하나의 통합 상호연결 구조는 제1 접합 패드 상에 있는 접촉 패드를 포함할 수 있다.
일부 실시예들에서, 적어도 하나의 통합 상호연결 구조는 재분배 층 상에 있는 전도성 배선 패턴일 수 있다.
일부 실시예들에서, 적어도 하나의 통합 상호연결 구조는, 제1 다이의 능동 전자 구성요소들에 의해 정의되는 회로에 대한 임피던스 매칭 네트워크의 적어도 일부분을 포함하거나 그를 제공할 수 있다.
일부 실시예들에서, 적어도 하나의 통합 상호연결 구조는, 하나 이상의 수동 전자 구성요소를 포함하는 수동 디바이스일 수 있다.
일부 실시예들에서, 통합 상호연결 구조의 접촉 패드는, 제1 다이의 표면에 대면하는 수동 디바이스의 표면 상에 있는, 하나 이상의 수동 전자 구성요소에 전기적으로 연결되는 제2 접합 패드일 수 있다. 제2 접합 패드는, 제1 접합 패드에, 그들 사이의 전도성 범프에 의해 연결된다.
일부 실시예들에서, 제1 다이의 능동 전자 구성요소들은 제1 라디오 주파수(RF) 증폭기 회로를 정의할 수 있다. 인접한 다이는, 제2 RF 증폭기 회로를 정의하는 능동 전자 구성요소들을 포함하는 제2 능동 다이일 수 있다. 제1 및 제2 전력 증폭기 회로들은 수동 디바이스에 의해 다중 스테이지 증폭기 배열로 연결될 수 있다.
일부 실시예들에서, 수동 디바이스는, 적어도 하나의 인덕터를 포함하는 통합 수동 디바이스(IPD)일 수 있다.
일부 실시예들에서, IPD에는 능동 전자 구성요소들이 없을 수 있다.
일부 실시예들에서, IPD는, IPD에 통합된 적어도 하나의 커패시터를 정의하기 위해 IPD의 전도성 요소들 사이에 절연 물질을 포함할 수 있다.
일부 실시예들에서, 인접한 다이는, 하나 이상의 커패시터 및 기판에 대향하는 인접한 다이의 표면 상에 있는 적어도 하나의 커패시터 접합 패드를 포함하는 커패시터 다이일 수 있다. 적어도 하나의 통합 상호연결 구조의 접촉 패드는 제1 접촉 패드일 수 있고, 적어도 하나의 통합 상호연결 구조는, 적어도 하나의 커패시터 접합 패드 상에 있는 적어도 하나의 제2 접촉 패드를 더 포함할 수 있다.
일부 실시예들에서, 적어도 하나의 패키지 리드는 게이트 리드일 수 있고, 제1 접합 패드는 게이트 패드일 수 있다. 인접한 다이는 제1 다이와 게이트 리드 사이에 있을 수 있고, 임피던스 매칭 네트워크는 회로에 대한 입력 임피던스 매칭 네트워크일 수 있다.
일부 실시예들에서, 적어도 하나의 패키지 리드는 드레인 리드일 수 있고, 제1 접합 패드는 드레인 패드일 수 있다. 인접한 다이는 제1 다이와 드레인 리드 사이에 있을 수 있고, 임피던스 매칭 네트워크는 회로에 대한 출력 임피던스 매칭 네트워크일 수 있다.
일부 실시예들에서, 능동 전자 구성요소들은 전력 트랜지스터 디바이스들일 수 있다. 제1 다이는 III족 질화물 및/또는 탄화규소를 포함할 수 있다.
본 개시내용의 일부 실시예들에 따르면, 라디오 주파수(RF) 전력 증폭기 디바이스 패키지는, 기판, 자신의 최하부 표면 상에 있는 소스 패드에서 그리고 기판에 대향하는 자신의 최상부 표면에 있는 게이트 또는 드레인 패드에서 기판에 부착되는 복수의 트랜지스터 셀들을 포함하는 제1 다이, 제1 다이의 게이트 또는 드레인 패드와 외부 디바이스 사이에서 전기 신호들을 전도하도록 구성되는 패키지 리드들, 및 기판에 대향하게 제1 다이 상에 있는 통합 상호연결 구조를 포함한다. 통합 상호연결 구조는, 게이트 또는 드레인 패드 상에 있는 제1 접촉 패드, 및 기판에 부착되고/거나 패키지 리드들 중 하나에 결합되는 인접한 다이 상에 있는 적어도 하나의 제2 접촉 패드를 포함한다.
일부 실시예들에서, 통합 상호연결 구조는, 제1 다이의 게이트 또는 드레인 패드로부터 인접한 다이로의 그리고/또는 패키지 리드들 중 하나로의 전기적 연결을 제공할 수 있다. 전기적 연결에는 와이어 접합이 없을 수 있다.
일부 실시예들에서, 통합 상호연결 구조는, 재분배 층 상에 있는 전도성 배선 패턴, 또는 하나 이상의 수동 전자 구성요소를 포함하는 수동 디바이스일 수 있다.
일부 실시예들에서, 통합 상호연결 구조는, 제1 다이의 트랜지스터들에 의해 정의되는 회로에 대한 임피던스 매칭 네트워크의 적어도 일부분을 포함하거나 그를 제공할 수 있다.
일부 실시예들에서, 통합 상호연결 구조의 제1 접촉 패드는, 제1 다이의 최상부 표면에 대면하는 수동 디바이스의 표면 상에 있는, 하나 이상의 수동 전자 구성요소에 전기적으로 연결되는 접합 패드일 수 있다. 접합 패드는, 게이트 또는 드레인 패드에, 그들 사이의 전도성 범프에 의해 연결될 수 있다.
일부 실시예들에서, 인접한 다이는, 기판에 대향하는 그의 표면 상에 있는 적어도 하나의 접합 패드를 포함할 수 있다. 통합 상호연결 구조의 적어도 하나의 제2 접촉 패드는 적어도 하나의 접합 패드 상에 있을 수 있다. 인접한 다이는 하나 이상의 커패시터를 포함하는 커패시터 다이일 수 있거나, 또는 RF 증폭기 회로의 스테이지를 정의하는 복수의 트랜지스터 셀들을 포함하는 제2 다이일 수 있다.
다음의 도면들 및 상세한 설명의 검토 시에 일부 실시예들에 따른 다른 디바이스들, 장치, 및/또는 방법들이 관련 기술분야의 통상의 기술자에게 명백해질 것이다. 위의 실시예들의 임의의 조합 및 모든 조합들에 부가하여 모든 그러한 부가적인 실시예들이 본 설명 내에 포함되고, 본 발명의 범위 내에 있고, 첨부한 청구항들에 의해 보호되는 것으로 의도된다.
도 1a, 도 1b, 및 도 1c는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다.
도 1d는, 도 1a, 도 1b, 및 도 1c의 실시예들의 등가 회로도이다.
도 2a 및 도 2b는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다.
도 2c는 도 2a 및 도 2b의 실시예들의 등가 회로도이다.
도 3a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다.
도 3b는 도 3a의 실시예의 등가 회로도이다.
도 4a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다.
도 4b는 도 4a의 실시예의 등가 회로도이다.
도 5a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다.
도 5b는 도 5a의 실시예의 등가 회로도이다.
도 5c는 본 개시내용의 일부 실시예들에 따른, 도 5a의 실시예의 패키지 풋프린트를 예시하는 하부 평면도이다.
도 5d는 본 개시내용의 일부 실시예들에 따른, 도 5c의 실시예의 패키지 풋프린트를 예시하는 상부 평면도이다.
도 6a 및 도 6b는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다.
도 6c는 도 6a 및 도 6b의 실시예들의 등가 회로도이다.
도 7a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다.
도 7b는 도 7a의 실시예들의 등가 회로도이다.
도 8a 및 도 9a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 하위 구성요소들의 예들을 예시하는 단면도들이다.
도 8b 및 도 9b는 도 8a 및 도 9a의 실시예들 각각의 등가 회로도들이다.
도 10a 및 도 10b는 각각 본 개시내용의 일부 실시예들에 따른 높은-Q IPD들의 예들을 예시하는 평면도 및 사시도이다.
도 11 및 도 12는 본 개시내용의 추가적인 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 열적으로 향상된 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다.
도 13은 도 1a의 최상부 측 금속화 구조의 일부분을 통해 취해지는 단면도이다.
본 개시내용의 일부 실시예들은, 집적 회로 디바이스 패키지에 포함되는 다양한 구성요소들의 파라미터들을 조립하고 최적화함에 있어서의 어려움들로부터 발생할 수 있다. 예컨대, 다이 또는 IPD(본원에서 일반적으로 수동 디바이스 또는 수동 RF 디바이스로 지칭됨)에 포함되는 일부 수동 전자 구성요소들(예컨대, 인덕터들 또는 커패시터들)의 성능은 접지 평면에 대한 근접성에 기반하여 영향을 받을 수 있다. 특히, 인덕터 코일들의 품질 인자(Q)는, 인덕터 코일들의 권선들과 접지-연결된 플랜지(또는 다른 접지된 구조) 사이의 거리가 감소됨에 따라 감소될 수 있다. 그러나, 다이들은 전형적으로 외부 다이들 또는 디바이스들에 대한 (전형적으로는 접합 와이어들에 의한) 전기적 연결들을 위한 전도성 접촉 요소들(본원에서 접촉 패드들, 접합 패드들, 또는 패드들로 또한 지칭됨)을 제공하는 하나의 표면만을 갖는 평면형 구조들이기 때문에, 수동 구성요소들과 접지 평면 사이의 거리를 증가시키는 것은, 능동 트랜지스터 다이(본원에서 트랜지스터 다이 또는 능동 다이로 또한 지칭됨)에 포함되는 하나 이상의 능동 전자 구성요소(예컨대, 트랜지스터들, 이를테면, 트랜지스터 셀들을 포함하는 전력 트랜지스터 디바이스들)와의 연결들의 길이를 증가시킬 수 있다. 증가된 연결 길이들은, 특히, 더 높은 주파수들에서, 수동 구성요소들에 의해 제공되는 임피던스 매칭 네트워크들의 유효성을 감소시키거나 무효화시킬 수 있다. 분로 인덕터("분로-L") 토폴로지를 사용하는 출력 사전-매칭 네트워크들은 (예컨대, GaN 다이 제품들에 대해) 난제일 수 있는데, 그 이유는, 긴 분로-L 접합 와이어들이, 필요한 것보다 더 많은 인덕턴스를 도입하여, 약 50 - 70 fF/와트에서 (예컨대, 부분적으로는, GaN에서의 더 낮은 드레인 대 소스 커패시턴스(Cds)/와트로 인해) 임피던스 매칭의 품질을 저하시킬 수 있으며, 이는 마찬가지로, 더 높은 손실들 및 감소된 성능으로 이어질 수 있기 때문이다. 입력(예컨대, 게이트) 및 출력(예컨대, 드레인) 접합 와이어들 사이의 결합이 또한 이득 손실 및 불안정성으로 이어질 수 있다.
입력 및 출력 사전-매칭을 구현하기 위해 와이어 접합 루프들을 사용할 수 있는 일부 종래의 RF 전력 디바이스들과는 대조적으로, 본 개시내용의 실시예들은, 구성요소들 사이(예컨대, 회로 수준 구성요소들 사이, 이를테면, 하나 이상의 능동 트랜지스터 다이의 접합 패드들 사이, 및/또는 능동 트랜지스터 다이들의 접합 패드들과 패키지의 게이트 및/또는 드레인 리드들 사이)의 연결들이, 와이어 접합들의 사용 없이 반도체 칩들 또는 다이들과 같은 층 또는 기판 상의 전도성 구성요소들(예컨대, 하나 이상의 수동 디바이스)을 포함하는 하나 이상의 구조에 의해 구현되는 높은 전력 응용들을 위한 패키징된 RF 전력 제품들을 제공하며, 그러한 구조는 본원에서 일반적으로 통합 상호연결 구조들로 지칭된다.
통합 상호연결 구조 또는 디바이스(또는 '통합 상호연결부')는 일반적으로, 층 또는 기판 상에 저항기들(송신 라인들을 포함함), 비아들, 인덕터들, 및/또는 커패시터들과 같은 집적 회로를 포함하는 구조, 예컨대, 관련된 기생 유도 및 제조 문제들을 감소시키고/거나 회피하기 위해 접합 와이어들 대신 사용될 수 있는 통합 트레이스들, 비아들, 및/또는 회로를 갖는 유전체 베이스 구조를 지칭할 수 있다. 통합 상호연결부들은, 본원에 설명된 일부 실시예들에서, 수동 디바이스들(규소, 알루미나, 또는 유리와 같은 박막 기판들을 갖는 IPD들을 포함함) 및/또는 전도성 배선 구조들(재분배 층(RDL) 층상 구조 또는 다른 기판 상의 전도성 와이어들을 포함함)로서 구현될 수 있다. 위에 언급된 바와 같이, IPD들은 인덕터들 및/또는 다른 수동 전기 구성요소들을 포함하고, 박막 및/또는 포토리소그래피 처리와 같은 표준 반도체 처리 기법들을 사용하여 제조될 수 있다. IPD들은 플립-칩 실장가능 또는 와이어 접합가능 구성요소들일 수 있고, 규소, 알루미나, 또는 유리와 같은 박막 기판들을 포함할 수 있다. RDL 구조는, 전도성 층 패턴들 및/또는 전도성 비아들을 갖는 기판 또는 층상체(laminate)를 지칭한다. RDL 구조들은, 베이스 물질 상에 전도성 및 절연 층들 및/또는 패턴들을 증착함으로써 그리고 RDL 구조를 통해 신호들을 송신하기 위한 구조 내에 비아들 및 구리 라우팅 패턴들을 형성함으로써, 반도체 처리 기법들을 사용하여 제조될 수 있다.
트랜지스터 다이들의 입력들에, 출력들에, 그리고/또는 스테이지들 사이에 연결들을 제공할 뿐만 아니라 트랜지스터 다이(들)의 동작에 유용하고/거나 필요할 수 있는 회로들을 제공하기 위한 통합 상호연결부들이 본원에 설명된 바와 같이 사용될 수 있다. 예컨대, 통합 상호연결부들은, 능동 트랜지스터 다이들 사이 및/또는 패키지 리드들에 연결되는 외부 디바이스 사이의 임피던스 미스매치를 감소시키도록 구성되는 임피던스를 제공할 수 있다. 특정 예들에서, 능동 트랜지스터 다이에 대한 입력 및/또는 출력 사전-매칭 네트워크 회로들은 IPD들과 같은 통합 상호연결부들에 의해 구현될 수 있으며, 이는, 와이어 접합을 최소로 하거나 전혀 없게 한다. 일부 실시예들에서, 예컨대, 다중 스테이지 증폭기 구현들에서, 하나 이상의 트랜지스터 다이의 개개의 접촉부들에 대면하는 개개의 접촉부들을 포함하는 플립-칩 IPD들이 다수의 트랜지스터 다이들을 상호연결하는 데 사용될 수 있다. 즉, 일부 실시예들에서, 통합 상호연결부들은 상호연결 기능 및 임피던스 매칭/고조파 종단 기능 둘 모두를 제공할 수 있으며, 이에 따라, 패키지 내의 와이어 접합들의 사용이 감소되거나 제거될 수 있다. 일부 실시예들에서, 본원에 설명된 바와 같은 IPD들에는 능동 구성요소들이 없을 수 있다.
일부 실시예들에서, 능동 다이에 대한 임피던스 매칭 네트워크들을 제공하는 IPD들(본원에서 사전-매칭 IPD들로 또한 지칭됨)은, 트랜지스터 다이 및/또는 커패시터 칩들의 게이트 및/또는 드레인 패드들의 최상부 상에 직접 배치되거나 적층되며, 그에 따라, 상호연결 관련 손실들이 감소되거나 최소화된다. 수동 구성요소들 및 부착 표면, 이를테면, 디바이스 패키지 다이 패드의 접지-연결된 플랜지 또는 패키지의 플랜지 사이의 (예컨대, 100 ㎛ 두께의 능동 트랜지스터 다이의 최상부 상의 적층형 배열에 의해 제공되는 바와 같은) 상승된 높이 또는 증가된 거리는 접지에 대한 용량성 결합을 감소시킬 수 있고, 그에 따라, 수동 구성요소들의 (손실들을 최소화하는) 품질 인자(Q)에 대한 부정적인 영향들이 감소되거나 최소화되고(그리고 일부 경우들에서는 그러한 품질 인자가 증가됨), 더 양호한 RF 성능으로 이어진다. 또한, 통합 상호연결부들(예컨대, 사전-매칭 IPD들) 내의 얇고 낮은 프로파일의 전도성 트레이스들은 출력 와이어들 또는 트레이스들에 대한 더 낮은 결합을 가질 수 있다.
(예컨대, 특정 응용들을 위한) 부가적인 수동 구성요소들이 수동 디바이스 내에 그리고/또는 수동 디바이스 바로 아래에서 패키지의 부착 표면 상에 포함될 수 있다. 예컨대, 일부 실시예들에서, 사전-매칭 및/또는 고조파 종단을 위한 커패시터들(예컨대, MOS 커패시터들)이 입력 사전-매칭 IPD와 부착 표면 사이에 배치될 수 있다. 유사하게, 개선된 비디오 대역폭(VBW)을 위해 출력 사전-매칭 IPD와 부착 표면 사이에 고밀도 출력 커패시터들이 배치되어, 고밀도 VBW 커패시터들을 하우징하는 데 사용하기 위한 더 큰 면적이 제공될 수 있다. 일부 실시예들에서, 수동 디바이스는 그에 통합된 커패시터들, 이를테면, MIM(금속-절연체-금속) 커패시터들을 포함할 수 있다.
그에 따라, 본 개시내용의 실시예들은, 적층형 칩 토폴로지들을 사용하여, 이득 손실 및 불안정성으로 이어질 수 있는 게이트 및 드레인 접합 와이어들 사이의 결합의 문제점들을 크게 감소시킬 수 있다. 일부 실시예들에서, 게이트 및/또는 드레인 접합 와이어들이 제거되거나 감소될 수 있고, 통합 상호연결부들(예컨대, 입력 및/또는 출력 IPD들) 내의 낮은 프로파일의 전도성 트레이스들은 그들 사이에 결합을 거의 제공하지 않고/거나 출력 와이어들 또는 트레이스들에 대한 결합을 낮출 수 있다. 또한, 높은-Q 플립-칩 IPD에서 분로-L 및 직렬 연결 인덕턴스를 구현함으로써, 요구되는 인덕턴스가 더 작은 면적에서 관리가능한 손실들로 달성될 수 있다.
본 개시내용의 실시예들은, 5G 및 기지국 응용들에 대한 RF 전력 제품들뿐만 아니라 레이더 및/또는 단일체 마이크로파 집적 회로("MMIC") 유형 응용들에서 사용될 수 있다. 예컨대, III족 질화물 기재 RF 증폭기들은, 하나 이상의 트랜지스터 다이가 단일 집적 회로 다이에서 그들의 연관된 임피던스 매칭 및 고조파 종단 회로들과 함께 구현되는 MMIC 디바이스들로서 구현될 수 있다.
도 1a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다. 도 1a에 도시된 바와 같이, 본 개시내용의 일부 실시예들은 RF 전력 디바이스 패키지(100a)를 제공하며, 이는, 패키지 기판(101a) 상에 조립되는 능동 다이(105) 및 통합 상호연결부들(수동 디바이스들(110i, 110o; 집합적으로 110)로서 예시됨)을 포함한다. 도 1a의 예에서, 기판(101a)은 재분배 층(RDL) 층상 구조이다. RDL(101a)은, 반도체 처리 기법들을 사용하여 제조된 전도성 층들을 포함할 수 있다. 그러나, 기판(101a)은 그렇게 제한되지 않는다는 것이 이해될 것인데, 예컨대, 기판(101a)은, 인쇄 회로 보드(예컨대, 금속 트레이스들을 갖는 다층 인쇄 회로 보드), 전도성 비아들 및/또는 전도성 패드들을 포함하는 세라믹 기판, 또는 능동 다이(105)를 위한 임의의 다른 적합한 실장 표면일 수 있다. RDL(101a)의 최하부 표면 또는 최하부 측은, RDL(101a)의 부착 표면(101s) 상의 구성요소들과 외부 회로 보드와 같은 외부 디바이스(도시되지 않음) 사이에서 전기 신호들을 전도하는 패키지 리드들(특히, 게이트 리드(102g), 드레인 리드(102d), 및 소스 리드(102s), 집합적으로, 패키지 리드들(102))을 포함한다. 부착 표면(101s)은 하나 이상의 전도성 다이 패드를 포함할 수 있으며, 이는 일부 실시예들에서, 패키지(100)의 구성요소들에 대한 전기 접지를 제공할 수 있다. RDL(101a)은, 리드들(102)로부터 수동 전자 구성요소들(이를테면, 하나 이상의 MOS 커패시터(104) 또는 고밀도 커패시터(106)를 포함하는 커패시터 칩들) 및 능동 트랜지스터 다이(105)의 능동 전자 구성요소들(이를테면, 트랜지스터들)에 신호들을 송신하기 위한 비아들 및 다층 구리 라우팅을 포함한다. 예컨대, 능동 다이(105)는, 예컨대, RF 전력 증폭기를 정의하는 전력 트랜지스터 디바이스들을 포함할 수 있다. 일부 실시예들에서, 능동 다이(105)는, 이산 다중 스테이지, MMIC, 및/또는 다중 경로(예컨대, 도허티(Doherty)) 트랜지스터 디바이스들을 포함할 수 있다.
본원에 설명된 능동 트랜지스터 다이들은 규소로 또는 넓은 밴드갭 반도체 물질들, 이를테면, 탄화규소("SiC") 및 III족 질화물 물질들을 사용하여 구현될 수 있다. 특정 실시예들에서, 반도체 층 구조의 상부 부분에서 병렬로 연결되는 단위 셀 트랜지스터들을 포함하는 능동 다이들은, III족 질화물 기재, 이를테면, 질화갈륨(GaN) 및/또는 탄화규소(SiC) 기재로 이루어질 수 있다. "반도체 층 구조"라는 용어는, 하나 이상의 반도체 층, 이를테면, 반도체 기판들 및/또는 반도체 에피택셜 층들을 포함하는 구조를 지칭할 수 있다. 예시된 실시예들에서, 능동 트랜지스터 다이는, 상부 표면 상에 있는 게이트 패드 및/또는 드레인 패드, 및 부착 표면에 인접한 반도체 층 구조의 하부 표면 상에 있는 소스 패드를 포함한다. 그러나, 이러한 다이 구성은 본원에서 단지 예로서 예시되고, 본원에 설명된 실시예들 및/또는 토폴로지들은 구체적으로 예시된 것들 이외의 다이 구성들과 함께 사용될 수 있다는 것이 이해될 것이다.
RF 증폭기들은 종종 높은 전력 및/또는 높은 주파수 응용들에서 종종 사용되기 때문에, 동작 동안 트랜지스터 다이(들) 내에 높은 수준들의 열이 생성될 수 있다. 트랜지스터 다이(들)가 너무 뜨거워지는 경우, RF 증폭기의 성능(예컨대, 출력 전력, 효율, 선형성, 이득 등)이 악화될 수 있고/거나 트랜지스터 다이(들)가 손상될 수 있다. 그러므로, 열 제거에 최적화되거나 다른 방식으로 열 제거를 위해 구성될 수 있는 RF 증폭기들이 전형적으로 패키지들에 실장된다. 도 1a의 예에서, 소스 리드(102s)는 열 전도성(예컨대, 열 싱크)을 제공하는 전도성 구조(103)(매립형 전도성 슬러그 또는 비아로서 예시됨)를 포함하거나 그에 부착된다. 특히, 트랜지스터 다이(105) 아래의 RDL(101a)의 부분은, 트랜지스터 다이(105)의 트랜지스터들로부터 열을 전도하기 위한 구리 비아들의 고밀도 전도성 어레이(103)로 충전(fill)될 수 있다(예컨대, 약 85 % 초과가 충전되거나, 완전히 충전되거나, 또는 거의 완전히 충전됨). 전도성 구조(103)는 또한, 예컨대 매립형 패키징 프로세스에서 매립형 구리 슬러그 또는 코인으로 충전될 수 있다. 트랜지스터 다이(105) 및 커패시터 칩들(104, 106)은, 다이 부착 물질들(107) 및 기법들, 이를테면, 공융 물질들, 사전 코팅(예컨대, AuSn 사전 코팅), 사전 형성부(pre-form)들, 소결(예컨대, Ag-소결) 등에 의해 RDL(101a)의 부착 표면(101s)에 부착된다.
도 1a를 계속 참조하면, 패키지 리드들(102)과 능동 트랜지스터 다이(105) 사이(특히, 트랜지스터 다이(105)의 최상부 측 또는 표면 상의 접촉부들 또는 접합 패드들(105p) 사이)의 하나 이상의 연결은, 개개의 통합 상호연결부들, 이러한 예에서는 IPD들(110i 및 110o)에 의해 구현되는 수동 디바이스들에 의해, 그들 사이의 와이어 접합들 없이 구현된다. 수동 디바이스들(110)에 의해 제공되는 연결들은, 능동 다이(105)의 최하부 측 또는 표면이 부착되는 부착 표면(101s) 또는 기판(101a)에 (있는 것이 아니라 그에) 대향하게 있다. 더 상세하게는, 기판(101)에 대향하는 트랜지스터 다이(105)의 표면 상에 있는 접합 패드들(105p)은 트랜지스터 다이(105)에 대면하는 IPD들(110)의 표면 상에 있는 접합 패드들(110p)에 연결되고, IPD들의 접합 패드들(110p)은 패키지 리드들(102)에 연결된다. 위에 언급된 바와 같이, 수동 디바이스(들)(110)는 반도체 또는 다른 기판 상에 있는 수동 전자 구성요소들, 이를테면, 저항기/송신 라인들, 인덕터들, 및/또는 커패시터들을 포함할 수 있다.
도 1a에서, 수동 디바이스들(110)의 구성요소들은, 능동 다이(105)의 트랜지스터들에 의해 정의되는 회로(예컨대, RF 증폭기 회로)에 대한 입력(110i) 및 출력(110o) 임피던스 매칭 네트워크들을 제공하도록 구성되고, 높은-Q IPD들로서 예시되지만, 본원에 설명된 바와 같은 수동 디바이스들은 이에 제한되지 않는다. 입력 임피던스 매칭 회로들은 RF 전력 디바이스 패키지(100a)에 입력되는 RF 신호들의 기본 성분의 임피던스를 능동 다이(105)의 입력에서의 임피던스와 매칭시킬 수 있고, 출력 임피던스 매칭 회로들은 RF 전력 디바이스 패키지(100a)로부터 출력되는 RF 신호들의 기본 성분의 임피던스를 능동 다이(105)의 출력에 연결된 회로의 임피던스와 매칭시킬 수 있으며, 입력 및/또는 출력 고조파 종단 회로들은 능동 다이(105)의 입력 및/또는 출력에 존재할 수 있는 기본 RF 신호의 고조파들을 접지로 단락시키도록 구성된다.
도 1a의 예에서, 입력 및 출력 사전-매칭 네트워크들에 대한 높은-Q IPD들(110)은 IPD들(110)의 표면 상에 있는 개개의 접합 패드들(110p)을 포함하는 플립-칩 디바이스들이다. 그에 따라, IPD들(110)은 트랜지스터 다이(105) 및 커패시터 칩들(104, 106)의 최상부 상에 '플립-칩핑(flip-chip)'되며, 이에 따라, IPD들(110)의 표면들 상에 있는 접합 패드들(110p)은 IPD들(110)의 표면에 대면하는 트랜지스터 다이(105) 및 커패시터 칩들(104, 106)의 표면들 상에 있는 접합 패드들(105p 및 104p, 106p)과 각각 정렬된다. IPD들(110)은, 접합 패드들(110p)을 접합 패드들(105p 및 104p, 106p)에 연결하기 위한 전도성 범프들(111)(예컨대, 일부 실시예들에서는 IPD들(110)에 사전 부착되는, 전도성 에폭시 패턴들 또는 납땜 범프들)을 포함할 수 있다. 커패시터 칩들(104, 106) 및 트랜지스터 다이(105)의 최상부 표면들은, (다이 또는 커패시터 칩들에 대한) 웨이퍼들을 연삭(grind)하고/거나 또는 상이한 두께들의 사전 형성부들(107)을 사용하여 요소들(104, 105, 및 106)의 높이들을 정렬함으로써 동일한 높이로 정렬될 수 있다. 그러므로, 패키지(100a)는, 기판(101a)과 요소들(110) 사이의 (접지에 대한 전기적 연결을 제공할 수 있는) 부착 표면(101s)에 부착된 요소들(104, 105, 및 106)을 갖는 적층형 구조를 포함한다. 요소들(110)은, 요소들(104, 105, 및 106)과 기판(101a)에 대향하는 리드들(102) 사이에, 그리고 요소들(104, 105, 및 106)과 리드들(102) 사이에서 연장되는 개개의 접합 와이어들 없이 전기적 연결들을 제공한다.
RDL(101a)에 부착된 구리 심(shim)(112)은, IPD들(110)로부터 RDL(101a)로 그리고 패키지(100a)의 게이트 및 드레인 리드들(102g 및 102d)로 신호를 라우팅하는 데 사용될 수 있다. 일부 실시예들에서, IPD들(110)을 게이트 및 드레인 리드들(102g 및 102d)에 연결하기 위해 구리 심(112) 대신에 비아(예컨대, 관통 규소 비아(TSV))들을 포함하는 부가적인 IPD들이 사용될 수 있다.
패키징 물질(플라스틱 오버 몰드(plastic over mold)(OMP)(113)로서 예시됨)은 다이들(105, 110)을 캡슐화하거나 다른 방식으로 그에 대한 보호를 제공하는 한편, 본원에서 일반적으로 외부 디바이스들로 지칭되는, 패키지(100a) 외부에 있는 회로들 또는 디바이스들에 대한 연결을 위해 리드들(102)에 대한 액세스를 제공한다. 오버 몰드(113)는 다이들(105, 110)을 실질적으로 둘러쌀 수 있고, 플라스틱 또는 플라스틱 중합체 화합물로 형성될 수 있으며, 그에 의해, 외부 환경으로부터의 보호가 제공된다. 오버 몰드 유형 패키지의 이점들은, 패키지의 감소된 전체 높이 또는 두께, 및 리드들(102)의 배열 및/또는 그들 사이의 간격에 대한 설계 유연성을 포함한다. 일부 실시예들에서, 본원에 설명된 바와 같은 오버 몰드 유형 패키지들은, 약 400 마이크로미터(㎛) 내지 약 700 ㎛의 높이 또는 OMP 두께를 가질 수 있다. 다른 실시예들에서, 다이들(105, 110)은, 다이들(105, 110)을 둘러싸는 캐비티를 정의하고 약 1400 마이크로미터(㎛) 내지 약 1700 ㎛의 높이 또는 두께를 가질 수 있는, 세라믹 물질들을 포함하는 개방 캐비티 패키지(예컨대, 열적으로 향상된 패키지(TEPAC 또는 T3PAC))에 포함될 수 있다.
도 1b는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 다른 예를 예시하는 단면도이다. 도 1b에 도시된 바와 같이, RF 전력 디바이스 패키지(100b)는 기판(101b) 상에 조립되는 능동 및 수동 디바이스들(105, 110)을 포함한다. 패키지(100b)는 도 1a에 도시된 실시예에서와 같은 구성요소들 및 연결들을 포함하지만, 기판(101b)은, 부착 표면(101s), 소스 리드(102s), 및 트랜지스터 다이(105)의 트랜지스터들로부터 열을 전도하기 위한 열 전도성(예컨대, 열 싱크)을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)이다. 또한, 도 1a와 비교하여, 수동 디바이스들(110)의 접합 패드들(110p)은, 구리 심들(112)(또는 TSV들을 갖는 IPD) 대신에, 통합 상호연결부(예컨대, RDL에 있는 구리 라우팅 층을 포함하는 전도성 배선 구조(114)로서 예시됨)에 의해 패키지 리드들(102)에 연결된다. 대안적으로, 수동 디바이스들(110)의 접합 패드들(110p)은, 일부 실시예들에서, 패키지 리드(102)에, 그들 사이의 전도성 배선 구조들(114) 없이 (예컨대, 개개의 납땜 범프들(111)에 의해) 직접 연결될 수 있다. 도 1b의 실시예는 도 1a의 층상 기반 실시예와 비교하여 리드-프레임 기반으로서 설명될 수 있다.
도 1c는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 다른 예를 예시하는 단면도이다. 도 1c에 도시된 바와 같이, RF 전력 디바이스 패키지(100c)는 도 1a의 실시예와 유사하지만, 패키지(100c)는, 구리 심들(112)(또는 TSV들을 갖는 IPD) 대신에, 게이트 리드(102g)에 대향하는 그리고/또는 드레인 리드(102d)에 대향하는 제1 RDL 층(101a)의 최상부 상에 부착된 제2 RDL 층들(101c)을 포함한다. 제2 RDL 층(101c)의 높이 또는 두께는, 입력 측에서 트랜지스터 다이(105) 및 MOS 커패시터 칩(104)의 범프 패드들(105p, 104p)과 정렬되거나 동일 평면 상에 있고, 마찬가지로, 출력 측에서 트랜지스터 다이(105) 및 VBW 커패시터 칩(106)의 범프 패드들(105p, 106p)과 정렬되거나 동일 평면 상에 있는 접촉 표면을 제공하도록 선택 또는 구성된다. 그러므로, 입력(110i) 및 출력(110o) 플립-칩 IPD들은, 트랜지스터 다이(105)의 게이트 및 드레인 패드들(105p)을 게이트 리드(102g) 및 드레인 리드(102d)와 (그리고/또는 MOS 커패시터들(104) 및 VBW 커패시터들(106)과) 상호연결하기 위해 제2 RDL 층(101b)에 의해 제공되는 실질적으로 동일 평면 상에 있는 표면들 상에 배치될 수 있다. 예시되진 않지만, 부가적인 제2 RDL 층들(101c) 및/또는 다른 중간 기판들이 또한 부착 표면(101s)과 수동 디바이스(들)(110) 사이에 제공되어 상이한 높이들 또는 두께들의 구성요소들의 접촉 패드들 사이의 요망되는 간극 또는 정렬을 제공할 수 있다.
도 1d는, 도 1a, 도 1b, 및 도 1c의 실시예들의 등가 회로도이다. 입력 사전-매칭 네트워크는, 높은-Q IPD(110i) 및 입력 커패시터들(104)에 의해, 기본 주파수(f0)에서의 L-C 매칭 회로(예컨대, 저역 통과 L-C)뿐만 아니라 고조파 주파수들(예컨대, 2f0)의 최적의 종단을 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현된다. 출력 사전-매칭 네트워크는, 출력 커패시터들(106) 및 높은-Q IPD(110o)에 의해, 기본 주파수(f0)를 사전-매칭하기 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현된다. 입력 IPD(110i) 및 출력 IPD(110o) 각각에서의 직렬 송신 라인들(110r)은, 트랜지스터 다이(105)로부터 게이트 리드(102g) 또는 드레인 리드(102d)까지의 적절한 임피던스 변환을 제공하도록 선택될 수 있다. (예컨대, 전도성 구조들(110r)에 의해 제공되는 바와 같은) 직렬 송신 라인들은 보드 송신 라인 매칭 네트워크의 확장으로서 취급될 수 있고, 임피던스 매칭을 위한 요망되는 특성 임피던스를 달성하도록 전기적 폭들이 선택 또는 구성될 수 있다.
도 2a 및 도 2b는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다. 도 2a 및 도 2b에 도시된 바와 같이, RF 전력 디바이스 패키지(200a 및 200b)는 각각, 패키지 기판(201) 상에 조립되는 능동 다이(105) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(110i)로서 예시됨)를 포함한다. 패키지들(200a 및 200b)은 도 1b에 도시된 실시예에서와 같은 구성요소들 및 연결들을 포함하며, 기판(201)은, 부착 표면(201s), 소스 리드(102s), 및 트랜지스터 다이(105)의 트랜지스터들로부터 열을 전도하기 위한 열 전도성(예컨대, 열 싱크)을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)로서 구현된다. 도 2a 및 도 2b의 실시예들에서, 수동 디바이스(110)는 패키지(200a, 200b)의 입력 측에서만 사용된다. 예컨대, 더 작은 다이 주변부(예컨대, 약 16 mm의 총 게이트 폭 미만) 및/또는 더 낮은 주파수 동작(예컨대, 약 2.4 GHz 미만)을 갖는 구현들에 대해, 트랜지스터 다이(105)의 출력 임피던스는 RF 회로 보드와 50 옴에 매칭되도록 충분히 높을 수 있으며, 이에 따라, 패키지-내 출력 사전-매칭 네트워크가 필요하지 않을 수 있다. 그러한 구현들에서 입력 사전-매칭 네트워크만이 요구될 수 있기 때문에, 트랜지스터 다이(105)의 입력은 사전-매칭 네트워크를 정의하는 IPD(110i) 및 MOS 커패시터들(104)에 의해 게이트 리드(102g)에 전기적으로 연결된다.
더 상세하게는, 트랜지스터 다이(105) 및 MOS 커패시터 칩들(104)의 최상부 표면들 상에 있는 접합 패드들(105p 및 104p)은, IPD(110i)의 대면하는 표면 상에 있는 접합 패드들(110p)에, 그들 사이의 와이어 접합들 없이 개개의 납땜 범프들(111)에 의해 연결된다. IPD(110i)의 접합 패드들(110p)은, 전도성 배선 구조들(114), 예컨대, RDL에 있는 구리 라우팅 층에 의해 게이트 리드(102g)에 연결된다. 대안적으로, 수동 디바이스(110i)의 접합 패드들(110p)은, 게이트 리드(102g)에, 그들 사이의 전도성 배선 구조들(114) 없이 직접 연결될 수 있다. 트랜지스터 다이(105)의 출력은 (도 2a에서 RDL(214)에 있는 구리 라우팅 층으로서 또는 도 2b에서 와이어 접합(14)으로서 예시된) 전도성 배선 구조들에 의해 드레인 리드(102d)에 직접 연결된다.
도 2c는 도 2a 및 도 2b의 실시예들을 표현하는 등가 회로도이다. 도 1a 및 도 1b의 실시예들에서의 입력 측과 유사하게, 입력 사전-매칭 네트워크는, 높은-Q IPD(110i) 및 입력 커패시터들(104)에 의해, 기본 주파수(f0)에서의 L-C 매칭 회로(예컨대, 저역 통과 L-C)뿐만 아니라 하나 이상의 고조파 주파수(예컨대, 2f0)의 최적의 종단을 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현된다. 입력 IPD(110i)에서의 직렬 송신 라인(110r)은, 트랜지스터 다이(105)로부터 게이트 리드(102g)까지의 적절한 임피던스 변환을 제공하도록 선택될 수 있다. 송신 라인(110r)의 전기적 폭이 또한 임피던스 매칭을 위한 요망되는 특성 임피던스를 달성하도록 구성될 수 있다.
도 3a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다. 도 3a에 도시된 바와 같이, RF 전력 디바이스 패키지(300)는, 패키지 기판(301) 상에 조립되는 능동 다이(105) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(110o)로서 예시됨)를 포함한다. 도 1b의 실시예에서와 같이, 기판(301)은, 부착 표면(301s), 소스 리드(102s), 및 트랜지스터 다이(105)의 트랜지스터들로부터 열을 전도하기 위한 열 전도성(예컨대, 열 싱크)을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)이다. 도 3a의 실시예들에서, 능동 다이(105) 및 커패시터 칩(106)에 대한 전기적 연결들을 제공하는 수동 디바이스(110o)는 패키지(300)의 출력 측에서만 제공된다. 더 상세하게는, 트랜지스터 다이(105) 및 고밀도 커패시터 칩(106)의 접합 패드들(105p 및 106p)은, IPD(110o)의 접합 패드들(110p)에, 그들 사이의 와이어 접합들 없이 개개의 전도성 범프들(111)에 의해 연결된다. IPD(110o)의 접합 패드들(110p)은, 전도성 배선 구조들(114), 예컨대, RDL에 있는 구리 라우팅 층에 의해 드레인 리드(102d)에 연결된다. 대안적으로, 수동 디바이스(110o)의 접합 패드들(110p)은, 드레인 리드(102d)에, 그들 사이의 전도성 배선 구조들(114) 없이 직접 연결될 수 있다.
도 3a를 계속 참조하면, 게이트 리드(102g), 커패시터 칩(104), 및 트랜지스터 다이(105)의 입력 사이의 연결들은, 전도성 비아 또는 기둥(314v)으로서 예로서 예시된 구리(또는 다른 전도성) 라우팅 층 및 접촉 패드를 포함하는 RDL로서 예시된 전도성 배선 구조들(314)의 형태의 통합 상호연결부들에 의해 구현된다. 더 상세하게는, 도 3a의 예에서, 입력 사전-매칭 네트워크 및 고조파 종단을 위한 인덕턴스는 RDL(314)의 구리 트레이스 및 비아들에서 직접 구현되고, 입력 IPD(110i)는 생략된다. 임피던스 매칭을 위한 인덕턴스는, 예컨대, 구리 라우팅 또는 코일 트레이싱의 좁은 스트립들을 사용하여 전도성 배선 구조(314)에서 달성될 수 있고, 전도성 비아들(314v)을 사용하여 트랜지스터 다이(105) 및 입력 커패시터 칩(104)의 접합 패드들(105p 및 104p)에 연결될 수 있다. 예컨대, 일부 실시예들에서, 좁은 구리 트레이스들(예컨대, 폭이 약 10 미크론임) 및 비아들이 최신의 매립형 패키징 조립 기법들을 사용하여 증착되어, 집합적으로, 요구되는 또는 요망되는 인덕턴스를 RDL(314)에 제공할 수 있다. 그러나, RDL(314)의 트레이스 폭 및/또는 트레이스들 및/또는 비아들의 간격의 공차는 IPD(110)와 비교하여 덜 제어가능할 수 있다.
도 3b는 도 3a의 실시예를 표현하는 등가 회로도이다. 도 1a 및 도 1b의 실시예들에서의 출력 측과 유사하게, 출력 사전-매칭 네트워크는, 출력 커패시터들(106) 및 높은-Q IPD(110o)에 의해, 기본 주파수(f0)를 사전-매칭하기 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현된다. 출력 IPD(110o)에서의 직렬 송신 라인(110r)은, 트랜지스터 다이(105)로부터 드레인 리드(102d)까지의 적절한 임피던스 변환을 제공하도록 선택될 수 있다. 입력 사전-매칭 네트워크는, 전도성 배선 구조(314) 및 입력 커패시터들(104)에 의해, 기본 주파수(f0)에서의 L-C 매칭 회로(예컨대, 저역 통과 L-C)뿐만 아니라 하나 이상의 고조파 주파수(예컨대, 2f0)의 최적의 종단을 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현된다. 전도성 배선 구조(314)에 구현된 직렬 송신 라인(310r)은 마찬가지로, 트랜지스터 다이(105)로부터 게이트 리드(102g)까지의 적절한 임피던스 변환을 제공하도록 선택될 수 있다.
도 4a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다. 도 4a에 도시된 바와 같이, RF 전력 디바이스 패키지(400)는 기판(301) 상에 조립되는 능동 다이(105) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(110oc)로서 예시됨)를 포함한다. 도 3a의 실시예에서와 같이, 기판(301)은, 부착 표면(301s), 소스 리드(102s), 및 열 전도성을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)이다. 게이트 리드(102g), 커패시터 칩(104), 및 트랜지스터 다이(105)의 입력 사이의 연결들은 전도성 배선 구조들(314)에 의해 구현되며, 입력 사전-매칭 네트워크 및 고조파 종단을 위한 인덕턴스는, 배선 구조(314)의 전도성 트레이스들 및 비아들에서 직접 구현된다. 능동 다이(105)에 대한 전기적 연결들을 제공하는 수동 디바이스(110oc)는 패키지(500)의 출력 측에서만 제공된다.
도 4a에서, 출력 커패시터 칩(106)(예컨대, 비디오 대역폭에 사용될 수 있는 고밀도 커패시터들)은 출력 IPD(110oc) 아래에 위치되지 않고; 오히려, 출력 커패시턴스는, 예컨대 금속-절연체-금속(MIM) 커패시터들(C)로서 플립-칩 출력 IPD(110oc) 내에 통합된다. MIM 커패시터들(C)은, 일부 실시예들에서, IPD(110oc)의 전도성 요소들 중 하나와 접합 패드들(110p) 중 하나 이상 사이에 절연 물질을 제공함으로써 형성될 수 있다. 적어도 하나의 전도성 비아 또는 기둥(410v)은, 예컨대, 전도성 구조(103)에 의해 제공되는 바와 같이, 통합 커패시터의 일 단부를 패키지 접지에 연결하는 데 사용된다. 일부 실시예들에서, 전도성 비아(들)(410v)는 RDL에 있는 구리 비아(들)에 의해 구현될 수 있다. 도 4a 도시된 수동 디바이스(110oc) 내로의 커패시턴스의 통합은 본원에 설명된 실시예들 중 임의의 실시예에서 사용될 수 있고, 더 높은 Q(더 낮은 손실) 출력 사전-매칭을 생성할 수 있는데, 그 이유는, 플립-칩 IPD 프로세스가 전형적으로, 플립-칩 IPD 아래에 배치될 수 있는 MOS 커패시터보다 적은 손실들을 갖는 고저항성 규소 기판으로 행해지기 때문이다. 고밀도 비디오 대역폭(VBW) 커패시터들은 패키지(400) 내의 상이한 위치로부터 여전히 출력 사전-매칭 IPD(110oc)에 연결될 수 있다.
도 4b는 도 4a의 실시예를 표현하는 등가 회로도이다. 출력 사전-매칭 네트워크는, 높은-Q IPD(110oc) 및 통합 출력 커패시턴스(예컨대, MIM 커패시터(C)에 의해 구현됨)에 의해, 기본 주파수(f0)를 사전-매칭하기 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현된다. IPD(110oc)에 의해 제공되는 통합 출력 커패시턴스(C)는, 전도성 비아(410v)(그 자체가 일부 저항 및 인덕턴스를 제공할 수 있음)에 의해 패키지 접지에 연결된다. 출력 IPD(110oc)에서의 직렬 송신 라인(110r)은, 트랜지스터 다이(105)로부터 드레인 리드(102d)까지의 적절한 임피던스 변환을 제공하도록 선택될 수 있다. 입력 사전-매칭 네트워크는, 전도성 배선 구조(314) 및 입력 커패시터들(104)에 의해, 기본 주파수(f0)에서의 L-C 매칭 회로(예컨대, 저역 통과 L-C)뿐만 아니라 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공하도록 구현되며, 직렬 송신 라인(310r)은 마찬가지로, 트랜지스터 다이(105)로부터 게이트 리드(102g)까지의 적절한 임피던스 변환을 제공하도록 선택될 수 있다.
도 5a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다. 도 5a에 도시된 바와 같이, RF 전력 디바이스 패키지(500)는, 패키지 기판(501) 상에 조립되는 능동 다이(105) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(110oc)로서 예시됨)를 포함하며, 그 패키지 기판은, 본원에 설명된 일부 다른 실시예들에서와 같이, 부착 표면(501s), 소스 리드(102s), 및 열 전도성을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)로서 구현된다. 마찬가지로, 게이트 리드(102g), 커패시터 칩(104), 및 트랜지스터 다이(105)의 입력 사이의 연결들은 전도성 배선 구조들(314)에 의해 구현되며, 입력 사전-매칭 네트워크 및 고조파 종단을 위한 인덕턴스는, 배선 구조(314)의 전도성 트레이스들 및 비아들에서 직접 구현된다. 또한, 도 4a의 실시예와 유사하게, 능동 다이(105)에 대한 전기적 연결들을 제공하는 수동 디바이스는 패키지(500)의 출력 측에서만 제공되고, 그에 통합된 출력 커패시턴스를 포함하는 플립-칩 IPD(110oc)에 의해 구현되며, 적어도 하나의 전도성 비아(410v)(예컨대, RDL에 있는 구리 비아)가 통합 커패시터를 패키지 접지에 연결한다.
도 5a의 실시예에서, 트랜지스터 다이(105)의 드레인 패드(105p)로부터 패키지 드레인 리드(102d)로의 직렬 연결은, 이러한 예에서, 패키지 드레인 리드(102d)를 소스/열 리드(102s)에 인접하게 그리고 소스/열 리드(102s)와 출력 커패시터에 대한 접지 노드(G) 사이에 위치시킴으로써 (도 4a의 실시예와 비교하여) 단축된다. 그에 따라, 도 5a의 실시예는, 트랜지스터 다이(105)의 드레인 패드(105p)와 패키지 드레인 리드(102d) 사이의 인덕턴스가 매우 낮은 값으로 감소될 수 있다는 점에서 유리할 수 있는데, 이는, 더 높은 주파수 동작, 예컨대, 3 GHz 초과의 동작 주파수에서의 성능에 도움이 되고/거나 중요할 수 있다.
도 5b는 도 5a의 실시예를 표현하는 등가 회로도이며, 전도성 배선 구조(314) 및 입력 커패시터들(104)에 의해 제공되는 입력 사전-매칭 네트워크에 관하여 도 4b의 등가 회로와 유사할 수 있다. 출력 사전-매칭 네트워크는 플립-칩 IPD(110oc)에 의해 구현되며, 이는, 그에 통합되고 전도성 비아(410v)에 의해 접지 리드(G)에 연결되는 출력 커패시턴스(C)를 갖는 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공한다.
도 5a 및 도 5b에 도시된 바와 같이, 드레인 리드(102d)는 전도성 구조(103)와 출력 접지 리드(G) 사이에서 패키지(500)를 빠져나가므로, 본원에 설명된 실시예들은 이러한 토폴로지를 지원하기 위해 패키지 풋프린트(500f) 및 PCB 회로 설계들(515i, 515o)을 제공한다. 도 5c는 도 5a의 실시예에 대한 패키지 풋프린트(500f)를 예시하는 평면도이다. 도 5c에 도시된 바와 같이, 출력 IPD(110oc)에 통합된 출력 커패시턴스(C)에 대한 접지 연결은, 드레인 리드(102d)를 사이에 둔 소스/열 리드(102s)에 대향하는 다수의(3개로 도시됨) 더 작은 접지 리드들(G)에 의해 구현된다. 출력 접지 리드(들)(G)는, 도 5d에 도시된 바와 같은 RF 회로 보드와 같은 외부 회로 보드(515)에 그리고 그러한 보드 내의 대응하는 접지된 비아들(515v)과 정렬될 수 있다.
특히, 도 5d는, 도 5c의 패키지 풋프린트(500f)의 아래측을 예시하고, 추가로, 외부 회로 보드(515)의 입력 매칭 회로 보드(515i) 및 출력 매칭 회로 보드(515o)에 대한 연결들을 예시하는, 투명한 패키지(500)를 갖는 상부 평면도이다. 입력 및 출력 매칭 회로 보드들(515i, 515o)은, 일부 실시예들에서, 부가적인 능동 및/또는 수동 전기 구성요소들을 포함할 수 있다. 접지 리드들(G)은 제조될 만큼 (예컨대, 풋프린트(500f)에 대한 표면적의 관점에서) 충분히 클 수 있지만, 출력 매칭 회로 보드(515o)의 성능을 실질적으로 저하시키지 않을 만큼 충분히 작을 수 있다.
도 6a 및 도 6b는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다. 도 6a 및 도 6b에 도시된 바와 같이, RF 전력 디바이스 패키지들(600a 및 600b)은, 기판(101) 상에 조립되는 능동 다이들(605i, 605o) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(610)로서 예시됨)를 포함한다. 도 1b에서와 같이, 기판(101)은, 부착 표면(101s), 소스 리드(102s), 및 트랜지스터 다이들(605i, 605o)의 트랜지스터들로부터 열을 전도하기 위한 열 전도성(예컨대, 열 싱크)을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)로서 구현되며, 수동 디바이스들(610)에 의해 제공되는 연결들은 부착 표면(101s) 또는 기판(101)에 (있는 것이 아니라 그에) 대향하게 있다.
도 6a 및 도 6b의 실시예들에서, 능동 다이들(605i, 605o)은 다중 스테이지 패키징된 RF 전력 증폭기 디바이스(예로서, 2개의 스테이지로 도시됨)를 정의한다. 예컨대, 능동 다이(605i)는 드라이버 스테이지를 구현하기 위해 더 작은 트랜지스터 다이일 수 있고, 능동 다이(605o)는 증폭기의 출력 또는 최종 스테이지를 구현하기 위해 더 큰 트랜지스터 다이(605o)(예컨대, 드라이버 스테이지 트랜지스터 다이(605i)보다 주변부가 약 7배 내지 10배 더 큼)일 수 있다. 트랜지스터 다이들(605i, 605o)은, 소스/열 리드(102s)를 제공하는 기판(101)/전도성 구조(103)의 부착 표면(101s)에 부착되며, 다이들(605i, 605o) 사이의 부착 표면(101s) 상에 스테이지-간(inter-stage) 커패시터 칩(604)이 있다. 스테이지-간 수동 디바이스(610)가 2개의 트랜지스터 다이(605i, 605o)에 부착되어 그들 사이에 전기적 연결들을 제공한다.
특히, 도 6a 및 도 6b에 도시된 바와 같이, IPD(610)는, IPD(610)의 접합 패드들(610p)이 트랜지스터 다이들(605i, 605o) 및 커패시터 칩(604)의 접합 패드들(605p 및 604p)과 정렬되도록 트랜지스터 다이들(605i, 605o) 및 스테이지-간 매칭 커패시터 칩(604)의 최상부 상에 실장된 플립-칩이다. 특히, IPD(610)의 접합 패드들(610p)은, 드라이버 드레인 리드(605d)를 제공하는 드라이버 스테이지 트랜지스터 다이(605i)의 하나 이상의 접합 패드(605p), 및 출력 게이트 리드(605g)를 제공하는 출력 스테이지 트랜지스터 다이(605o)의 하나 이상의 접합 패드(605p)와 접촉할 수 있다. IPD(610)는, 접합 패드들(610p)을 접합 패드들(605p 및 604p)에 그들 사이의 와이어 접합들 없이 연결하기 위한 전도성 범프들(111)(예컨대, 일부 실시예들에서는 IPD(610)에 사전 부착되는, 전도성 에폭시 패턴들 또는 납땜 범프들)을 포함할 수 있다. 커패시터 칩(604) 및 트랜지스터 다이들(605i, 605o)의 최상부 표면들은, IPD(610)를 사용한 연결을 위해, (다이 또는 커패시터 칩에 대한) 웨이퍼들을 연삭하고/거나 또는 상이한 두께들의 사전 형성부들(107)을 사용하여 요소들(604, 605i, 605o)의 높이들을 정렬함으로써 동일한 높이로 정렬될 수 있다.
도 6a 및 도 6b의 다중 스테이지 증폭기에서, IPD(610)는, 드라이버 스테이지 트랜지스터 다이(605i)의 출력과 출력 스테이지 트랜지스터 다이(605o)의 입력 사이에 임피던스 매칭을 제공하도록, 즉, 드라이버 다이(605i)의 부하를 최종 다이(605o)의 입력과 매칭시키도록 구성되는 스테이지-간 매칭 네트워크를 정의하는 수동 구성요소들을 포함한다. 2개의 스테이지(605i 및 605o)를 참조하여 예시되지만, 하나의 스테이지의 출력이 개개의 IPD들(610)에 의해 다음 스테이지의 입력에 연결되면서 다수의 입력 또는 출력 트랜지스터 다이들이 부착 표면(101s) 상에 존재할 수 있다는 것이 이해될 것이다. 패키지 리드들(102g 및 102d)로부터 다이들(605i 및 605o)의 게이트 및 드레인 접촉 패드들(605p)로의 연결은, 본원에 설명된 바와 같이, 개개의 전도성 배선 구조들(도 6a에서 RDL(614)에 있는 구리 라우팅 층들로서 그리고/또는 도 6b에서 와이어 접합들(14)로서 예시됨)에 의해 그리고/또는 입력/출력 임피던스 매칭 회로들 및/또는 고조파 종단 회로들(예컨대, 통합 상호연결부들(110i/110o)을 사용함)에 의해 구현될 수 있다.
도 6c는 도 6a 및 도 6b의 실시예들을 표현하는 등가 회로도이다. 도 6c에 도시된 바와 같이, 스테이지-간 매칭 네트워크는, 커패시터들(604) 및 수동 디바이스(610)에 의해, 드라이버 스테이지 트랜지스터 다이(605i)의 출력에서 그리고 최종 스테이지 트랜지스터 다이(605o)의 입력에서 분로-L 사전-매칭 네트워크(Ls)를 제공할 뿐만 아니라 드라이버 및 최종 스테이지 트랜지스터 다이들(605i 및 605o)을 연결하는 직렬 L-C-L 네트워크를 제공하도록 구현된다. 이러한 토폴로지는, 다중 스테이지 RF 전력 증폭기 제품에 대한 광대역 응답을 제공할 수 있다. 도 6c에 도시된 트랜지스터 다이들(605i 및 605o) 사이의 스테이지-간 임피던스 매칭 네트워크는 단지 예로서 존재하며, 본 개시내용의 실시예들에 따른, 2개 이상의 능동 다이 사이에 전기적 연결들을 제공하는 스테이지-간 수동 디바이스들(610)은, 다른 네트워크 토폴로지들을 포함하거나 구현할 수 있다는 것이 이해될 것이다.
도 7a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지의 예를 예시하는 단면도이다. 도 7a에 도시된 바와 같이, RF 전력 디바이스 패키지(700)는 기판(101) 상에 조립되는 능동 다이들(605i, 605o) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(610c)로서 예시됨)를 포함한다. 도 6a에서와 같이, 기판(101)은, 부착 표면(101s), 소스 리드(102s), 및 트랜지스터 다이(605i, 605o)의 트랜지스터들로부터 열을 전도하기 위한 열 전도성(예컨대, 열 싱크)을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)로서 구현되고, 능동 다이들(605i, 605o)은 다중 스테이지 패키징된 RF 전력 증폭기 디바이스를 정의한다. 스테이지-간 수동 디바이스(610c)가 2개의 트랜지스터 다이(605i, 605o)의 접합 패드들(605p)에 부착(플립-칩 실장된 것으로 예시됨)되어 그 접합 패드들과 자신의 접합 패드들(610p) 사이에 전기적 연결들을 제공한다.
도 7a에서, 스테이지-간 매칭 커패시터들(604)은 스테이지-간 IPD(610c) 아래에 위치되지 않고, 오히려, 커패시턴스는 예컨대 MIM 커패시터로서 IPD(610c) 내에 통합된다. 하나 이상의 전도성 비아(610v)는, 예컨대, 전도성 구조(103)에 의해 제공되는 바와 같이, 통합 커패시터들의 단부들을 패키지 접지에 연결한다. 일부 실시예들에서, 전도성 비아(들)(610v)는 RDL에 있는 구리 비아(들)에 의해 구현될 수 있다. 그러므로, IPD(610c)는, 트랜지스터 다이들(605i 및 605o)에 의해 구현되는 2개 이상의 증폭기 스테이지 사이의 임피던스 매칭을 제공하도록 구성되는 스테이지-간 매칭 네트워크를 제공하도록 그에 통합된 매칭 커패시턴스를 포함한다.
도 7b는 도 7a의 실시예들을 표현하는 등가 회로도이다. 도 7b에 도시된 바와 같이, 스테이지-간 매칭 네트워크는, 도 6c의 실시예와 유사하게, 수동 디바이스(610c)에 의해, 드라이버 스테이지 트랜지스터 다이(605i)의 출력 및 최종 스테이지 트랜지스터 다이(605o)의 입력 각각에서 MIM 또는 다른 통합 커패시터(C)를 갖는 분로-L 사전-매칭 네트워크(Ls)를 제공할 뿐만 아니라 드라이버 및 최종 스테이지 트랜지스터 다이들(605i 및 605o)을 연결하는 직렬 L-C-L 네트워크를 제공하도록 구현된다.
도 8a 및 도 9a는 본 개시내용의 일부 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들의 하위 구성요소들의 예들을 예시하는 단면도들이다. 도 8a 및 도 9a에 도시된 바와 같이, RF 전력 디바이스 패키지(800 및 900)는 각각, 패키지 기판(201) 상에 조립되는 능동 다이(105) 및 통합 상호연결부(IPD 또는 다른 수동 디바이스(110i, 110c)로서 예시됨)를 포함한다. 패키지들(800 및 900)은 도 2a 및 도 2b에 도시된 실시예에서와 같은 구성요소들 및 연결들을 포함하며, 기판(201)은, 부착 표면(201s), 소스 리드(102s), 및 열 전도성을, 그리고 일부 실시예들에서는 접지 연결을 제공하는 전도성 구조(103)(예컨대, 구리 슬러그)로서 구현된다. 수동 디바이스(110i, 110c)는 패키지들(800, 900)의 입력 측에서만 제공되어, 능동 다이(105)의 전도성 패드(105p)와 패키지의 게이트 리드(102g) 사이에, 그들 사이의 와이어 접합들 없이 납땜 범프들(111)에 의해 전기적 연결을 제공한다. 수동 디바이스(110i, 110c)(플립-칩 IPD로 도시됨)는, 도 2a 및 도 2b의 실시예들에서와 같이, 능동 다이(105)에 의해 구현되는 트랜지스터 회로들에 대한 입력 사전-매칭 네트워크를 구현한다.
도 8a에서, 입력 매칭 네트워크를 위한 커패시터 칩(104)(예컨대, MOS 커패시터들)은, IPD(110i) 아래에서 그리고 트랜지스터 다이(105)에 인접한 부착 표면(101s) 상에 제공된다. 트랜지스터 다이(105) 및 커패시터 칩(104)의 접합 패드들(105p 및 104p)은, IPD(110i)의 접합 패드들(110p)에, 그들 사이의 와이어 접합들 없이 개개의 납땜 범프들(111)에 의해 연결된다.
도 9a에서, 입력 커패시터들은, 예컨대 금속-절연체-금속(MIM) 커패시터들로서 플립-칩 입력 IPD(110c) 내에 통합되고, 하나 이상의 전도성 비아(110v)(예컨대, RDL에 있는 구리 비아(들))는, 예컨대, 전도성 구조(103)에 의해 제공되는 바와 같이, 패키지 접지에 통합 커패시터(들)를 연결하는 데 사용된다. 특히, 통합 MIM 캡의 하나의 단부는 다이 주위에서 층상체 내에 구축된 구리 비아들(110v) 또는 필러(pillar)들에 의해 전기 접지된 구리 슬러그(103)에 연결될 수 있다. 트랜지스터 다이(105)의 입력 측에서 사전-매칭 또는 고조파 종단에 필요한 인덕턴스는, 높은-Q 낮은 손실 인덕턴스를 제공하기 위해 구리 비아들/필러들 내에 부분적으로 또는 완전히 포함될 수 있다.
도 8a 및 도 9a에서, IPD(110i, 110c)의 접합 패드들(110p)은, 게이트 리드(102g)에, 그들 사이의 전도성 배선 구조들 없이 직접 연결된다. 마찬가지로, 트랜지스터 다이(105)의 출력은 드레인 리드(102d)에 직접 연결될 수 있다. 패키지들(800, 900) 둘 모두는, 드레인 및 게이트 리드(102d 및 102g)를 RDL에 있는 구리 라우팅 또는 와이어 접합들을 이용하여 패키지의 리드들에 연결함으로써, 패키징된 RF 전력 제품 내의 하위 구성요소로서 사용될 수 있다. 드레인 리드(102d)는 또한, 패키지 출력 리드들에 연결되기 전에 (예컨대, (도 2a 및 도 2b에 도시된 바와 같은 RDL에 있는 구리 라우팅 또는 와이어 접합들과 같은) 전도성 배선 구조들에 의해 또는 도 1a 및 도 1b에 도시된 바와 같은 IPD들에 의해) 부가적인 출력 사전-매칭 네트워크들에 연결될 수 있다.
도 8b 및 도 9b는 도 8a 및 도 9a의 실시예들 각각을 표현하는 등가 회로도들이다. 도 2c의 실시예와 유사하게, 인덕터들(L, Ls)의 배열은, 능동 다이(105)의 트랜지스터 배열에 대한 임피던스 사전-매칭 네트워크를 제공하도록 IPD들(110i, 110c)에서 구현된다. 특히, IPD들(110i, 110c) 및 입력 커패시터들(도 8b의 외부 커패시터 칩(104)(예컨대, MOS 커패시터들); 도 9b의 통합 커패시터들(C)(예컨대, MIM 커패시터들)에 의해 구현됨)은, 기본 주파수(f0)에서의 L-C 매칭 회로(예컨대, 저역 통과 L-C)뿐만 아니라 하나 이상의 고조파 주파수(예컨대, 2f0)의 최적의 종단을 위한 분로-L 인덕턴스(Ls) 매칭 회로(예컨대, 고역 통과 Ls)를 제공한다. 도 9b에서, 사전-매칭 및 고조파 종단에 필요할 수 있는 커패시턴스는 IPD(110c) 내에 통합된다.
도 10a 및 도 10b는 각각 본 개시내용의 일부 실시예들에 따른 임피던스 매칭 및 통합 상호연결부들을 제공하는 높은-Q IPD들(110, 610)의 예들을 예시하는 평면도 및 사시도이다. 도 10a 및 도 10b의 예들에서, 트랜지스터의 적절한 사전-매칭에 필요한 분로-L 인덕턴스의 정확한 값은 코일 인덕터들(Ls)을 사용하여 구현된다. 코일 인덕터들(Ls)의 형상, 폭, 및 일반적인 설계는 손실들을 감소시키도록 최적화될 수 있다. 코일 인덕터들(Ls)의 하나의 단부는, 사전-매칭을 위한 커패시터들(예컨대, 104) 또는 비디오 대역폭을 개선하기 위한 고밀도 커패시터들(예컨대, 106)에 대한 부착을 위해 전도성 범프들(예컨대, 111)로 사전 부착될 수 있는 범프 또는 접촉 패드(110pl) 상에서 끝난다. 직렬 인덕터들을 구현하는 데 사용되는 직렬 연결 스트립(L)의 폭은, 트랜지스터 다이로부터 드레인 리드들까지의 요망되는 임피던스 변환을 제공하도록 구성될 수 있다. 직렬 연결 스트립들(L)은 범프 또는 접촉 패드들(110p) 사이에서 연장될 수 있고, 보드 송신 라인 매칭 네트워크의 확장으로서 취급될 수 있고, 각각의 직렬 연결 스트립(L)의 폭은 요망되는 특성 임피던스를 제공하도록 구성될 수 있다. 더 일반적으로, 본원에 설명된 수동 디바이스들 중 임의의 것은, 접촉 패드들(110p) 사이에 결합되어 하나 이상의 능동 다이(105)의 접촉 패드들(105p) 사이 및/또는 능동 다이(105)의 접촉 패드들(105p)과 패키지 리드(102) 사이에 그들 사이의 임피던스 변환에 부가하여 전기적 연결을 제공하는 직렬 연결 스트립들(L)을 포함할 수 있거나 그를 사용하여 구현될 수 있다. 마찬가지로, 본원에 설명된 수동 디바이스들 중 임의의 것은, 커패시터들(예컨대, 그 수동 디바이스에 통합된 커패시터들 또는 접촉 패드들(110pl)에 의한 외부 커패시터들)에 대한 연결들을 위해 구성된 코일 인덕터들(Ls)을 포함할 수 있거나 그를 사용하여 구현될 수 있다.
도 11 및 도 12는 본 개시내용의 추가적인 실시예들에 따른, 적층형 토폴로지 구조들을 포함하는 열적으로 향상된 집적 회로 디바이스 패키지들의 예들을 예시하는 단면도들이다. 도 11 및 도 12에서의 피쳐 크기들은 예시의 용이성을 위해 과장되어 있다. 도 11 및 도 12에 도시된 바와 같이, RF 전력 디바이스 패키지들(1100, 1200)은, 도 1a, 도 1b, 및 도 1c의 패키지들(100a, 100b, 및 100c)과 유사하지만 전도성 베이스 또는 플랜지(1101, 1201) 상에 실장되고 플라스틱 오버몰드(113)가 아니라 열적으로 향상된 패키지들의 덮개(lid) 부재(1113, 1213)에 의해 보호되는 구성요소들(104, 105, 106, 110) 및 연결들을 포함한다. 특히, 본 개시내용의 실시예들에 따른 열적으로 향상된 패키지들에 대해, 도 11은 제1 구현(TEPAC 패키지(1100)로 지칭됨)을 예시하고 도 12는 제2 구현(T3PAC 패키지(1200)로 지칭됨)을 예시한다.
도 11의 TEPAC 패키지(1100)는 베이스(1101) 및 상부 하우징을 포함하는 세라믹 기재 패키지일 수 있으며, 상부 하우징은 덮개 부재(1113) 및 측벽 부재들(1104)을 포함할 수 있다. 덮개 부재(1113) 및/또는 측벽들(1104)은 세라믹 물질들(예컨대, 알루미나)을 포함할 수 있고, 전도성 베이스 또는 플랜지(1101) 상에 있는 구성요소들(104, 105, 106, 110)을 둘러싸는 개방 캐비티를 정의할 수 있다. 전도성 베이스 또는 플랜지(1101)는 구성요소들(104, 105, 106, 110)에 대한 부착 표면(1101s)뿐만 아니라 구성요소들에 의해 생성된 열을 소산시키거나 다른 방식으로 패키지(1100) 외부로 전도하기 위한 열 전도성(예컨대, 열 싱크) 둘 모두를 제공한다.
도 12의 T3PAC 패키지(1200)는 또한 베이스(1201) 및 상부 하우징을 포함하는 세라믹 기재 패키지일 수 있으며, 상부 하우징은 덮개 부재(1213) 및 측벽 부재들(1204)을 갖는다. 덮개 부재(1213) 및 측벽들(1204)은 유사하게, 전도성 베이스 또는 플랜지(1201) 상에 있는 구성요소들(104, 105, 106, 110)을 둘러싸는 개방 캐비티를 유사하게 정의하며, 그 전도성 베이스 또는 플랜지는 마찬가지로, 부착 표면(1201s), 및 열을 소산시키거나 다른 방식으로 패키지(1200) 외부로 전도하기 위한 열 전도성(예컨대, 열 싱크) 둘 모두를 제공한다. 패키지(1200)에서, 덮개 부재(1213)는 세라믹 물질(예컨대, 알루미나)일 수 있는 한편, 측벽 부재들(1204)은 인쇄 회로 보드(PCB)로서 예시된다.
도 11 및 도 12에서, 플랜지(1101, 1201)는 전기 전도성 물질, 예컨대, 구리 층/층상체 또는 그의 합금 또는 금속-매트릭스 복합물일 수 있다. 일부 실시예들에서, 플랜지(1101)는 구리-몰리브데넘(CuMo) 층, CPC(Cu/MoCu/Cu), 또는 구리-텅스텐(CuW)과 같은 다른 구리 합금들, 및/또는 다른 층상/다층 구조들을 포함할 수 있다. 도 11의 예에서, 플랜지(1101)는, 측벽들(1104) 및/또는 덮개 부재(1113)가 부착되는 CPC 기재 구조로서 예시된다. 도 12의 예에서, 플랜지(1201)는, 측벽들(1204) 및/또는 덮개 부재(1213)가 예컨대 전도성 아교(1208)에 의해 부착되는 구리-몰리브데넘(RCM60) 기재 구조로서 예시된다.
도 11 및 도 12에서, 능동 다이(105), 수동 디바이스들(예컨대, 커패시터 칩들(104 및 106)), 및 통합 상호연결부들(집합적으로, 110)은, 개개의 전도성 다이 부착 물질 층들(107)에 의해 플랜지(1101, 1201)의 부착 표면(1101s, 1201s)에 부착된다. 플랜지(1101, 1201)는 또한 패키지(1100, 1200)에 대한 소스 리드(102s)를 제공한다. 게이트 리드(102g) 및 드레인 리드(102d)는, 플랜지(1101, 1201)에 부착되고 개개의 측벽 부재들(1104, 1204)에 의해 지지되는 개개의 전도성 배선 구조들(1114, 1214)에 의해 제공된다.
측벽 부재들(1104, 1204)의 두께들은, 부착 표면(1101s, 1201s)에 대한, 구성요소들(104, 105, 106, 110)과 패키지 리드들(102g, 102d) 사이의 높이 차이를 초래할 수 있다. 예컨대, 능동 다이(105) 및 그 능동 다이 상에 있는 통합 상호연결부들(110i, 110o)의 결합된 높이는 부착 표면(1101s)에 대해 약 100 ㎛일 수 있는 한편, 게이트 및 드레인 리드들(102g 및 102d)은 약 635 ㎛의 거리만큼 부착 표면(1101s)으로부터 분리될 수 있다. 그에 따라, 도 11 및 도 12의 예들에서, 패키지 리드들(102g, 102d)을 부착 표면(1101s, 1201s) 상에 있는 수동 RF 구성요소들(104, 106)의 접촉 패드들(104p, 106p)에 연결하기 위해 개개의 와이어 접합들(14)이 사용된다. 그러므로, 리드(102g) 상에 입력되는 RF 신호는 와이어 접합(14)을 통해 입력 매칭 회로들(110i, 104)로 그리고 RF 트랜지스터 증폭기 다이(105)의 게이트 단자(105p)로 전달될 수 있고, 증폭된 출력 RF 신호는 RF 트랜지스터 증폭기 다이(105)의 드레인 단자(105p)로부터 출력 매칭 회로들(110o, 106)로 그리고 그로부터 접합 와이어(14)로 전달되어 리드(102d)를 통해 출력될 수 있다. 그러나, 와이어 접합들(14)은 다른 실시예들에서 생략될 수 있고 상이한 전기적 연결들이 사용될 수 있다는 것이 인식될 것이다.
본 개시내용의 실시예들에 따른 적층형 토폴로지 구조들을 포함하는 집적 회로 디바이스 패키지들은, 적층형 상호연결 구조들이 일부 종래의 설계들과 비교하여 더 얇거나 감소된 높이의 패키지들을 허용할 수 있다는 점에서 추가적인 이점들을 제공할 수 있다. (예컨대, 도 1 내지 도 9에 도시된 바와 같은) 오버 몰드 패키지 실시예들에서, 패키지의 최하부에서의 패키지 리드들의 라우팅은 또한 패키징 유연성을 허용할 수 있다. 예컨대, 패키지 리드들의 높이 및/또는 간격에서의 변경들은 수정된 패키지 풋프린트에 기반하여 회로 보드/PCB 상의 트레이스들의 레이아웃을 수정함으로써 수용될 수 있다. (예컨대, 도 11 내지 도 12에 도시된 바와 같은) 열적으로 향상된 패키지 실시예들은 유사한 이점들을 제공할 수 있지만, 표준화된 치수들에 비해 패키지 치수들(예컨대, 플랜지 높이 및/또는 패키지 리드 간격)에 대한 변경들을 요구할 수 있다.
그에 따라서, 본 개시내용의 실시예들에서, 구성요소들 사이(예컨대, 회로 수준 구성요소들 사이, 이를테면, 하나 이상의 능동 트랜지스터 다이의 접촉 패드들 사이, 및/또는 능동 트랜지스터 다이들의 접촉 패드들과 패키지의 게이트 및/또는 드레인 리드들 사이)의 전기적 연결들은, 와이어 접합들에 의해서가 아니라, 구성요소들 사이에서 물리적으로 연장되는 하나 이상의 통합 상호연결 구조(예컨대, 전도성 배선 구조들 및/또는 수동 디바이스들, 이를테면 IPD들)에 의해 구현된다. 즉, 통합 상호연결부들은 상호연결 및 임피던스 매칭/고조파 종단 기능 둘 모두를 제공할 수 있으며, 이에 따라, 패키지 내의 와이어 접합들의 사용이 감소되거나 제거될 수 있다.
본원에 설명된 바와 같이, 본 개시내용의 일부 실시예들은 트랜지스터 및 커패시터들 최상부 상에 '플립 오버'되는 높은-Q IPD들을 사용한다. 패키지의 (예컨대, 능동 다이들에 대한 부착 표면을 또한 정의할 수 있는 전도성 구조들에 의해 제공되는 바와 같은) 접지 평면 위의 IPD의 가외의 높이는 더 높은 Q 및 더 낮은 손실 사전-매칭으로 이어진다. 플립된 IPD 아래의 공간의 대부분은 커패시터들, 이를테면, 출력 상에서 전형적으로 사용되는 고밀도 커패시터들에 사용될 수 있다. 이용가능한 공간에서 더 큰 값의 커패시턴스가 사용될 수 있으며, 그에 따라, 디바이스의 비디오 대역폭을 개선시킨다. IPD로부터의 RF 신호를 다시 RDL 및 게이트/드레인 리드들에 연결하기 위해, 구리 심 또는 TSV를 갖는 IPD가 사용될 수 있다. MOS 커패시터들 및 트랜지스터 다이의 최상부는 웨이퍼들(다이 또는 커패시터들)을 유사한 높이들로 연삭함으로써 또는 상이한 두께의 사전 형성부를 사용하여 높이들을 정렬함으로써 동일한 높이로 정렬될 수 있다. IPD들은, 기본 주파수의 사전-매칭뿐만 아니라 하나 이상의 고조파 주파수의 최적의 종단 둘 모두를 위해 구성될 수 있다.
트랜지스터 다이들(예컨대, 105)은, 반도체 층 구조에 대해 게이트 및 드레인 패드들(예컨대, 105p)이 최상부 측/상부 표면 상에 있고 소스 패드가 최하부 측/하부 표면 상에 있는 예들을 참조하여 본원에서 단면으로 예시된다. 일부 실시예들에서, 트랜지스터 다이들의 최상부 측 금속화 구조는 복수의 게이트, 드레인, 및/또는 소스 '핑거들'을 포함할 수 있으며, 이들은 하나 이상의 개개의 버스에 의해 연결될 수 있다.
도 13은 도 1a의 선(A-A')을 따라 다이(105)의 최상부 측 금속화 구조의 일부분을 통해 취해지는 단면도이다. 도 13에 도시된 바와 같이, 트랜지스터 다이(105)는 반도체 층 구조(130)를 포함하며, 반도체 층 구조(130)의 상부 부분에서 복수의 단위 셀 트랜지스터들(116)이 제공된다. 게이트 핑거들(152), 드레인 핑거들(154), 및 소스 핑거들(156)(및 연결 버스들)은, 각각, 다이(105)의 게이트-연결된, 드레인-연결된, 및 소스-연결된 전극들의 일부를 정의할 수 있다. 게이트 핑거들(152)은, Ni, Pt, Cu, Pd, Cr, W, 및/또는 WSiN과 같은 III족 질화물 기반 반도체 물질에 대한 쇼트키(Schottky) 접촉을 이루는 것이 가능한 물질들로 형성될 수 있다. 드레인 핑거들(154) 및/또는 소스 핑거들(156)은, III족 질화물 기반 물질들에 대한 옴 접촉을 형성할 수 있는 금속, 이를테면 TiAlN을 포함할 수 있다. 게이트 핑거들(152)은 게이트 버스(146)에 의해 서로 전기적으로 연결될 수 있고, 드레인 핑거들(154)은 드레인 버스(148)에 의해 서로 전기적으로 연결될 수 있다. 게이트-연결된, 드레인-연결된, 및 소스-연결된 구조들을 서로로부터 격리시키는 것을 돕는 하나 이상의 유전체 층은 요소들을 더 양호하게 예시하기 위해 도시되지 않는다.
단위 셀 트랜지스터들(116) 중 하나가 또한 도 13에 도시된다. 도시된 바와 같이, 단위 셀 트랜지스터(116)는, 반도체 층 구조(130)의 기저 부분과 함께 게이트 핑거(152), 드레인 핑거(154), 및 소스 핑거(156)를 포함한다. 게이트 핑거들(152)이 공통 게이트 버스(146)에 전기적으로 연결되고, 드레인 핑거들(154)이 공통 드레인 버스(148)에 전기적으로 연결되고, 소스 핑거들(156)이 전도성 소스 비아들(166) 및 소스 패드를 통해 함께 전기적으로 연결되므로, 단위 셀 트랜지스터들(116) 전부가 함께 전기적으로 병렬로 연결된다는 것을 알 수 있다.
본 개시내용의 실시예들은 기판 또는 층상체(예컨대, 재분배 층(RDL) 층상체) 상에 구축될 수 있고, 최신의 향상된 웨이퍼 수준 패키징 기법들을 사용하여 배치(batch)들로 조립될 수 있다. 다수의 부분들이 한 번에 구축될 수 있어서, 조립 시간, 비용, 및 수율 문제들이 감소된다. 게다가, 와이어 접합 프로세스가 감소되거나 제거될 수 있어서, 시간 및 비용이 절약된다. 트랜지스터 다이에 의해 생성된 열은, 예컨대, 열을 효과적으로 제거하기 위한 (전형적인 중공 또는 부분적으로 충전된 비아들은 높은 전력 RF 응용들에 대해 충분히 효과적으로 열을 제거하지 않을 것이기 때문에) 고밀도 구리 충전식 어레이 또는 매립형 구리 슬러그를 사용하여, 효과적으로 제거되어 패키지 외부에서 열 싱크로 전도될 수 있다. 본 개시내용의 실시예들은, 예컨대, 5G 및 기지국 응용들에 대한 다양한 셀룰러 기반구조(CIFR) RF 전력 제품들(5 W, 10 W, 20 W, 40 W, 60 W, 80 W 및 상이한 주파수 대역들을 포함하지만, 이에 제한되지 않음)에서 사용될 수 있다. 본 개시내용의 실시예들은 또한 레이더 및 단일체 마이크로파 집적 회로(MMIC) 유형 응용들에 적용될 수 있다.
예시적인 실시예들이 도시되는 첨부된 도면들을 참조하여 다양한 실시예들이 본원에서 설명되었다. 그러나, 이러한 실시예들은 상이한 형태들로 구현될 수 있으며, 본원에 기재된 실시예들로 제한되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은, 본 개시내용이 철저하고 완전해지고 본 발명의 개념을 관련 기술분야의 통상의 기술자들에게 완전히 전달하도록 제공된다. 본원에 설명된 예시적인 실시예들 및 일반적인 원리들과 특징들에 대한 다양한 수정들이 용이하게 명백할 것이다. 도면들에서, 층들 및 영역들의 크기들 및 상대적인 크기들은 실측으로 도시되지 않으며, 일부 예시들에서, 명확성을 위해 과장될 수 있다.
"제1", "제2" 등의 용어들이 다양한 요소들을 설명하기 위해 본원에서 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예컨대, 본 발명의 범위로부터 벗어나지 않으면서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본원에서 사용되는 바와 같이, "및/또는" 및 "그리고/또는" 및 "~고/거나"라는 용어는 연관된 열거된 항목들 중 하나 이상의 항목의 임의의 그리고 모든 조합들을 포함한다.
본원에서 사용되는 전문용어는 특정 실시예들을 설명하려는 목적만을 위한 것이며, 본 발명을 제한하는 것으로 의도되지 않는다. 본원에서 사용되는 바와 같이, 맥락이 명확하게 달리 표시하지 않는 한, 단수 형태들은 복수 형태들을 또한 포함하도록 의도된다. "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)", 및/또는 "포함하는(including)"이라는 용어들은, 본원에서 사용될 때, 서술된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 추가로 이해될 것이다.
달리 정의되지 않는 한, 본원에서 사용된 모든 용어들(기술적 및 과학적 용어들을 포함함)은 본 발명이 속하는 관련 기술분야의 통상의 기술자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본원에서 사용되는 용어들은 본 명세서 및 관련 기술의 맥락에서의 그들의 의미와 일관되는 의미를 갖는 것으로서 해석되어야 하며, 본원에서 명백하게 그러한 것으로 정의되지 않는 한 이상적인 또는 과도하게 형식적인 의미로 해석되지 않을 것임이 추가로 이해될 것이다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "상에" 있거나, "상에" 부착되거나, 또는 "상으로" 연장되는 것으로 지칭될 때, 그 요소는 다른 요소 상에 직접 있거나 개재 요소들이 또한 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나, "상에 직접 부착"되거나, 또는 "상으로 직접" 연장되는 것으로 지칭될 때, 어떠한 개재 요소들도 존재하지 않는다. 한 요소가 다른 요소에 "연결" 또는 "결합"된 것으로 지칭될 때, 그 요소는 다른 요소에 직접 연결 또는 결합될 수 있거나, 개재 요소들이 존재할 수 있다는 것이 또한 이해될 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 연결" 또는 "직접 결합"된 것으로 지칭될 때, 어떠한 개재 요소들도 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방향" 또는 "수직"과 같은 상대적인 용어들은 도면들에 예시된 바와 같은 하나의 요소, 층, 또는 영역의 다른 요소, 층, 또는 영역에 대한 관계를 설명하기 위해 본원에서 사용될 수 있다. 이러한 용어들은 도면들에 도시된 배향에 부가하여 디바이스의 상이한 배향들을 포괄하도록 의도된다는 것이 이해될 것이다.
본 발명의 실시예들은, 본 발명의 이상적인 실시예들(및 중간 구조들)의 개략적인 예시들인 단면 예시들을 참조하여 본원에서 설명된다. 도면들에서의 층들 및 영역들의 두께는 명확화를 위해 과장될 수 있다. 부가적으로, 예컨대, 제조 기법들 및/또는 공차들의 결과로서 예시들의 형상들로부터의 변형들이 예상될 것이다. 그에 따라, 본 발명의 실시예들은 본원에 예시된 특정 형상들의 영역들로 제한되는 것으로 해석되지 않아야 하며, 예컨대, 제조에 기인한 형상들에서의 편차들을 포함해야 한다. 점선들에 의해 예시된 요소들은 예시된 실시예들에서 임의적일 수 있다.
동일한 번호들은 전체에 걸쳐 동일한 요소들을 지칭한다. 그에 따라, 동일하거나 유사한 번호들은 그들이 대응하는 도면에서 언급되지 않거나 설명되지 않더라도 다른 도면들을 참조하여 설명될 수 있다. 또한, 참조 번호들로 표시되지 않은 요소들은 다른 도면들을 참조하여 설명될 수 있다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 특정 용어들이 이용되지만, 이들은 단지 일반적이고 설명적인 의미로 사용되고, 제한의 목적들을 위한 것이 아니며, 본 발명의 범위는 다음의 청구항들에 기재된다.

Claims (20)

  1. 집적 회로 디바이스 패키지로서,
    기판;
    상기 기판에 부착되는 능동 전자 구성요소들을 포함하는 제1 다이; 및
    상기 기판에 대향하게 상기 제1 다이 상에 있는 적어도 하나의 통합 상호연결 구조 ― 상기 적어도 하나의 통합 상호연결 구조는 상기 제1 다이로부터 상기 기판에 부착된 인접한 다이로 그리고/또는 적어도 하나의 패키지 리드를 향해 연장되고, 상기 제1 다이와 상기 인접한 다이 사이 및/또는 상기 제1 다이와 상기 적어도 하나의 패키지 리드 사이에 전기적 연결을 제공함 ―
    를 포함하는, 집적 회로 디바이스 패키지.
  2. 제1항에 있어서,
    상기 전기적 연결에는 와이어 접합이 없는, 집적 회로 디바이스 패키지.
  3. 제1항에 있어서,
    상기 제1 다이는, 상기 기판에 대향하는 상기 제1 다이의 표면 상에 있는, 상기 능동 전자 구성요소들 중 하나 이상에 전기적으로 연결되는 제1 접합 패드를 포함하고,
    상기 적어도 하나의 통합 상호연결 구조는 상기 제1 접합 패드 상에 있는 접촉 패드를 포함하는, 집적 회로 디바이스 패키지.
  4. 제3항에 있어서,
    상기 적어도 하나의 통합 상호연결 구조는 재분배 층 상에 있는 전도성 배선 패턴을 포함하는, 집적 회로 디바이스 패키지.
  5. 제3항에 있어서,
    상기 적어도 하나의 통합 상호연결 구조는, 상기 제1 다이의 상기 능동 전자 구성요소들에 의해 정의되는 회로에 대한 임피던스 매칭 네트워크의 적어도 일부분을 포함하는, 집적 회로 디바이스 패키지.
  6. 제1항, 제2항, 제3항, 또는 제5항 중 어느 한 항에 있어서,
    상기 적어도 하나의 통합 상호연결 구조는, 하나 이상의 수동 전자 구성요소를 포함하는 수동 디바이스를 포함하는, 집적 회로 디바이스 패키지.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 접촉 패드는, 상기 제1 다이의 표면에 대면하는 상기 수동 디바이스의 표면 상에 있는, 상기 하나 이상의 수동 전자 구성요소에 전기적으로 연결되는 제2 접합 패드이고, 상기 제2 접합 패드는, 상기 제1 접합 패드에, 상기 제2 접합 패드와 상기 제1 접합 패드 사이의 전도성 범프에 의해 연결되는, 집적 회로 디바이스 패키지.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 다이의 상기 능동 전자 구성요소들은 제1 라디오 주파수(RF) 증폭기 회로를 정의하고, 상기 인접한 다이는 제2 RF 증폭기 회로를 정의하는 능동 전자 구성요소들을 포함하고, 제1 및 제2 전력 증폭기 회로들은 수동 디바이스에 의해 다중 스테이지 증폭기 배열로 연결되는, 집적 회로 디바이스 패키지.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    수동 디바이스는 적어도 하나의 인덕터를 포함하는 통합 수동 디바이스(IPD)를 포함하고, 상기 수동 디바이스에는 능동 전자 구성요소들이 없는, 집적 회로 디바이스 패키지.
  10. 제9항에 있어서,
    상기 IPD는 상기 IPD에 통합되는 적어도 하나의 커패시터를 정의하기 위해 상기 IPD의 전도성 요소들 사이에 절연 물질을 포함하는, 집적 회로 디바이스 패키지.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 인접한 다이는, 하나 이상의 커패시터, 및 상기 기판에 대향하는 상기 인접한 다이의 표면 상에 있는 적어도 하나의 커패시터 접합 패드를 포함하고,
    상기 적어도 하나의 통합 상호연결 구조의 접촉 패드는 제1 접촉 패드이고;
    상기 적어도 하나의 통합 상호연결 구조는, 상기 적어도 하나의 커패시터 접합 패드 상에 있는 적어도 하나의 제2 접촉 패드를 더 포함하는, 집적 회로 디바이스 패키지.
  12. 제11항에 있어서,
    상기 적어도 하나의 패키지 리드는 게이트 리드를 포함하고, 상기 제1 접합 패드는 게이트 패드이고, 상기 인접한 다이는 상기 제1 다이와 상기 게이트 리드 사이에 있고, 임피던스 매칭 네트워크는 상기 회로에 대한 입력 임피던스 매칭 네트워크를 포함하는, 집적 회로 디바이스 패키지.
  13. 제11항에 있어서,
    상기 적어도 하나의 패키지 리드는 드레인 리드를 포함하고, 상기 제1 접합 패드는 드레인 패드이고, 상기 인접한 다이는 상기 제1 다이와 상기 드레인 리드 사이에 있고, 임피던스 매칭 네트워크는 상기 회로에 대한 출력 임피던스 매칭 네트워크를 포함하는, 집적 회로 디바이스 패키지.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 능동 전자 구성요소들은 전력 트랜지스터 디바이스들을 포함하고, 상기 제1 다이는 III족 질화물 및/또는 탄화규소를 포함하는, 집적 회로 디바이스 패키지.
  15. 라디오 주파수(RF) 전력 증폭기 디바이스 패키지로서,
    기판;
    제1 다이 ― 상기 제1 다이는 복수의 트랜지스터 셀들을 포함하고, 상기 제1 다이의 최하부 표면 상에 있는 소스 패드에서 상기 기판에 부착되고, 상기 기판에 대향하는 상기 제1 다이의 최상부 표면에서 게이트 또는 드레인 패드를 포함함 ―;
    상기 제1 다이의 상기 게이트 또는 드레인 패드와 외부 디바이스 사이에서 전기 신호들을 전도하도록 구성되는 패키지 리드들; 및
    상기 기판에 대향하게 상기 제1 다이 상에 있는 통합 상호연결 구조 ― 상기 통합 상호연결 구조는, 상기 게이트 또는 드레인 패드 상에 있는 제1 접촉 패드, 및 상기 기판에 부착되고/거나 상기 패키지 리드들 중 하나에 결합되는 인접한 다이 상에 있는 적어도 하나의 제2 접촉 패드를 포함함 ―
    를 포함하는, RF 전력 증폭기 디바이스 패키지.
  16. 제15항에 있어서,
    상기 통합 상호연결 구조는, 상기 제1 다이의 상기 게이트 또는 드레인 패드로부터 상기 인접한 다이로의 그리고/또는 상기 패키지 리드들 중 하나로의 전기적 연결을 제공하고, 상기 전기적 연결에는 와이어 접합이 없는, RF 전력 증폭기 디바이스 패키지.
  17. 제15항 또는 제16항에 있어서,
    상기 통합 상호연결 구조는, 재분배 층 상에 있는 전도성 배선 패턴 또는 하나 이상의 수동 전자 구성요소를 포함하는 수동 디바이스를 포함하는, RF 전력 증폭기 디바이스 패키지.
  18. 제17항에 있어서,
    상기 통합 상호연결 구조는, 상기 제1 다이의 트랜지스터들에 의해 정의되는 회로에 대한 임피던스 매칭 네트워크의 적어도 일부분을 포함하는, RF 전력 증폭기 디바이스 패키지.
  19. 제18항에 있어서,
    상기 제1 접촉 패드는, 상기 제1 다이의 최상부 표면에 대면하는 상기 수동 디바이스의 표면 상에 있는, 상기 하나 이상의 수동 전자 구성요소에 전기적으로 연결되는 접합 패드이고, 상기 접합 패드는, 상기 게이트 또는 드레인 패드에, 상기 접합 패드와 상기 게이트 또는 드레인 패드 사이의 전도성 범프에 의해 연결되는, RF 전력 증폭기 디바이스 패키지.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 인접한 다이는 상기 기판에 대향하는 상기 인접한 다이의 표면 상에 있는 적어도 하나의 접합 패드를 포함하고, 상기 적어도 하나의 제2 접촉 패드는 상기 적어도 하나의 접합 패드 상에 있으며,
    상기 인접한 다이는 하나 이상의 커패시터를 포함하거나; 또는
    상기 인접한 다이는 RF 증폭기 회로의 스테이지를 정의하는 복수의 트랜지스터 셀들을 포함하는, RF 전력 증폭기 디바이스 패키지.
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