JP2023172524A - 積層セラミックコンデンサ - Google Patents

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Abstract

【課題】静電容量の低下を抑制しつつ、容量形成部へのクラックの到達を防止できる積層セラミックコンデンサを提供すること。【解決手段】本実施形態の積層セラミックコンデンサであって、第１の端面ＬＳ１における、第１の端面ＬＳ１に露出する複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０と複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０とに挟まれる領域を第１の領域８０とし、第２の端面ＬＳ２における、第２の端面ＬＳ２に露出する複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０と複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０とに挟まれる領域を第２の領域９０としたとき、第１の領域８０の角部２および第２の領域９０の角部２のうち少なくとも１つの角部２から内層部１１と離れる方向に延出する空隙部７０が存在する。【選択図】図７Ａ

Description

本発明は、積層セラミックコンデンサに関する。
従来、積層セラミックコンデンサが知られている。一般的に、積層セラミックコンデンサは、導電性ペーストをセラミックの積層体の各端面に塗布した後に熱処理を施すことによって形成されることが多い。
ここで、熱処理を施した際に、積層体の線膨張係数と外部電極の線膨張係数との差によって外部電極に応力が蓄積されることがある。外部電極に応力が蓄積された積層セラミックコンデンサは、外部電極に蓄積された応力や実装基板に実装されている場合における基板のたわみ応力によってセラミック素体にクラックが発生することがある。また、実装基板に積層セラミックコンデンサを実装する際に用いられるマウンターによる衝撃においても、セラミック素体に応力が加わり、セラミック素体にクラックが発生することが考えられる。
このようなセラミック素体へのクラックの発生を抑制する技術が記載されているものとして、例えば特許文献１がある。特許文献１には、第１の複数のセラミック層の間に内部電極層を設けた有効層と第２の複数のセラミック層の間に設けられ、所定間隔で配置された複数の補強層を備えた無効層とを有した基体において、無効層に設けられた複数の補強層が、基体の側面に設けられた外部電極の端部の真下に存在することで、チップ型電子部品本体にクラックなどの発生を抑制し得る技術が開示されている。
特開２００２－７５７８０号公報
しかしながら、特許文献１のように無効層に補強層を設けるような技術では、補強層を設けることによるコストアップの問題や補強層を設ける分、互いに対向する内部電極層によって形成される容量形成部における内部電極層の積層枚数が制限されることによる容量減少の問題、有効層と補強層との間に生じる浮遊容量による容量の若干のズレなどの問題が生じることがある。
本発明の目的は、静電容量の低下を抑制しつつ、容量形成部へのクラックの到達を防止できる積層セラミックコンデンサを提供することである。
本発明に係る積層セラミックコンデンサは、積層された複数の誘電体層と、前記誘電体層上に積層された複数の内部電極層と、を有するとともに、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面と、を有する積層体と、前記内部電極層に接続される外部電極と、を有する積層セラミックコンデンサであって、前記積層体は、前記積層方向において、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層から、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層までを含み、前記複数の内部電極層が誘電体層を介して対向して配置されている内層部と、前記第１の主面と、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層との間に位置する複数の誘電体層から形成される第１の主面側外層部と、前記第２の主面と、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層との間に位置する複数の誘電体層から形成される第２の主面側外層部と、を有し、前記第１の端面における、該第１の端面に露出する複数の内部電極層のうち最も第１の主面側に位置する内部電極層と前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層とに挟まれる領域を第１の領域とし、前記第２の端面における、該第２の端面に露出する複数の内部電極層のうち最も第１の主面側に位置する内部電極層と前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層とに挟まれる領域を第２の領域としたとき、前記第１の領域の角部および前記第２の領域の角部のうち少なくとも１つの角部から前記内層部と離れる方向に延出する空隙部が存在する。
本発明によれば、静電容量の低下を抑制しつつ、容量形成部へのクラックの到達を防止できる積層セラミックコンデンサを提供することができる。
第１実施形態の積層セラミックコンデンサの外観斜視図である。 図１に示す積層セラミックコンデンサのＩＩ－ＩＩ線に沿った断面図である。 図２に示す積層セラミックコンデンサのＩＩＩ－ＩＩＩ線に沿った断面図である。 図２に示す積層セラミックコンデンサのＩＶＡ－ＩＶＡ線に沿った断面図である。 図２に示す積層セラミックコンデンサのＩＶＢ－ＩＶＢ線に沿った断面図である。 図１に示す積層セラミックコンデンサの積層体を矢印Ｖの方向に沿って第２の側面を見たときの矢視図である。 図１に示す積層セラミックコンデンサの積層体を矢印ＶＩの方向に沿って第１の主面を見たときの矢視図である。 図５に示す積層体を矢印ＶＩＩＡの方向に沿って第１の端面ＬＳ１を見たときの矢視図である。 図５に示す積層体を矢印ＶＩＩＢの方向に沿って第２の端面ＬＳ２を見たときの矢視図である。 図５に示す積層体のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 図５に示す積層体のＩＸ－ＩＸ線に沿った断面図である。 第２実施形態の積層セラミックコンデンサの外観斜視図である。 図１０に示す積層セラミックコンデンサを矢印ＸＩの方向に沿って第１の側面側を見たときの矢視図である。 図１１に示す積層セラミックコンデンサを矢印ＸＩＩの方向に沿って第１の主面側を見たときの矢視図である。 図１２に示す積層セラミックコンデンサのＸＩＩＩ－ＸＩＩＩ線に沿った断面図である。 図１３に示す積層セラミックコンデンサのＸＩＶ－ＸＩＶ線に沿った断面図である。 図１３に示す積層セラミックコンデンサのＸＶＡ－ＸＶＡ線に沿った断面図である。 図１３に示す積層セラミックコンデンサのＸＶＢ－ＸＶＢ線に沿った断面図である。
以下、本開示の第１実施形態に係る積層セラミック電子部品としての積層セラミックコンデンサ１について説明する。図１は、本実施形態の積層セラミックコンデンサ１の外観斜視図である。図２は、図１の積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。図３は、図２の積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。図４Ａは、図２の積層セラミックコンデンサ１のＩＶＡ－ＩＶＡ線に沿った断面図である。図４Ｂは、図２の積層セラミックコンデンサ１のＩＶＢ－ＩＶＢ線に沿った断面図である。
積層セラミックコンデンサ１は、積層体１０と、外部電極４０と、を有する。
図１～図４Ｂには、ＸＹＺ直交座標系が示されている。積層セラミックコンデンサ１および積層体１０の長さ方向Ｌは、Ｘ方向と対応している。積層セラミックコンデンサ１および積層体１０の幅方向Ｗは、Ｙ方向と対応している。積層セラミックコンデンサ１および積層体１０の積層方向Ｔは、Ｚ方向と対応している。ここで、図２に示す断面はＬＴ断面とも称される。図３に示す断面はＷＴ断面とも称される。図４Ａおよび図４Ｂに示す断面はＬＷ断面とも称される。
図１～図４Ｂに示すように、積層体１０は、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、積層方向Ｔに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、積層方向Ｔおよび長さ方向Ｌに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、を含む。
図１に示すように、積層体１０は、略直方体形状を有している。なお、積層体１０の長さ方向Ｌの寸法は、幅方向Ｗの寸法よりも必ずしも長いとは限らない。積層体１０の角部Ｅおよび稜線部には、丸みがつけられていることが好ましい。角部Ｅは、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。なお、積層体１０を構成する表面の一部または全部に凹凸などが形成されていてもよい。
積層体１０の寸法は、特に限定されないが、積層体１０の長さ方向Ｌの寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層体１０の積層方向Ｔの寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層体１０の幅方向Ｗの寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
図２および図３に示すように、積層体１０は、内層部１１と、積層方向Ｔにおいて内層部１１を挟み込むように配置された第１の主面側外層部１２および第２の主面側外層部１３と、を有する。
内層部１１は、複数の誘電体層２０と、複数の内部導体層としての複数の内部電極層３０と、を含む。内層部１１は、積層方向Ｔにおいて、最も第１の主面ＴＳ１側に位置する内部電極層３０から最も第２の主面ＴＳ２側に位置する内部電極層３０までを含む。内層部１１では、複数の内部電極層３０が誘電体層２０を介して対向して配置されている。内層部１１は、静電容量を発生させ実質的にコンデンサとして機能する部分である。
複数の誘電体層２０は、誘電体材料により構成される。誘電体材料は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３などの成分を含む誘電体セラミックであってもよい。また、誘電体材料は、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものであってもよい。誘電体材料は、主成分としてＢａＴｉＯ３を含む材料であることが特に好ましい。
誘電体層２０の厚みは、０．２μｍ以上１０μｍ以下であることが好ましい。積層される誘電体層２０の枚数は、１５枚以上１２００枚以下であることが好ましい。なお、この誘電体層２０の枚数は、内層部１１の誘電体層の枚数と第１の主面側外層部１２および第２の主面側外層部１３の誘電体層の枚数との総数である。
複数の内部電極層３０は、複数の第１の内部電極層３１および複数の第２の内部電極層３２を有する。複数の第１の内部電極層３１は、複数の誘電体層２０上に配置されている。複数の第２の内部電極層３２は、複数の誘電体層２０上に配置されている。複数の第１の内部電極層３１および複数の第２の内部電極層３２は、積層体１０の積層方向Ｔに誘電体層２０を介して交互に配置されている。第１の内部電極層３１および第２の内部電極層３２は、誘電体層２０を挟むようにして配置されている。
複数の内部電極層３０のそれぞれは、誘電体層２０を介して積層方向Ｔに隣り合う他の内部電極層３０と対向する電極対向部３０Ａと、電極対向部３０Ａから第１の端面ＬＳ１または第２の端面ＬＳ２に引き出される引き出し電極部３０Ｂとを有する。例えば第１の内部電極層３１は、第２の内部電極層３２に対向する電極対向部３０Ａとしての第１の電極対向部３１Ａと、第１の電極対向部３１Ａから第１の端面ＬＳ１に引き出される引き出し電極部３０Ｂとしての第１の引き出し電極部３１Ｂとを有している。第１の引き出し電極部３１Ｂは、第１の端面ＬＳ１に露出している。また例えば第２の内部電極層３２は、第１の内部電極層３１に対向する電極対向部３０Ａとしての第２の電極対向部３２Ａと、第２の電極対向部３２Ａから第２の端面ＬＳ２に引き出される引き出し電極部３０Ｂとしての第２の引き出し電極部３２Ｂとを有している。第２の引き出し電極部３２Ｂは、第２の端面ＬＳ２に露出している。
本実施形態では、第１の電極対向部３１Ａと第２の電極対向部３２Ａが誘電体層２０を介して対向することにより容量が形成され、コンデンサの特性が発現する。
第１の電極対向部３１Ａおよび第２の電極対向部３２Ａの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。第１の引出き出し電極部３１Ｂおよび第２の引き出し電極部３２Ｂの形状は、特に限定されないが、矩形形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
第１の電極対向部３１Ａの幅方向Ｗの寸法と第１の引き出し電極部３１Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が小さく形成されていてもよい。第２の電極対向部３２Ａの幅方向Ｗの寸法と第２の引き出し電極部３２Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が狭く形成されていてもよい。
第１の内部電極層３１および第２の内部電極層３２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成される。合金を用いる場合、第１の内部電極層３１および第２の内部電極層３２は、例えばＡｇ－Ｐｄ合金等により構成されてもよい。
第１の内部電極層３１および第２の内部電極層３２のそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。第１の内部電極層３１および第２の内部電極層３２の枚数は、合わせて１５枚以上１０００枚以下であることが好ましい。
第１の主面側外層部１２は、積層体１０の第１の主面ＴＳ１側に位置する。第１の主面側外層部１２は、第１の主面ＴＳ１と最も第１の主面ＴＳ１に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。第１の主面側外層部１２で用いられる誘電体層２０は、内層部１１で用いられる誘電体層２０と同じものであってもよい。
第２の主面側外層部１３は、積層体１０の第２の主面ＴＳ２側に位置する。第２の主面側外層部１３は、第２の主面ＴＳ２と最も第２の主面ＴＳ２に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。第２の主面側外層部１３で用いられる誘電体層２０は、内層部１１で用いられる誘電体層２０と同じものであってもよい。
このように、積層体１０は、積層された複数の誘電体層２０と、誘電体層２０上に積層された複数の内部電極層３０と、を有する。すなわち、積層セラミックコンデンサ１は、誘電体層２０と内部電極層３０とが交互に積層された積層体１０を有する。
なお、積層体１０は、対向電極部１１Ｅを有する。対向電極部１１Ｅは、第１の内部電極層３１の第１の電極対向部３１Ａと第２の内部電極層３２の第２の電極対向部３２Ａが対向する部分である。対向電極部１１Ｅは、内層部１１の一部として構成されている。図４Ａおよび図４Ｂには、対向電極部１１Ｅの幅方向Ｗおよび長さ方向Ｌの範囲が示されている。この対向電極部１１Ｅにより、積層セラミックコンデンサ１の静電容量が形成される。なお、対向電極部１１Ｅは、コンデンサ有効部または容量形成部ともいう。
なお、積層体１０は、側面側外層部を有する。側面側外層部は、第１の側面側外層部ＷＧ１と、第２の側面側外層部ＷＧ２を有する。第１の側面側外層部ＷＧ１は、対向電極部１１Ｅと第１の側面ＷＳ１との間に位置する誘電体層２０を含む部分である。第２の側面側外層部ＷＧ２は、対向電極部１１Ｅと第２の側面ＷＳ２との間に位置する誘電体層２０を含む部分である。図３、図４Ａおよび図４Ｂには、第１の側面側外層部ＷＧ１および第２の側面側外層部ＷＧ２の幅方向Ｗの範囲が示されている。なお、側面側外層部は、Ｗギャップまたはサイドギャップともいう。
なお、積層体１０は、端面側外層部を有する。端面側外層部は、第１の端面側外層部ＬＧ１と、第２の端面側外層部ＬＧ２を有する。第１の端面側外層部ＬＧ１は、対向電極部１１Ｅと第１の端面ＬＳ１との間に位置する誘電体層２０を含む部分である。第２の端面側外層部ＬＧ２は、対向電極部１１Ｅと第２の端面ＬＳ２との間に位置する誘電体層２０を含む部分である。図２、図４Ａおよび図４Ｂには、第１の端面側外層部ＬＧ１および第２の端面側外層部ＬＧ２の長さ方向Ｌの範囲が示されている。なお、端面側外層部は、Ｌギャップまたはエンドギャップともいう。
図２～図４Ｂに示すように、側面側外層部および端面側外層部が重なり合う領域には、内部電極層３０の引き出し電極部３０Ｂから内層部１１と離れる方向に延出する空隙部７０が存在する。空隙部７０の構成については、後述する。
外部電極４０は、第１の端面ＬＳ１側に配置された第１の外部電極４０Ａと、第２の端面ＬＳ２側に配置された第２の外部電極４０Ｂと、を有する。
第１の外部電極４０Ａは、第１の端面ＬＳ１上に配置されている。第１の外部電極４０Ａは、第１の内部電極層３１に接続されている。第１の外部電極４０Ａは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されていてもよい。本実施形態では、第１の外部電極４０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
第２の外部電極４０Ｂは、第２の端面ＬＳ２上に配置されている。第２の外部電極４０Ｂは、第２の内部電極層３２に接続されている。第２の外部電極４０Ｂは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されていてもよい。本実施形態では、第２の外部電極４０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
前述のとおり、積層体１０内においては、第１の内部電極層３１の第１の電極対向部３１Ａと第２の内部電極層３２の第２の電極対向部３２Ａとが誘電体層２０を介して対向することにより容量が形成されている。そのため、第１の内部電極層３１が接続された第１の外部電極４０Ａと第２の内部電極層３２が接続された第２の外部電極４０Ｂとの間でコンデンサの特性が発現する。
第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１の下地電極層５０Ａ上に配置された第１のめっき層６０Ａと、を有する。
第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２の下地電極層５０Ｂ上に配置された第２のめっき層６０Ｂと、を有する。
第１の下地電極層５０Ａは、第１の端面ＬＳ１上に配置されている。第１の下地電極層５０Ａは、第１の内部電極層３１に接続されている。本実施形態においては、第１の下地電極層５０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
第２の下地電極層５０Ｂは、第２の端面ＬＳ２上に配置されている。第２の下地電極層５０Ｂは、第２の内部電極層３２に接続されている。本実施形態においては、第２の下地電極層５０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
本実施形態の第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層である。焼き付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。金属成分は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。ガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。セラミック成分は、誘電体層２０と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いてもよい。セラミック成分は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、（Ｂａ，Ｃａ）ＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３等から選ばれる少なくとも１つを含む。
焼き付け層は、例えば、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼き付けたものである。焼き付け層は、内部電極および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極および誘電体層を有する積層チップを焼成して積層体を得た後に積層体に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。この場合、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。焼き付け層は、複数層であってもよい。
第１の端面ＬＳ１に位置する第１の下地電極層５０Ａの長さ方向の厚みは、第１の下地電極層５０Ａの積層方向Ｔおよび幅方向Ｗの中央部において、例えば、３μｍ以上２００μｍ以下程度であることが好ましい。
第２の端面ＬＳ２に位置する第２の下地電極層５０Ｂの長さ方向の厚みは、第２の下地電極層５０Ｂの積層方向Ｔおよび幅方向Ｗの中央部において、例えば、３μｍ以上２００μｍ以下程度であることが好ましい。
第１の主面ＴＳ１または第２の主面ＴＳ２の少なくも一方の面の一部にも第１の下地電極層５０Ａを設ける場合には、この部分に設けられた第１の下地電極層５０Ａの積層方向の厚みは、この部分に設けられた第１の下地電極層５０Ａの長さ方向Ｌおよび幅方向Ｗの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
第１の側面ＷＳ１または第２の側面ＷＳ２の少なくも一方の面の一部にも第１の下地電極層５０Ａを設ける場合には、この部分に設けられた第１の下地電極層５０Ａの幅方向の厚みは、この部分に設けられた第１の下地電極層５０Ａの長さ方向Ｌおよび積層方向Ｔの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
第１の主面ＴＳ１または第２の主面ＴＳ２の少なくも一方の面の一部にも第２の下地電極層５０Ｂを設ける場合には、この部分に設けられた第２の下地電極層５０Ｂの積層方向の厚みは、この部分に設けられた第２の下地電極層５０Ｂの長さ方向Ｌおよび幅方向Ｗの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
第１の側面ＷＳ１または第２の側面ＷＳ２の少なくも一方の面の一部にも第２の下地電極層５０Ｂを設ける場合には、この部分に設けられた第２の下地電極層５０Ｂの幅方向の厚みは、この部分に設けられた第２の下地電極層５０Ｂの長さ方向Ｌおよび積層方向Ｔの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層に限らない。第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。例えば、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、薄膜層であってもよい。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１０μｍ以下の層である。
第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。
第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。
第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含んでいてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、それぞれ複数層により形成されていてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造が好ましい。
第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。本実施形態においては、第１のめっき層６０Ａは、第１のＮｉめっき層６１Ａと、第１のＮｉめっき層６１Ａ上に位置する第１のＳｎめっき層６２Ａと、を有する。
第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。本実施形態においては、第２のめっき層６０Ｂは、第２のＮｉめっき層６１Ｂと、第２のＮｉめっき層６１Ｂ上に位置する第２のＳｎめっき層６２Ｂと、を有する。
Ｎｉめっき層は、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂが、積層セラミックコンデンサ１を実装する際のはんだによって侵食されることを防止する。また、Ｓｎめっき層は、積層セラミックコンデンサ１を実装する際のはんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１の実装を容易にする。第１のＮｉめっき層６１Ａ、第１のＳｎめっき層６２Ａ、第２のＮｉめっき層６１Ｂ、第２のＳｎめっき層６２Ｂそれぞれの厚みは、２μｍ以上１０μｍ以下であることが好ましい。
なお、本実施形態の第１の外部電極４０Ａおよび第２の外部電極４０Ｂは、例えば導電性粒子と熱硬化性樹脂を含む導電性樹脂層を有していてもよい。下地電極層（第１の下地電極層５０Ａ、第２の下地電極層５０Ｂ）として導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよいし、焼き付け層を設けずに積層体１０上に直接配置されてもよい。導電性樹脂層が焼き付け層を覆うように配置される場合、導電性樹脂層は、焼き付け層とめっき層（第１のめっき層６０Ａ、第２のめっき層６０Ｂ）との間に配置される。導電性樹脂層は、焼き付け層上を完全に覆っていてもよいし、焼き付け層の一部を覆っていてもよい。
熱硬化性樹脂を含む導電性樹脂層は、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層は、緩衝層として機能する。よって、導電性樹脂層は、積層セラミックコンデンサ１のクラック発生を抑制する。
導電性粒子を構成する金属は、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金であってもよい。導電性粒子は、好ましくはＡｇを含む。導電性粒子は、例えばＡｇの金属粉である。Ａｇは、金属の中でもっとも比抵抗が低いため、電極材料に適している。また、Ａｇは貴金属であるため、酸化しにくく、耐候性が高い。よって、Ａｇの金属粉は、導電性粒子として好適である。
また、導電性粒子は、金属粉の表面にＡｇコーティングされた金属粉であってもよい。金属粉の表面にＡｇコーティングされたものを使用する際には、金属粉は、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉であることが好ましい。Ａｇの特性は保ちつつ、母材の金属を安価なものにするために、Ａｇコーティングされた金属粉を用いることが好ましい。
さらに、導電性粒子は、Ｃｕ、Ｎｉに酸化防止処理を施したものであってもよい。また、導電性粒子は、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉であってもよい。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には、金属粉は、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉であることが好ましい。
導電性粒子の形状は、特に限定されない。導電性粒子は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いることが好ましい。
導電性樹脂層に含まれる導電性粒子は、主に導電性樹脂層の通電性を確保する役割を担う。具体的には、複数の導電性粒子どうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層を構成する樹脂は、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂から選ばれる少なくとも１つを含んでいてもよい。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂のひとつである。また、導電性樹脂層の樹脂は、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤は、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物であってもよい。
なお、導電性樹脂層は、複数層で形成されていてもよい。導電性樹脂層の最も厚い部分の厚みは、１０μｍ以上１５０μｍ以下であることが好ましい。
なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを設けずに、積層体１０上に後述の第１のめっき層６０Ａおよび第２のめっき層６０Ｂが直接配置される構成であってもよい。すなわち、積層セラミックコンデンサ１は、第１の内部電極層３１と、第２の内部電極層３２とに、直接電気的に接続されるめっき層を含む構成であってもよい。このような場合、前処理として積層体１０の表面に触媒を配設した後で、めっき層が形成されてもよい。
この場合においても、めっき層は、複数層であることが好ましい。下層めっき層および上層めっき層はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属またはこれらの金属を含む合金を含むことが好ましい。下層めっき層は、はんだバリア性能を有するＮｉを用いて形成されることがより好ましい。上層めっき層は、はんだ濡れ性が良好なＳｎまたはＡｕを用いて形成されることがより好ましい。なお、例えば、第１の内部電極層３１および第２の内部電極層３２がＮｉを用いて形成される場合は、下層めっき層は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき層は必要に応じて形成されればよく、外部電極４０は、下層めっき層のみで構成されてもよい。また、めっき層は、上層めっき層を最外層としてもよいし、上層めっき層の表面にさらに他のめっき層を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、２μｍ以上１０μｍ以下であることが好ましい。なお、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
なお、めっき層を積層体１０上に直接形成する場合は、下地電極層の厚みを削減することができる。よって、下地電極層の厚みを削減した分、積層セラミックコンデンサ１の積層方向Ｔの寸法を低減させて、積層セラミックコンデンサ１の低背化を図ることができる。あるいは、下地電極層の厚みを削減した分、第１の内部電極層３１および第２の内部電極層３２の間に挟まれる誘電体層２０の厚みを厚くし、素体厚みの向上を図ることができる。このように、めっき層を積層体１０上に直接形成することで、積層セラミックコンデンサの設計自由度を向上させることができる。
なお、積層体１０と外部電極４０を含む積層セラミックコンデンサ１の長さ方向の寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の高さ方向の寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の幅方向の寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
次に、空隙部７０の構成について図５～図７Ｂを参照しながら説明する。図５は、図１に示す積層セラミックコンデンサ１の積層体１０を矢印Ｖの方向に沿って第２の側面ＷＳ２を見たときの矢視図である。図６は、図１に示す積層セラミックコンデンサ１の積層体１０を矢印ＶＩの方向に沿って第１の主面ＴＳ１を見たときの矢視図である。図７Ａは、図５に示す積層体１０を矢印ＶＩＩＡの方向に沿って第１の端面ＬＳ１を見たときの矢視図である。図７Ｂは、図５に示す積層体１０を矢印ＶＩＩＢの方向に沿って第２の端面ＬＳ２を見たときの矢視図である。なお、図５および図６では、誘電体層２０を透過して積層体１０の内部をみたときの空隙部７０および内部電極層３０の輪郭を破線で示している。
空隙部７０は、図５～図７Ｂに示すように、複数の誘電体層２０によって形成される側面側外層部および端面側外層部が重なり合う領域に主に存在する空間である。空隙部７０の形状は特に限定されず、例えば三角平板状であってもよく、矩形平板状であってもよい。本実施形態の空隙部７０は、図５～図７Ｂに示すように、幅方向Ｗおよび積層方向Ｔからみて三角形状であり、長さ方向Ｌからみて細長い棒状の空間である。即ち、積層セラミックコンデンサ１に存在する空隙部７０は三角平板状の空間である。本実施形態の積層セラミックコンデンサ１は、この空隙部７０により、誘電体層２０に発生したクラックが容量形成部まで到達することを抑制している。
空隙部７０は、積層体１０の第１の端面ＬＳ１における第１の領域８０と第２の端面ＬＳ２における第２の領域９０の少なくともいずれかの領域から延出するように形成される。本実施形態では、空隙部７０は第１の領域８０側の４箇所と第２の領域９０側の４箇所に形成される。
第１の領域８０について説明する。図７Ａは、仮想的な矢視図であって、積層セラミックコンデンサ１から外部電極４０を除外した場合における、図５に示す積層体１０の仮想的なＶＩＩＡの方向に沿って第１の端面ＬＳ１を見たときの矢視図である。本実施形態においては、複数の第１の内部電極層３１として、第１の主面ＴＳ１側から順に、第１の内部電極層３１１，３１２，３１３，３１４が配置されている。なお、図７Ａでは、第１の内部電極層３１１と第１の内部電極層３１４との間に第１の内部電極層３１２，３１３のみの２枚の内部電極層３０のみ配置されているが、これに限らず３枚以上の第１の内部電極層３１が配置されていてもよい。複数の第１の内部電極層３１の長さ方向Ｌにおける第１の端面ＬＳ１側の端部は、積層体１０の第１の端面ＬＳ１に露出するように配置されている。ここで、図７Ａに示すように、第１の端面ＬＳ１における、第１の端面ＬＳ１に露出する複数の第１の内部電極層３１のうち最も第１の主面ＴＳ１側に位置する第１の内部電極層３１１と、第１の端面ＬＳ１に露出する複数の第１の内部電極層３１のうち最も第２の主面ＴＳ２側に位置する第１の内部電極層３１４とに挟まれる領域を第１の領域８０と呼んでいる。
空隙部７０は、第１の領域８０の角部２から内層部１１と離れる方向に延出する。第１の領域８０には、４つの角部２である角部２Ａ～２Ｄが存在する。図７Ａにおいて角部２Ａは、第１の内部電極層３１１における第１の主面ＴＳ１側の面に沿った辺８１と、第１の内部電極層３１１，３１４それぞれの幅方向Ｗにおける第１の側面ＷＳ１側の端部を積層方向Ｔに繋いだ線である辺８２とが交わる部位である。角部２Ｂは、辺８１と、第１の内部電極層３１１，３１４それぞれの幅方向Ｗにおける第２の側面ＷＳ２側の端部を積層方向Ｔに繋いだ線である辺８３とが交わる部位である。角部２Ｃは、第１の内部電極層３１４における第２の主面ＴＳ２側の面に沿った辺８４と辺８３とが交わる部位である。角部２Ｄは、辺８４と辺８２とが交わる部位である。
第２の領域９０について説明する。図７Ｂは、仮想的な矢視図であって、積層セラミックコンデンサ１から外部電極４０を除外した場合における、図５に示す積層体１０の仮想的なＶＩＩＢの方向に沿って第２の端面ＬＳ２を見たときの矢視図である。本実施形態においては、複数の第２の内部電極層３２として、第１の主面ＴＳ１側から順に、第２の内部電極層３２１，３２２，３２３，３２４が配置されている。複数の第２の内部電極層３２の長さ方向Ｌにおける第２の端面ＬＳ２側の端部は、積層体１０の第２の端面ＬＳ２に露出するように配置されている。ここで、図７Ｂに示すように、第２の端面ＬＳ２における、第２の端面ＬＳ２に露出する複数の第２の内部電極層３２のうち最も第２の主面ＴＳ２側に位置する第２の内部電極層３２１と、第２の端面ＬＳ２に露出する複数の第２の内部電極層３２のうち最も第２の主面ＴＳ２側に位置する第２の内部電極層３２４とに挟まれる領域を第２の領域９０と呼んでいる。
空隙部７０は、第２の領域９０の角部２から内層部１１と離れる方向に延出する。第２の領域９０には、４つの角部２である角部２Ｅ～２Ｈが存在する。図７Ｂにおいて角部２Ｅは、第２の内部電極層３２１における第１の主面ＴＳ１側の面に沿った辺９１と、第２の内部電極層３２１，３２４それぞれの幅方向Ｗにおける第２の側面ＷＳ２側の端部を積層方向Ｔに繋いだ線である辺９２とが交わる部位である。角部２Ｆは、辺９１と、第２の内部電極層３２１，３２４それぞれの幅方向Ｗにおける第１の側面ＷＳ１側の端部を積層方向Ｔに繋いだ線である辺９３とが交わる部位である。角部２Ｇは、第２の内部電極層３２４における第２の主面ＴＳ２側の面に沿った辺９４と辺９３とが交わる部位である。角部２Ｈは、辺９４と辺９２とが交わる部位である。
空隙部７０は、第１の領域８０の角部２および第２の領域９０の角部２のうち少なくとも１つの角部２から内層部１１と離れる方向に延出する。言い換えれば、空隙部７０は、第１の端面ＬＳ１における、第１の内部電極層３１１の幅方向Ｗの両端部および第１の内部電極層３１４の幅方向Ｗの両端部と、第２の端面ＬＳ２における、第２の内部電極層３２１の幅方向Ｗの両端部および第２の内部電極層３２４の幅方向Ｗの両端部とのうち少なくとも１つの端部から内層部１１と離れる方向に延出する。
例えば空隙部７０は、第１の領域８０および第２の領域９０のうち一方の領域のみの角部２から延出するように形成されてもよく、第１の領域８０および第２の領域９０の両方の領域の角部２から延出するように形成されてもよい。また例えば空隙部７０は、第１の領域８０および第２の領域９０の８つの角部２のうち第１の端面ＬＳ１側の角部２Ａ、角部２Ｂ、角部２Ｅ、角部２Ｆから延出するように形成されてもよく、第２の端面ＬＳ２側の角部２Ｃ、角部２Ｄ、角部２Ｇ、角部２Ｈから延出するように形成されてもよい。
本実施形態では、図７Ａおよび図７Ｂに示すように、空隙部７０は第１の領域８０の角部２Ａ～２Ｄのそれぞれと第２の領域９０の角部２Ｅ～２Ｈのそれぞれから内層部１１と離れる方向に延出するように形成される。言い換えれば、空隙部７０は、第１の端面ＬＳ１における、第１の内部電極層３１１の幅方向Ｗの両端部と、第１の内部電極層３１４の幅方向Ｗの両端部のそれぞれから内層部１１と離れる方向に延出する。また空隙部７０は、第２の端面ＬＳ２における、第２の内部電極層３２１の幅方向Ｗの両端部と、第２の内部電極層３２４の幅方向Ｗの両端部のそれぞれから内層部１１と離れる方向に延出する。
図７Ａおよび図７Ｂに示すように、空隙部７０は、該空隙部７０が延出する角部２から該角部２に最も近い積層体１０の角部Ｅに向かって延出することが好ましい。本実施形態では、例えば図７Ａに示すように、角部２から延出する空隙部７０は、角部２Ｂに最も近い角部Ｅである第１の端面ＬＳ１と第２の側面ＷＳ２と第１の主面ＴＳ１とが交わる部位に向かって延出する。また例えば図７Ｂに示すように、角部２Ｆから延出する空隙部７０は、角部２Ｆに最も近い角部Ｅである第２の端面ＬＳ２と第１の側面ＷＳ１と第１の主面ＴＳ１とが交わる部位に向かって延出する。これにより、積層体１０にかかる応力の集中を緩和し、空隙部７０に沿ってクラックを伸展させることができる。
積層体１０を第１の端面ＬＳ１側または第２の端面ＬＳ２側からみた場合の空隙部７０の延出方向の長さ寸法ｄ１は、例えば図７Ａに示すように、空隙部７０が延出する角部２Ｂから角部２Ｂに最も近い角部Ｅを結んだ直線距離ｄ２の１／１０以上１／２以下であることが好ましい。これにより、積層セラミックコンデンサ１の強度を確保しつつ、クラックが対向電極部１１Ｅに到達することを防止できる。
また第１の端面ＬＳ１側または第２の端面ＬＳ２側からみた場合の長さ方向Ｌおよび空隙部７０の延出方向に直交する方向の空隙部７０の寸法ｄ３は、０．１μｍ以上１．０μｍ以下であることが好ましい。これにより、積層セラミックコンデンサ１の強度および耐湿信頼性を確保しつつ、クラックが対向電極部１１Ｅに到達することを防止できる。
空隙部７０は、図５および図６に示すように、第１の端面ＬＳ１または第２の端面ＬＳ２から長さ方向Ｌにおける電極対向部３０Ａ側に向かって延出する。図５に示すように、空隙部７０は、引き出し電極部３０Ｂに沿って形成される。
図８は、図５に示す積層セラミックコンデンサ１を第１の端面ＬＳ１と電極対向部３０Ａとの間に位置するＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図９は、図５に示す積層セラミックコンデンサ１を第１の端面側外層部ＬＧ１と対向電極部１１Ｅとの境界面に沿って延びるＩＸ－ＩＸ線に沿った断面図である。図８に示す空隙部７０の延出方向の長さ寸法ｄ６は、図７Ａに比べて短い。また図９に示すように、第１の端面ＬＳ１側の電極対向部３０Ａの端面に沿って切断した積層体１０の断面には、空隙部７０が存在しない。即ち、空隙部７０は、引き出し電極部３０Ｂの幅方向Ｗの端部に形成されているものの、電極対向部３０Ａには形成されていない。また空隙部７０は、第１の端面ＬＳ１または第２の端面ＬＳ２から長さ方向Ｌにおける電極対向部３０Ａ側に向かうに従って内部電極層３０の引き出し電極部３０Ｂの幅方向Ｗにおける端部から内層部１１と離れる方向に延出する長さ寸法ｄ６が短くなるように形成される。
空隙部７０の長さ方向Ｌの寸法ｄ４は、例えば図５および図６に示すように空隙部７０が形成される第１の端面ＬＳ１または第２の端面ＬＳ２から内部電極層３０の電極対向部３０Ａまでの長さｄ５以下であることが好ましい。なお、寸法ｄ４は、空隙部７０における長さ方向Ｌに最も長い部位の寸法である。即ち、本実施形態では、空隙部７０のうち内部電極層３０に接する部位の長さ方向Ｌの寸法である。これにより、積層セラミックコンデンサ１の強度を確保しつつ、クラックが対向電極部１１Ｅに到達することを防止できる。
次に、本実施形態の積層セラミックコンデンサ１の製造方法について説明する。
誘電体層２０用の誘電体シートおよび内部電極層３０用の導電性ペーストが準備される。誘電体シートおよび内部電極用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってもよい。
誘電体シート上に、内部電極層３０用の導電性ペーストが、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第１の内部電極層３１のパターンが形成された誘電体シートおよび、第２の内部電極層３２のパターンが形成された誘電体シートが準備される。
内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第１の主面ＴＳ１側の第１の主面側外層部１２となる部分が形成される。その上に、第１の内部電極層３１のパターンが印刷された誘電体シートおよび第２の内部電極層３２のパターンが印刷された誘電体シートが順次積層されることにより、内層部１１となる部分が形成される。この内層部１１となる部分の上に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第２の主面ＴＳ２側の第２の主面側外層部１３となる部分を形成される。これにより、積層シートが作製される。このとき、第１の主面側外層部１２となる部分および第２の主面側外層部１３となる部分の誘電体シートにおいて、空隙部７０を設けたい位置に焼成時に焼失する樹脂成分またはカーボンペーストが塗布される。この樹脂成分またはカーボンペーストが積層体１０の焼成時に焼失することで空隙部７０が形成される。
積層シートが静水圧プレスなどの手段により積層方向にプレスされることにより、積層ブロックが作製される。
積層ブロックが所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みがつけられてもよい。
積層チップが焼成されることにより、積層体１０が作製される。焼成温度は、誘電体層２０や内部電極層３０の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。なお、この積層体形成後に、積層体１０の空隙部７０を設けたい位置にレーザを照射することによって、空隙部７０を設けることもできる。
積層体１０の両端面に第１の下地電極層５０Ａや第２の下地電極層５０Ｂなどの下地電極層となる導電性ペーストが塗布される。本実施形態においては、下地電極層は、焼き付け層である。ガラス成分と金属とを含む導電性ペーストが、例えばディッピングなどの方法により、積層体１０に塗布される。その後、焼き付け処理が行われ、下地電極層が形成される。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
なお、焼成前の積層チップと、積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。このとき、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。この場合は、焼成前の積層チップに対して、導電性ペーストが塗布され、積層チップと積層チップに塗布された導電性ペーストを同時に焼き付けられ、焼き付け層が形成された積層体１０が形成される。
その後、下地電極層の表面に、めっき層が形成される。本実施形態においては、第１の下地電極層５０Ａの表面に、第１のめっき層６０Ａが形成される。また、第２の下地電極層５０Ｂの表面に、第２のめっき層６０Ｂが形成される。本実施形態では、めっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。Ｎｉめっき層およびＳｎめっき層は、例えばバレルめっきにより、順次形成される。
なお、下地電極層を薄膜層で形成する場合は、マスキングなどを行うことにより、外部電極を形成したい部分に下地電極層としての薄膜層が形成される。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１．０μｍ以下の層である。
なお、下地電極層として導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよいし、焼き付け層を設けずに積層体１０上に直接配置されてもよい。導電性樹脂層を設ける場合は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストが焼き付け層上もしくは積層体１０上に塗布され、その後、２５０～５５０℃以上の温度で熱処理される。これにより、熱硬化樹脂が熱硬化して、導電性樹脂層が形成される。この熱処理時の雰囲気は、Ｎ２雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下であることが好ましい。
なお、下地電極層を設けずに、めっき層が積層体１０の内部電極層３０の露出部に直接配置されてもよい。この場合は、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２にめっき処理が施され、内部電極層３０の露出部上にめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを採用することが好ましい。また、必要に応じて、下層めっき層の表面に形成される上層めっき層を、下層めっき層と同様の工法により形成してもよい。
その後、下地電極層の表面、導電性樹脂層の表面もしくは下地めっき層の表面、上層めっき層の表面に、めっき層が形成される。本実施形態では焼き付け層上にＮｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、例えばバレルめっき方により、順次形成される。
このような製造工程により、積層セラミックコンデンサ１が製造される。
本実施形態の積層セラミックコンデンサ１によれば、以下の効果を奏する。
（１）本実施形態の積層セラミックコンデンサ１は、積層された複数の誘電体層２０と、誘電体層２０上に積層された複数の内部電極層３０と、を有するとともに、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、積層方向Ｔに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、積層方向Ｔおよび長さ方向Ｌに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、を有する積層体１０と、内部電極層３０に接続される外部電極４０と、を有する積層セラミックコンデンサ１であって、積層体１０は、積層方向Ｔにおいて、複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０から、複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０までを含み、複数の内部電極層３０が誘電体層２０を介して対向して配置されている内層部１１と、第１の主面ＴＳ１と、複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０との間に位置する複数の誘電体層２０から形成される第１の主面側外層部１２と、第２の主面ＴＳ２と、複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０との間に位置する複数の誘電体層２０から形成される第２の主面側外層部１３と、を有し、第１の端面ＬＳ１における、第１の端面ＬＳ１に露出する複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０と複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０とに挟まれる領域を第１の領域８０とし、第２の端面ＬＳ２における、第２の端面ＬＳ２に露出する複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０と複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０とに挟まれる領域を第２の領域９０としたとき、第１の領域８０の角部２および第２の領域９０の角部２のうち少なくとも１つの角部２から内層部１１と離れる方向に延出する空隙部７０が存在する。これにより、実装後の基板のたわみや実装時のマウンターの衝撃等によって、積層セラミックコンデンサ１に応力が加わった場合であっても、隙間部７０により応力の集中を緩和し、隙間部７０に沿ってクラックを伸展させることができるため、対向電極部１１Ｅにクラックが到達することを抑制できる。したがって、クラックが発生したとしてもコンデンサの特性を維持できる。また、補強層を設けないため、補強層を設けることによるコストアップの問題や補強層を設ける分、無効層を厚くすることによる容量減少の問題、有効層と補強層との間に生じる浮遊容量による容量の若干のズレの問題が生じない。よって、静電容量の低下を抑制しつつ、積層体１０の容量形成部へのクラックの到達を防止できる。
（２）本実施形態に係る積層セラミックコンデンサ１の空隙部７０は、空隙部７０が延出する角部２から該角部２に最も近い積層体１０の角部２に向かって延出する。これにより、より応力の集中を緩和し、隙間部７０に沿ってクラックを伸展させることができるため、本開示の効果を顕著なものにすることができる。
（３）本実施形態に係る積層セラミックコンデンサ１の積層体１０を第１の端面ＬＳ１側または第２の端面ＬＳ２側からみた場合の空隙部７０の延出方向の長さ寸法ｄ１は、空隙部７０が延出する角部２から該角部２に最も近い積層体１０の角部２を結んだ直線距離ｄ２の１／１０以上１／２以下である。これにより、積層セラミックコンデンサ１の強度を確保しつつも、本開示の効果を得ることができる。
（４）本実施形態に係る積層セラミックコンデンサ１の積層体１０を第１の端面ＬＳ１側または第２の端面ＬＳ２側からみた場合の長さ方向Ｌおよび空隙部７０の延出方向に直行する方向の空隙部７０の寸法ｄ３は、０．１μｍ以上１．０μｍ以下である。これにより、積層セラミックコンデンサ１の強度および耐湿信頼性を確保しつつも、本開示の効果を得ることができる。
（５）本実施形態に係る積層セラミックコンデンサ１の複数の内部電極層３０のそれぞれは、誘電体層２０を介して積層方向Ｔに隣り合う内部電極層３０と対向する電極対向部３０Ａと、電極対向部３０Ａから第１の端面ＬＳ１または第２の端面ＬＳ２に引き出される引き出し電極部３０Ｂと、を有し、空隙部７０の長さ方向Ｌの寸法ｄ４は、該空隙部７０が形成される第１の端面ＬＳ１または第２の端面ＬＳ２から電極対向部３０Ａまでの長さｄ５以下である。これにより、積層セラミックコンデンサ１の強度および信頼性を確保しつつも、本開示の効果を得ることができる。
（６）本実施形態に係る積層セラミックコンデンサ１の外部電極４０は、第１の端面ＬＳ１上に配置される第１の外部電極４０Ａと、第２の端面ＬＳ２上に配置される第２の外部電極４０Ｂと、を有する。これにより、第１の外部電極４０Ａと第２の外部電極４０Ｂでの実装が可能となり、コンデンサとして機能する。
（７）本実施形態に係る積層セラミックコンデンサ１の複数の内部電極層３０は、第１の端面ＬＳ１に引き出される複数の第１の内部電極層３１と、第２の端面ＬＳ２に引き出される複数の第２の内部電極層３２と、を有し、第１の外部電極４０Ａは、第１の内部電極層３１に接続され、第２の外部電極４０Ｂは、第２の内部電極層３２に接続される。これにより、コンデンサとして機能する。
次に、第２実施形態に係る積層セラミックコンデンサ１について説明する。なお、以下の説明において、第１実施形態と同じ構成については詳細な説明を省略する。図１０は、本実施形態の積層セラミックコンデンサ１の外観斜視図である。図１１は、図１０に示す積層セラミックコンデンサ１を矢印ＸＩの方向に沿って第１の側面ＷＳ１側を見たときの矢視図である。図１２は、図１１に示す積層セラミックコンデンサ１００を矢印ＸＩＩの方向に沿って第１の主面ＴＳ１側を見たときの矢視図である。図１３は、図１２に示す積層セラミックコンデンサ１のＸＩＩＩ－ＸＩＩＩ線に沿った断面図である。図１４は、図１３に示す積層セラミックコンデンサ１のＸＩＶ－ＸＩＶ線に沿った断面図である。図１５Ａは、図１３に示す積層セラミックコンデンサ１のＸＶＡ－ＸＶＡ線に沿った断面図である。図１５Ｂは、図１３に示す積層セラミックコンデンサ１のＸＶＢ－ＸＶＢ線に沿った断面図である。
第２実施形態に係る積層セラミックコンデンサ１は、積層体１０の内部の内部電極層３０と、外部電極４０の態様が、第１実施形態と異なる。
複数の内部電極層３０は、第１の端面ＬＳ１および第２の端面ＬＳ２に引き出される複数の第１の内部電極層１３１と、第１の側面ＷＳ１および第２の側面ＷＳ２に引き出される複数の第２の内部電極層１３２とを有する。複数の第１の内部電極層１３１は、複数の誘電体層２０上に配置されている。複数の第２の内部電極層１３２は、複数の誘電体層２０上に配置されている。複数の第１の内部電極層１３１および複数の第２の内部電極層１３２は、積層体１０の積層方向Ｔに誘電体層２０を介して交互に配置されている。第１の内部電極層１３１および第２の内部電極層１３２は、誘電体層２０を挟むようにして配置されている。
第１の内部電極層１３１は、図１３および図１５Ａに示すように誘電体層２０上に配置され、第１の端面ＬＳ１および第２の端面ＬＳ２に露出するように、第１の端面ＬＳ１から第２の端面ＬＳ２にわたって延びている。より具体的には、第１の内部電極層１３１は、第２の内部電極層１３２に対向する第１の電極対向部１３１Ａと、第１の電極対向部１３１Ａから第１の端面ＬＳ１に引き出される第１の引き出し電極部１３１Ｂと、第１の電極対向部１３１Ａから第２の端面ＬＳ２に引き出される第２の引き出し電極部１３１Ｃと、を有している。第１の電極対向部１３１Ａは、誘電体層２０上の中央部に位置する。第１の引き出し電極部１３１Ｂは、第１の端面ＬＳ１に露出している。第２の引き出し電極部１３１Ｃは、第２の端面ＬＳ２に露出している。第１の内部電極層１３１は、第１の側面ＷＳ１および第２の側面ＷＳ２には露出していない。第１の内部電極層１３１の第１の電極対向部１３１Ａの形状、第１の引き出し電極部１３１Ｂの形状、および第２の引き出し電極部１３１Ｃの形状は、特に限定されない。
第２の内部電極層１３２は、図１４および図１５Ｂに示すように誘電体層２０上に配置され、第１の端面ＬＳ１および第２の端面ＬＳ２には露出せずに、第１の側面ＷＳ１および第２の側面ＷＳ２に露出するように配置されている。具体的には、第２の内部電極層１３２は、第１の側面ＷＳ１と第２の側面ＷＳ２との間にわたって延びている。より具体的には、第２の内部電極層１３２は、第１の内部電極層１３１に対向する第２の電極対向部１３２Ａと、第２の電極対向部１３２Ａから第１の側面ＷＳ１に引き出される第３の引き出し電極部１３２Ｂと、第２の電極対向部１３２Ａから第２の側面ＷＳ２に引き出される第４の引き出し電極部１３２Ｃと、を有している。第２の電極対向部１３２Ａは、誘電体層２０上の中央部に位置する。第２の電極対向部１３２Ａは、第１の端面ＬＳ１の方向および第２の端面ＬＳ２の方向に延びるように矩形状に形成されている。第３の引き出し電極部１３２Ｂは、第１の側面ＷＳ１に露出している。第４の引き出し電極部１３２Ｃは、第２の側面ＷＳ２に露出している。第２の内部電極層１３２は、第１の端面ＬＳ１および第２の端面ＬＳ２には露出していない。第２の内部電極層１３２の第２の電極対向部１３２Ａの形状、第３の引き出し電極部１３２Ｂの形状、および第４の引き出し電極部１３２Ｃの形状は、特に限定されない。
本実施形態では、第１の電極対向部１３１Ａと第２の電極対向部１３２Ａが誘電体層２０を介して対向することにより容量が形成され、コンデンサの特性が発現する。
外部電極４０は、第１の外部電極４０Ａと、第２の外部電極４０Ｂと、第３の外部電極４０Ｃと、第４の外部電極４０Ｄと、を有する。
第１の外部電極４０Ａは、第１の端面ＬＳ１上に配置され、第１の内部電極層１３１に接続される。より詳細には、第１の外部電極４０Ａは、第１の内部電極層１３１の第１の引き出し電極部１３１Ｂと接続される。本実施形態においては、第１の外部電極４０Ａは、第１の端面ＬＳ１から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
第２の外部電極４０Ｂは、第２の端面ＬＳ２上に配置され、第１の内部電極層１３１に接続される。より詳細には、第２の外部電極４０Ｂは、第１の内部電極層１３１の第２の引き出し電極部１３１Ｃと接続される。本実施形態においては、第２の外部電極４０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
第３の外部電極４０Ｃは、第１の側面ＷＳ１上に配置され、第２の内部電極層１３２に接続される。より詳細には、第３の外部電極４０Ｃは、第２の内部電極層１３２の第３の引き出し電極部１３２Ｂと接続される。本実施形態においては、第３の外部電極４０Ｃは、第１の側面ＷＳ１から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部にまで延びて配置される。
第４の外部電極４０Ｄは、第２の側面ＷＳ２上に配置され、第２の内部電極層１３２に接続される。より詳細には、第４の外部電極４０Ｄは、第２の内部電極層１３２の第４の引き出し電極部１３２Ｃと接続される。本実施形態においては、第４の外部電極４０Ｄは、第２の側面ＷＳ２から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部にまで延びて配置される。
なお、本実施形態の外部電極４０の層構成として、例えば、第１実施形態の外部電極４０と同様の各種の層構成を採用することができる。
例えば、第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１のめっき層６０Ａを備え、第１のめっき層６０Ａは、第１のＮｉめっき層６１Ａと、第１のＳｎめっき層６２Ａを備えていてもよい。第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２のめっき層６０Ｂを備え、第２のめっき層６０Ｂは、第２のＮｉめっき層６１Ｂと、第２のＳｎめっき層６２Ｂを備えていてもよい。第３の外部電極４０Ｃは、第３の下地電極層５０Ｃと、第３のめっき層６０Ｃを備え、第３のめっき層６０Ｃは、第３のＮｉめっき層６１Ｃと、第３のＳｎめっき層６２Ｃを備えていてもよい。第４の外部電極４０Ｄは、第４の下地電極層５０Ｄと、第４のめっき層６０Ｄを備え、第４のめっき層６０Ｄは、第４のＮｉめっき層６１Ｄと、第４のＳｎめっき層６２Ｄを備えていてもよい。第１の下地電極層５０Ａ、第２の下地電極層５０Ｂ、第３の下地電極層５０Ｃおよび第４の下地電極層５０Ｄは、例えば焼き付け層であってもよい。
本実施形態に係る積層セラミックコンデンサ１には、第１実施形態の積層セラミックコンデンサ１に存在する空隙部７０と同様の構成の空隙部７０が存在する。
空隙部７０は、第１の端面ＬＳ１における第１の領域（図示省略）および第２の端面ＬＳ２における第２の領域（図示省略）のうち少なくとも１つの角部（図示省略）から内層部１１と離れる方向に延出する。
本実施形態では、第１の端面ＬＳ１における、複数の第１の内部電極層１３１のうち最も第１の主面ＴＳ１側に位置する第１の内部電極層１３１と、最も第２の主面ＴＳ２側に位置する第１の内部電極層１３１とに挟まれる領域を第１の領域と呼んでいる。第１の領域には、上述したように定義された４つの角部が存在する。また、第２の端面ＬＳ２における、複数の第１の内部電極層１３１のうち最も第１の主面ＴＳ１側に位置する第１の内部電極層１３１と、最も第２の主面ＴＳ２側に位置する第１の内部電極層１３１とに挟まれる領域を第２の領域と呼んでいる。第２の領域には、上述したように定義された４つの角部が存在する。
空隙部７０は、第１の領域の角部および第２の領域の角部のうち少なくとも１つの角部から内層部１１と離れる方向に延出する。本実施形態では、空隙部７０は、第１の領域の角部のそれぞれと第２の領域の角部のそれぞれから内層部１１に離れる方向に延出する。
また図１３および図１５Ａに示すように、第１の端面ＬＳ１に形成される空隙部７０は、第１の端面ＬＳ１から第１の電極対向部１３１Ａ側に向かって引き出し電極部１３１Ｂに沿って延出する。図１３～図１５Ａに示すように、空隙部７０は、第１の端面ＬＳ１から第１の電極対向部１３１Ａ側に向かうに従って、引き出し電極部１３１Ｂの幅方向Ｗにおける端部から内層部１１と離れる方向に延出する長さ寸法が短くなるように形成される。
また図１３および図１５Ａに示すように、第２の端面ＬＳ２に形成される空隙部７０は、第２の端面ＬＳ２から第１の電極対向部１３１Ａ側に向かって引き出し電極部１３１Ｃに沿って延出する。図１３～図１５Ａに示すように、空隙部７０は、第２の端面ＬＳ２から第１の電極対向部１３１Ａ側に向かうに従って引き出し電極部１３１Ｃの幅方向Ｗにおける端部から内層部１１と離れる方向に延出する長さ寸法が短くなるように形成される。
なお、本実施形態では、第３の引き出し電極部１３２Ｂや第４の引き出し電極部１３２Ｃから空隙部７０が延出していないが、空隙部７０が第２の引き出し電極部１３２Ｂおよび第４の引き出し電極部１３２Ｃから内層部１１と離れる方向に延出する構成であってもよい。
次に、第２実施形態の積層セラミックコンデンサ１の製造方法について説明する。
まず、上述した第１実施形態の積層セラミックコンデンサ１の製造方法と同様の方法により、焼成され、空隙部７０が設けられた積層体１０を作製される。
焼成して得られた積層体１０に第１の側面ＷＳ１上および第２の側面ＷＳ２上に第３の外部電極４０Ｃの第３の下地電極層５０Ｃ、第４の外部電極４０Ｄの第４の下地電極層５０Ｄが形成される。本実施形態においては、下地電極層は、焼き付け層である。ガラス成分と金属とを含む導電性ペーストが積層体１０に塗布される。その後、焼き付け処理が行われ、下地電極層が形成される。この時の焼き付け処理の温度は、７００～９００℃であることが好ましい。本実施形態では、下地電極層は焼き付け層で形成された。
ここで、焼き付け層の形成方法としては、様々な方法を用いることができる。例えば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、第１の側面ＷＳ１上および第２の側面ＷＳ２上だけでなく、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部にまで下地電極層を形成することができる。
また、ローラ転写法を用いて下地電極層を形成することもできる。ローラ転写法により、第１の側面ＷＳ１上および第２の側面ＷＳ２上だけでなく、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部にまで下地電極層を形成する場合、ローラ転写の際の押し付け圧力を強くする。これにより、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部にまで下地電極層を形成することが可能となる。
次に、焼成して得られた積層体１０に第１の端面ＬＳ１上および第２の端面ＬＳ２上に第１の外部電極４０Ａの第１の下地電極層５０Ａ、第２の外部電極４０Ｂの第２の下地電極層５０Ｂが形成される。本実施形態においては、下地電極層は、焼き付け層である。ガラス成分と金属とを含む導電性ペーストが積層体１０に塗布される。その後、焼き付け処理が行われ、下地電極層が形成される。この時の焼き付け処理の温度は、７００～９００℃であることが好ましい。
本実施形態では、ディップ法を用いて第１の端面ＬＳ１、第２の端面ＬＳ２だけでなく、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びるように形成した。
なお、焼き付け処理に関しては、第３の外部電極の下地電極層、第４の外部電極の下地電極層、第１の外部電極の下地電極層、第２の外部電極の下地電極層を同時に焼き付けてもよいし、側面側と端面側とでそれぞれで焼き付けてもよい。
なお、下地電極層として導電性樹脂層を設ける場合、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成されてもよい。導電性樹脂層を設ける場合は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼き付け層上もしくは積層体上に塗布され、２５０～５５０℃以上の温度で熱処理される。これにより、熱硬化樹脂が熱硬化され、導電性樹脂層が形成される。この時の熱処理時の雰囲気は、Ｎ２雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下であることが好ましい。なお、導電性樹脂ペーストの塗布方法として、下地電極層を焼き付け層で形成する方法と同様、例えば、導電性ペーストをスリットから押し出して塗布する工法やローラ転写法を用いて形成することができる。
また、下地電極層を薄膜層で形成する場合は、マスキングなどを行うことにより、積層体の外部電極を形成したい部分に薄膜層が形成される。薄膜層は、スパッタリング法または蒸着法などの薄膜形成法により形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
その後、下地電極層の表面に、めっき層が形成される。なお、めっき層は、下地電極層の表面に形成されてもよく、積層体上に直接形成されてもよい。本実施形態においては、めっき層は、下地電極層の表面に形成される。より詳細には、下地電極層上に、Ｎｉめっき層（下層めっき層）およびＳｎめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。但し、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。
本実施形態の積層セラミックコンデンサ１によれば、上記（１）～（７）に加えて、以下の効果を奏する。
本実施形態に係る積層セラミックコンデンサ１の複数の内部電極層３０は、第１の端面ＬＳ１および第２の端面ＬＳ２に引き出される複数の第１の内部電極層１３１と、第１の側面ＷＳ１および第２の側面ＷＳ２に引き出される複数の第２の内部電極層１３２と、を有し、外部電極４０は、第１の端面ＬＳ１上に配置され、第１の内部電極層１３１に接続される第１の外部電極４０Ａと、第２の端面ＬＳ２上に配置され、第１の内部電極層１３１に接続される第２の外部電極４０Ｂと、第１の側面ＷＳ１上に配置され、第２の内部電極層１３２に接続される第３の外部電極４０Ｃと、第２の側面ＷＳ２上に配置され、第２の内部電極層１３２に接続される第４の外部電極４０Ｄと、を有する。これにより、ＥＳＬを小さくすることができ、高周波特性に優れたノイズ対策部品として好適に用いることができる。
本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、上記実施形態において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
本発明の積層セラミックコンデンサ１は下記のように記載することもできる。
＜１＞
積層された複数の誘電体層と、前記誘電体層上に積層された複数の内部電極層と、を有するとともに、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面と、を有する積層体と、
前記内部電極層に接続される外部電極と、を有する積層セラミックコンデンサであって、
前記積層体は、
前記積層方向において、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層から、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層までを含み、前記複数の内部電極層が誘電体層を介して対向して配置されている内層部と、
前記第１の主面と、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層との間に位置する複数の誘電体層から形成される第１の主面側外層部と、
前記第２の主面と、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層との間に位置する複数の誘電体層から形成される第２の主面側外層部と、を有し、
前記第１の端面における、該第１の端面に露出する複数の内部電極層のうち最も第１の主面側に位置する内部電極層と前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層とに挟まれる領域を第１の領域とし、
前記第２の端面における、該第２の端面に露出する複数の内部電極層のうち最も第１の主面側に位置する内部電極層と前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層とに挟まれる領域を第２の領域としたとき、
前記第１の領域の角部および前記第２の領域の角部のうち少なくとも１つの角部から前記内層部と離れる方向に延出する空隙部が存在する、積層セラミックコンデンサ。
＜２＞
前記空隙部は、該空隙部が延出する角部から該角部に最も近い前記積層体の角部に向かって延出する、＜１＞に記載の積層セラミックコンデンサ。
＜３＞
前記積層体を前記第１の端面側または前記第２の端面側からみた場合の前記空隙部の延出方向の長さ寸法は、前記空隙部が延出する角部から該角部に最も近い前記積層体の角部を結んだ直線距離の１／１０以上１／２以下である、＜２＞に記載の積層セラミックコンデンサ。
＜４＞
前記積層体を前記第１の端面側または前記第２の端面側からみた場合の前記長さ方向および前記空隙部の延出方向に直行する方向の前記空隙部の寸法は、０．１μｍ以上１．０μｍ以下である、＜１＞から＜３＞のいずれか１つに記載の積層セラミックコンデンサ。
＜５＞
前記複数の内部電極層のそれぞれは、誘電体層を介して前記積層方向に隣り合う他の内部電極層と対向する電極対向部と、前記電極対向部から前記第１の端面または前記第２の端面に引き出される引き出し電極部と、を有し、
前記空隙部の前記長さ方向の寸法は、該空隙部が形成される前記第１の端面または前記第２の端面から前記電極対向部までの長さ以下である、＜１＞から＜４＞のいずれか１つに記載の積層セラミックコンデンサ。
＜６＞
前記外部電極は、前記第１の端面上に配置される第１の外部電極と、前記第２の端面上に配置される第２の外部電極と、を有する、＜１＞から＜５＞のいずれか１つに記載の積層セラミックコンデンサ。
＜７＞
複数の内部電極層は、前記第１の端面に引き出される複数の第１の内部電極層と、前記第２の端面に引き出される複数の第２の内部電極層と、を有し、
前記第１の外部電極は、前記第１の内部電極層に接続され、
前記第２の外部電極は、前記第２の内部電極層に接続される、＜６＞に記載の積層セラミックコンデンサ。
＜８＞
前記複数の内部電極層は、前記第１の端面および前記第２の端面に引き出される複数の第１の内部電極層と、前記第１の側面および前記第２の側面に引き出される複数の第２の内部電極層と、を有し、
前記外部電極は、前記第１の端面上に配置され、前記第１の内部電極層に接続される第１の外部電極と、前記第２の端面上に配置され、前記第１の内部電極層に接続される第２の外部電極と、前記第１の側面上に配置され、前記第２の内部電極層に接続される第３の外部電極と、前記第２の側面上に配置され、前記第２の内部電極層に接続される第４の外部電極と、を有する＜１＞から＜４＞のいずれか１つに記載の積層セラミックコンデンサ。
１ 積層セラミックコンデンサ
２、２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ、２Ｇ、２Ｈ 角部
１０ 積層体
１１ 内層部
１２ 第１の主面側外層部
１３ 第２の主面側外層部
２０ 誘電体層
３０ 内部電極層
４０ 外部電極
７０ 空隙部
８０ 第１の領域
９０ 第２の領域
Ｌ 長さ方向
ＬＳ１ 第１の端面
ＬＳ２ 第２の端面
Ｔ 積層方向
ＴＳ１ 第１の主面
ＴＳ２ 第２の主面
Ｗ 幅方向
ＷＳ１ 第１の側面
ＷＳ２ 第２の側面

Claims (8)

  1. 積層された複数の誘電体層と、前記誘電体層上に積層された複数の内部電極層と、を有するとともに、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面と、を有する積層体と、
    前記内部電極層に接続される外部電極と、を有する積層セラミックコンデンサであって、
    前記積層体は、
    前記積層方向において、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層から、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層までを含み、前記複数の内部電極層が誘電体層を介して対向して配置されている内層部と、
    前記第１の主面と、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層との間に位置する複数の誘電体層から形成される第１の主面側外層部と、
    前記第２の主面と、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層との間に位置する複数の誘電体層から形成される第２の主面側外層部と、を有し、
    前記第１の端面における、該第１の端面に露出する複数の内部電極層のうち最も第１の主面側に位置する内部電極層と前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層とに挟まれる領域を第１の領域とし、
    前記第２の端面における、該第２の端面に露出する複数の内部電極層のうち最も第１の主面側に位置する内部電極層と前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層とに挟まれる領域を第２の領域としたとき、
    前記第１の領域の角部および前記第２の領域の角部のうち少なくとも１つの角部から前記内層部と離れる方向に延出する空隙部が存在する、積層セラミックコンデンサ。
  2. 前記空隙部は、該空隙部が延出する角部から該角部に最も近い前記積層体の角部に向かって延出する、請求項１に記載の積層セラミックコンデンサ。
  3. 前記積層体を前記第１の端面側または前記第２の端面側からみた場合の前記空隙部の延出方向の長さ寸法は、前記空隙部が延出する角部から該角部に最も近い前記積層体の角部を結んだ直線距離の１／１０以上１／２以下である、請求項２に記載の積層セラミックコンデンサ。
  4. 前記積層体を前記第１の端面側または前記第２の端面側からみた場合の前記長さ方向および前記空隙部の延出方向に直行する方向の前記空隙部の寸法は、０．１μｍ以上１．０μｍ以下である、請求項１～３のいずれか１項に記載の積層セラミックコンデンサ。
  5. 前記複数の内部電極層のそれぞれは、誘電体層を介して前記積層方向に隣り合う他の内部電極層と対向する電極対向部と、前記電極対向部から前記第１の端面または前記第２の端面に引き出される引き出し電極部と、を有し、
    前記空隙部の前記長さ方向の寸法は、該空隙部が形成される前記第１の端面または前記第２の端面から前記電極対向部までの長さ以下である、請求項１に記載の積層セラミックコンデンサ。
  6. 前記外部電極は、前記第１の端面上に配置される第１の外部電極と、前記第２の端面上に配置される第２の外部電極と、を有する、請求項１に記載の積層セラミックコンデンサ。
  7. 複数の内部電極層は、前記第１の端面に引き出される複数の第１の内部電極層と、前記第２の端面に引き出される複数の第２の内部電極層と、を有し、
    前記第１の外部電極は、前記第１の内部電極層に接続され、
    前記第２の外部電極は、前記第２の内部電極層に接続される、請求項６に記載の積層セラミックコンデンサ。
  8. 前記複数の内部電極層は、前記第１の端面および前記第２の端面に引き出される複数の第１の内部電極層と、前記第１の側面および前記第２の側面に引き出される複数の第２の内部電極層と、を有し、
    前記外部電極は、前記第１の端面上に配置され、前記第１の内部電極層に接続される第１の外部電極と、前記第２の端面上に配置され、前記第１の内部電極層に接続される第２の外部電極と、前記第１の側面上に配置され、前記第２の内部電極層に接続される第３の外部電極と、前記第２の側面上に配置され、前記第２の内部電極層に接続される第４の外部電極と、を有する請求項１に記載の積層セラミックコンデンサ。
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