JP2023172270A - 半導体装置およびそれを用いた電力変換装置 - Google Patents

Abstract

【課題】電界集中層７の形成によってアバランシェの発生する場所を制御しつつ、スイッチング素子本体の存在する領域にアバランシェによるキャリアが流れるのを抑制できる半導体装置を提供する。【解決手段】電界集中層７によって第２のボディ層５ｂのある領域でアバランシェを発生させるとともに、スイッチング素子本体の存在する第１のボディ層５ａとアバランシェが発生する第２のボディ層５ｂとの間に、フローティング層８を有することで、第１のボディ層５ａと第２のボディ層５ｂとが互いに離間され、スイッチング素子本体の存在する第１のボディ層５ａにアバランシェによるキャリアが流れるのを抑制できる。【選択図】図１

Description

本発明は、半導体装置およびそれを用いた電力変換装置に関する。

パワーモジュールの高電力密度化に伴い、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子は、これまで以上に高い電流密度での動作と、広いＲＢＳＯＡ（Reverse Bias Safe Operating Area）耐量が求められている。

例えば、特許文献１の図１および段落００２９には、「第２領域にｎバリア層１１４よりキャリア濃度の高いｎ電界集中層１１５を形成することで、寄生サイリスタの存在しない第２領域に電流集中が発生し、寄生サイリスタの存在する第１領域を流れる電流が減少する」こと、および、「第２領域は第１領域とはトレンチで分離されているため、第２領域の電流集中によって第１領域がラッチアップすることを抑制することができる」ことが記載されており、特許文献１の段落００２４には、「ターンオフ時の電流を分散させることでラッチアップによる発熱を軽減し、広いＲＢＳＯＡを有するＩＧＢＴを提供することができる」ことが記載されている。

特開２０１６－１８４７１２号公報

しかしながら、特許文献１では、第１領域と第２領域との間はトレンチで分離されているものの、互いに隣接している。したがって、ｎ電界集中層１１５で発生したアバランシェ電流の一部は寄生サイリスタの存在する第１領域（スイッチング素子本体の存在する領域）に流れて、寄生サイリスタがラッチアップする可能性があり、ラッチアップ防止が完全ではないという問題がある。

また、ＩＧＢＴではなくＭＯＳＦＥＴの場合は、裏面のｐコレクタ層がｎ＋層になるので、スイッチング素子本体の存在する領域にｐｎｐｎの寄生サイリスタは存在しないが、スイッチング素子本体の存在する領域にｎｐｎの寄生トランジスタは存在するため、アバランシェ電流が発生した場合に、ｎｐｎの寄生トランジスタがオンしてしまうという問題がある。

本発明が解決しようとする課題は、電界集中層の形成によってアバランシェの発生する場所を制御しつつ、スイッチング素子本体の存在する領域にアバランシェによるキャリアが流れるのを抑制できる半導体装置およびそれを用いた電力変換装置を提供することである。

上記した課題を解決するために、本発明の第１の半導体装置は、例えば、第１導電型のドリフト層と、前記ドリフト層の表面に形成された第２導電型の第１のボディ層と、前記第１のボディ層の表面に形成された第１導電型の表面側電極層と、前記第１のボディ層と前記表面側電極層とに接続された表面側主電極と、前記第１のボディ層と前記表面側電極層とに接して形成された第１のトレンチと、前記第１のトレンチの内部に形成されたゲート電極と、前記第１のトレンチの内部であって、前記第１のボディ層と前記ゲート電極との間、および、前記表面側電極層と前記ゲート電極との間に形成されたゲート絶縁膜と、有する半導体装置において、前記ドリフト層の表面に形成され、前記表面側電極層が形成されておらず、前記表面側主電極に接続された第２導電型の第２のボディ層と、前記第２のボディ層に接して形成された第２のトレンチと、前記第２のトレンチの内部に形成され、前記表面側主電極と同電位にされたダミー電極と、前記第２のトレンチの内部であって、前記第２のボディ層と前記ダミー電極との間に形成された絶縁膜と、前記第２のボディ層の底部に形成され、前記ドリフト層よりも不純物濃度が高い第１導電型の電界集中層と、前記第１のトレンチと前記第２のトレンチとの間に形成され、電気的にフローティングにされた第２導電型のフローティング層と、を有することを特徴とする。

また、上記した課題を解決するために、本発明の第２の半導体装置は、例えば、第１導電型のドリフト層と、前記ドリフト層の表面に形成された第２導電型の第１のボディ層と、前記第１のボディ層の表面に形成された第１導電型の表面側電極層と、前記第１のボディ層と前記表面側電極層とに接続された表面側主電極と、前記第１のボディ層と前記表面側電極層とに接して形成されたトレンチと、前記トレンチの内部の前記第１のボディ層の側の側壁に形成されたゲート電極と、前記トレンチの内部であって、前記第１のボディ層と前記ゲート電極との間、および、前記表面側電極層と前記ゲート電極との間に形成されたゲート絶縁膜と、を有する半導体装置において、前記トレンチに接して、前記第１のボディ層とは反対側に、前記ドリフト層の表面に形成され、前記表面側電極層が形成されておらず、前記表面側主電極に接続された第２導電型の第２のボディ層と、前記トレンチの内部の前記第２のボディ層の側の側壁に形成され、前記表面側主電極と同電位にされたダミー電極と、前記トレンチの内部であって、前記第２のボディ層と前記ダミー電極との間に形成された第１の絶縁膜と、前記第２のボディ層の底部に形成され、前記ドリフト層よりも不純物濃度が高い第１導電型の電界集中層と、前記トレンチの内部に形成され、前記表面側主電極と同電位にされたフィールドプレートと、前記トレンチの内部であって、前記フィールドプレートと前記ドリフト層との間に形成された第２の絶縁膜と、前記トレンチの内部であって、前記フィールドプレートと前記ゲート電極との間、および、前記フィールドプレートと前記ダミー電極との間に形成された第３の絶縁膜と、を有することを特徴とする。

また、本発明の電力変換装置は、例えば、本発明の第１の半導体装置または第２の半導体装置をスイッチング素子として用いたことを特徴とする。

本発明によれば、電界集中層によって第２のボディ層のある領域でアバランシェを発生させるとともに、スイッチング素子本体の存在する第１のボディ層とアバランシェが発生する第２のボディ層との間に、フローティング層、または、内部にフィールドプレートが形成された幅広のトレンチを有することで、第１のボディ層と第２のボディ層とが互いに離間され、スイッチング素子本体の存在する第１のボディ層にアバランシェによるキャリアが流れるのを抑制できる。

実施例１の半導体装置を説明する断面図。 実施例２の半導体装置を説明する断面図。 実施例３の半導体装置を説明する断面図。 実施例４の半導体装置を説明する断面図。 実施例５の半導体装置を説明する断面図。 実施例６の半導体装置を説明する断面図。

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

図１は、実施例１の半導体装置を説明する断面図である。

図１は、トレンチＩＧＢＴに適用した例である。なお、ＩＧＢＴに限られず、後述するようにＭＯＳＦＥＴに適用してもよい。

実施例１の半導体装置は、単位セル９内に、例えば、第１導電型（図１ではｎ型）のドリフト層１０と、ドリフト層１０の表面に形成された第２導電型（図１ではｐ型）の第１のボディ層５ａと、第１のボディ層５ａの表面に形成された第１導電型のエミッタ層６（表面側電極層）と、第１のボディ層５ａとエミッタ層６とに接続されたエミッタ電極２（表面側主電極）と、第１のボディ層５ａとエミッタ層６とに接して形成された第１のトレンチ２０ａと、第１のトレンチ２０ａの内部に形成されたゲート電極３と、第１のトレンチ２０ａの内部であって、第１のボディ層５ａとゲート電極３との間、および、エミッタ層６とゲート電極３との間に形成されたゲート絶縁膜２１ａとを有する。

また、実施例１の半導体装置は、例えば、ドリフト層１０の裏面（第１のボディ層５ａとは反対側）に形成された第１導電型のバッファ層１１と、バッファ層１１の裏面に形成された第２導電型のコレクタ層１２（裏面側電極層）と、コレクタ層１２の裏面に形成されたコレクタ電極１（裏面側主電極）とを有している。

そして、これらによって、スイッチング素子本体を構成している。

ここで、ドリフト層１０の不純物濃度は低濃度（ｎ－）であり、エミッタ層６の不純物濃度は高濃度（ｎ＋）である。導電型については、図１では第１導電型をｎ型、第２導電型をｐ型とした場合を例に説明しているが、第１導電型をｐ型、第２導電型をｎ型としてもよい。その場合は、キャリアはホール（正孔）ではなく電子となる。

図１では、ＩＧＢＴを例に説明しているが、ＭＯＳＦＥＴの場合は、表面側電極層であるエミッタ層６をソース層に、表面側主電極であるエミッタ電極２をソース電極に、裏面側主電極であるコレクタ電極１をドレイン電極に、それぞれ読み替えればよい。また、ＭＯＳＦＥＴの場合は、裏面側電極層である第２導電型のコレクタ層１２が、第１導電型のドレイン層に置き換わる。ドレイン層の不純物濃度は高濃度（ｎ＋）である。

また、実施例１の半導体装置は、単位セル９内に、例えば、ドリフト層１０の表面に形成され、エミッタ層６が形成されておらず、エミッタ電極２に接続された第２導電型の第２のボディ層５ｂと、第２のボディ層５ｂに接して形成された第２のトレンチ２０ｂと、第２のトレンチ２０ｂの内部に形成され、エミッタ電極２と同電位にされたダミー電極４と、第２のトレンチ２０ｂの内部であって、第２のボディ層５ｂとダミー電極４との間に形成された絶縁膜２１ｂと、第２のボディ層５ｂの底部に形成され、ドリフト層１０よりも不純物濃度が高い第１導電型の電界集中層７とを有している。

電界集中層７が第２のボディ層５ｂの底部に形成されていることで、この場所のアバランシェ電圧は他よりも低くなり、ＩＧＢＴがオフの時に、アバランシェが発生する場合はこの場所で発生する。アバランシェで発生した大量のキャリアであるホールは、第２のボディ層５ｂを流れてエミッタ電極２に抜けていく。第２のボディ層５ｂには第１導電型のエミッタ層６が形成されていないので、第２のボディ層５ｂにはｐｎｐｎの寄生サイリスタが存在せず、寄生サイリスタのラッチアップも発生しない。

ここで、仮に第１導電型のエミッタ層６を有するスイッチング素子本体の第１のボディ層５ａが近くにあった場合、第１のボディ層５ａにもアバランシェによるキャリアが流れ、寄生サイリスタのラッチアップが発生する可能性がある。

そこで、実施例１の半導体装置は、単位セル９内に、例えば、第１のトレンチ２０ａと第２のトレンチ２０ｂとの間に形成され、電気的にフローティングにされた第２導電型のフローティング層８を有する構成とした。なお、フローティング層８は、電気的にフローティングにするために、絶縁膜２２によってエミッタ電極２から絶縁されている。

このフローティング層８によって、第１のボディ層５ａと第２のボディ層５ｂとが互いに離間され、スイッチング素子本体の存在する第１のボディ層５ａにアバランシェによるキャリアが流れるのを抑制できる。これにより、寄生サイリスタのラッチアップも抑制できる。また、寄生サイリスタのラッチアップに起因してＲＢＳＯＡ耐量が下がってしまうことも抑制できる。なお、ＭＯＳＦＥＴの場合は、寄生サイリスタの代わりにｎｐｎの寄生トランジスタが存在するので、寄生トランジスタがオンしてしまうのを抑制できる。

また、フローティング層８は、電気的にフローティングであり、エミッタ電極２には接続されていないので、ＩＧＢＴがオンの時に、ホールがフローティング層８を介してエミッタ電極２に抜けていくことはない。仮に、ＩＧＢＴがオンの時に、フローティング層８のある領域からホールがエミッタ電極２に抜けて行ってしまうと、ホール密度が低下し、ＩＥ（Injection Enhancement）効果が弱まり、伝導度変調が十分でなくなってしまうためオン電圧が高くなってしまうという問題が起こるが、フローティング層８は、電気的にフローティングであり、エミッタ電極２には接続されていないので、このような問題も起こらない。

以上説明したとおり、実施例１によれば、電界集中層７によって第２のボディ層５ｂのある領域でアバランシェを発生させるとともに、スイッチング素子本体の存在する第１のボディ層５ａとアバランシェが発生する第２のボディ層５ｂとの間に、フローティング層８を有することで、第１のボディ層５ａと第２のボディ層５ｂとが互いに離間され、スイッチング素子本体の存在する第１のボディ層５ａにアバランシェによるキャリアが流れるのを抑制できる。

実施例２は、実施例１の変形例である。実施例１との違いを中心に説明し、重複する説明は省略する。

図２は、実施例２の半導体装置を説明する断面図である。

図２は、いわゆるサイドゲート構造のＩＧＢＴに適用した例である。なお、実施例１と同様に、ＩＧＢＴに限られず、ＭＯＳＦＥＴに適用してもよい。また、導電型を逆にしてもよい。

実施例２の半導体装置は、単位セル９内に、例えば、第１導電型のドリフト層１０と、ドリフト層１０の表面に形成された第２導電型の第１のボディ層５ａと、第１のボディ層５ａの表面に形成された第１導電型のエミッタ層６（表面側電極層）と、第１のボディ層５ａとエミッタ層６とに接続されたエミッタ電極２（表面側主電極）と、第１のボディ層５ａとエミッタ層６とに接して形成されたトレンチ２０ｃと、トレンチ２０ｃの内部の第１のボディ層５ａの側の側壁に形成されたゲート電極１３と、トレンチ２０ｃの内部であって、第１のボディ層５ａとゲート電極１３との間、および、エミッタ層６とゲート電極１３との間に形成されたゲート絶縁膜２３ａとを有している。裏面側の構造は実施例１と同じであるため説明を省略する。これらによって、いわゆるサイドゲート構造のスイッチング素子本体を構成している。

また、実施例２の半導体装置は、単位セル９内に、例えば、トレンチ２０ｃに接して、第１のボディ層５ａとは反対側に、ドリフト層１０の表面に形成され、エミッタ層６が形成されておらず、エミッタ電極２に接続された第２導電型の第２のボディ層５ｂと、トレンチ２０ｃの内部の第２のボディ層５ｂの側の側壁に形成され、エミッタ電極２と同電位にされたダミー電極１４と、トレンチ２０ｃの内部であって、第２のボディ層５ｂとダミー電極１４との間に形成された第１の絶縁膜２３ｂと、第２のボディ層５ｂの底部に形成され、ドリフト層１０よりも不純物濃度が高い第１導電型の電界集中層７とを有している。電界集中層７による効果は実施例１と同じであるため説明を省略する。

さらに、実施例２の半導体装置は、単位セル９内に、例えば、トレンチ２０ｃの内部に形成され、エミッタ電極２と同電位にされたフィールドプレート１５と、トレンチ２０ｃの内部であって、フィールドプレート１５とドリフト層１０との間に形成された第２の絶縁膜２３ｃと、トレンチ２０ｃの内部であって、フィールドプレート１５とゲート電極１３との間、および、フィールドプレート１５とダミー電極１４との間に形成された第３の絶縁膜２４ａとを有している。なお、第３の絶縁膜２４ａは、絶縁膜２４のうち、トレンチ２０ｃ内に形成された部分を示している。

実施例２では、実施例１のフローティング層８の代わりに、内部にフィールドプレート１５が形成された幅広のトレンチ２０ｃを有する構成となっている。これによって、実施例１と同様に、第１のボディ層５ａと第２のボディ層５ｂとが互いに離間され、スイッチング素子本体の存在する第１のボディ層５ａにアバランシェによるキャリアが流れるのを抑制できる。

なお、フィールドプレート１５をエミッタ電極２と同電位にしたのは、このようにしないとダミー電極１４の下に電界集中してしまい、第１の絶縁膜２３ｂをやぶってダミー電極１４にキャリアが流れてしまうという問題があるからである。

また、フィールドプレート１５は、第２の絶縁膜２３ｃと第３の絶縁膜２４ａとによって囲まれているので、ＩＧＢＴがオンの時に、ホールがフィールドプレート１５を介してエミッタ電極２に抜けていくことはない。したがって、オン電圧が高くなるという問題も実施例１と同様に回避している。

これ以外の効果は実施例１と同じ、もしくは、サイドゲート構造の効果と同じであるため説明を省略する。

実施例３は、実施例１の変形例である。実施例１との違いを中心に説明し、重複する説明は省略する。なお、実施例３は、実施例２に適用してもよい。

図３は、実施例３の半導体装置を説明する断面図である。

実施例３において、実施例１とは異なる点は、第２のボディ層５ｂの幅Ｗｂが第１のボディ層５ａの幅Ｗａよりも大きい点である。それ以外は実施例１と同じである。

幅Ｗｂを広くしたことにより、第２のボディ層５ｂとドリフト層１０との間、または、第２のボディ層５ｂと電界集中層７との間のｐｎ接合の面積を増やすことができるので、幅Ｗａの場合に比べてアバランシェ電圧をより低くでき、確実に第２のボディ層５ｂのある場所でアバランシェを発生させることができる。ただし、幅Ｗｂを広くしすぎると、アバランシェ電圧が下がりすぎて、全体の耐圧が低くなってしまうので、全体の耐圧とのバランスを考慮して設定することが望ましい。

これ以外の効果は実施例１と同じであるため説明を省略する。

実施例４は、実施例１の変形例である。実施例１との違いを中心に説明し、重複する説明は省略する。なお、実施例４は、実施例２または実施例３に適用してもよい。

図４は、実施例４の半導体装置を説明する断面図である。

実施例４において、実施例１とは異なる点は、第１のボディ層５ａの底部にも、電界集中層７を有し、第２のボディ層５ｂにおけるアバランシェ電圧は、第１のボディ層５ａにおけるアバランシェ電圧よりも小さい点である。それ以外は実施例１と同じである。

実施例４によれば、ＩＧＢＴがオフ時であるＲＢＳＯＡ動作中は、ゲートとエミッタとの間に負電圧が印加された状態であるため、第１のボディ層５ａと電界集中層７とで構成されたｐｎ接合と、第１のトレンチ２０ａの底部とに電界が分散される。これによって、第１のボディ層５ａのアバランシェ電圧が高くなる。したがって、第２のボディ層５ｂにおけるアバランシェ電圧は、第１のボディ層５ａにおけるアバランシェ電圧よりも小さくなり、第２のボディ層５ｂがある側でアバランシェを発生させることができる。なお、実施例２に適用した場合も同様に、第１のボディ層５ａと電界集中層７とで構成されたｐｎ接合と、トレンチ２０ｃの底部とに電界が分散され、第１のボディ層５ａのアバランシェ電圧が高くなるので、第２のボディ層５ｂがある側でアバランシェを発生させることができる。

また、実施例４では、第１のボディ層５ａの底部に形成された電界集中層７により、第１のボディ層５ａにおけるホールの抜け道を塞ぐことができるので、ＩＧＢＴがオンの時に、ＩＥ（Injection Enhancement）効果が弱まるのを防止でき、オン電圧が高くなるのを防ぐことができる。

これ以外の効果は実施例１と同じであるため説明を省略する。

実施例５は、実施例４の変形例である。実施例４との違いを中心に説明し、重複する説明は省略する。なお、実施例５は、実施例１から実施例３の何れかに適用してもよい。

図５は、実施例５の半導体装置を説明する断面図である。

実施例５において、実施例４とは異なる点は、第２のボディ層５ｂの底部に形成された電界集中層７の不純物濃度（ｎ＋）が、第１のボディ層５ａの底部に形成された電界集中層７の不純物濃度（ｎ）よりも高い点である。それ以外は実施例４と同じである。

実施例５によれば、第２のボディ層５ｂと高濃度の電界集中層７とで構成されたｐｎ接合のアバランシェ電圧は、第１のボディ層５ａと電界集中層７とで構成されたｐｎ接合よりも低くなるので、第２のボディ層５ｂで確実にアバランシェを発生させることができる。

これ以外の効果は実施例４と同じであるため説明を省略する。

実施例６は、実施例４の変形例である。実施例４との違いを中心に説明し、重複する説明は省略する。なお、実施例６は、実施例１から実施例３、実施例５の何れかに適用してもよい。

図６は、実施例６の半導体装置を説明する断面図である。

実施例６において、実施例４とは異なる点は、第２のボディ層５ｂの底部に形成された電界集中層７の底部（深さＤｂ）が、第１のボディ層５ａの底部に形成された電界集中層７の底部（深さＤａ）よりも深く形成されている点である。それ以外は実施例４と同じである。

実施例６によれば、第２のボディ層５ｂの電界集中層７の深さＤｂを深く形成すると、アバランシェ電圧が低くなるので、第２のボディ層５ｂで確実にアバランシェを発生させることができる。

これ以外の効果は実施例４と同じであるため説明を省略する。

実施例７は、電力変換装置の実施例である。

実施例１から実施例６の何れかの半導体装置をスイッチング素子として用い、電力変換装置を構成することができる。電力変換装置の構成は一般的なものであるため、説明を省略する。

以上、本発明の実施例を説明したが、本発明は実施例に記載された構成に限定されず、本発明の技術的思想の範囲内で種々の変更が可能である。また、各実施例で説明した構成の一部または全部を組み合わせて適用してもよい。

１ コレクタ電極（裏面側主電極）
２ エミッタ電極（表面側主電極）
３ ゲート電極
４ ダミー電極
５ａ 第１のボディ層
５ｂ 第２のボディ層
６ エミッタ層（表面側電極層）
７ 電界集中層
８ フローティング層
９ 単位セル
１０ ドリフト層
１１ バッファ層
１２ コレクタ層（裏面側電極層）
１３ ゲート電極
１４ ダミー電極
１５ フィールドプレート
２０ａ 第１のトレンチ
２０ｂ 第２のトレンチ
２０ｃ トレンチ
２１ａ ゲート絶縁膜
２１ｂ 絶縁膜
２２ 絶縁膜
２３ａ ゲート絶縁膜
２３ｂ 第１の絶縁膜
２３ｃ 第２の絶縁膜
２４ 絶縁膜
２４ａ 第３の絶縁膜

Claims (9)

1. 第１導電型のドリフト層と、
   前記ドリフト層の表面に形成された第２導電型の第１のボディ層と、
   前記第１のボディ層の表面に形成された第１導電型の表面側電極層と、
   前記第１のボディ層と前記表面側電極層とに接続された表面側主電極と、
   前記第１のボディ層と前記表面側電極層とに接して形成された第１のトレンチと、
   前記第１のトレンチの内部に形成されたゲート電極と、
   前記第１のトレンチの内部であって、前記第１のボディ層と前記ゲート電極との間、および、前記表面側電極層と前記ゲート電極との間に形成されたゲート絶縁膜と、
   を有する半導体装置において、
   前記ドリフト層の表面に形成され、前記表面側電極層が形成されておらず、前記表面側主電極に接続された第２導電型の第２のボディ層と、
   前記第２のボディ層に接して形成された第２のトレンチと、
   前記第２のトレンチの内部に形成され、前記表面側主電極と同電位にされたダミー電極と、
   前記第２のトレンチの内部であって、前記第２のボディ層と前記ダミー電極との間に形成された絶縁膜と、
   前記第２のボディ層の底部に形成され、前記ドリフト層よりも不純物濃度が高い第１導電型の電界集中層と、
   前記第１のトレンチと前記第２のトレンチとの間に形成され、電気的にフローティングにされた第２導電型のフローティング層と、
   を有することを特徴とする半導体装置。
2. 第１導電型のドリフト層と、
   前記ドリフト層の表面に形成された第２導電型の第１のボディ層と、
   前記第１のボディ層の表面に形成された第１導電型の表面側電極層と、
   前記第１のボディ層と前記表面側電極層とに接続された表面側主電極と、
   前記第１のボディ層と前記表面側電極層とに接して形成されたトレンチと、
   前記トレンチの内部の前記第１のボディ層の側の側壁に形成されたゲート電極と、
   前記トレンチの内部であって、前記第１のボディ層と前記ゲート電極との間、および、前記表面側電極層と前記ゲート電極との間に形成されたゲート絶縁膜と、
   を有する半導体装置において、
   前記トレンチに接して、前記第１のボディ層とは反対側に、前記ドリフト層の表面に形成され、前記表面側電極層が形成されておらず、前記表面側主電極に接続された第２導電型の第２のボディ層と、
   前記トレンチの内部の前記第２のボディ層の側の側壁に形成され、前記表面側主電極と同電位にされたダミー電極と、
   前記トレンチの内部であって、前記第２のボディ層と前記ダミー電極との間に形成された第１の絶縁膜と、
   前記第２のボディ層の底部に形成され、前記ドリフト層よりも不純物濃度が高い第１導電型の電界集中層と、
   前記トレンチの内部に形成され、前記表面側主電極と同電位にされたフィールドプレートと、
   前記トレンチの内部であって、前記フィールドプレートと前記ドリフト層との間に形成された第２の絶縁膜と、
   前記トレンチの内部であって、前記フィールドプレートと前記ゲート電極との間、および、前記フィールドプレートと前記ダミー電極との間に形成された第３の絶縁膜と、
   を有することを特徴とする半導体装置。
3. 請求項１または２において、
   前記第２のボディ層の幅が前記第１のボディ層の幅よりも大きいことを特徴とする半導体装置。
4. 請求項１または２において、
   前記第１のボディ層の底部にも、前記電界集中層を有し、
   前記第２のボディ層におけるアバランシェ電圧は、前記第１のボディ層におけるアバランシェ電圧よりも小さいことを特徴とする半導体装置。
5. 請求項４において、
   前記第２のボディ層の底部に形成された前記電界集中層の不純物濃度が、前記第１のボディ層の底部に形成された前記電界集中層の不純物濃度よりも高いことを特徴とする半導体装置。
6. 請求項４において、
   前記第２のボディ層の底部に形成された前記電界集中層の底部が、前記第１のボディ層の底部に形成された前記電界集中層の底部よりも深く形成されていることを特徴とする半導体装置。
7. 請求項１または２において、
   前記表面側電極層はエミッタ層であり、前記表面側主電極はエミッタ電極であることを特徴とする半導体装置。
8. 請求項１または２において、
   前記表面側電極層はソース層であり、前記表面側主電極はソース電極であることを特徴とする半導体装置。
9. 請求項１または２に記載の半導体装置をスイッチング素子として用いたことを特徴とする電力変換装置。

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