JP5940792B2 - 半導体装置およびその製造方法 - Google Patents
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前記第1ベース層の裏面に電流導通層を形成する工程と、前記第1ベース層の裏面に第1導電型のドレイン層を形成する工程と、前記第1ベース層の表面に第2導電型の第2ベース層を形成する工程と、前記第2ベース層の表面に第1導電型のソース層を形成する工程と、前記第1ベース層の表面に、前記第2ベース層の深さよりも浅く第2導電型の第3ベース層を形成する工程と、前記第1ベース層の表面より、前記ソース層、前記第2ベース層を貫通してトレンチを形成する工程と、前記トレンチの底面および側壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、前記ゲート電極を被覆して層間絶縁膜を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層、前記第2ベース層にソース電極を形成する工程とを有する半導体装置の製造方法が提供される。
(素子構造)
本発明の第1の実施の形態に係る半導体装置の模式的断面構造は、図1に示すように表される。また、第1の実施の形態に係る半導体装置を並設した状態を示す模式的断面構造図は図4に示すように表される。また、第1の実施の形態に係る半導体装置の模式的鳥瞰図は図5に示すように表される。
次に、図3を参照して、第1の実施の形態に係るプレーナ型半導体装置の変形例について説明する。
第1の実施の形態に係る半導体装置の製造方法は、図1、図4および図5に示すように、高抵抗で第1導電型の第1ベース層12を形成する工程と、第1ベース層12の裏面に第1導電型のドレイン層10を形成する工程と、第1ベース層12の表面に第2導電型の第2ベース層16を形成する工程と、第2ベース層16の表面に第1導電型のソース層18を形成する工程と、第1ベース層12内または第1ベース層12を貫通してドレイン層10に向かう電流導通層14を形成する工程と、ソース層18、第2ベース層16および電流導通層14の表面上にゲート絶縁膜20を形成する工程と、ゲート絶縁膜20上にゲート電極22を形成する工程と、ドレイン層10にドレイン電極28を形成する工程と、ソース層18および第2ベース層16にソース電極26を形成する工程とを有する。
次に、図6〜図9を参照して、電流導通層14の形成方法について説明する。
(素子構造)
図12は、第2実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図である。
図14には、第1または第2の実施の形態に係るプレーナ型半導体装置の四角形状平面パターン構成の例を示す。これにより、半導体装置が、互いに等間隔に配置される。
(素子構造)
次に、図16〜図18を参照して、第3の実施の形態に係るトレンチ型半導体装置について説明する。
第3の実施の形態に係る半導体装置の製造方法は、図16に示すように、高抵抗で第1導電型の第1ベース層12を形成する工程と、第1ベース層12の裏面に電流導通層14cを形成する工程と、第1ベース層12の裏面に第1導電型のドレイン層10を形成する工程と、第1ベース層12の表面に第2導電型の第2ベース層16を形成する工程と、第2ベース層16の表面に第1導電型のソース層18を形成する工程と、第1ベース層12の表面に、第2ベース層16の深さよりも浅く第2導電型の第3ベース層16aを形成する工程と、第1ベース層12の表面より、ソース層18、第2ベース層16を貫通してトレンチを形成する工程と、トレンチの底面および側壁面にゲート絶縁膜20を形成する工程と、ゲート絶縁膜20上に、トレンチを充填するゲート電極22を形成する工程と、ゲート電極22を被覆して層間絶縁膜5を形成する工程と、ドレイン層10にドレイン電極28を形成する工程と、ソース層18、第2ベース層16にソース電極6を形成する工程とを有する。
本実施の形態に係る半導体装置を用いて構成した3相インバータの模式的回路構成は、図19に示すように、ゲートドライブ部50と、ゲートドライブ部50に接続されたパワーモジュール部52と、3相モータ部54とを備える。パワーモジュール部52は、3相モータ部54のU相、V相、W相に対応して、U、V、W相のインバータが接続されている。
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
10…ドレイン層
12…第1ベース層
14、14b、14c…電流導通層
14a…トレンチ
16…第2ベース層
16a…第3ベース層
18…ソース層
20…ゲート絶縁膜
22、22a、22b…ゲート電極
24…層間絶縁膜
26…ソース電極
28…ドレイン電極
50…ゲートドライブ部
52…パワーモジュール部
54…三相モータ部
Claims (4)
- 高抵抗で第1導電型の第1ベース層と、
前記第1ベース層の裏面に配置された電流導通層と、
前記第1ベース層の裏面に配置された第1導電型のドレイン層と、
前記第1ベース層の表面に配置された第2導電型の第2ベース層と、
前記第2ベース層の表面に配置された第1導電型のソース層と、
前記第1ベース層の表面に、前記第2ベース層の深さよりも浅く配置された第2導電型の第3ベース層と、
前記第1ベース層の表面より、前記ソース層、前記第2ベース層を貫通して形成されたトレンチと、
前記トレンチの底面および側壁面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、
前記ゲート電極を被覆して配置された層間絶縁膜と、
前記ドレイン層に配置されたドレイン電極と、
前記ソース層、前記第2ベース層に配置されたソース電極と
を備え、
前記電流導通層の上面と前記第3ベース層の下面との距離W1と、前記ドレイン層の上面と前記第2ベース層の下面との距離W2との関係が、W1>W2であることを特徴とする半導体装置。 - 前記層間絶縁膜は、LOCOS酸化膜により形成されたことを特徴とする請求項1に記載の半導体装置。
- 高抵抗で第1導電型の第1ベース層を形成する工程と、
前記第1ベース層の裏面に電流導通層を形成する工程と、
前記第1ベース層の裏面に第1導電型のドレイン層を形成する工程と、
前記第1ベース層の表面に第2導電型の第2ベース層を形成する工程と、
前記第2ベース層の表面に第1導電型のソース層を形成する工程と、
前記第1ベース層の表面に、前記第2ベース層の深さよりも浅く第2導電型の第3ベース層を形成する工程と、
前記第1ベース層の表面より、前記ソース層、前記第2ベース層を貫通してトレンチを形成する工程と、
前記トレンチの底面および側壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、
前記ゲート電極を被覆して層間絶縁膜を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層、前記第2ベース層にソース電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜は、LOCOS酸化膜により形成されことを特徴とする請求項3に記載の半導体装置の製造方法。
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JP2011236772A JP5940792B2 (ja) | 2011-10-28 | 2011-10-28 | 半導体装置およびその製造方法 |
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JP2011236772A JP5940792B2 (ja) | 2011-10-28 | 2011-10-28 | 半導体装置およびその製造方法 |
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JP2013098198A JP2013098198A (ja) | 2013-05-20 |
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JP2011236772A Active JP5940792B2 (ja) | 2011-10-28 | 2011-10-28 | 半導体装置およびその製造方法 |
Country Status (1)
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2011
- 2011-10-28 JP JP2011236772A patent/JP5940792B2/ja active Active
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