JP2023155790A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体基板に複数の半導体素子がはんだ接合された半導体装置にて、はんだの変質による接合不良およびはんだの再溶融による半導体素子の位置ズレを抑制する。【解決手段】この半導体装置は、一面２ａに複数の電極２１を有する半導体基板２に、はんだ層３２３を含む接合部３２を有する複数の半導体素子３が順次接合されてなる。複数の半導体素子３は、接合部３２の構成が半導体素子３ごとに異なっており、溶融させたはんだ層の融点が低くなる順番で順次行われる。【選択図】図３Ｂ

Description

本発明は、半導体素子がはんだを介して基板に接合されてなる半導体装置およびその製造方法に関する。

従来、シリコン基板上に例えば光導波路、光スイッチ、光変調器、受光器などの光素子が搭載されてなる半導体装置が知られている。この種の半導体装置は、シリコン電子デバイスの技術を用いたシリコンフォトニクスにより、高集積かつ小型の光回路が実現される。また、光素子が例えば半導体レーザ等の光半導体素子である場合には、この種の半導体素子は、搭載されるシリコン基板とは異なる化合物半導体からなるため、当該シリコン基板とは別プロセスで製造された後に、当該シリコン基板にはんだを介して接合される。

この種の半導体装置の実装方法としては、例えば、非特許文献１に記載のものが挙げられる。非特許文献１に記載のフリップチップ実装は、シリコン基板上にＡｕＳｎ（金錫）はんだを配置した後に、シリコン基板を加熱し、光半導体素子をＡｕＳｎはんだ上にマウントして、シリコン基板に複数の光半導体素子を実装する。

Hybrid Silicon Photonics Flip-Chip Laser Integration with Vertical Self-Alignment A. Moscoso-Martir et.al; 2017 Conference on Lasers and Electro-Optics Pacific Rim

本発明者らの鋭意検討の結果、上記のフリップチップ実装では、実装済みの光半導体素子が他の光半導体素子の実装時にＡｕＳｎはんだの再溶融による位置ズレや、光半導体素子が未実装のＡｕＳｎはんだの過熱や組成変化による融点変化が生じることが判明した。

本発明は、上記の点に鑑み、半導体基板上に当該半導体基板とは別工程で製造される複数の半導体素子をはんだ接合してなる半導体装置において、はんだの再溶融による半導体素子の位置ズレおよび実装前のはんだの融点変化を抑制することを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置の製造方法は、一面（２ａ）に複数の電極（２１）を有する半導体基板（２）と、はんだ層（３２３）を有する複数の半導体素子（３）とを用意することと、はんだ層を用いて複数の電極ごとに異なる半導体素子を順次接合することと、を備え、半導体素子を順次接合することにおいては、溶融させたはんだ層の融点が低くなる順番で順次行う。

これによれば、半導体基板に複数の半導体素子をはんだ接合するのに際し、半導体基板の側にはんだを配置しないため、２回目以降の半導体素子のはんだ接合にて、はんだの過熱による酸化あるいは下地からの金属材料の混入によるはんだの融点変化が抑制される。また、半導体素子がはんだ層を有し、溶融した当該はんだ層の融点が低くなる順番、すなわち最初に接合する半導体素子ほど溶融したはんだ層の融点が高くなるように、順次接合を行うため、接合済みの半導体素子のはんだ層の再溶融が抑制される。そのため、はんだの再溶融による半導体素子の位置ズレおよび実装前のはんだの融点変化を抑制できる半導体装置の製造方法となる。

請求項１２に記載の半導体装置は、一面（２ａ）に複数の電極（２１）を有する半導体基板（２）と、接合層（４）を介して異なる電極に接合された複数の半導体素子（３）と、を備え、接合層は、はんだを有してなると共に、半導体素子ごとに異なる組成、かつ、融点が異なっている。

この半導体装置は、複数の半導体素子が、半導体基板の同一面上にはんだを有してなる接合層を介して接合されると共に、接合層が半導体素子ごとに異なる組成であって、融点が異なっている。そのため、融点が高い順に接合されることで、接合済みの半導体素子がはんだの再溶融によって位置ズレをしたり、実装前のはんだの融点変化により半導体素子の接合が阻害されたりすることがない構造の半導体装置となっている。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態の半導体装置の一例を示す断面図である。 比較例の半導体装置の製造工程を示す図である。 図２Ａに続く工程における半導体素子の位置ズレおよびはんだの融点変化を説明するための説明図である。 図１の半導体装置の製造工程のうち最初の工程を示す断面図である。 図３Ａに続く工程を示す断面図である。 図３Ｂに続く工程を示す断面図である。 図３Ｃに続く工程を示す断面図である。 ＡｕＳｎにおけるＳｎ含有率と融点との関係を示すグラフである。 ＡｕＳｎＮｉにおけるＮｉ含有率と融点との関係を示すグラフである。 第２実施形態の半導体装置の製造工程うち最初の工程を示す断面図である。 図６Ａに続く工程を示す断面図である。 図６Ｂに続く工程を示す断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態に係る半導体装置１について、図面を参照して説明する。本実施形態の半導体装置１は、例えば、半導体レーザ等の光デバイスを備える車載用のＬｉＤＡＲ等に適用されると好適であるが、勿論、他の用途にも適用されうる。なお、ＬｉＤＡＲとは、Light Detection And Rangingの略称である。

〔基本構成〕
半導体装置１は、例えば図１に示すように、一面２ａに複数の電極２１を有する半導体基板２と、複数の半導体素子３とを備える。半導体装置１は、複数の半導体素子３が、それぞれ接合層４を介して異なる電極２１に接合されている。半導体装置１は、接合層４がはんだを有してなると共に、その組成および融点が半導体素子３ごとに異なっている。

半導体基板２は、例えば、Ｓｉ（シリコン）等の半導体材料によりなり、通常の半導体プロセスにより得られる。半導体基板２は、一面２ａを有する板状とされ、一面２ａに複数の電極２１が形成されている。半導体基板２は、光素子である複数の半導体素子３が搭載されると共に、半導体素子３と同数の図示しない導光路を備えた構成とされる。なお、導光路および電極の形成については、公知のため、本明細書ではその詳細な説明を省略する。

複数の電極２１は、例えば、最表層がＡｕ（金）によりなり、当該最表層が他の組成によりなる下層の上に積層された構成となっている。複数の電極２１は、例えば、半導体基板２側からＴｉ（チタン）層、Ｎｉ（ニッケル）層、Ａｕ層がこの順にスパッタリング等の成膜法により積層されてなり、Ｔｉ層およびＮｉ層が下層、Ａｕ層が最表層である。複数の電極２１は、例えば、成膜直後には下地からＴｉ／Ｎｉ／Ａｕとなっているが、半導体素子３の後述するはんだ層を介した接合により最表層のＡｕがはんだ層と混合し、接合層４を構成する。

なお、本明細書では、複数の電極２１の最表層がＡｕ単層で構成された場合を代表例として説明するが、これに限定されるものではなく、Ａｕ合金層であってもよいし、後述するはんだ層３２３の構成材料に応じて、他の材料によりなる層に適宜変更されてもよい。また、後述する下層２１１についても、上記の例に限定されるものでなく、構成材料や層の構成等が適宜変更されてもよい。

半導体素子３は、半導体材料により構成された光素子であり、例えば、半導体レーザ等の発光素子、光センサ等の受光素子あるいはこれらの複合素子等とされる。半導体素子３は、例えば図３Ｂに示すように、半導体基材３１と、半導体基材３１のうち半導体基板２への接合面側に形成された接合部３２とを有してなる。

半導体基材３１は、例えば、半導体基板２を構成する半導体材料とは異なる化合物半導体材料により構成され、半導体基板２とは別の公知の半導体プロセスにより、レーザ等の光素子として機能する図示しないデバイス領域が形成されている。半導体基材３１を構成する化合物半導体材料としては、例えば、ＩｎＰやＧａＡｓなどが挙げられるが、これらに限定されない。

接合部３２は、例えば図３Ｂに示すように、少なくとも、半導体基材３１側から下地層３２１、中間層３２２、はんだ層３２３がこの順で積層されてなり、スパッタリング等の任意の成膜法により形成されている。下地層３２１層は、例えば、半導体基材３１側からＴｉ、Ｐｔ（白金）などが積層された積層体によりなり、中間層３２２層は、例えば、Ａｕなどによりなり、はんだ層３２３は、例えば、ＡｕＳｎ（金錫）などによりなる。図３Ｂに示す接合部３２は、半導体素子３を半導体基板２に搭載するために用いられ、その一部が半導体基板２の電極２１の一部と共に、図３Ｃに示す接合層４を構成する。

以下、説明の便宜上、複数の半導体素子３のうち半導体基板２に最初に接合されたものを「第１半導体素子３Ａ」と称し、第１半導体素子３Ａに続いて半導体基板２に接合されたものから順に「第２半導体素子３Ｂ」、「第３半導体素子３Ｃ」と称する。

なお、本願明細書では、半導体基板２に３つの半導体素子３が搭載された場合を代表例として説明するが、これに限定されず、半導体基板２に搭載される半導体素子３の数については、２つであってもよいし、４つ以上であってもよく、適宜変更されうる。

接合部３２は、半導体素子３ごと、例えば、第１半導体素子３Ａ、第２半導体素子３Ｂ、第３半導体素子３Ｃそれぞれにおいて、その構成が異なっている。例えば、第１半導体素子３Ａでは、接合部３２は、図３Ｂに示すように、下地層３２１、中間層３２２およびはんだ層３２３からなる。第２半導体素子３Ｂ、第３半導体素子３Ｃでは、接合部３２は、例えば図３Ｃに示すように、下地層３２１、中間層３２２およびはんだ層３２３に加えて、中間層３２２とはんだ層３２３との間にＮｉ（ニッケル）などによりなる調整層３２４を有している。調整層３２４は、半導体素子３を半導体基板２に接合する際にはんだ層３２３と共に溶融し、これらが混合してなるはんだの融点を調整するために設けられる。調整層３２４は、はんだ層３２３と混合したときの組成比が半導体素子３ごとに異なる状態となるように、例えば、はんだ層３２３に対する膜厚比が半導体素子３ごとに変更される。これにより、半導体基板２と半導体素子３とを接合する接合層４が、半導体素子３ごとに異なる構成であって、その融点が異なる状態となる。

以下、説明の便宜上、接合層４のうち第１半導体素子３Ａの直下のものを「第１接合層４１」、第２半導体素子３Ｂの直下のものを「第２接合層４２」、第３半導体素子３Ｃの直下のものを「第３接合層４３」と、それぞれ称する。また、半導体基板２に搭載される半導体素子３の数がｎ（ｎ：２以上の自然数）である場合、ｎ番目に半導体基板２に接合される半導体素子３を「第ｎ半導体素子３ｎ」としたとき、第ｎ半導体素子３ｎの直下の接合層４を「第ｎ接合層４ｎ」と称する。

接合層４は、例えば、ＡｕＳｎやＡｕＳｎＮｉで構成されると共に、その組成が半導体素子３ごとに異なっている。接合層４は、例えば、第１接合層４１、第２接合層４２、第３接合層４３、・・・第ｎ接合層４ｎの順にその融点が低い組成比となっている。これは、複数の半導体素子３を半導体基板２に順次接合する際に、接合層４が以降の半導体素子３の接合時に再溶融し、接合済みの半導体素子３の位置ズレが生じることを抑制するためである。この詳細については、後述する。

以上が、半導体装置１の基本的な構成である。半導体装置１は、例えば、半導体基板２に複数の電極２１のほか、これらに接続される図示しない回路や端子等が形成され、図示しない外部電源による複数の半導体素子３への電圧印加あるいは半導体素子３からの各種信号の出力等が可能な構成となっている。

〔製造方法〕
次に、本実施形態の半導体装置１の製造方法について説明するが、その前にまず、比較例の半導体装置における課題について、図２Ａ、図２Ｂを参照して説明する。

比較例の半導体装置は、例えば、図２Ａに示すように、複数の電極２１を有する半導体基板２に、複数の半導体素子５がＡｕＳｎからなるはんだ層６により接合されてなる。比較例の半導体装置では、複数の半導体素子５は、例えば光素子であるが、はんだ層６、すなわち接合部３２に相当する部位を有していない点で半導体素子３と相違する。

本発明者らの鋭意検討により、比較例の半導体装置では、複数の半導体素子５の一部において位置ズレや接合不良が生じることが判明した。具体的には、比較例の半導体装置は、例えば、図２Ａ、図２Ｂに示すように、半導体基板２の複数の電極２１それぞれの上に予めはんだ層６を配置し、半導体基板２および半導体素子５を加熱しつつ、複数の半導体素子５を順次接合して得られる。

以下、説明の便宜上、最初に半導体基板２に接合する半導体素子５を「第１の半導体素子５Ａ」、第１の半導体素子５Ａの次に半導体基板２に接合する半導体素子５を「第２の半導体素子５Ｂ」とそれぞれ称する。

比較例の半導体装置は、例えば図２Ｂに示すように、第２の半導体素子５Ｂを接合する際に、半導体基板２や第２の半導体素子５Ｂの加熱による熱が、第１の半導体素子５Ａの直下のはんだ層６や半導体素子５を実装する前のはんだ層６に伝搬する。このとき、第１の半導体素子５Ａの直下のはんだ層６が再溶融すると、第１の半導体素子５Ａの位置ズレが生じてしまう。また、半導体素子５を実装する前のはんだ層６については、過熱により酸化したり、電極２１の構成材料がはんだ層６に混入したりすることで、組成が変化した変性はんだ層６１となり、その融点が変化してしまう。特に、融点が上昇した場合には、溶融が不十分となって、半導体素子５の接合不良が生じうる。このような半導体素子５の位置ズレや接合不良は、高集積・小型化の際に特に問題となる。

これに対して、本実施形態の半導体装置１は、例えば図３Ａ、図３Ｂに示すように、半導体基板２側でなく、半導体素子３が接合部３２を有した構成とされ、このような複数の半導体素子３が半導体基板２に順次接合されることで製造される。

具体的には、半導体基板２は、例えば図３Ａに示すように、複数の電極２１が基板側からＴｉ、Ｎｉの順に積層されてなる下層２１１と、Ａｕからなる最表層２１２とを積層した構成とされる。最表層２１２は、例えば、１００ｎｍ程度の厚みとされるが、接合層４の融点調整の観点から、はんだ層３２３の厚みに応じて適宜変更される。そして、比較例の半導体装置の製造とは異なり、半導体基板２は、はんだ層３２３に相当する層が設けられてない。これにより、半導体素子３の接合前に、はんだが過熱による酸化や意図しない材料の混入によって融点が変化することが抑制される。

一方、第１半導体素子３Ａは、例えば図３Ｂに示すように、接合部３２が、半導体基材３１側からＴｉ、Ｐｔがこの順に積層された下地層３２１と、Ａｕからなる中間層３２２と、ＡｕＳｎからなるはんだ層３２３とを有してなる。下地層３２１、中間層３２２およびはんだ層３２３は、例えば、その平面サイズが同一となっており、電極２１の平面サイズと同一とされるが、これに限定されない。第１半導体素子３Ａは、半導体基板２に接合することで形成される第１接合層４１が、はんだ層３２３よりもその融点が上昇する組成となるように中間層３２２およびはんだ層３２３の構成材料とこれらの膜厚比とが調整されている。また、半導体基板２の電極２１の最表層２１２についても、接合層４の融点をはんだ層３２３よりも高くする観点から、はんだ層３２３との膜厚比が調整されている。

具体的には、はんだ層３２３は、例えば、Ａｕが８０ｗｔ％以上、かつ残部がＳｎ（すなわちＳｎが２０ｗｔ％以下）のＡｕＳｎとされる。例えば、ＡｕおよびＳｎからなるＡｕＳｎは、ＡｕとＳｎの重量比率を変えた場合、例えば図４に示すように、その融点が変化する。なお、図４に示すＡｕＳｎの組成比に対する融点の変化は、例えば、非特許文献のT.B.Massalski Editor-in-chief, Binary Alloy Phase Diagrams, ASM, (1984), pp.315-317.などで報告されている。

この場合、ＡｕＳｎは、Ａｕが８０ｗｔ％以上になると、Ａｕの重量比率が増加するにつれて、その融点が上昇する。そこで、電極２１の最表層２１２および中間層３２２をＡｕ単膜、はんだ層３２３を少なくともＡｕが８０ｗｔ％以上のＡｕＳｎとすることで、これらが溶融して形成される第１接合層４１は、はんだ層３２３よりもＡｕの重量比率が高いＡｕＳｎとなる。その結果、第１接合層４１は、その融点がはんだ層３２３よりも高くなり、第２半導体素子３Ｂ以降の半導体素子３の接合工程において再溶融することが抑制され、第１半導体素子３Ａの位置ズレを抑制できる構成となる。

例えば、半導体基板２の最表層２１２を厚み１００ｎｍのＡｕで構成し、第１半導体素子３Ａの中間層３２２を厚み１００ｎｍのＡｕで、はんだ層３２３を厚み２μｍ、８０ｗｔ％のＡｕ－２０ｗｔ％ＳｎのＡｕＳｎ（比重１４．５２）で、それぞれ構成する。そして、第１半導体素子３Ａを半導体基板２の電極２１上に配置した後、例えば、図示しない搬送装置の加熱機構により３００℃で加熱し、はんだ層３２３を溶融させてから固化させ、半導体基板２に接合する。これにより、第１半導体素子３Ａは、例えば図３Ｃに示すように、その直下に第１接合層４１が形成され、半導体基板２に固定される。

この場合、溶融したはんだ層３２３（ＡｕＳｎ）に中間層３２２および電極２１の最表層２１２の上下のＡｕが拡散し、Ａｕの含有量が最大で２．３ｗｔ％上昇する。つまり、第１接合層４１は、８２ｗｔ％Ａｕ－１８ｗｔ％ＳｎのＡｕＳｎとなり、その融点が約３８０℃と、８０ｗｔ％Ａｕ－２０ｗｔ％ＳｎのＡｕＳｎの融点約２８０℃よりも高くなる。このように、電極２１の最表層２１２、半導体素子３の中間層３２２およびはんだ層３２３の材料、組成比および膜厚比を調整することで、接合層４を再溶融しない状態に制御でき、接合後の半導体素子３の位置ズレを抑制することができる。

そして、第２半導体素子３Ｂは、例えば図３Ｃに示すように、接合部３２が、下地層３２１、中間層３２２およびはんだ層３２３に加えて、中間層３２２とはんだ層３２３との間に配置される調整層３２４を有してなる。調整層３２４は、例えば、Ｎｉ（ニッケル）のように、ＡｕＳｎで構成されたはんだ層３２３を溶融させた際に、はんだ層３２３内に拡散し、溶融はんだの融点を低下させる材料で構成される。

例えば、所定の組成のＡｕＳｎにおいてＮｉの重量比率を変えた場合、ＡｕＳｎＮｉは、例えば図５に示すように、Ｎｉの重量比率が０ｗｔ％～２．５ｗｔ％の範囲内においては、Ｎｉの重量比率が増加するにつれてその融点が低下する。また、ＡｕＳｎＮｉは、Ｎｉの重量比率が２．５ｗｔ％において融点が極小値となるものの、Ｎｉの重量比率が２．５ｗｔ％を超えると、その融点が高くなる。

そこで、本実施形態の半導体装置１においては、ＡｕＳｎＮｉにおけるＮｉの重量比率を０ｗｔ％～２．５ｗｔ％の範囲内とし、第２半導体素子３Ｂ以降の半導体素子３ほど溶融はんだ中のＮｉの重量比率が大きくなるように調整されている。例えば、第２半導体素子３Ｂ以降の半導体素子３におけるＡｕＳｎＮｉ中のＮｉの重量比率（ｗｔ％）を、半導体基板２への接合順に、それぞれ、ｘ_１、ｘ_２、・・・、ｘ_{（ｎ－１）}とすると、０＜ｘ_１＜ｘ_２＜・・・＜ｘ_{（ｎ－１）}≦２．５となるように調整する。

なお、ここでは、半導体基板２に接合する半導体素子３の数をｎである場合において、第１半導体素子３Ａの接合部３２が調整層３２４を有しないため、第ｎ半導体素子３ｎにおけるＡｕＳｎＮｉ中のＮｉの重量比率は、ｘ_{（ｎ－１）}となっている。ただ、第１半導体素子３Ａとして接合部３２が調整層３２４を有する構成のものを用いてもよい。この場合には、第１半導体素子３Ａから第ｎ半導体素子３ｎにおけるＡｕＳｎＮｉ中のＮｉの重量比率は、ｘ_１、ｘ_２、・・・、ｘ_ｎとなり、０＜ｘ_１＜・・・＜ｘ_ｎ≦２．５となるように調整する。

これにより、複数の半導体素子３のうち後に半導体基板２に接合されるものほど、溶融はんだの融点を低下させることが可能となる。その結果、後に接合する半導体素子３ほど接合時の加熱温度を低下させることもでき、その前に接合された半導体素子３の直下にある接合層４が再溶融することをより確実に抑制することができる。

なお、ここでは、半導体素子３の接合時の加熱温度を順次低下させる例について説明したが、これに限定されるものではなく、一連の半導体素子３の接合を、接合時の加熱温度を変更せずに行っても特に支障はない。

第３半導体素子３Ｃは、例えば図３Ｄに示すように、接合部３２が、第２半導体素子３Ｂと同様であるが、調整層３２４のはんだ層３２３に対する膜厚比が大きくなっている。言い換えると、はんだ層３２３に対する調整層３２４の膜厚比により、ＡｕＳｎＮｉによりなる溶融はんだにおけるＮｉの重量比率を制御している。これにより、はんだ層３２３を溶融させた際にＡｕＳｎＮｉ中のＮｉの重量比率が、第２半導体素子３Ｂよりも大きくなり、溶融はんだの融点がさらに小さくなる。

つまり、複数の半導体素子３の一部は、接合部３２が調整層３２４を有すると共に、半導体基板２に対して後に接合するものほど、はんだ層３２３に対する調整層３２４の膜厚比が高い構成とされている。例えば、はんだ層３２３が８０ｗｔ％Ａｕ－２０ｗｔ％ＳｎのＡｕＳｎ、調整層３２４がＮｉで構成される場合において、はんだ層３２３の膜厚をｄ_ＡｕＳｎとし、調整層３２４の膜厚を半導体基板２への接合順に、ｄ_１、ｄ_２、・・・、ｄ_{（ｎ－１）}とする。この場合、調整層３２４は、０＜ｄ_１＜ｄ_２＜・・・＜ｄ_{（ｎ－１）}≦０．０４２×ｄ_ＡｕＳｎとなるように調整される。

なお、ここでは、半導体基板２に接合する半導体素子３の数をｎである場合において、第１半導体素子３Ａの接合部３２が調整層３２４を有しないため、第ｎ半導体素子３ｎにおける調整層３２４の厚みは、ｄ_{（ｎ－１）}となっている。ただ、第１半導体素子３Ａとして接合部３２が調整層３２４を有する構成のものを用いてもよい。この場合には、第１半導体素子３Ａから第ｎ半導体素子３ｎにおける調整層３２４の膜厚は、ｄ_１、ｄ_２、・・・、ｄ_ｎとなり、０＜ｄ_１＜・・・＜ｄ_ｎ≦０．０４２×ｄ_ＡｕＳｎとなるように調整する。

これにより、ＡｕＳｎＮｉによりなる溶融はんだは、Ｎｉが０ｗｔ％より大きく、２．５ｗｔ％以下の範囲内であって、半導体基板２への接合順に、Ｎｉの重量比率が増加し、その融点が図５に示すように、徐々に低下する構成となる。なお、Ｎｉの重量比率が２．５ｗｔ％のとき、ＡｕＳｎＮｉにおけるＡｕの重量比率は、７８ｗｔ％であり、少なくとも７８ｗｔ％以上となっている。

具体的には、例えば、第２半導体素子３Ｂは、接合部３２を、厚み６７ｎｍのＮｉの調整層３２４、８０ｗｔ％Ａｕ－２０ｗｔ％Ｓｎの組成であって、厚み２μｍのＡｕＳｎのはんだ層３２３を積層した構成とする。そして、第２半導体素子３Ｂを加熱し、はんだ層３２３を溶融させたとき、調整層３２４のＮｉがはんだ層３２３のＡｕＳｎ中に拡散し、溶融はんだは、最大で２ｗｔ％のＮｉを含有するＡｕＳｎＮｉとなる。すると、溶融はんだは、その融点が、８０ｗｔ％Ａｕ－２０ｗｔ％ＳｎのＡｕＳｎの融点（約２８０℃）よりも低い約２７０℃となる。例えば、この場合、第１半導体素子３Ａの実装時における加熱温度が３００℃で行ったとき、加熱温度を３００℃のまま第２半導体素子３Ｂの実装を行ってもよいが、融点が低下した組成となるため、加熱温度を２９０℃といった具合に下げることも可能となる。その一方、電極２１の最表層２１２が厚み１００ｎｍのＡｕの半導体基板２に第２半導体素子３Ｂを接合し、形成される第２接合層４２は、上記のＡｕＳｎＮｉ中に中間層３２２および最表層２１２のＡｕが拡散し、Ｓｎに対するＡｕの重量比率が最大で約２．３ｗｔ％増加する。その結果、第２接合層４２は、融点が約１００℃上昇した組成となり、第３半導体素子３Ｃ以降の接合時に再溶融することが抑制される。

また、例えば、第３半導体素子３Ｃは、接合部３２を、厚み８４ｎｍのＮｉの調整層３２４、８０ｗｔ％Ａｕ－２０ｗｔ％Ｓｎの組成であって、厚み２μｍのＡｕＳｎのはんだ層３２３を積層した構成とする。そして、第３半導体素子３Ｃを加熱し、はんだ層３２３を溶融させたとき、調整層３２４のＮｉがはんだ層３２３のＡｕＳｎ中に拡散し、溶融はんだは、最大で２．５ｗｔ％のＮｉを含有するＡｕＳｎＮｉとなる。すると、溶融はんだは、その融点が、８０ｗｔ％Ａｕ－２０ｗｔ％ＳｎのＡｕＳｎの融点（約２８０℃）よりも低い約２５５℃となる。その一方、電極２１の最表層２１２が厚み１００ｎｍのＡｕの半導体基板２に第３半導体素子３Ｃを接合し、形成される第３接合層４３は、上記のＡｕＳｎＮｉ中に最表層２１２のＡｕが拡散し、Ｓｎに対するＡｕの重量比率が最大で約２．３ｗｔ％増加する。その結果、第３接合層４３は、融点が約１００℃上昇した組成となり、第３半導体素子３Ｃよりも後の半導体素子３の接合時に再溶融することが抑制される。

本実施形態の半導体装置１は、例えば、上記した工程により製造することができる。

本実施形態によれば、半導体基板２側に接合用のはんだを設けず、複数の半導体素子３側にはんだ層３２３を含む接合部３２を設け、接合部３２の構成を半導体素子３ごとに変更し、その融点が高い順番で半導体基板２に順次接合を行う。そして、半導体基板２の電極２１の最表層２１２、半導体素子３の中間層３２２およびはんだ層３２３により、接合前のはんだ層３２３よりも融点が高い組成の接合層４を形成する。

そのため、半導体装置１の製造時において、未実装のはんだが過熱や下地金属の拡散等による組成変化によってその融点が変化し、半導体素子３の接合不良が生じることが抑制される。また、接合層４が接合前のはんだ層３２３よりも融点が高い組成に変化することで、他の半導体素子３を半導体基板２に実装する際に、接合層４が再溶融し、実装済みの半導体素子３の位置ズレが抑制される。よって、この半導体装置１は、半導体基板２に光素子である複数の半導体素子３がはんだを介して搭載されつつも、位置ズレや接合不良が抑制され、高集積化・小型化に適した構造となっている。

（第２実施形態）
第２実施形態の半導体装置１について、図面を参照して説明する。

本実施形態の半導体装置１は、例えば図６Ａに示すように、接合前の半導体素子３の接合部３２がはんだ層３２３を覆う被覆層３２５を有し、半導体素子３ごとに被覆層３２５の厚みが異なっている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。

複数の半導体素子３は、本実施形態では、接合前において、接合部３２が下地層３２１、中間層３２２、Ｎｉで構成された調整層３２４、はんだ層３２３および被覆層３２５を有し、これらが半導体基材３１側からこの順に積層されてなる。

被覆層３２５は、例えば、はんだ層３２３がＡｕＳｎである場合には、Ａｕにより構成される。被覆層３２５は、接合層４を構成する材料の組成比、ひいてはその融点を調整するために設けられる層であり、半導体素子３ごとにはんだ層３２３に対する膜厚比が異なっている。被覆層３２５は、例えば、Ａｕで構成され、はんだ層３２３がＡｕＳｎである場合には、中間層３２２、はんだ層３２３、被覆層３２５および最表層２１２の全体におけるＡｕの重量比率が７８ｗｔ％以上となるようにその膜厚が調整されている。つまり、複数の半導体素子３は、本実施形態では、被覆層３２５の厚みが大きいほど、はんだ層３２３を溶融させた状態における融点が相対的に高い構成となっている。

本実施形態では、例えば図６Ａに示すように、複数の半導体素子３のうち被覆層３２５が最も厚い第１半導体素子３Ａが最初に半導体基板２に接合される。続いて、例えば図６Ｂに示すように、第１半導体素子３Ａの次に被覆層３２５の厚みが厚い第２半導体素子３Ｂが半導体基板２に接合される。その後、例えば図６Ｃに示すように、第２半導体素子３Ｂの次に被覆層３２５の厚みが厚い第３半導体素子３Ｃが半導体基板２に接合される。このように、複数の半導体素子３を、接合部３２の一部を溶融させた際に生じる溶融はんだの融点が高い順に、順次、半導体基板２に接合することで、本実施形態の半導体装置１が得られる。

本実施形態によっても、上記第１実施形態と同様の効果が得られる半導体装置１およびその製造方法となる。

（他の実施形態）
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

（１）上記各実施形態では、はんだ層３２３がＡｕ８０ｗｔ％、Ｓｎ２０ｗｔ％のＡｕＳｎである場合を代表例として説明したが、これに限定されるものではなく、その組成については適宜変更されてもよい。例えば、はんだ層３２３は、接合時に用いる加熱装置の温度上限が４００℃の場合にはＡｕが８０ｗｔ％～８２ｗｔ％以内のＡｕＳｎに、当該温度上限が４５０℃の場合にはＡｕが８０ｗｔ％～８６ｗｔ％以内のＡｕＳｎといった具合に、その組成が変更されうる。このように、加熱装置あるいは半導体基板２もしくは半導体素子３の加熱温度の上限に合わせて、はんだ層３２３の組成は、適宜変更されうる。

（２）上記各実施形態では、複数の半導体素子３を半導体基板２に実装する際に、半導体基板２および半導体素子３の両方を加熱する例について説明したが、半導体基板２または半導体素子３のうち一方のみを加熱するものであってもよい。

（３）なお、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。

２ 半導体基板
２ａ 一面
２１ 電極
２１２ 最表層
３ 半導体素子
３２１ 下地層
３２３ はんだ層
３２４ 調整層
３２５ 被覆層

Claims (18)

1. 半導体装置の製造方法であって、
   一面（２ａ）に複数の電極（２１）を有する半導体基板（２）と、はんだ層（３２３）を有する複数の半導体素子（３）とを用意することと、
   前記はんだ層を用いて複数の前記電極ごとに異なる前記半導体素子を順次接合することと、を備え、
   前記半導体素子を順次接合することにおいては、溶融させた前記はんだ層の融点が低くなる順番で順次行う、半導体装置の製造方法。
2. 複数の前記半導体素子を用意することにおいては、一部の前記半導体素子は、Ａｕで構成された中間層（３２２）、Ｎｉで構成された調整層（３２４）、およびＡｕＳｎで構成された前記はんだ層がこの順に積層されており、
   前記半導体素子を順次接合することにおいては、複数の前記半導体素子のうち前記調整層を有する前記半導体素子については、前記はんだ層に対する前記調整層の厚みが薄い順に順次接合を行う、請求項１に記載の半導体装置の製造方法。
3. 前記調整層を有する複数の前記半導体素子は、それぞれ、前記はんだ層に対する前記調整層の厚みが異なると共に、前記はんだ層および前記調整層の全体におけるＮｉの重量比率が０ｗｔ％より大きく、かつ２．５ｗｔ％以下の範囲内である、請求項２に記載の半導体装置の製造方法。
4. 前記はんだ層は、Ａｕが８０ｗｔ％、Ｓｎが２０ｗｔ％のＡｕＳｎで構成されている、請求項３に記載の半導体装置の製造方法。
5. 前記調整層を有する複数の前記半導体素子は、前記はんだ層に対する前記調整層の膜厚比が０．０４２以下である、請求項４に記載の半導体装置の製造方法。
6. 複数の前記半導体素子を用意することにおいては、一部の前記半導体素子は、Ａｕで構成された中間層（３２２）、Ｎｉで構成された調整層（３２４）、ＡｕＳｎで構成された前記はんだ層、およびＡｕで構成された被覆層（３２５）がこの順に積層されており、
   前記半導体素子を順次接合することにおいては、複数の前記半導体素子のうち前記被覆層を有する前記半導体素子については、前記はんだ層に対する前記被覆層の厚みが厚い順に順次接合を行う、請求項１に記載の半導体装置の製造方法。
7. 前記被覆層を有する複数の前記半導体素子は、それぞれ、前記はんだ層に対する前記調整層の厚み、および前記はんだ層に対する前記被覆層の厚みが異なると共に、前記はんだ層および前記調整層の全体におけるＮｉの重量比率が０ｗｔ％より大きく、かつ２．５ｗｔ％以下の範囲内であり、かつ、前記中間層、前記はんだ層、前記被覆層および前記電極の最表層（２１２）の全体におけるＡｕの重量比率が７８ｗｔ％より大きく、請求項６に記載の半導体装置の製造方法。
8. 前記半導体素子を順次接合することにおいては、接合ごとに、前記半導体素子の加熱温度を順次低くする、請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
9. 前記半導体基板を用意することにおいては、複数の前記電極の最表層（２１２）がＡｕで構成された前記半導体基板を用意する、請求項８に記載の半導体装置の製造方法。
10. 複数の前記半導体素子は、光素子である、請求項９に記載の半導体装置の製造方法。
11. 前記半導体基板を用意することにおいては、複数の前記半導体素子と同数の導光路を有する前記半導体基板を用意する、請求項１０に記載の半導体装置の製造方法。
12. 半導体装置であって、
    一面（２ａ）に複数の電極（２１）を有する半導体基板（２）と、
    接合層（４）を介して異なる前記電極に接合された複数の半導体素子（３）と、を備え、
    前記接合層は、はんだを有してなると共に、前記半導体素子ごとに異なる組成、かつ、融点が異なっている、半導体装置。
13. 前記接合層は、Ｎｉの重量比率が異なるＡｕＳｎＮｉからなるものを含み、
    前記接合層のうちＡｕＳｎＮｉからなるものにおけるＮｉの重量比率は、０ｗｔ％より大きく、かつ２．５ｗｔ％未満の範囲内である、請求項１２に記載の半導体装置。
14. 前記接合層のうちＡｕＳｎＮｉからなるものにおけるＡｕの重量比率は、７８ｗｔ％よりも大きい、請求項１３に記載の半導体装置。
15. 前記接合層は、Ａｕの重量比率が異なるＡｕＳｎＮｉからなるものを含み、
    前記接合層のうちＡｕＳｎＮｉからなるものにおけるＡｕの重量比率は、７８ｗｔ％より大きい、請求項１２に記載の半導体装置。
16. 前記接合層のうちＡｕＳｎＮｉからなるものにおけるＮｉの重量比率は、０ｗｔ％より大きく、かつ２．５ｗｔ％未満の範囲内である、請求項１３に記載の半導体装置。
17. 複数の前記半導体素子は、光素子である、請求項１２ないし１６のいずれか１つに記載の半導体装置。
18. 前記半導体基板は、複数の前記半導体素子と同数の導光路を有する、請求項１７に記載の半導体装置。

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