JP2023132227A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】温度上昇に伴う電気的特性の劣化を抑制する半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置１００は、基板１０と、半導体層の積層構造と、ソース電極及びドレイン電極と、を有する。半導体層の積層構造は、第１チャネル層１１１と、第１バリア層１２１と、第２チャネル層１１２と、第２バリア層１２２と、を含む。半導体層の積層構造に、第１凹部８１と、第２凹部８２と、複数の第３凹部と、が形成され、第１凹部、第２凹部及び第３凹部は、第１チャネル層に達する。半導体層の積層構造は、ソース領域２１と、ドレイン領域２２と、を有し、第３凹部の各々に埋め込まれた複数のゲート電極３３を有する。隣り合う第３凹部は、凹部対を構成し、半導体層の当該凹部対を構成する２つの第３凹部の間に、少なくとも第２バリア層を貫通する第４凹部９１が形成されている。【選択図】図１

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。

ソース領域とドレイン領域との間において、チャネル層内のキャリアの伝導方向に交差するように配列され、チャネル層まで埋め込まれた複数のゲート電極を有する電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が知られている。

米国特許第１０３８８７４６号明細書 米国特許出願公開第２０１９／０２６７４５４号明細書 特開２０１０－１３５６４０号公報 特開２０２０－１３６４７６号公報

K. Miwa, Appl. Phys. Express 13 (2020)

従来のＦＥＴでは、局所的に温度が上昇しやすく、温度の上昇に伴う電気的特性の劣化が生じるおそれがある。

本開示は、温度の上昇に伴う電気的特性の劣化を抑制できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

本開示の半導体装置は、基板と、前記基板の上に設けられた半導体層と、前記半導体層にオーミック接触するソース電極及びドレイン電極と、を有し、前記半導体層は、第１チャネル層と、前記第１チャネル層の上に設けられた第１バリア層と、前記第１バリア層の上に設けられた第２チャネル層と、前記第２チャネル層の上に設けられた第２バリア層と、を有し、前記半導体層に、前記ソース電極の前記基板側に位置する第１凹部と、前記ドレイン電極の前記基板側に位置する第２凹部と、前記第１凹部と前記第２凹部との間に位置し、前記第１凹部と前記第２凹部との配列方向に交差する方向に配列する複数の第３凹部と、が形成され、前記第１凹部、前記第２凹部及び前記第３凹部は前記第１チャネル層に達し、前記半導体層は、前記第１凹部内に形成され、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いソース領域と、前記第２凹部内に形成され、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いドレイン領域と、を有し、前記ソース電極は前記ソース領域に接触し、前記ドレイン電極は前記ドレイン領域に接触し、前記第３凹部の各々に埋め込まれた複数のゲート電極を有し、隣り合う前記第３凹部が凹部対を構成し、複数の前記凹部対の一部において、前記半導体層の当該凹部対を構成する２つの前記第３凹部の間に、少なくとも前記第２バリア層を貫通する第４凹部が形成されている。

本開示によれば、温度の上昇に伴う電気的特性の劣化を抑制できる。

図１は、第１実施形態に係る半導体装置を示す斜視図である。 図２は、第１実施形態に係る半導体装置を示す上面図である。 図３は、第１実施形態に係る半導体装置を示す断面図（その１）である。 図４は、第１実施形態に係る半導体装置を示す断面図（その２）である。 図５は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図６は、第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図７は、第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図８は、第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図９は、第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図１０は、第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図１１は、第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図１２は、参考例に係る半導体装置を示す上面図である。 図１３は、参考例に係る半導体装置を示す断面図である。 図１４は、参考例における動作時のチャネル領域の温度の分布を示す図である。 図１５は、第１実施形態における動作時のチャネル領域の温度の分布を示す図である。 図１６は、第２実施形態に係る半導体装置を示す断面図である。 図１７は、第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図１８は、第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図１９は、第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図２０は、第２実施形態におけるチャネル層及びバリア層のバンド構造を示す図（その１）である。 図２１は、第２実施形態におけるチャネル層及びバリア層のバンド構造を示す図（その２）である。 図２２は、第２実施形態におけるチャネル層及びバリア層のバンド構造を示す図（その３）である。 図２３は、第３実施形態に係る半導体装置を示す斜視図である。 図２４は、第３実施形態に係る半導体装置を示す断面図である。 図２５は、第３実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図２６は、第３実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図２７は、第３実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図２８は、第３実施形態におけるチャネル層及びバリア層のバンド構造を示す図（その１）である。 図２９は、第３実施形態におけるチャネル層及びバリア層のバンド構造を示す図（その２）である。 図３０は、第３実施形態におけるチャネル層及びバリア層のバンド構造を示す図（その３）である。 図３１は、第３実施形態における動作時のチャネル領域の温度の分布を示す図である。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

〔１〕 本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられた半導体層と、前記半導体層にオーミック接触するソース電極及びドレイン電極と、を有し、前記半導体層は、第１チャネル層と、前記第１チャネル層の上に設けられた第１バリア層と、前記第１バリア層の上に設けられた第２チャネル層と、前記第２チャネル層の上に設けられた第２バリア層と、を有し、前記半導体層に、前記ソース電極の前記基板側に位置する第１凹部と、前記ドレイン電極の前記基板側に位置する第２凹部と、前記第１凹部と前記第２凹部との間に位置し、前記第１凹部と前記第２凹部との配列方向に交差する方向に配列する複数の第３凹部と、が形成され、前記第１凹部、前記第２凹部及び前記第３凹部は前記第１チャネル層に達し、前記半導体層は、前記第１凹部内に形成され、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いソース領域と、前記第２凹部内に形成され、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いドレイン領域と、を有し、前記ソース電極は前記ソース領域に接触し、前記ドレイン電極は前記ドレイン領域に接触し、前記第３凹部の各々に埋め込まれた複数のゲート電極を有し、隣り合う前記第３凹部が凹部対を構成し、複数の前記凹部対の一部において、前記半導体層の当該凹部対を構成する２つの前記第３凹部の間に、少なくとも前記第２バリア層を貫通する第４凹部が形成されている。

複数の凹部対の一部において、半導体層の当該凹部対を構成する２つの第３凹部の間に第４凹部が形成されているため、中央側に位置するゲート電極近傍のチャネル領域で発生した熱を内部に蓄積することなく外部に放出できる。従って、温度の上昇に伴う電気的特性の劣化を抑制できる。

〔２〕 〔１〕において、前記第４凹部は、前記凹部対の１つおきに形成されていてもよい。この場合、電流量を確保しながら、温度の上昇に伴う電気的特性の劣化を抑制しやすい。

〔３〕 〔１〕又は〔２〕において、前記第４凹部は、前記第１チャネル層に達してもよい。この場合、ドライエッチングにより第４凹部を形成できる。

〔４〕 〔１〕又は〔２〕において、前記第４凹部の底面は、前記第１バリア層内にあってもよい。この場合、第４凹部を光電気化学エッチングにより形成でき、エッチングダメージを抑制しやすい。

〔５〕 〔１〕又は〔２〕において、前記第１バリア層は第１バンドギャップを備え、前記第２バリア層は前記第１バンドギャップよりも小さい第２バンドギャップを備え、前記第４凹部の底面は、前記第２バリア層内にあってもよい。この場合、第４凹部の基板側においても第１チャネル層を通じて電流を流すことができる。

〔６〕 〔５〕において、前記第１バリア層は、第１濃度でＡｌを含有する第１窒化物半導体層であり、前記第２バリア層は、前記第１濃度よりも低い第２濃度でＡｌを含有する第２窒化物半導体層であってもよい。この場合、第２バリア層の第２バンドギャップを第１バリア層の第１バンドギャップよりも小さくしやすい。

〔７〕 〔５〕又は〔６〕において、前記第２チャネル層と前記第２バリア層との対を複数有してもよい。この場合、第２チャネル層と第２バリア層との対の数に応じて、電流量を調整できる。

〔８〕 〔５〕～〔７〕において、前記半導体層は、第３チャネル層と、前記第３チャネル層の上に設けられた第３バリア層と、を有し、前記第１チャネル層は、前記第３バリア層の上に設けられており、前記第１凹部、前記第２凹部及び前記第３凹部は前記第３チャネル層に達してもよい。この場合、第３チャネル層を通じて電流を流すことができる。

〔９〕 本開示の他の一態様に係る半導体装置の製造方法は、基板の上に半導体層を形成する工程と、前記半導体層にオーミック接触するソース電極及びドレイン電極を形成する工程と、を有し、前記半導体層を形成する工程は、第１チャネル層を形成する工程と、前記第１チャネル層の上に第１バリア層を形成する工程と、前記第１バリア層の上に第２チャネル層を形成する工程と、前記第２チャネル層の上に第２バリア層を形成する工程と、前記ソース電極の前記基板側に位置する第１凹部を形成する工程と、前記ドレイン電極の前記基板側に位置する第２凹部を形成する工程と、前記第１凹部内に、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いソース領域を形成する工程と、前記第２凹部内に、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いドレイン領域を形成する工程と、前記第１凹部と前記第２凹部との間に位置し、前記第１凹部と前記第２凹部との配列方向に交差する方向に配列する複数の第３凹部を形成する工程と、隣り合う前記第３凹部が凹部対を構成し、複数の前記凹部対の一部において、前記半導体層の当該凹部対を構成する２つの前記第３凹部の間に、少なくとも前記第２バリア層を貫通する第４凹部を形成する工程と、を有し、前記第３凹部の各々に複数のゲート電極を埋め込む工程を有し、前記第１凹部、前記第２凹部及び前記第３凹部は前記第１チャネル層に達し、前記ソース電極は前記ソース領域に接触し、前記ドレイン電極は前記ドレイン領域に接触する。

複数の凹部対の一部において、半導体層の当該凹部対を構成する２つの第３凹部の間に第４凹部を形成するため、中央側に位置するゲート電極近傍のチャネル領域で発生した熱を内部に蓄積することなく外部に放出できる。従って、温度の上昇に伴う電気的特性の劣化を抑制できる。

〔１０〕 〔９〕において、前記第１バリア層は第１バンドギャップを備え、前記第２バリア層は前記第１バンドギャップよりも小さい第２バンドギャップを備え、前記第４凹部を形成する工程は、前記第１バンドギャップよりも小さく、前記第２バンドギャップよりも大きいエネルギを有する光を前記半導体層に照射しながら、前記半導体層の光電気化学エッチングを行う工程を有してもよい。この場合、第４凹部の基板側においても第１バリア層が残存するため、第１チャネル層を通じて電流を流すことができる。

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面と記載し、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面と記載し、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面と記載する。なお、便宜上、Ｚ１－Ｚ２方向を上下方向とし、Ｚ１側を上側、Ｚ２側を下側とする。また、平面視とは、Ｚ１側から対象物を視ることをいい、平面形状とは、対象物をＺ１側から視た形状のことをいう。

（第１実施形態）
第１実施形態は、窒化物半導体を主構成材料とするＧａＮ系高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す斜視図である。図２は、第１実施形態に係る半導体装置を示す上面図である。図３及び図４は、第１実施形態に係る半導体装置を示す断面図である。図３は、図２中のIII-III線に沿った断面図に相当する。図４は、図２中のIV-IV線に沿った断面図に相当する。なお、図１では、絶縁膜、ソース電極及びドレイン電極を省略し、図２では、絶縁膜を省略している。

第１実施形態に係る半導体装置１００は、図１～図４に示すように、基板１０と、基板１０の上に設けられた複数の半導体層の積層構造２０とを有する。例えば、基板１０は、上面が（０００１）面のＳｉＣ基板であり、積層構造２０の積層方向は［０００１］方向である。積層構造２０は、基板１０側から順に形成されたチャネル層１１１と、バリア層１２１と、チャネル層１１２と、バリア層１２２と、チャネル層１１３と、バリア層１２３と、チャネル層１１４と、バリア層１２４とを含む。積層構造２０が、基板１０とチャネル層１１１との間に設けられたバッファ層を有してもよく、バリア層１２４の上に設けられたキャップ層を有してもよい。

チャネル層１１１は、例えば厚さが５ｎｍ以上かつ５００ｎｍ以下のアンドープＧａＮ層である。チャネル層１１２～１１４は、例えば厚さが５ｎｍ以上かつ３０ｎｍ以下のアンドープＧａＮ層である。バリア層１２１～１２４は、例えば厚さ５ｎｍ以上かつ３０ｎｍ以下のｎ型Ａｌ_ｘＧａ_１－ｘＮ層である。チャネル層１１１の一部がバッファ層であってもよい。バリア層１２１～１２４のバンドギャップは、チャネル層１１１～１１４のバンドギャップよりも大きい。チャネル層１１１は第１チャネル層の一例であり、バリア層１２１は第１バリア層の一例である。チャネル層１１２～１１４は第２チャネル層の一例であり、バリア層１２２～１２４は第２バリア層の一例である。

積層構造２０に、ソース用の凹部８１と、ドレイン用の凹部８２とが形成されている。凹部８１及び８２はチャネル層１１１に達する。凹部８１及び８２の各底面はチャネル層１１１の上面よりも基板１０側にある。凹部８１及び８２の各底面がチャネル層１１１の上面よりも基板１０側に向かって深い位置にある。凹部８１は第１凹部の一例であり、凹部８２は第２凹部の一例である。

積層構造２０は、凹部８１内に設けられたソース領域２１と、凹部８２内に設けられたドレイン領域２２とを有する。ソース領域２１及びドレイン領域２２のそれぞれの電気抵抗は、チャネル層１１１～１１４及びバリア層１２１～１２４の電気抵抗よりも低い。ソース領域２１及びドレイン領域２２は、例えばｎ型ＧａＮ層である。積層構造２０は半導体層の一例である。

半導体装置１００は、ソース領域２１の上に設けられたソース電極３１と、ドレイン電極３２はドレイン領域２２の上に設けられたドレイン電極３２とを有する。ソース電極３１はソース領域２１に接触し、ドレイン電極３２はドレイン領域２２に接触する。ソース電極３１及びドレイン電極３２は、例えばＴａ膜と、その上のＡｌ膜とを含む。

半導体装置１００は、積層構造２０のソース電極３１とドレイン電極３２との間の部分を覆う絶縁膜４１を有する。絶縁膜４１は積層構造２０の上に形成されている。絶縁膜４１に、ソース用の開口６１と、ドレイン用の開口６２とが形成されている。ソース用の開口６１の内側にソース電極３１が設けられ、ドレイン用の開口６２の内側にドレイン電極３２が設けられている。絶縁膜４１は、例えばＳｉ窒化膜である。

積層構造２０に、ゲート用の凹部８３が複数形成されている。凹部８３の数は限定されないが、例えば４以上である。凹部８３は、凹部８１と凹部８２との間に位置し、凹部８１と凹部８２との配列方向に交差する方向に配列する。凹部８３はチャネル層１１１に達する。凹部８３の各底面はチャネル層１１１の上面よりも基板１０側にある。凹部８３の各底面がチャネル層１１１の上面よりも基板１０側に向かって深い位置にある。凹部８３は第３凹部の一例である。

隣り合う凹部８３が凹部対を構成する。複数の凹部対が存在し、複数の凹部対の一部において、積層構造２０の当該凹部対を構成する２つの凹部８３の間に、電流制限用の凹部９１が形成されている。凹部９１は、例えば凹部対の１つおきに形成されている。凹部９１は、バリア層１２１～１２４を貫通し、チャネル層１１１に達する。凹部９１の各底面はチャネル層１１１の上面よりも基板１０側にある。凹部９１の各底面がチャネル層１１１の上面よりも基板１０側に向かって深い位置にある。凹部９１は隣接する凹部８３に繋がっていてもよい。凹部９１が、隣接する凹部８３に繋がっている場合、凹部８３と凹部９１とを合わせて１つの凹部とみなしてもよい。凹部９１は第４凹部の一例である。

絶縁膜４１に、凹部８３の上方に位置する開口６３と、凹部９１の上方に位置する開口６４が形成されている。開口６３及び６４が、互いに連なるように形成されていてもよい。

半導体装置１００は、凹部８３の各々に埋め込まれたゲート電極３３を複数有する。複数のゲート電極３３が共通接続されていてもよい。ゲート電極３３は、例えばＮｉ膜と、その上のＡｕ膜とを含む。

半導体装置１００は、ゲート電極３３を覆う絶縁膜４２を有する。絶縁膜４２は絶縁膜４１の上にも形成されている。絶縁膜４２がソース電極３１及びドレイン電極３２をも覆ってもよい。

図３及び図４に示すように、半導体装置１００では、チャネル層１１１の上面の近傍に２ＤＥＧ１７１が存在し、チャネル層１１２の上面の近傍に２ＤＥＧ１７２が存在し、チャネル層１１３の上面の近傍に２ＤＥＧ１７３が存在し、チャネル層１１４の上面の近傍に２ＤＥＧ１７４が存在する。また、図２に示すように、ゲート電極３３の周囲にはゲート電極３３に印加されるゲート電圧に応じた空乏層３５が形成される。空乏層３５が形成されると、空乏層３５内のチャネル層１１１～１１４には２ＤＥＧ１７１～１７４がほとんど存在しなくなる。従って、ゲート電極３３に印加するゲート電圧に応じてソース領域２１とドレイン領域２２との間を流れる電流Ｉを制御できる。このように、積層構造２０の隣り合うゲート電極３３の間の領域が実効的なチャネル領域として機能する。

次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図５～図１１は、第１実施形態に係る半導体装置の製造方法を示す断面図である。図５～図８は、図３に示す断面の変化を示す。図９～図１１は、図４に示す断面の変化を示す。

まず、図５に示すように、基板１０上に、チャネル層１１１～１１４及びバリア層１２１～１２４を形成する。チャネル層１１１～１１４及びバリア層１２１～１２４は、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により形成する。

次に、図６に示すように、チャネル層１１１～１１４及びバリア層１２１～１２４に、ソース用の凹部８１と、ドレイン用の凹部８２とを形成する。凹部８１及び８２の形成では、電子線レジスト（図示せず）をマスクとして、反応性イオンエッチング（reactive ion etching：ＲＩＥ）を行う。チャネル層１１１～１１４及びバリア層１２１～１２４のエッチングには塩素（Ｃｌ）を含む反応性ガスが用いられる。凹部８１及び８２の形成後、マスクを除去する。

次に、凹部８１内にソース領域２１を形成し、凹部８２内にドレイン領域２２を形成する。ソース領域２１及びドレイン領域２２としては、例えばｎ型ＧａＮ層を形成する。ｎ型ＧａＮ層は、例えば、スパッタ法、ＭＯＣＶＤ法又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等により形成できる。このようにして、積層構造２０が形成される。

次に、図７に示すように、バリア層１２４の上に絶縁膜４１を形成する。次に、絶縁膜４１に、ソース用の開口６１と、ドレイン用の開口６２とを形成する。開口６１及び６２の形成では、例えば電子線レジスト（図示せず）をマスクとして、ＲＩＥを行う。絶縁膜４１のエッチングにはフッ素（Ｆ）を含む反応性ガスが用いられる。

次に、図８に示すように、開口６１の内側にソース電極３１を形成し、開口６２の内側にドレイン電極３２を形成する。ソース電極３１及びドレイン電極３２は、例えば蒸着、リフトオフ及び合金化熱処理により形成できる。ソース電極３１及びドレイン電極３２は、例えばＴａ膜と、その上のＡｌ膜とを含む。ソース電極３１及びドレイン電極３２は、それぞれ積層構造２０にオーミック接触する。

次に、図９に示すように、絶縁膜４１に、ゲート用の開口６３と、凹部９１用の開口６４とを形成する。開口６３及び６４は、互いに連なるように形成してもよい。開口６３及び６４の形成では、例えば電子線レジスト（図示せず）をマスクとして、ＲＩＥを行う。絶縁膜４１のエッチングにはＦを含む反応性ガスが用いられる。

次に、図１０に示すように、チャネル層１１１～１１４及びバリア層１２１～１２４に、ゲート用の凹部８３と、電流制限用の凹部９１とを形成する。凹部８３及び９１の形成では、例えば開口６３及び６４の形成に用いた電子線レジストをマスクとして、ＲＩＥを行う。チャネル層１１１～１１４及びバリア層１２１～１２４のエッチングにはＣｌを含む反応性ガスが用いられる。凹部８３及び９１の形成後、マスクを除去する。

次に、図１１に示すように、開口６３及び凹部８３内にゲート電極３３を形成する。ゲート電極３３は、例えば蒸着及びリフトオフにより形成できる。ゲート電極３３は、例えばＮｉ膜と、その上のＡｕ膜とを含む。次に、ゲート電極３３を覆う絶縁膜４２を絶縁膜４１の上に形成する。絶縁膜４２がソース電極３１及びドレイン電極３２を覆ってもよい。

その後、必要に応じて配線等を形成する。このようにして、第１実施形態に係る半導体装置１００を製造できる。

ここで、第１実施形態の効果について、参考例を参照しながら説明する。図１２は、参考例に係る半導体装置を示す上面図である。図１３は、参考例に係る半導体装置を示す断面図である。図１３は、図１２中のXIII-XIII線に沿った断面図に相当する。

参考例に係る半導体装置９００では、図１２及び図１３に示すように、電流制限用の凹部９１が積層構造２０に形成されていない。このため、すべての凹部対において、チャネル層１１１～１１４の上面の近傍に、それぞれ２ＤＥＧ１７１～１７４が存在する。

他の構成は第１実施形態と同様である。

図１４は、参考例における動作時のチャネル領域の温度の分布を示す図である。図１５は、第１実施形態における動作時のチャネル領域の温度の分布を示す図である。図１４の上側には上面図を示し、下側には上面図中の二点鎖線Ｂに沿った温度分布を示す。図１５の上側には上面図を示し、下側には上面図中の二点鎖線Ｂに沿った温度分布を示す。図１４及び図１５中の電流Ｉを示す矢印の太さは、電流Ｉの大きさを反映する。

図１４に示すように、参考例では、複数のチャネル領域のうちで中央側に位置するものほど、温度が高くなりやすい。これは、外側に位置するチャネル領域で発生した熱は容易に外部に放出されるが、中央側で発生した熱は内部に蓄積されやすいためである。これに対し、第１実施形態では、電流制限用の凹部９１が積層構造２０に形成されているため、図１５に示すように、中央側に位置するチャネル領域における温度は、外側に位置するチャネル領域における温度と同程度である。これは、中央側で発生した熱も内部に蓄積される前に、容易に外部に放出されるためである。従って、第１実施形態によれば、温度の上昇に伴う電気的特性の劣化を抑制できる。

凹部９１が凹部対の１つおきに形成されていることで、電流量を確保しながら、温度の上昇に伴う電気的特性の劣化を抑制しやすい。

凹部９１がチャネル層１１１に達するため、凹部９１をドライエッチングにより容易に形成できる。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、主として積層構造２０の構成の点で第１実施形態と相違する。図１６は、第２実施形態に係る半導体装置を示す断面図である。

第２実施形態に係る半導体装置２００では、図１６に示すように、凹部９１に代えて、凹部９２が積層構造２０に形成されている。凹部９２は、バリア層１２２～１２４を貫通し、バリア層１２１に達する。凹部９２の各底面はバリア層１２１の上面よりも基板１０側にある。凹部９２の各底面がバリア層１２１の上面よりも基板１０側に向かって深い位置にある。また、凹部９２の各底面は、チャネル層１１１とバリア層１２２との界面よりも上側（基板１０から離れる側）にある。凹部９２は隣接する凹部８３に繋がっていてもよい。凹部９２は第４凹部の一例である。

図１６に示すように、半導体装置２００でも、チャネル層１１１～１１４の上面の近傍に、それぞれ２ＤＥＧ１７１～１７４が存在する。ただし、凹部９２の底面よりも基板１０側では、ゲート電極３３に電圧が印加されていない時、２ＤＥＧ１７１はチャネル層１１１内に存在しない。

他の構成は第１実施形態と同様である。

次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図１７～図１９は、第２実施形態に係る半導体装置の製造方法を示す断面図である。

まず、第１実施形態と同様にして、絶縁膜４１への開口６３及び６４の形成までの処理を行う（図９参照）。次に、図１７に示すように、開口６３及び６４が形成された絶縁膜４１をマスクとして用いながら、光電気化学（photoelectrochemical：ＰＥＣ）エッチングにより積層構造２０に、凹部８３の一部と、凹部９２とを形成する。ＰＥＣエッチングでは、エッチング液として、例えば、水酸化カリウム（ＫＯＨ）水溶液とペルオキソ二硫酸カリウム（Ｋ_２Ｓ_２Ｏ_８）水溶液とを混合した溶液が用いられる。この溶液は、水酸化物イオン（ＯＨ^－）と、ペルオキソ二硫酸イオン（Ｓ_２Ｏ_８ ^２－）とを含む。また、バリア層１２１～１２４のバンドギャップよりも大きなエネルギを有する光、例えば紫外光が積層構造２０に照射される。例えば、バリア層１２１～１２４のバンドギャップが３．９７ｅＶである場合、波長が３１０ｎｍの極端紫外光が照射される。波長が３１０ｎｍの極端紫外光のエネルギＥ_ＵＶは４．０１ｅＶである。

ここで、第２実施形態におけるＰＥＣエッチングの進行の様子について説明する。図２０～図２２は、第２実施形態におけるチャネル層１１１～１１４及びバリア層１２１～１２４のバンド構造を示す図である。図２０～図２２には、図１７中の一点鎖線Ａに沿ったバンド構造を示す。図２０～図２２中のＥ_Ｆはフェルミ準位を示す。

ＰＥＣエッチングが開始された直後では、図２０に示すように、ゲート用の開口６３の基板１０側において、チャネル層１１４内に２ＤＥＧ１７４が存在する。また、紫外光６５がバリア層１２４に入射すると、バリア層１２４のバンドギャップが紫外光６５のエネルギよりも小さいため、バリア層１２４が紫外光６５を吸収し、バリア層１２４に電子－正孔対が生じるとともに、バリア層１２４が分解される。この時、正孔はバリア層１２４の表面にて消費される。また、電子は２ＤＥＧ１７４に流入し、その後、ソース電極３１又はドレイン電極３２に到達し、ソース電極３１又はドレイン電極３２の表面にて消費される。

その後、ＰＥＣエッチングの進行に伴って凹部９２が深くなる。凹部９２が深くなると、バリア層１２４の、凹部９２の底面よりも基板１０側の部分が薄くなっていき、凹部９２の底面よりも基板１０側においてチャネル層１１４内の２ＤＥＧ１７４が減少していく。この部分の厚さが、ある特定の厚さに到達すると、凹部９２の底面よりも基板１０側においてチャネル層１１４内の２ＤＥＧ１７４が枯渇する。

紫外光６５はバリア層１２３にも入射する。紫外光６５がバリア層１２３に入射すると、バリア層１２３のバンドギャップが紫外光６５のエネルギよりも小さいため、バリア層１２３が紫外光６５を吸収し、バリア層１２３に電子－正孔対が生じる。従って、チャネル層１１４内の２ＤＥＧ１７４が枯渇しても、チャネル層１１３内に２ＤＥＧ１７３が存在するため、図２１に示すように、電子がチャネル層１１３内の２ＤＥＧ１７３に流入し、バリア層１２４の分解が継続される。また、凹部９２がチャネル層１１４に達すると、チャネル層１１４も同様の機構により分解される。このようにして、電子－正孔対が生じ、かつエッチング液に接触することで、順次、凹部９２がバリア層１２３、チャネル層１１３、バリア層１２２、チャネル層１１２及びバリア層１２１にも形成されていく。

その後、バリア層１２１の、凹部９２の底面よりも基板１０側の部分の厚さが、ある特定の厚さに到達すると、凹部９２の底面よりも基板１０側においてチャネル層１１１内の２ＤＥＧ１７１が枯渇する。チャネル層１１１内の２ＤＥＧ１７１が枯渇すると、図２２に示すように、バリア層１２１内に電子－正孔対が生じたとしても電子が移動できないため、ＰＥＣエッチングが停止する。

このようにして、ＰＥＣエッチングにより凹部９２を形成できる。凹部９２の形成に伴い、凹部９２の底面よりも基板１０側において、チャネル層１１１から２ＤＥＧ１７１が消失する。

凹部８３の一部及び凹部９２の形成後、図１８に示すように、凹部８３の残部を形成する。凹部８３の残部の形成では、例えば電子線レジスト（図示せず）をマスクとして、ＲＩＥを行う。チャネル層１１１及びバリア層１２１のエッチングにはＣｌを含む反応性ガスが用いられる。凹部８３の残部の形成後、マスクを除去する。

次に、図１９に示すように、開口６３及び凹部８３内にゲート電極３３を形成する。次に、ゲート電極３３を覆う絶縁膜４２を絶縁膜４１の上に形成する。絶縁膜４２がソース電極３１及びドレイン電極３２を覆ってもよい。

その後、必要に応じて配線等を形成する。このようにして、第２実施形態に係る半導体装置２００を製造できる。

第２実施形態によっても第１実施形態と同様の効果が得られる。また、第２実施形態では、凹部９２をＰＥＣエッチングによって形成できるため、ＲＩＥによって凹部９１を形成する場合よりもチャネル層１１１及びバリア層１２１へのエッチングダメージを抑制できる。

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、主として積層構造２０の構成の点で第１実施形態と相違する。図２３は、第３実施形態に係る半導体装置を示す斜視図である。図２４は、第３実施形態に係る半導体装置を示す断面図である。なお、図２３では、絶縁膜を省略している。

第３実施形態に係る半導体装置３００では、図２３及び図２４に示すように、積層構造２０は、チャネル層１１１～１１４及びバリア層１２１～１２４に代えて、基板１０側から順に形成されたチャネル層３１１と、バリア層３２１と、チャネル層３１２と、バリア層３２２と、チャネル層３１３と、バリア層３２３と、チャネル層３１４と、バリア層３２４とを含む。積層構造２０が、基板１０とチャネル層３１１との間に設けられたバッファ層を有してもよく、バリア層３２４の上に設けられたキャップ層を有してもよい。

チャネル層３１１は、例えば厚さが５ｎｍ以上かつ５００ｎｍ以下のアンドープＧａＮ層である。チャネル層３１２～３１４は、例えば厚さが５ｎｍ以上かつ３０ｎｍ以下のアンドープＧａＮ層である。バリア層３２１は、例えば厚さ５ｎｍ以上かつ３０ｎｍ以下のｎ型Ａｌ_ｘ３Ｇａ_１－ｘ３Ｎ層である。バリア層３２２は、例えば厚さ５ｎｍ以上かつ３０ｎｍ以下のｎ型Ａｌ_ｘ１Ｇａ_１－ｘ１Ｎ層である。バリア層３２３及び３２４は、例えば厚さ５ｎｍ以上かつ３０ｎｍ以下のｎ型Ａｌ_ｘ２Ｇａ_１－ｘ２Ｎ層である。チャネル層３１１の一部がバッファ層であってもよい。ｎ型Ａｌ_ｘ１Ｇａ_１－ｘ１Ｎ層は第１窒化物半導体層の一例であり、ｎ型Ａｌ_ｘ２Ｇａ_１－ｘ２Ｎ層は第２窒化物半導体層の一例である。

バリア層３２２は第１バンドギャップＥｇ１を有し、バリア層３２２及び３２４は第２バンドギャップＥｇ２を有する。ｘ２の値はｘ１の値よりも小さい。第２バンドギャップＥｇ２は第１バンドギャップよりＥｇ１も小さい。例えば、ｘ１の値は０．３２であり、ｘ２の値は０．２８である。この場合、第１バンドギャップＥｇ１は４．０５ｅＶであり、第２バンドギャップＥｇ２は３．９７ｅＶである。バリア層３２１～３２４に含まれるｎ型不純物は、例えばＳｉ又はＧｅである。バリア層３２１は第３バンドギャップＥｇ３を有する。第３バンドギャップＥｇ３の第１バンドギャップＥｇ１及び第２バンドギャップＥｇ２との大小関係は限定されない。ｘ３の値はｘ１又はｘ２の値と等しくてもよく、これらと相違していてもよい。第１バンドギャップＥｇ１、第２バンドギャップＥｇ２及び第３バンドギャップＥｇ３は、チャネル層３１１～３１４のバンドギャップよりも大きい。チャネル層３１２は第１チャネル層の一例であり、バリア層３２２は第１バリア層の一例である。チャネル層３１３及び３１４は第２チャネル層の一例であり、バリア層３２３及び３２４は第２１バリア層の一例である。チャネル層３１１は第３チャネル層の一例であり、バリア層３２１は第３バリア層の一例である。

半導体装置３００では、図２３及び図２４に示すように、凹部９１に代えて、凹部９３が積層構造２０に形成されている。凹部９３は、バリア層３２４を貫通し、バリア層３２３に達する。凹部９３の各底面はバリア層３２３の上面よりも基板１０側にある。凹部９３の各底面がバリア層３２３の上面よりも基板１０側に向かって深い位置にある。また、凹部９３の各底面は、チャネル層３１３とバリア層３２３との界面よりも上側（基板１０から離れる側）にある。凹部９３は隣接する凹部８３に繋がっていてもよい。凹部９３は第４凹部の一例である。

図２３及び図２４に示すように、半導体装置３００では、チャネル層３１１の上面の近傍に２ＤＥＧ３７１が存在し、チャネル層３１２の上面の近傍に２ＤＥＧ３７２が存在し、チャネル層３１３の上面の近傍に２ＤＥＧ３７３が存在し、チャネル層３１４の上面の近傍に２ＤＥＧ３７４が存在する。ただし、凹部９３の底面よりも基板１０側では、ゲート電極３３に電圧が印加されていない時、２ＤＥＧ３７３はチャネル層３１３内に存在しない。

他の構成は第１実施形態と同様である。

次に、第２３実施形態に係る半導体装置３００の製造方法について説明する。図２５～図２７は、第３実施形態に係る半導体装置の製造方法を示す断面図である。

まず、第１実施形態と同様にして、絶縁膜４１への開口６３及び６４の形成までの処理を行う（図９参照）。次に、図２５に示すように、開口６３及び６４が形成された絶縁膜４１をマスクとして用いながら、ＰＥＣエッチングにより積層構造２０に、凹部８３の一部と、凹部９３とを形成する。ＰＥＣエッチングでは、エッチング液として、例えば、水酸化カリウム（ＫＯＨ）水溶液とペルオキソ二硫酸カリウム（Ｋ_２Ｓ_２Ｏ_８）水溶液とを混合した溶液が用いられる。この溶液は、水酸化物イオン（ＯＨ^－）と、ペルオキソ二硫酸イオン（Ｓ_２Ｏ_８ ^２－）とを含む。また、バリア層３２２の第１バンドギャップＥｇ１よりも小さく、バリア層３２３及び３２４の第２バンドギャップＥｇ２よりも大きなエネルギを有する光、例えば紫外光が積層構造２０に照射される。例えば、第１バンドギャップＥｇ１が４．０５ｅＶであり、第２バンドギャップＥｇ２が３．９７ｅＶである場合、波長が３１０ｎｍの極端紫外光が照射される。上述のように、波長が３１０ｎｍの極端紫外光のエネルギＥ_ＵＶは４．０１ｅＶである。

ここで、第３実施形態におけるＰＥＣエッチングの進行の様子について説明する。図２８～図３０は、第３実施形態におけるチャネル層３１１～３１４及びバリア層３２１～３２４のバンド構造を示す図である。図２８～図３０には、図２５中の一点鎖線Ａに沿ったバンド構造を示す。図２８～図３０中のＥ_Ｆはフェルミ準位を示す。

ＰＥＣエッチングが開始された直後では、図２８に示すように、ゲート用の開口６３の基板１０側において、チャネル層３１４内に２ＤＥＧ１７４が存在する。また、紫外光６５がバリア層３２４に入射すると、第２バンドギャップＥｇ２が紫外光６５のエネルギＥ_ＵＶよりも小さいため、バリア層３２４が紫外光６５を吸収し、バリア層３２４に電子－正孔対が生じるとともに、バリア層３２４が分解される。この時、正孔はバリア層３２４の表面にて消費される。また、電子は２ＤＥＧ３７４に流入し、その後、ソース電極３１又はドレイン電極３２に到達し、ソース電極３１又はドレイン電極３２の表面にて消費される。

その後、ＰＥＣエッチングの進行に伴って凹部９３が深くなる。凹部９３が深くなると、バリア層３２４の、凹部９３の底面よりも基板１０側の部分が薄くなっていき、凹部９３の底面よりも基板１０側においてチャネル層３１４内の２ＤＥＧ３７４が減少していく。この部分の厚さが、ある特定の厚さに到達すると、凹部９３の底面よりも基板１０側においてチャネル層３１４内の２ＤＥＧ３７４が枯渇する。

紫外光６５はバリア層３２３にも入射する。紫外光６５がバリア層３２３に入射すると、バリア層３２３のバンドギャップが紫外光６５のエネルギよりも小さいため、バリア層３２３が紫外光６５を吸収し、バリア層３２３に電子－正孔対が生じる。従って、チャネル層３１４内の２ＤＥＧ３７４が枯渇しても、チャネル層３１３内に２ＤＥＧ３７３が存在するため、図２９に示すように、電子がチャネル層３１３内の２ＤＥＧ３７３に流入し、バリア層３２４の分解が継続される。また、凹部９３がチャネル層３１４に達すると、チャネル層３１４も同様の機構により分解される。このようにして、電子－正孔対が生じ、かつエッチング液に接触することで、凹部９２がバリア層３２３にも形成されていく。

第３実施形態では、バリア層３２２の第１バンドギャップＥｇ１が紫外光６５のエネルギＥ_ＵＶよりも大きい。このため、紫外光６５はバリア層３２２にも入射するが、バリア層３２２は紫外光６５を吸収せず、バリア層３２２内に電子－正孔対は生じない。従って、図３０に示すように、バリア層３２３内に電子－正孔対が生じたとしても電子は２ＤＥＧ３７２まで移動できない。このため、チャネル層３１３内の２ＤＥＧ３７３が枯渇すると、ＰＥＣエッチングが停止する。従って、ＰＥＣエッチングによる凹部９３の形成の際に、チャネル層３１１～３１３及びバリア層３２１～３２２はエッチングされない。

このようにして、ＰＥＣエッチングにより凹部９３を形成できる。凹部９３の形成に伴い、凹部９３の底面よりも基板１０側において、チャネル層３１３から２ＤＥＧ３７３が消失する。

凹部８３の一部及び凹部９３の形成後、図２６に示すように、凹部８３の残部を形成する。凹部８３の残部の形成では、例えば電子線レジスト（図示せず）をマスクとして、ＲＩＥを行う。チャネル層３１１～３１３及びバリア層３２１～３２３のエッチングにはＣｌを含む反応性ガスが用いられる。凹部８３の残部の形成後、マスクを除去する。

次に、図２７に示すように、開口６３及び凹部８３内にゲート電極３３を形成する。次に、ゲート電極３３を覆う絶縁膜４２を絶縁膜４１の上に形成する。絶縁膜４２がソース電極３１及びドレイン電極３２を覆ってもよい。

その後、必要に応じて配線等を形成する。このようにして、第３実施形態に係る半導体装置３００を製造できる。

ここで、第３実施形態の効果について説明する。図３１は、第３実施形態における動作時のチャネル領域の温度の分布を示す図である。図３１の上側には上面図を示し、下側には上面図中の二点鎖線Ｂに沿った温度分布を示す。図３１中の電流Ｉを示す矢印の太さは、電流Ｉの大きさを反映する。

第３実施形態では、凹部９３の基板１０側に２ＤＥＧ３７１及び３７２が存在する。このため、図３１に示すように、中央側に位置するチャネル領域で発生した熱の蓄積を抑制しながら、半導体装置の全体として第１実施形態よりも大きな電流を流すことができる。従って、第３実施形態によれば、高出力と発熱の抑制とを両立させやすい。

チャネル層３１３とバリア層３２３との対、及びチャネル層３１４とバリア層３２４との対が設けられているため、これら対の一方のみが設けられている場合と比較して大きな電流を流すことができる。また、チャネル層３１１とバリア層３２１との対が設けられているため、この対が設けられていない場合と比較して大きな電流を流すことができる。

なお、バリア層３２２の第１バンドギャップＥｇ１が、バリア層３２３及び３２４の第２バンドギャップＥｇ２よりも大きければ、バリア層３２１～３２４の材料はＡｌＧａＮに限定されない。例えばバリア層３２２の材料がＡｌＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮであってもよい。また、バリア層３２１～３２４がアンドープの層であってもよい。

第２チャネル層と第２バリア層との対の数は特に限定されない。第２チャネル層と第２バリア層との対の数に応じて、電流量を調整できる。同様に、第３チャネル層と第３バリア層との対の数は特に限定されない。第３チャネル層と第３バリア層との対の数に応じて、電流量を調整できる。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１０：基板
２０：積層構造
２１：ソース領域
２２：ドレイン領域
３１：ソース電極
３２：ドレイン電極
３３：ゲート電極
３５：空乏層
４１、４２：絶縁膜
６１、６２、６３、６４：開口
６５：紫外光
８１、８２、８３、９１、９２、９３：凹部
１００、２００、３００、９００：半導体装置
１１１、１１２、１１３、１１４、３１１、３１２、３１３、３１４：チャネル層
１２１、１２２、１２３、１２４、３２１、３２２、３２３、３２４：バリア層
１７１、１７２、１７３、１７４：２ＤＥＧ

Claims (10)

1. 基板と、
   前記基板の上に設けられた半導体層と、
   前記半導体層にオーミック接触するソース電極及びドレイン電極と、
   を有し、
   前記半導体層は、
   第１チャネル層と、
   前記第１チャネル層の上に設けられた第１バリア層と、
   前記第１バリア層の上に設けられた第２チャネル層と、
   前記第２チャネル層の上に設けられた第２バリア層と、
   を有し、
   前記半導体層に、
   前記ソース電極の前記基板側に位置する第１凹部と、
   前記ドレイン電極の前記基板側に位置する第２凹部と、
   前記第１凹部と前記第２凹部との間に位置し、前記第１凹部と前記第２凹部との配列方向に交差する方向に配列する複数の第３凹部と、
   が形成され、
   前記第１凹部、前記第２凹部及び前記第３凹部は前記第１チャネル層に達し、
   前記半導体層は、
   前記第１凹部内に形成され、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いソース領域と、
   前記第２凹部内に形成され、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いドレイン領域と、
   を有し、
   前記ソース電極は前記ソース領域に接触し、
   前記ドレイン電極は前記ドレイン領域に接触し、
   前記第３凹部の各々に埋め込まれた複数のゲート電極を有し、
   隣り合う前記第３凹部が凹部対を構成し、
   複数の前記凹部対の一部において、前記半導体層の当該凹部対を構成する２つの前記第３凹部の間に、少なくとも前記第２バリア層を貫通する第４凹部が形成されている半導体装置。
2. 前記第４凹部は、前記凹部対の１つおきに形成されている請求項１に記載の半導体装置。
3. 前記第４凹部は、前記第１チャネル層に達する請求項１又は請求項２に記載の半導体装置。
4. 前記第４凹部の底面は、前記第１バリア層内にある請求項１又は請求項２に記載の半導体装置。
5. 前記第１バリア層は第１バンドギャップを備え、
   前記第２バリア層は前記第１バンドギャップよりも小さい第２バンドギャップを備え、
   前記第４凹部の底面は、前記第２バリア層内にある請求項１又は請求項２に記載の半導体装置。
6. 前記第１バリア層は、第１濃度でＡｌを含有する第１窒化物半導体層であり、
   前記第２バリア層は、前記第１濃度よりも低い第２濃度でＡｌを含有する第２窒化物半導体層である請求項５に記載の半導体装置。
7. 前記第２チャネル層と前記第２バリア層との対を複数有する請求項５又は請求項６に記載の半導体装置。
8. 前記半導体層は、
   第３チャネル層と、
   前記第３チャネル層の上に設けられた第３バリア層と、
   を有し、
   前記第１チャネル層は、前記第３バリア層の上に設けられており、
   前記第１凹部、前記第２凹部及び前記第３凹部は前記第３チャネル層に達する請求項５から請求項７のいずれか１項に記載の半導体装置。
9. 基板の上に半導体層を形成する工程と、
   前記半導体層にオーミック接触するソース電極及びドレイン電極を形成する工程と、
   を有し、
   前記半導体層を形成する工程は、
   第１チャネル層を形成する工程と、
   前記第１チャネル層の上に第１バリア層を形成する工程と、
   前記第１バリア層の上に第２チャネル層を形成する工程と、
   前記第２チャネル層の上に第２バリア層を形成する工程と、
   前記ソース電極の前記基板側に位置する第１凹部を形成する工程と、
   前記ドレイン電極の前記基板側に位置する第２凹部を形成する工程と、
   前記第１凹部内に、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いソース領域を形成する工程と、
   前記第２凹部内に、前記第１チャネル層、前記第１バリア層、前記第２チャネル層及び前記第２バリア層よりも電気抵抗が低いドレイン領域を形成する工程と、
   前記第１凹部と前記第２凹部との間に位置し、前記第１凹部と前記第２凹部との配列方向に交差する方向に配列する複数の第３凹部を形成する工程と、
   隣り合う前記第３凹部が凹部対を構成し、複数の前記凹部対の一部において、前記半導体層の当該凹部対を構成する２つの前記第３凹部の間に、少なくとも前記第２バリア層を貫通する第４凹部を形成する工程と、
   を有し、
   前記第３凹部の各々に複数のゲート電極を埋め込む工程を有し、
   前記第１凹部、前記第２凹部及び前記第３凹部は前記第１チャネル層に達し、
   前記ソース電極は前記ソース領域に接触し、
   前記ドレイン電極は前記ドレイン領域に接触する半導体装置の製造方法。
10. 前記第１バリア層は第１バンドギャップを備え、
    前記第２バリア層は前記第１バンドギャップよりも小さい第２バンドギャップを備え、
    前記第４凹部を形成する工程は、前記第１バンドギャップよりも小さく、前記第２バンドギャップよりも大きいエネルギを有する光を前記半導体層に照射しながら、前記半導体層の光電気化学エッチングを行う工程を有する請求項９に記載の半導体装置の製造方法。

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