JP2023122330A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2023122330A
JP2023122330A JP2022025975A JP2022025975A JP2023122330A JP 2023122330 A JP2023122330 A JP 2023122330A JP 2022025975 A JP2022025975 A JP 2022025975A JP 2022025975 A JP2022025975 A JP 2022025975A JP 2023122330 A JP2023122330 A JP 2023122330A
Authority
JP
Japan
Prior art keywords
wire
semiconductor device
resin layer
wide portion
wires
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022025975A
Other languages
English (en)
Inventor
寛之 脇岡
Hiroyuki Wakioka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022025975A priority Critical patent/JP2023122330A/ja
Priority to TW111128377A priority patent/TWI833306B/zh
Priority to CN202210966292.9A priority patent/CN116682798A/zh
Priority to US17/940,933 priority patent/US20230268281A1/en
Publication of JP2023122330A publication Critical patent/JP2023122330A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4885Wire-like parts or pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】接続の信頼性を向上させることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、第1基板と、樹脂層と、ワイヤと、を備える。第1基板は、第1面を有する。樹脂層は、第1面上に設けられ、第1基板とは反対側に第2面を有する。ワイヤは、樹脂層を貫通して第2面から突出するように設けられる。ワイヤは、第2面から突出するワイヤの端部に設けられ、樹脂層を貫通するワイヤの幅よりも大きな幅を有する太幅部を含む。太幅部は、第2面に接するように配置される。【選択図】図1

Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体パッケージにおいて、複数のパッケージが積層されるPoP(Package on Package)構造が用いられる場合がある。PoP構造では、パッケージ同士が、例えば、はんだによって接続される。例えば、十分な接続面積が得られない場合、パッケージ間の接続部が破断してしまう可能性がある。
米国特許第10756049号明細書 米国特許第10593643号明細書
接続の信頼性を向上させることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、第1基板と、樹脂層と、ワイヤと、を備える。第1基板は、第1面を有する。樹脂層は、第1面上に設けられ、第1基板とは反対側に第2面を有する。ワイヤは、樹脂層を貫通して第2面から突出するように設けられる。ワイヤは、第2面から突出するワイヤの端部に設けられ、樹脂層を貫通するワイヤの幅よりも大きな幅を有する太幅部を含む。太幅部は、第2面に接するように配置される。
第1実施形態による半導体装置の構成の一例を示す断面図。 第1実施形態によるワイヤの端部の構成の一例を示す断面図。 第1実施形態による半導体装置の製造方法の一例を示す断面図。 図3Aに続く、半導体装置の製造方法の一例を示す断面図。 図3Bに続く、半導体装置の製造方法の一例を示す断面図。 図3Cに続く、半導体装置の製造方法の一例を示す断面図。 図3Dに続く、半導体装置の製造方法の一例を示す断面図。 図3Eに続く、半導体装置の製造方法の一例を示す断面図。 第2実施形態によるワイヤの端部の構成の一例を示す断面図。 第2実施形態によるワイヤの端部の形成方法の一例を示す断面図。 第3実施形態によるワイヤの端部の構成の一例を示す断面図。 第3実施形態によるワイヤの端部の形成方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、第1実施形態による半導体装置1の構成の一例を示す断面図である。半導体装置1は、例えば、複数のパッケージが積層された構造を有する。半導体装置1は、積層されたパッケージ10、20を備える。
次に、パッケージ10の構成について説明する。
パッケージ10は、配線基板11と、半導体チップ12と、ワイヤ13と、樹脂層14と、ワイヤ15と、を備える。
配線基板11は、例えば、プリント基板等の基板である。配線基板11は、面F11a(第1面)と、面F11bと、パッドP11a~P11cと、ビア111と、配線層(図示せず)と、を有する。
面F11bは、面F11aとは反対側の面である。パッドP11aは、面F11a上に設けられ、ワイヤ13と接続される。パッドP11bは、面F11a上に設けられ、ワイヤ15と接続される。パッドP11cは、面F11b上に設けられる。ビア111は、配線基板11の面F11aから面F11bまで配線基板11を貫通するように設けられ、パッドP11bとパッドP11cとを電気的に接続する。
パッドP11a~P11cおよびビア111の材料には、導電性材料が用いられる。
半導体チップ12は、例えば、NAND型フラッシュメモリのメモリチップ、メモリチップを制御するコントローラチップ、あるいは、任意のLSI(Large Scale Integration)を搭載した半導体チップである。半導体チップ12は、上面にパッドP12を有する。パッドP12の材料には、導電性材料が用いられる。
また、半導体チップ12は、面F11a上に設けられる。半導体チップ12は、例えば、樹脂層14によって覆われている。半導体チップ12は、例えば、パッドP12、ワイヤ13、パッドP11a、配線基板11内の配線(図示せず)、および、パッドP11bを介して、ワイヤ15と電気的に接続される。尚、半導体チップ12は、2段以上に積層されてもよい。
ワイヤ13は、例えば、ループ状のワイヤである。ワイヤ13は、パッドP12とパッドP11aとを電気的に接続する。ワイヤ13の材料には、例えば、Au等の導電性金属が用いられる。
樹脂層14は、配線基板11の面F11a上に設けられる。樹脂層14は、配線基板11とは反対側に面F14(第2面)を有する。樹脂層14は、例えば、誘電体封止材等の封止材である。
樹脂層14には、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、PBO(p-phenylenebenzobisoxazole)系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。
ワイヤ15は、樹脂層14を貫通するように設けられる。ワイヤ15は、例えば、パッドP11bから、樹脂層14を貫通して面F14から突出するように設けられる。ワイヤ15は、例えば、面F11aに略垂直な方向に延伸するように設けられる、柱状電極である。ワイヤ15は、パッケージ10の配線基板11と、パッケージ20の配線基板21と、を電気的に接続する。ワイヤ15の材料には、例えば、Au等の導電性材料が用いられる。尚、配線基板21と接続するワイヤ15の上端部の詳細については、図2を参照して、後で説明する。
次に、パッケージ20の構成について説明する。
パッケージ20は、パッケージ10上に、樹脂層14の面F14と対向するように設けられる。パッケージ20は、配線基板21と、半導体チップ22と、ワイヤ23と、樹脂層24とを備える。
配線基板21は、例えば、プリント基板等の基板である。配線基板21は、面F21aと、面F21bと、パッドP21a~P21cと、ビア211と、配線層(図示せず)と、を有する。
面F21bは、面F21aとは反対側の面である。パッドP21a~P21cおよびビア211の構成は、例えば、パッケージ10におけるパッドP11a~P11cおよびビア111の対応する構成とほぼ同様である。
配線基板21は、樹脂層14の面F14と対向するように設けられる。また、ワイヤ15の上端部と、配線基板21のパッドP21cと、の間には、はんだ17が設けられる。また、ワイヤ15とはんだ17との接続部に、合金層が形成されてもよい。
半導体チップ22は、例えば、パッケージ10における半導体チップ12の対応する構成とほぼ同様である。半導体チップ22は、上面にパッドP22を有する。パッドP22の材料には、導電性材料が用いられる。尚、半導体チップ22は、2段以上に積層されてもよい。
ワイヤ23は、例えば、パッケージ10におけるワイヤ13の対応する構成とほぼ同様である。
樹脂層24は、例えば、パッケージ10における樹脂層14の対応する構成とほぼ同様である。
次に、ワイヤ15の上端部の構成について説明する。
図2は、第1実施形態によるワイヤ15の端部の構成の一例を示す断面図である。図2は、図1に示す点線枠Dの拡大図である。また、図2では、6本のワイヤ15が示されている。
ワイヤ15は、貫通部151と、太幅部152と、を含む。
貫通部151は、樹脂層14を貫通するワイヤ15の部分である。すなわち、貫通部151は、周囲が樹脂層14で覆われている。
太幅部152は、樹脂層14の面F14から突出するワイヤ15の端部に設けられる。太幅部152は、貫通部151の幅よりも大きな幅を有する。太幅部152の幅は、面F11a(面F14)に略平行な方向の幅である。太幅部152は、面F14に接するように配置される。従って、樹脂層14に囲まれている貫通部151の幅は略一定であり、ワイヤ15は、樹脂層14の面F14から飛び出る位置から幅が大きくなる。
太幅部152の形状は、例えば、略球状であるが、これに限られず、他の形状であってもよい。
複数の太幅部152は、図1に示す、面F14と対向するように設けられる配線基板21と電気的に接続される。太幅部152は、上記のように、例えば、はんだ17により配線基板21のパッドP21cと接続される。太幅部152を設けることにより、太幅部152とはんだ17との接触面積、すなわち、ワイヤ15とはんだ17との接続面積を大きくすることができる。これにより、接続の信頼性を向上させることができる。
図2に示す例では、複数の太幅部152のサイズ(大きさ)は、面F14上の位置によらず、略同じである。すなわち、複数の太幅部152の大きさのばらつきは小さい。
次に、半導体装置1の製造方法について説明する。
図3A~図3Fは、第1実施形態による半導体装置1の製造方法の一例を示す断面図である。尚、以下では、主にパッケージ10の製造方法について説明する。
まず、図3Aに示すように、配線基板11を準備する。配線基板11には、パッドP11a~P11cおよびビア111が形成される。
次に、図3Bに示すように、配線基板11の面F11a上に半導体チップ12を設ける(チップマウント)。
次に、図3Cに示すように、ワイヤ13を形成する。ワイヤ13は、半導体チップ12のパッドP12と、配線基板11のパッドP11aと、を電気的に接続するように形成される。
次に、図3Dに示すように、配線基板11の面F11aの上方に、ワイヤ15を形成する。ワイヤ15は、例えば、パッドP11bから、面F11aに略垂直な方向に延伸するように形成される。
次に、図3Eに示すように、樹脂層14を形成する。より詳細には、ワイヤ15の端部が露出するように、配線基板11とは反対側に面F14を有する樹脂層14を面F11a上に形成する。樹脂層14は、ワイヤ15の上端部以外の部分と、半導体チップ12と、を覆うように形成される。例えば、樹脂層14を形成するための金型内に、ワイヤ15の上端部が貫通可能なフィルムを配置することにより、ワイヤ15の上端部が樹脂層14から露出する。
次に、図3Fに示すように、ワイヤ15の先端(上端部)に太幅部152を形成する。より詳細には、面F14から露出するワイヤ15の端部に、樹脂層14を貫通するワイヤ15(貫通部151)の幅よりも大きな幅を有する太幅部152を形成する。太幅部152は、例えば、レーザによってワイヤ15の端部を溶融することにより、形成される。溶融されたワイヤ15の上端部は、表面張力により略球状になる。その後、溶融されたワイヤ15が冷却され、略球状の太幅部152が形成される。
尚、ワイヤ15の端部の溶融は、レーザに限られず、放電等によって行われてもよい。また、太幅部152の形成方法は、溶融以外の方法であってもよい。
また、樹脂層14形成後に太幅部152を形成するため、太幅部152の下端部が面F14と接する。これは、ワイヤ15の端部が面F14の位置まで溶融されるためである。これにより、溶融されるワイヤ15の端部の量が面F14の位置によって決まる。この結果、複数の太幅部152の大きさのばらつきが小さくなるように、太幅部152を形成することができる。
図3Fに示す工程において、パッケージ10が完成する。その後、パッケージ10上にパッケージ20を設けることにより、図1に記載の半導体装置1が完成する。太幅部152は、例えば、はんだ17によりパッケージ20内の配線基板21のパッドP21cと接続される。
尚、図3Fに示す工程の前に、ワイヤ15の高さを揃えるように、ワイヤ15の上端部を、例えば、フライス盤によって研削してもよい。これにより、太幅部152の大きさを、面F14上の位置によらず略同じにすることができる。すなわち、太幅部152の大きさのばらつきを小さくすることができる。
以上のように、第1実施形態によれば、ワイヤ15は、太幅部152を含む。太幅部152は、面F14から突出するワイヤ15の端部に設けられ、樹脂層14を貫通するワイヤ15(貫通部151)の幅よりも大きな幅を有する。これにより、ワイヤ15とはんだ17との接続面積を大きくすることができる。この結果、接続の信頼性を向上させることができる。
また、第1実施形態では、図2に示すように、太幅部152は、樹脂層14の面F14に接するように配置される。これにより、ワイヤ15と配線基板21との接続の際に、太幅部152が配線基板21(パッケージ20)をより適切に支持することができる。
また、太幅部152は、貫通部151と、同一材料で一体に構成される。すなわち、太幅部152と貫通部151との間には、接続部が存在しない。これにより、応力集中しやすい面F14において、強度を向上させることができる。この結果、接続の信頼性を向上させることができる。
比較例として、太幅部152が設けられない場合について説明する。太幅部152が設けられない場合、ワイヤ15とはんだ17との接続面積は、ワイヤ15(貫通部151)の幅によって決まる。この場合、十分な接続面積が得られず、破断等が発生しやすくなってしまう可能性がある。また、ワイヤ15とはんだ17との接続部となる面F14には、合金層が形成される。面F14は、応力集中しやすい箇所であるため、合金層によって、せん断による破断が発生しやすく、また、物理的な衝撃耐性が低下しやすくなってしまう。
これに対して、第1実施形態では、太幅部152を設けるにより、ワイヤ15とはんだ17との接続面積を大きくすることができる。これにより、ワイヤ15とはんだ17との接続部の破断を抑制することができる。また、応力集中しやすい箇所である面F14には、ワイヤ15とはんだ17との接続部(合金層)ではなく、貫通部151から太幅部152まで同一材料のワイヤ15が存在する。これにより、せん断力を緩和することができ、また、衝撃耐性を向上させることができる。
また、第1実施形態では、図3Eおよび図3Fに示すように、樹脂層14の形成後に太幅部152が形成される。これにより、太幅部152の形成時の熱を、樹脂層14を介して逃がしやすくすることができる。この結果、配線基板11および半導体チップ12等のデバイスへの熱ダメージを低減することができる。
また、溶融により太幅部152を形成しているため、ワイヤ15の高さのばらつきを抑制することができ、半導体装置1のパッケージ厚さ(高さ)を小さくすることができる。高さが同じになるように複数のワイヤ15を形成する場合であっても、実際のワイヤ15の高さにばらつきが生じてしまう場合がある。面F14から突出したワイヤ15は、溶融により、高さが低くなり、幅方向に大きくなる。従って、太幅部152の高さのばらつきは、溶融前のワイヤ15の高さのばらつきよりも小さくなる。これにより、半導体装置1のパッケージ厚さ(高さ)を小さくすることができる。
尚、半導体装置1は、2段に限られず、3段以上に積層されたパッケージを備えてもよい。
また、パッケージ20は、単体の配線基板であってもよい。この場合、PoP(Package on Package)構造ではなく、パッケージ10が、単体の配線基板上に実装される。
(第2実施形態)
図4は、第2実施形態によるワイヤ15の端部の構成の一例を示す断面図である。第2実施形態は、面F14上の位置によって太幅部152の大きさが異なる点で、第1実施形態とは異なっている。
パッケージ10は、それぞれが太幅部152を含む、複数のワイヤ15を備える。複数の太幅部152は、面F14上の位置に応じて異なる大きさを有する。
ここで、図1に示す配線基板21に、反りが生じている場合がある。例えば、図1に示す配線基板21が下凸に反っている場合、外周部における太幅部152と、配線基板21のパッドP21cと、の間で接続不良が生じる可能性がある。
そこで、複数の太幅部152は、配線基板21の反りに応じて、異なる高さを有する。太幅部152の高さは、面F11a(面F14)に略垂直な方向の高さである。これにより、ワイヤ15と配線基板21とをより適切に接続することができる。図4に示す例では、太幅部152は、面F14の中心部から外周部に向かって、高くなる。尚、複数の太幅部152の高さは、図4に示す例に限られない。
第2実施形態による半導体装置1のその他の構成は、第1実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
図5は、第2実施形態によるワイヤ15の端部の形成方法の一例を示す断面図である。図5は、図3Eに示す工程における拡大断面図を示す。
ワイヤ13を形成した後(図3Cを参照)、面F14から露出するワイヤ15の高さが異なるように、面F11a上の位置に応じて異なる高さを有する複数のワイヤ15を形成する。複数のワイヤ15は、図1に示す配線基板21の反りに応じた高さになるように、高さを変えて形成される。図5に示す例では、ワイヤ15は、面F14の中心部から外周部に向かって高くなるように形成される。
次に、図3Eに示す工程と同様に、樹脂層14を形成する。図5に示す例では、ワイヤ15は、面F14の中心部から外周部に向かって高くなるように形成される。
次に、複数のワイヤ15のそれぞれの端部に、面F14上の位置に応じて異なる大きさを有する太幅部152を形成する。太幅部152は、ワイヤ15の突出部分が溶融して形成される。従って、太幅部152の大きさは、図5において面F14から突出するワイヤ15の高さによって決まる。
このように、樹脂層14の形成後に太幅部152を形成するため、形成するワイヤ15の高さを調整することによって、太幅部152の大きさ(高さ)をより容易に調整することができる。
第2実施形態のように、面F14上の位置によって太幅部152の大きさが異なっていてもよい。第2実施形態による半導体装置1は、第1実施形態と同様の効果を得ることができる。
(第3実施形態)
図6は、第3実施形態によるワイヤ15の端部の構成の一例を示す断面図である。第3実施形態は、面F14上の位置によって太幅部152の大きさが異なる点で、第1実施形態とは異なっている。
複数の太幅部152は、面F14におけるワイヤ15間の間隔に応じて、異なる幅を有する。
面F14は、領域R1と、領域R2と、を有する。領域R2は、面F14におけるワイヤ15の密度が領域R1よりも高い領域である。図6に示す例では、領域R1は、面F14の中心部の領域であり、領域R2は、例えば、面F14の外周部の領域である。尚、領域R1、R2の位置は、図6に示す例に限られない。
領域R1における隣接するワイヤ15の間の距離は、距離L1である。領域R2における隣接するワイヤ15間の距離は、距離L2である。距離L2は、距離L1よりも短い。
ここで、領域R2における太幅部152の幅が大きくなりすぎる場合、隣接する太幅部152同士が接触し、ショートする可能性がある。
そこで、領域R2における太幅部152の幅は、領域R1における太幅部152の幅よりも小さい。これにより、密度が比較的高い領域R2において太幅部152同士が接触してショートすることを抑制することができる。
また、領域R2では、太幅部152の数が比較的多いため、太幅部152の幅が小さい場合でも、太幅部152が配線基板21(パッケージ20)を支持することができる。一方、領域R1では、太幅部152の幅が比較的大きいため、太幅部152の数が少ない場合でも、太幅部152が配線基板21(パッケージ20)を支持することができる。これにより、ワイヤ15の配置に応じて、より適切な接続面積が得られ、歩留まりを向上させることができる。
第3実施形態による半導体装置1のその他の構成は、第1実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
図7は、第3実施形態によるワイヤ15の端部の形成方法の一例を示す断面図である。図7は、図3Eに示す工程における拡大断面図を示す。
尚、第3実施形態によるワイヤ15の端部の形成方法は、ワイヤ15の高さおよび配置を除いて、第2実施形態によるワイヤ15の端部の形成方法とほぼ同じである。
複数のワイヤ15は、密度、または、ワイヤ15間の距離に応じて、高さを変えて形成される。図7に示す例では、ワイヤ15は、領域R1では比較的高く形成され、領域R2では比較的低く形成される。図6に示す例では、太幅部152は、領域R1では比較的幅が大きくなり、領域R2では比較的幅が小さくなる。
このように、樹脂層14の形成後に太幅部152を形成するため、形成するワイヤ15の高さを調整することによって、太幅部152の大きさ(幅)をより容易に調整することができる。
第3実施形態のように、面F14上の位置によって太幅部152の大きさが異なっていてもよい。第3実施形態による半導体装置1は、第1実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 半導体装置、10 パッケージ、11 配線基板、12 半導体チップ、14 樹脂層、15 ワイヤ、151 貫通部、152 太幅部、21 配線基板、F11a 面、F14 面、P11b パッド、R1 領域、R2 領域

Claims (12)

  1. 第1面を有する第1基板と、
    前記第1面上に設けられ、前記第1基板とは反対側に第2面を有する樹脂層と、
    前記樹脂層を貫通して前記第2面から突出するように設けられるワイヤと、
    を備え、
    前記ワイヤは、前記第2面から突出する前記ワイヤの端部に設けられ、前記樹脂層を貫通する前記ワイヤの幅よりも大きな幅を有する太幅部を含み、
    前記太幅部は、前記第2面に接するように配置される、半導体装置。
  2. 前記ワイヤは、前記第1面に略垂直な方向に延伸する、請求項1に記載の半導体装置。
  3. それぞれが前記太幅部を含む、複数の前記ワイヤを備え、
    複数の前記太幅部は、前記第2面上の位置に応じて異なる大きさを有する、請求項1または請求項2に記載の半導体装置。
  4. 複数の前記太幅部は、前記第2面と対向するように設けられる第2基板と電気的に接続され、
    複数の前記太幅部は、前記第2基板の反りに応じて、異なる高さを有する、請求項3に記載の半導体装置。
  5. 複数の前記太幅部は、前記第2面における前記ワイヤ間の間隔に応じて、異なる幅を有する、請求項3に記載の半導体装置。
  6. 前記第2面は、第1領域と、前記第2面における前記ワイヤの密度が前記第1領域よりも高い第2領域と、を有し、
    前記第2領域における前記太幅部の幅は、前記第1領域における前記太幅部の幅よりも小さい、請求項5に記載の半導体装置。
  7. 前記太幅部は、前記樹脂層を貫通する前記ワイヤと、同一材料で一体的に構成される、請求項1から請求項6のいずれか一項に記載の半導体装置。
  8. 前記第1基板は、前記第1面上に設けられるパッドをさらに有し、
    前記ワイヤは、前記パッドから、前記樹脂層を貫通して前記第2面から突出するように設けられる、請求項1から請求項7のいずれか一項に記載の半導体装置。
  9. 前記第1面上に設けられ、前記樹脂層に覆われる半導体チップをさらに備え、
    前記半導体チップは、前記ワイヤと電気的に接続される、請求項1から請求項8のいずれか一項に記載の半導体装置。
  10. 第1面を有する第1基板の前記第1面の上方に、ワイヤを形成し、
    前記ワイヤの端部が露出するように、前記第1基板とは反対側に第2面を有する樹脂層を前記第1面上に形成し、
    前記第2面から露出する前記ワイヤの端部に、前記樹脂層を貫通する前記ワイヤの幅よりも大きな幅を有する太幅部を形成する、
    ことを具備する、半導体装置の製造方法。
  11. 前記第2面から露出する前記ワイヤの高さが異なるように、前記第1面上の位置に応じて異なる高さを有する複数の前記ワイヤを形成し、
    複数の前記ワイヤのそれぞれの端部に、前記第2面上の位置に応じて異なる大きさを有する前記太幅部を形成する、
    ことをさらに具備する、請求項10に記載の半導体装置の製造方法。
  12. 前記ワイヤの端部を溶融することにより、前記第2面から露出する前記ワイヤの端部に前記太幅部を形成する、ことをさらに具備する、請求項10または請求項11に記載の半導体装置の製造方法。
JP2022025975A 2022-02-22 2022-02-22 半導体装置およびその製造方法 Pending JP2023122330A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022025975A JP2023122330A (ja) 2022-02-22 2022-02-22 半導体装置およびその製造方法
TW111128377A TWI833306B (zh) 2022-02-22 2022-07-28 半導體裝置及半導體裝置之製造方法
CN202210966292.9A CN116682798A (zh) 2022-02-22 2022-08-12 半导体装置及半导体装置的制造方法
US17/940,933 US20230268281A1 (en) 2022-02-22 2022-09-08 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022025975A JP2023122330A (ja) 2022-02-22 2022-02-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2023122330A true JP2023122330A (ja) 2023-09-01

Family

ID=87574535

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022025975A Pending JP2023122330A (ja) 2022-02-22 2022-02-22 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20230268281A1 (ja)
JP (1) JP2023122330A (ja)
CN (1) CN116682798A (ja)
TW (1) TWI833306B (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8404520B1 (en) * 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US9209110B2 (en) * 2014-05-07 2015-12-08 Qualcomm Incorporated Integrated device comprising wires as vias in an encapsulation layer
TWI582917B (zh) * 2015-07-29 2017-05-11 力成科技股份有限公司 以封膠體取代基板核心之多晶片封裝構造
US10756072B2 (en) * 2015-12-25 2020-08-25 Intel Corporation Conductive wire through-mold connection apparatus and method
US10593647B2 (en) * 2018-06-27 2020-03-17 Powertech Technology Inc. Package structure and manufacturing method thereof

Also Published As

Publication number Publication date
TW202335113A (zh) 2023-09-01
US20230268281A1 (en) 2023-08-24
CN116682798A (zh) 2023-09-01
TWI833306B (zh) 2024-02-21

Similar Documents

Publication Publication Date Title
JP5590814B2 (ja) 半導体装置及びその製造方法
JP4615189B2 (ja) 半導体装置およびインターポーザチップ
JP2001352009A (ja) 半導体装置およびその製造方法
JP5543086B2 (ja) 半導体装置及びその製造方法
KR20090050810A (ko) 접합 신뢰성이 향상된 적층형 반도체 패키지
US11437326B2 (en) Semiconductor package
JP2009212315A (ja) 半導体装置及びその製造方法
JP5393986B2 (ja) 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
JP5538682B2 (ja) 半導体装置及びその製造方法
JP5619381B2 (ja) 半導体装置及び半導体装置の製造方法
JP2011228603A (ja) 半導体装置の製造方法および半導体装置
JP2012129452A (ja) 半導体装置、半導体パッケージおよび半導体装置の製造方法
JP2009200289A (ja) 半導体装置、電子装置、半導体装置の製造方法および配線基板
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
JP2023122330A (ja) 半導体装置およびその製造方法
JP2010272734A (ja) 半導体装置及びその製造方法
JP4497304B2 (ja) 半導体装置及びその製造方法
JP2009283835A (ja) 半導体装置及びその製造方法
KR102573760B1 (ko) 반도체 패키지
US20090321892A1 (en) Semiconductor package using through-electrodes having voids
US10373886B2 (en) Preformed lead frame and lead frame packaged structure including the same
JP2011061055A (ja) 半導体装置の製造方法
KR101123797B1 (ko) 적층 반도체 패키지
JP4917979B2 (ja) 半導体装置及びその製造方法
JP2007214582A (ja) 半導体装置およびインターポーザチップ