JP2023100098A - 半導体装置 - Google Patents

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Abstract

【課題】ドレイン・ソース間リーク電流の増加を抑制する。【解決手段】半導体装置１０は、半導体層２６と、半導体層２６に形成されたゲートトレンチ３６と、半導体層２６上に形成された絶縁層と、ゲートトレンチ３６内に絶縁層を介して埋め込まれたゲート電極と、ゲート電極に電気的に接続されたゲート配線２２と、半導体層２６に形成された保護トレンチ４６とを備えている。半導体層２６は、平面視で半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２を含む外周領域２８と、外周領域２８に囲まれた内側領域３０とを含む。ゲートトレンチ３６は、外周領域２８に配置されるとともに平面視で保護トレンチ４６によって取り囲まれた外周ゲートトレンチ部３８を含む。外周ゲートトレンチ部３８および保護トレンチ４６は、外周領域２８において半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。【選択図】図３

Description

本開示は、半導体装置に関する。
特許文献１には、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）を基本構造として有する半導体装置が開示されている。当該半導体装置は、ソース電極で覆われた領域に設定されたアクティブ領域と、アクティブ領域に形成されたゲートトレンチと、ゲートトレンチに埋め込まれたポリシリコンゲートとを含んでいる。
特開２０２０－１９４８８１号公報
トレンチゲート型ＭＯＳＦＥＴにおいて、局所的な電界集中により、比較的大きなドレイン・ソース間リーク電流ＩＤＳＳが発生する場合がある。
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成されたゲートトレンチと、前記半導体層上に形成された絶縁層と、前記ゲートトレンチ内に前記絶縁層を介して埋め込まれたゲート電極と、前記絶縁層上に形成されるとともに、前記ゲート電極に電気的に接続されたゲート配線と、前記半導体層に形成された保護トレンチとを備えている。前記半導体層は、平面視で該半導体層の外縁を含む外周領域と、前記外周領域に囲まれた内側領域とを含む。前記ゲートトレンチは、前記外周領域に配置されるとともに平面視で前記保護トレンチによって取り囲まれた外周ゲートトレンチ部を含む。前記外周ゲートトレンチ部および前記保護トレンチは、前記外周領域において前記半導体層の外縁に沿って閉じた環状に形成されている。
本開示の半導体装置によれば、ドレイン・ソース間リーク電流の増加を抑制することができる。
図１は、一実施形態による例示的な半導体装置の概略平面図である。 図２は、図１に示される半導体装置の金属層を説明するための概略平面図である。 図３は、図１に示される半導体装置の半導体層に形成される構成を説明するための概略平面図である。 図４は、図３の部分拡大図である。 図５は、図４のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。 図６は、図４のＦ６－Ｆ６線に沿った半導体装置の概略断面図である。 図７は、図６の部分拡大図である。 図８は、図６の部分拡大図である。 図９は、図３の部分拡大図である。 図１０は、図９のＦ１０－Ｆ１０線に沿った半導体装置の概略断面図である。 図１１は、比較例１による半導体装置の概略平面図である。 図１２は、比較例２による半導体装置の概略平面図である。 図１３は、内側領域におけるトレンチの曲がり角の数とドレイン・ソース間リーク電流ＩＤＳＳとの関係を示すグラフである。 図１４は、信頼性試験におけるドレイン・ソース間リーク電流ＩＤＳＳの経時変化を示すグラフである。 図１５は、変更例に係る半導体装置の概略平面図である。
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
［半導体装置の平面レイアウト］
図１～図３は、本発明の一実施形態による半導体装置１０の概略平面図である。図２および図３においては、図１の半導体装置１０の一部の要素が透過的に示されている。より詳細には、図２は、図１からパッシベーション層１２を除いた半導体装置１０の概略平面図である。図３は、図２から金属層１８（ソース配線２０、ゲート配線２２、外周電極２４）を除いた半導体装置１０の平面図である。なお、理解を容易にするために、図３において金属層１８は破線で示されている。
本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。
図１に示すように、半導体装置１０は、平面視で矩形状であってよい。半導体装置１０は、一例では直方体の形状を有することができる。半導体装置１０は、パッシベーション層１２を含んでいてよい。パッシベーション層１２は、その下層にある構造を保護することができる任意の材料によって構成することができる。パッシベーション層１２は、一例では、シリコン窒化膜（ＳｉＮ）から形成されていてよい。パッシベーション層１２は、パッド開口１４，１６を含むことができる。
半導体装置１０は、金属層１８をさらに含むことができる。パッシベーション層１２は、金属層１８を少なくとも部分的に覆っている。金属層１８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。金属層１８は、一例では、ＡｌＣｕ合金から形成されていてよい。
金属層１８は、ソース配線２０と、ゲート配線２２と、外周電極２４とを含むことができる。ソース配線２０と、ゲート配線２２と、外周電極２４とは、相互に離隔されている。ゲート配線２２は、ソース配線２０から離隔されるとともに、ソース配線２０を取り囲んでいる。外周電極２４は、ゲート配線２２から離隔されるとともに、ゲート配線２２を取り囲んでいる。ソース配線２０、ゲート配線２２、および外周電極２４のさらなる詳細は、図２を参照して後述する。
パッド開口１４は、ソース配線２０を少なくとも部分的に露出させることができる。また、パッド開口１６は、ゲート配線２２を少なくとも部分的に露出させることができる。パッド開口１４，１６は、それぞれソース配線２０およびゲート配線２２への外部からの接続を可能とするために設けることができる。一方、外周電極２４は、パッシベーション層１２によって完全に覆われていてもよい。パッド開口１４，１６の構成（例えば、位置、形状、大きさ、数など）は、例えば半導体装置１０の設計および使用態様に応じて適宜定めることができ、図示の例に限定されない。
図２に示すように、半導体装置１０は、半導体層２６を含むことができる。金属層１８は、半導体層２６上に形成されている。半導体層２６は、第１面２６Ａおよび第１面２６Ａと反対側の第２面２６Ｂを含んでいる（図５参照）。図２に示されるＺ方向は、半導体層２６の第１面２６Ａおよび第２面２６Ｂと直交する方向に相当する。
半導体層２６は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）のうちの少なくとも１つから形成することができる。半導体層２６は、一例では、Ｓｉから形成されていてよい。半導体層２６の第２面２６Ｂは、Ｘ方向に沿って延びる２つの辺２６Ｘ１，２６Ｘ２、およびＹ方向に沿って延びる２つの辺２６Ｙ１，２６Ｙ２を含むことができる。半導体層２６の外縁は、平面視で４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２を含むことができる。本明細書では、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２をあわせて、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２とも呼ぶ。半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２により画定される領域は、１つのチップ（ダイ）に相当し得る。Ｘ方向に沿って延びる辺２６Ｘ１，２６Ｘ２は、相互に同じ長さを有することができ、同様に、Ｙ方向に沿って延びる辺２６Ｙ１，２６Ｙ２は相互に同じ長さを有することができる。図２の例においては、辺２６Ｘ１，２６Ｘ２は、辺２６Ｙ１，２６Ｙ２よりも小さい長さを有していてよい。別の例においては、辺２６Ｘ１，２６Ｘ２は、辺２６Ｙ１，２６Ｙ２と同じ長さを有していてもよく、或いは、辺２６Ｙ１，２６Ｙ２よりも大きい長さを有していてもよい。このように、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２は、平面視で矩形状であってよく、したがって、４つの角を有することができる。
半導体層２６は、平面視で外周領域２８および外周領域２８に囲まれた内側領域３０を含むことができる。外周領域２８と内側領域３０との境界は、図２において二点鎖線で示されている。内側領域３０は、平面視において矩形状であってよい。外周領域２８は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２を含むことができる。外周領域２８は、平面視で内側領域３０を取り囲む矩形枠状であってよい。半導体層２６のさらなる詳細については、図５を参照して後述する。
ソース配線２０は、平面視で実質的に矩形状の切り欠きを有することにより、凹部２０Ａを含むことができる。凹部２０Ａは、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２のいずれかに近接したソース配線２０の端に形成することができる。図２の例では、凹部２０Ａは、半導体層２６の辺２６Ｘ２に近接したソース配線２０の端の、Ｘ方向における中央に形成することができる。
ゲート配線２２は、ゲートフィンガー部３２と、ゲートパッド部３４とを含むことができる。ゲートフィンガー部３２は、外周領域２８に配置することができる。ゲートフィンガー部３２は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の少なくとも一部に沿って延びて、ソース配線２０を少なくとも部分的に取り囲むことができる。ゲートパッド部３４は、外周領域２８および内側領域３０の両方に跨って配置することができる。ゲートパッド部３４は、ゲートフィンガー部３２に一体的に接続されていてよい。ゲートパッド部３４は、ソース配線２０の凹部２０Ａ内に少なくとも部分的に配置することができる。図２の例では、ゲートパッド部３４は、平面視で辺２６Ｘ２に沿って延びるゲートフィンガー部３２の２つの部分の間を接続するように配置することができる。
外周電極２４は、平面視で閉じた環状であってよい。外周電極２４は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びることができる。外周電極２４は、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２から離隔されていてよい。
図３は、半導体層２６に形成されたいくつかの構成要素を模式的に示している。半導体装置１０は、半導体層２６に形成されたゲートトレンチ３６をさらに含むことができる。ゲートトレンチ３６は、半導体層２６の外周領域２８および内側領域３０の両方に形成されている。ゲートトレンチ３６は、外周領域２８に配置された外周ゲートトレンチ部３８、内側領域３０に配置された内側ゲートトレンチ部４０（図４参照）、および外周ゲートトレンチ部３８を内側ゲートトレンチ部４０に連通させる接続ゲートトレンチ部４２を含むことができる。
半導体層２６の内側領域３０は、半導体装置１０のトランジスタとしての動作に寄与するアクティブ領域４４を含むことができる。アクティブ領域４４は、平面視でソース配線２０と重なっていてよい。アクティブ領域４４は、凹部２０Ａを含むソース配線２０と平面視で類似の形状を有することができる。アクティブ領域４４は、平面視において、凹部２０Ａを含むソース配線２０よりも一回り小さくてよい。アクティブ領域４４は、ソース配線２０に覆われているが、ゲートパッド部３４には覆われていない。内側ゲートトレンチ部４０は、アクティブ領域４４に配置することができる。
外周ゲートトレンチ部３８は、外周領域２８において、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。すなわち、外周ゲートトレンチ部３８は、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びている。外周ゲートトレンチ部３８は、平面視において、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の角と同じ数の曲がり角を有することができる。図示の例では、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２は、平面視で４つの角を有しているため、外周ゲートトレンチ部３８は、外周領域２８において４つの曲がり角を有している。
外周ゲートトレンチ部３８は、内側領域３０を取り囲むように配置することができる。外周ゲートトレンチ部３８は、内側領域３０内に入り込んではいない。外周ゲートトレンチ部３８は、平面視でゲートフィンガー部３２およびゲートパッド部３４の両方と重なっている。
一方、接続ゲートトレンチ部４２は、平面視でゲートフィンガー部３２と重なっているが、ゲートパッド部３４とは重なっていない。外周ゲートトレンチ部３８は、アクティブ領域４４の外周に沿ってではなく、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びている。したがって、ゲートパッド部３４の下方に位置して、辺２６Ｘ２に沿って延びる外周ゲートトレンチ部３８は、ゲートパッド部３４の寸法の分だけアクティブ領域４４からＹ方向に離れている。平面視でゲートパッド部３４と重なる外周ゲートトレンチ部３８は、接続ゲートトレンチ部４２によってアクティブ領域４４の内側ゲートトレンチ部４０に直接接続されていない。
半導体装置１０は、半導体層２６に形成された保護トレンチ４６をさらに含むことができる。保護トレンチ４６は、外周領域２８において半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。すなわち、保護トレンチ４６は、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びている。保護トレンチ４６は、平面視において、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の角と同じ数の曲がり角を有することができる。図示の例では、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２は、平面視で４つの角を有しているため、保護トレンチ４６は、外周領域２８において４つの曲がり角を有している。
保護トレンチ４６は、外周ゲートトレンチ部３８を取り囲むように配置することができる。したがって、保護トレンチ４６は、内側領域３０内に入り込んではいない。外周ゲートトレンチ部３８は、平面視において保護トレンチ４６によって取り囲まれている。半導体装置１０は、複数の保護トレンチ４６を含んでいてもよい。
［ゲートフィンガー部の周りのゲートトレンチおよび保護トレンチの配置］
図４は、図３の部分拡大図であり、図３において一点鎖線で囲まれた部分Ｆ４が拡大されている。理解を容易にするために、図４においてソース配線２０、ゲート配線２２（ゲートフィンガー部３２）、および外周電極２４にはドットハッチングが付されている。
図４に示すように、アクティブ領域４４に配置された内側ゲートトレンチ部４０は、格子状に形成されていてよい。半導体装置１０は、ソース配線２０に接続されたソースコンタクト部４８をさらに含むことができ、ソースコンタクト部４８は、内側ゲートトレンチ部４０に囲まれた半導体層２６の複数の矩形状の領域に配置することができる。別の例では、内側ゲートトレンチ部４０は、例えばストライプ状に形成されていてもよい。
外周領域２８に配置された外周ゲートトレンチ部３８は、内側ゲートトレンチ部４０よりも大きな幅を有することができる。ここで、外周ゲートトレンチ部３８の幅とは、外周ゲートトレンチ部３８の延びる半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿った方向に直交する方向の寸法を指す。外周ゲートトレンチ部３８の幅とは、外周ゲートトレンチ部３８の短手方向の幅ということもできる。例えば、図４に示される外周ゲートトレンチ部３８は、Ｙ方向に延びており、Ｘ方向に幅を有している。同様に、内側ゲートトレンチ部４０の幅とは、内側ゲートトレンチ部４０の短手方向の幅を指すことができる。
半導体装置１０は、ゲート配線２２（ゲートフィンガー部３２）に接続されたゲートコンタクト部５０をさらに含むことができ、ゲートコンタクト部５０は、平面視で外周ゲートトレンチ部３８と重なる領域に配置することができる。
外周ゲートトレンチ部３８を内側ゲートトレンチ部４０に連通させる接続ゲートトレンチ部４２が、外周領域２８および内側領域３０の両方に跨って配置されている。接続ゲートトレンチ部４２は、外周ゲートトレンチ部３８の延びる方向（図４ではＹ方向）と交差する方向（図４ではＸ方向）に延びることができる。接続ゲートトレンチ部４２は、ストライプ状に配列された複数の接続ゲートトレンチ４２Ａを含んでいてよい。
外周ゲートトレンチ部３８は、保護トレンチ４６によって取り囲まれている。図４の例では、２５本の保護トレンチ４６が外周領域２８に配置されている。半導体装置１０は、１つまたは複数の保護トレンチ４６を含むことができ、保護トレンチ４６の数は半導体装置１０の所望の性能やレイアウトに応じて適宜定めることができる。
図示の例のように複数の保護トレンチ４６が設けられている場合、保護トレンチ４６のうちのいくつかが、平面視でゲートフィンガー部３２と重なっていてよい。或いは、複数の保護トレンチ４６の全てが、平面視でゲートフィンガー部３２と重なっていてもよい。
半導体装置１０は、外周電極２４に接続された外周コンタクト部５２をさらに含むことができる。外周コンタクト部５２は、閉じた環状に形成することができ、環状の外周コンタクト部５２は、平面視で保護トレンチ４６を取り囲むことができる。半導体装置１０は、複数の外周コンタクト部５２を含んでいてもよい。
ソースコンタクト部４８、ゲートコンタクト部５０、および外周コンタクト部５２は、任意の金属材料から形成することができる。一例では、各コンタクト部４８，５０，５２は、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。
図５は、図４のＦ５－Ｆ５線に沿った半導体装置１０の概略断面図である。半導体層２６は、半導体層２６の第１面２６Ａを含む半導体基板５４と、半導体基板５４上に形成され、半導体層２６の第２面２６Ｂを含むエピタキシャル層５６とを含むことができる。本実施形態では、半導体基板５４はＳｉ基板であってよい。半導体基板５４は、ＭＩＳＦＥＴのドレイン領域に対応することができる。ドレイン領域（半導体基板５４）は、ｐ型不純物を含むｐ＋型の領域であってよい。半導体基板５４の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。半導体基板５４は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。エピタキシャル層５６は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層５６のさらなる詳細は、図７および図８を参照して後述する。
半導体装置１０は、半導体層２６の第１面２６Ａに形成されたドレイン電極５８をさらに含むことができる。ドレイン電極５８は、ドレイン領域（半導体基板５４）と電気的に接続されている。ドレイン電極５８は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。
半導体装置１０は、半導体層２６上に形成された絶縁層６０をさらに含むことができる。絶縁層６０は、一例では、シリコン酸化膜（ＳｉＯ２）から形成することができる。絶縁層６０は、追加的または代替的に、ＳｉＯ２とは異なる絶縁材料、例えばＳｉＮなどから形成された膜を含んでいてもよい。絶縁層６０は、半導体層２６の第２面２６Ｂに接している。ソース配線２０、ゲート配線２２、および外周電極２４は、絶縁層６０上に形成されている。パッシベーション層１２は、絶縁層６０上に形成されたソース配線２０、ゲート配線２２、および外周電極２４を少なくとも部分的に覆っている。ソース配線２０、ゲート配線２２、および外周電極２４によって覆われていない絶縁層６０の部分も、パッシベーション層１２によって覆われていてよい。
ゲートトレンチ３６は、半導体層２６の第２面２６Ｂに開口を有しており、Ｚ方向に深さを有している。同様に、保護トレンチ４６も、半導体層２６の第２面２６Ｂに開口を有しており、Ｚ方向に深さを有している。ゲートトレンチ３６および保護トレンチ４６は、略同じ深さを有するものとして示されているが、別の例では異なる深さを有していてもよい。例えば、保護トレンチ４６は、半導体層２６内において、ゲートトレンチ３６よりも深く形成されていてもよい。或いは、保護トレンチ４６は、半導体層２６内において、ゲートトレンチ３６よりも浅く形成されていてもよい。さらに別の例では、外周ゲートトレンチ部３８と内側ゲートトレンチ部４０とが異なる深さを有していてもよい。例えば、外周ゲートトレンチ部３８は、内側ゲートトレンチ部４０よりも深く形成されていてもよい。
図５では、接続ゲートトレンチ部４２に含まれる１つの接続ゲートトレンチ４２Ａの長手方向に沿った断面が示されている。接続ゲートトレンチ４２Ａの２つの端部は、それぞれ外周ゲートトレンチ部３８および内側ゲートトレンチ部４０と連通している。このように、外周ゲートトレンチ部３８、内側ゲートトレンチ部４０、および接続ゲートトレンチ部４２が相互に連通してゲートトレンチ３６を構成することができる。
外周ゲートトレンチ部３８、内側ゲートトレンチ部４０、および接続ゲートトレンチ部４２には、図７および図８を参照して後述するゲート電極６２が絶縁層６０を介して埋め込まれている。外周ゲートトレンチ部３８、内側ゲートトレンチ部４０、および接続ゲートトレンチ部４２が相互に連通しているため、一体的に構成されたゲート電極６２を外周ゲートトレンチ部３８と、内側ゲートトレンチ部４０と、接続ゲートトレンチ部４２とに跨って埋め込むことができる。
ソースコンタクト部４８は、ソース配線２０と半導体層２６との間にある絶縁層６０を貫通して延び、ソース配線２０と半導体層２６とを接続している。外周コンタクト部５２は、外周電極２４と半導体層２６との間にある絶縁層６０を貫通して延び、外周電極２４と半導体層２６とを接続している。
図６は、図４のＦ６－Ｆ６線に沿った半導体装置１０の概略断面図であり、２つの接続ゲートトレンチ４２Ａの間の領域を示している。図６について、図５と同様の構成については説明を省略する。
図６では、接続ゲートトレンチ４２Ａと直接連通していない外周ゲートトレンチ部３８の部分が示されている。上述および図示されているように、外周ゲートトレンチ部３８は、内側ゲートトレンチ部４０よりも大きな幅を有することができる。一例では、外周ゲートトレンチ部３８は、内側ゲートトレンチ部４０の幅の１．２倍～２．５倍の幅を有することができる。
ゲートコンタクト部５０は、絶縁層６０を貫通して延び、ゲートフィンガー部３２と、外周ゲートトレンチ部３８に埋め込まれたゲート電極６２とを接続している（図８参照）。したがって、ゲート配線２２は、ゲート電極６２に電気的に接続されている。
図７は、図６の部分拡大図であり、図６において一点鎖線で囲まれた部分Ｆ７が拡大されている。図７は、アクティブ領域４４（図３参照）の断面図を示している。
半導体装置１０は、ゲートトレンチ３６内に絶縁層６０を介して埋め込まれたゲート電極６２をさらに含むことができる。ゲート電極６２は、一例では、導電性のポリシリコンから形成することができる。絶縁層６０は、ゲート電極６２と半導体層２６との間に介在してゲートトレンチ３６を覆うゲート絶縁膜６４、および金属層１８と半導体層２６との間に形成された層間絶縁膜６６を含むことができる。ゲート電極６２は、ゲート絶縁膜６４によって半導体層２６から離隔されている。
図７では、ゲート電極６２と半導体層２６との間に介在して内側ゲートトレンチ部４０を覆うゲート絶縁膜６４、およびソース配線２０と半導体層２６との間に形成された層間絶縁膜６６が示されている。
半導体層２６（エピタキシャル層５６）は、ドリフト領域６８と、ドリフト領域６８上に形成されたボディ領域７０と、ボディ領域７０上に形成されたソース領域７２とを含むことができる。ソース領域７２は、半導体層２６の第２面２６Ｂを含むことができる。半導体層２６（エピタキシャル層５６）は、ソースコンタクト部４８の下に位置するコンタクト領域７４をさらに含むことができる。ソース配線２０は、ソースコンタクト部４８を介してコンタクト領域７４と電気的に接続されている。
ドリフト領域６８は、ドレイン領域（半導体基板５４）よりも低い濃度のｐ型不純物を含むｐ－型の領域であってよい。ドリフト領域６８の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ドリフト領域６８は、１μｍ以上２５μｍ以下の厚さを有していてよい。
ボディ領域７０は、ｎ型不純物を含むｎ－型の領域であってよい。ソース領域７２は、ドリフト領域６８よりも高い濃度のｐ型不純物を含むｐ＋型の領域であってよい。ボディ領域７０の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ボディ領域７０は、０．５μｍ以上１．５μｍ以下の厚さを有していてよい。
ソース領域７２は、ドリフト領域６８よりも高い濃度のｐ型不純物を含むｐ＋型の領域であってよい。ソース領域７２の不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。ソース領域７２は、０．１μｍ以上１μｍ以下の厚さを有していてよい。
コンタクト領域７４は、ｎ型不純物を含むｎ＋型の領域であってよい。コンタクト領域７４の不純物濃度は、ボディ領域７０よりも高く、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。
なお、本開示において、ｐ型を第１導電型、およびｎ型を第２導電型ともいう。ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。また、ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。
内側ゲートトレンチ部４０は、半導体層２６の第２面２６Ｂに開口を有しており、ソース領域７２およびボディ領域７０を貫通してドリフト領域６８に達している。内側ゲートトレンチ部４０の側壁は、半導体層２６の第２面２６Ｂに対して垂直な方向（Ｚ方向）に延びていてもよいし、延びていなくてもよい。図示の例では、内側ゲートトレンチ部４０は、Ｚ方向に対してわずかに傾斜する側壁を有することができる。
ゲート電極６２に所定の電圧が印加されると、ゲート絶縁膜６４と隣接するｎ－型のボディ領域７０内にチャネルが形成される。半導体装置１０は、このチャネルを介したｐ＋型のソース領域７２とｐ－型のドリフト領域６８との間のＺ方向の正孔の流れの制御を可能とすることができる。
図８は、図６の部分拡大図であり、図６において一点鎖線で囲まれた部分Ｆ８が拡大されている。図８は、外周領域２８（図３参照）、特にゲートフィンガー部３２に覆われた領域の断面図を示している。
上述の通り、ゲート電極６２は、外周ゲートトレンチ部３８内にも絶縁層６０を介して埋め込まれている。外周ゲートトレンチ部３８は、内側ゲートトレンチ部４０よりも大きな幅を有しているため、ゲート電極６２は、外周ゲートトレンチ部３８内において、内側ゲートトレンチ部４０内よりも大きな幅を有することができる。同様に、ゲート絶縁膜６４が、外周ゲートトレンチ部３８内において、内側ゲートトレンチ部４０内よりも厚く形成されてもよい。
ゲートコンタクト部５０は、ゲート電極６２とゲートフィンガー部３２との間に位置する絶縁層６０（層間絶縁膜６６）を貫通して延びて、外周ゲートトレンチ部３８内に埋め込まれたゲート電極６２をゲートフィンガー部３２に接続している。
保護トレンチ４６は、外周ゲートトレンチ部３８と間隔をあけて配置することができる。複数の保護トレンチ４６が設けられる場合、複数の保護トレンチ４６も、互いに間隔をあけて配置することができる。図示の例のように、保護トレンチ４６は、外周ゲートトレンチ部３８よりも小さい幅を有することができる。別の例では、保護トレンチ４６は、外周ゲートトレンチ部３８と同じ幅を有していてもよいし、或いは、外周ゲートトレンチ部３８よりも大きい幅を有していてもよい。
半導体装置１０は、保護トレンチ４６内に絶縁層６０を介して埋め込まれた保護電極７６をさらに含むことができる。保護電極７６は、一例では、導電性のポリシリコンから形成することができる。保護トレンチ４６は、平面視で閉じた環状に形成されているため、保護電極７６も、平面視で閉じた環状に形成することができる。絶縁層６０は、保護電極７６と半導体層２６との間に介在して保護トレンチ４６を覆う保護絶縁膜７８をさらに含むことができる。保護電極７６は、保護絶縁膜７８によって半導体層２６から離隔されている。保護トレンチ４６内に埋め込まれた保護電極７６は、他の金属部材（例えば、ゲートフィンガー部３２）には接続されておらず、電気的にフローティング状態にあってよい。
図８に示されるような、アクティブ領域４４（図３参照）以外の領域においては、半導体層２６はソース領域７２を含んでおらず、ドリフト領域６８およびボディ領域７０を含んでいる。したがって、図８に示す領域においては、半導体層２６の第２面２６Ｂは、ボディ領域７０に含まれている。外周ゲートトレンチ部３８および保護トレンチ４６は、半導体層２６の第２面２６Ｂに開口を有しており、ボディ領域７０を貫通してドリフト領域６８に達している。外周ゲートトレンチ部３８および保護トレンチ４６の側壁は、半導体層２６の第２面２６Ｂに対して垂直な方向（Ｚ方向）に延びていてもよいし、延びていなくてもよい。図示の例では、外周ゲートトレンチ部３８および保護トレンチ４６は、Ｚ方向に対してわずかに傾斜する側壁を有することができる。
［ゲートパッド部の周りのゲートトレンチおよび保護トレンチの配置］
図９は、図３の部分拡大図であり、図３において一点鎖線で囲まれた部分Ｆ９が拡大されている。理解を容易にするために、図９においてゲート配線２２（ゲートパッド部３４）および外周電極２４にはドットハッチングが付されている。
平面視でゲートパッド部３４と重なる領域には、内側ゲートトレンチ部４０および接続ゲートトレンチ部４２は存在していない。一方、外周ゲートトレンチ部３８および保護トレンチ４６が、図４の場合と同様、相互に略平行に延びている。
図示の例のように複数の保護トレンチ４６が設けられている場合、保護トレンチ４６のうちのいくつかが、平面視でゲートパッド部３４と重なっていてよい。或いは、複数の保護トレンチ４６の全てが、平面視でゲートパッド部３４と重なっていてもよい。
図１０は、図９のＦ１０－Ｆ１０線に沿った半導体装置１０の概略断面図である。図５および図６に示した領域と同様、外周ゲートトレンチ部３８および保護トレンチ４６が半導体層２６に形成されている。図１０に示す領域は、アクティブ領域４４（図３参照）とは比較的遠く離れている。図１０に示す領域を含むゲートパッド部３４に覆われる領域には、アクティブ領域４４（図３参照）に配置された内側ゲートトレンチ部４０と連通する接続ゲートトレンチ部４２は設けられていない。
［作用］
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０では、外周ゲートトレンチ部３８および保護トレンチ４６は、外周領域２８において半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。
ＭＯＳＦＥＴにおけるドレイン・ソース間リーク電流ＩＤＳＳ（ドレイン遮断電流ともいう）は、半導体チップ内の局所的な電界集中によって増加し得る。本実施形態の半導体装置１０によれば、閉じた環状の外周ゲートトレンチ部３８および閉じた環状の保護トレンチ４６を外周領域２８に設けることにより、空乏層を効果的に外周領域２８に伸ばすことができる。この結果、外周領域２８における電界集中を緩和することができ、半導体装置１０においてドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
［ゲートトレンチのレイアウトとドレイン・ソース間リーク電流ＩＤＳＳとの関係］
以下、比較例１および２を用いて、本実施形態の半導体装置１０によるドレイン・ソース間リーク電流ＩＤＳＳの抑制効果をさらに説明する。
（比較例１）
図１１は、比較例１による半導体装置１００の概略平面図である。図１１において、半導体装置１０（特に図３参照）と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
半導体装置１００は、半導体層２６に形成されたゲートトレンチ１０２を含む。ゲートトレンチ１０２は、半導体層２６の外周領域２８および内側領域３０の両方に形成されている。ゲートトレンチ１０２は、外周ゲートトレンチ部１０４、内側領域３０に配置された内側ゲートトレンチ部１０６、および外周ゲートトレンチ部１０４を内側ゲートトレンチ部１０６に連通させる接続ゲートトレンチ部１０８を含む。
外周ゲートトレンチ部１０４および接続ゲートトレンチ部１０８は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２ではなく、アクティブ領域４４の外周に沿って配置されている。平面視でゲートパッド部３４と重なる外周ゲートトレンチ部１０４は、接続ゲートトレンチ部１０８によってアクティブ領域４４の内側ゲートトレンチ部１０６に直接接続されている。
外周ゲートトレンチ部１０４は、アクティブ領域４４の外周に沿って閉じた環状に形成されている。外周ゲートトレンチ部１０４は、ゲートパッド部３４のソース配線２０寄りの外縁に沿って延びて、内側領域３０内に入り込んでいる。これにより、外周ゲートトレンチ部１０４は、外周領域２８に６つの曲がり角と、内側領域３０に２つの曲がり角とを有している。
半導体装置１００は、半導体層２６に形成された保護トレンチ１１０をさらに含む。保護トレンチ１１０は、アクティブ領域４４の外周に沿って閉じた環状に形成されている。保護トレンチ１１０は、ゲートパッド部３４のソース配線２０寄りの外縁に沿って延びて、内側領域３０内に入り込んでいる。これにより、保護トレンチ１１０は、外周領域２８に６つの曲がり角と、内側領域３０に２つの曲がり角とを有している。外周ゲートトレンチ部１０４は、平面視で保護トレンチ１１０によって取り囲まれている。
このように、半導体装置１００は、外周ゲートトレンチ部１０４、接続ゲートトレンチ部１０８、および保護トレンチ１１０が、アクティブ領域４４の外周に沿って配置されているという点で半導体装置１０と相違している。半導体装置１０の外周ゲートトレンチ部３８および保護トレンチ４６は、内側領域３０内に曲がり角を有していないが、半導体装置１００の外周ゲートトレンチ部１０４および保護トレンチ１１０は、内側領域３０内に２つの曲がり角を有している。
（比較例２）
図１２は、比較例２による半導体装置２００の概略平面図である。図１２において、半導体装置１０（特に図３参照）と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
半導体装置２００は、ソース配線２０２およびゲート配線２０４を含む。ソース配線２０２は、平面視で実質的に矩形状の切り欠きを有することにより、凹部２０２Ａを含んでいる。凹部２０２Ａは、半導体層２６の辺２６Ｘ２と辺２６Ｙ２とが交わる点に近い領域に形成されている。
ゲート配線２０４は、ゲートフィンガー部２０６と、ゲートパッド部２０８とを含む。ゲートフィンガー部２０６は、外周領域２８に配置されている。ゲートフィンガー部２０６は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の一部に沿って延びて、ソース配線２０２を部分的に取り囲んでいる。ゲートパッド部２０８は、外周領域２８および内側領域３０の両方に跨って配置されている。ゲートパッド部２０８は、ゲートフィンガー部２０６に一体的に接続されている。ゲートパッド部２０８は、ソース配線２０２の凹部２０２Ａ内に少なくとも部分的に配置されている。ゲートパッド部２０８は、ゲートフィンガー部２０６の辺２６Ｘ２に沿って延びる部分と、辺２６Ｙ２に沿って延びる部分との間を接続するように配置されている。
半導体装置２００は、半導体層２６に形成されたゲートトレンチ２１０をさらに含む。ゲートトレンチ２１０は、半導体層２６の外周領域２８および内側領域３０の両方に形成されている。ゲートトレンチ２１０は、外周ゲートトレンチ部２１２、内側領域３０に配置された内側ゲートトレンチ部２１４、および外周ゲートトレンチ部２１２を内側ゲートトレンチ部２１４に連通させる接続ゲートトレンチ部２１６を含む。
半導体層２６の内側領域３０は、アクティブ領域２１８を含む。アクティブ領域２１８は、平面視でソース配線２０２と重なっている。アクティブ領域２１８は、凹部２０２Ａを含むソース配線２０２と平面視で類似の形状を有することができる。アクティブ領域２１８は、平面視において、凹部２０２Ａを含むソース配線２０２よりも一回り小さい。アクティブ領域２１８は、ソース配線２０２に覆われているが、ゲートパッド部２０８には覆われていない。
内側ゲートトレンチ部２１４は、アクティブ領域２１８に配置されている。外周ゲートトレンチ部２１２および接続ゲートトレンチ部２１６は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２ではなく、アクティブ領域２１８の外周に沿って配置されている。平面視でゲートパッド部２０８と重なる外周ゲートトレンチ部２１２は、接続ゲートトレンチ部２１６によってアクティブ領域２１８の内側ゲートトレンチ部２１４に直接接続されている。
外周ゲートトレンチ部２１２は、アクティブ領域２１８の外周に沿って閉じた環状に形成されている。外周ゲートトレンチ部２１２は、ゲートパッド部２０８のソース配線２０２寄りの外縁に沿って延びて、内側領域３０内に入り込んでいる。これにより、外周ゲートトレンチ部２１２は、外周領域２８に５つの曲がり角と、内側領域３０に１つの曲がり角とを有している。
半導体装置２００は、半導体層２６に形成された保護トレンチ２２０をさらに含む。保護トレンチ２２０は、アクティブ領域２１８の外周に沿って閉じた環状に形成されている。保護トレンチ２２０は、ゲートパッド部２０８のソース配線２０２寄りの外縁に沿って延びて、内側領域３０内に入り込んでいる。これにより、保護トレンチ２２０は、外周領域２８に５つの曲がり角と、内側領域３０に１つの曲がり角とを有している。外周ゲートトレンチ部２１２は、平面視で保護トレンチ２２０によって取り囲まれている。
このように、半導体装置２００は、外周ゲートトレンチ部２１２、接続ゲートトレンチ部２１６、および保護トレンチ２２０が、アクティブ領域２１８の外周に沿って配置されているという点で半導体装置１０と相違している。また、半導体装置２００では、ゲートパッド部２０８が半導体層２６の辺２６Ｘ２と辺２６Ｙ２とが交わる角に近接して配置されているという点で、半導体装置１０および半導体装置１００と相違している。
半導体装置１０の外周ゲートトレンチ部３８および保護トレンチ４６は、内側領域３０内に曲がり角を有していないが、半導体装置２００の外周ゲートトレンチ部２１２および保護トレンチ２２０は、内側領域３０内に１つの曲がり角を有している。
（実施例と比較例との対比）
図１３は、内側領域における外周ゲートトレンチ部（または保護トレンチ）の曲がり角の数とドレイン・ソース間リーク電流ＩＤＳＳとの関係を示すグラフである。グラフの縦軸はドレイン・ソース間リーク電流ＩＤＳＳを示し、横軸は内側領域３０における外周ゲートトレンチ部（または保護トレンチ）の曲がり角の数を示している。保護トレンチは外周ゲートトレンチ部と平行に走っているため、保護トレンチの曲がり角の数は外周ゲートトレンチ部と同じである。なお、ドレイン・ソース間リーク電流ＩＤＳＳは、ゲート・ソース間を短絡しつつ、ドレイン・ソース間に所定の電圧（ここでは定格電圧）を印加して測定される。
半導体装置１０に対応する実施例では、上記曲がり角の数は０であり、ドレイン・ソース間リーク電流ＩＤＳＳは相対的に小さい。一方、比較例１では、曲がり角の数は２であり、ドレイン・ソース間リーク電流ＩＤＳＳは相対的に大きい。比較例２では、曲がり角の数は１であり、ドレイン・ソース間リーク電流ＩＤＳＳは中程度である。
このように、ドレイン・ソース間リーク電流ＩＤＳＳは、内側領域における外周ゲートトレンチ部および保護トレンチの曲がり角の数が少ないほど低減することができる。
図１４は、信頼性試験におけるドレイン・ソース間リーク電流ＩＤＳＳの経時変化を示すグラフである。グラフの縦軸はドレイン・ソース間リーク電流ＩＤＳＳを示し、横軸は信頼性試験時間を示している。グラフでは、半導体装置１０に対応する実施例および半導体装置１００に対応する比較例１のドレイン・ソース間リーク電流ＩＤＳＳがプロットされている。
比較例１のドレイン・ソース間リーク電流ＩＤＳＳは、時間の経過とともに大きく増加している。一方、半導体装置１０に対応する実施例のドレイン・ソース間リーク電流ＩＤＳＳは、試験開始時点で比較例１のドレイン・ソース間リーク電流ＩＤＳＳよりも小さく、かつ時間が経過しても僅かしか増加しない。
このように、本実施形態の半導体装置１０のレイアウトを採用することにより、ドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
［効果］
本実施形態の半導体装置１０は、以下の利点を有する。
（１）外周ゲートトレンチ部３８および保護トレンチ４６は、外周領域２８において半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。
この構成によれば、外周ゲートトレンチ部３８および保護トレンチ４６は、内側領域３０に曲がり角を有していない。また、外周ゲートトレンチ部３８および保護トレンチ４６に取り囲まれた領域における電界集中を緩和することができる。この結果、半導体装置１０におけるドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
（２）保護トレンチ４６内に絶縁層６０を介して埋め込まれた保護電極７６は、平面視で閉じた環状に形成されている。
この構成によれば、保護電極７６に取り囲まれた領域における電界集中を緩和することができるので、半導体装置１０におけるドレイン・ソース間リーク電流ＩＤＳＳの増加をさらに抑制することができる。
（３）接続ゲートトレンチ部４２は、平面視でゲートフィンガー部３２と重なっているが、ゲートパッド部３４とは重なっていない。
この構成によれば、接続ゲートトレンチ部４２は、アクティブ領域４４に沿って配置されないので、内側領域３０における外周ゲートトレンチ部３８の曲がり角をゼロにすることができる。したがって、半導体装置１０におけるドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
（４）外周ゲートトレンチ部３８の幅は、内側ゲートトレンチ部４０の幅よりも大きい。
この構成によれば、外周ゲートトレンチ部３８内に形成されるゲート絶縁膜６４を、内側ゲートトレンチ部４０内よりも厚くすることができるため、半導体装置１０の耐圧を向上させることができる。
（５）外周電極２４は、ゲート配線２２から離隔されるとともに、ゲート配線２２を取り囲んでいる。
この構成によれば、外周電極２４に取り囲まれた領域における電界集中を緩和することができるため、半導体装置１０の耐圧を向上させることができる。
［変更例］
上記した実施形態は、以下のようにさらに変更して実施することができる。
・ゲートパッド部３４の位置および寸法は、任意に変更することができる。図１５は、変更例による半導体装置３００の概略断面図である。図１５において、半導体装置１０（特に図３参照）と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
図１５に示される半導体装置３００は、ソース配線３０２およびゲート配線３０４を含むことができる。ソース配線３０２は、平面視で実質的に矩形状の切り欠きを有することにより、凹部３０２Ａを含むことができる。凹部３０２Ａは、半導体層２６の辺２６Ｘ２と辺２６Ｙ２とが交わる点に近い領域に形成することができる。
ゲート配線３０４は、ゲートフィンガー部３０６と、ゲートパッド部３０８とを含むことができる。ゲートフィンガー部３０６は、外周領域２８に配置されている。ゲートフィンガー部３０６は、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の一部に沿って延びて、ソース配線３０２を部分的に取り囲むことができる。ゲートパッド部３０８は、外周領域２８および内側領域３０の両方に跨って配置することができる。ゲートパッド部３０８は、ゲートフィンガー部３０６に一体的に接続されていてよい。ゲートパッド部３０８は、ソース配線３０２の凹部３０２Ａ内に少なくとも部分的に配置されている。ゲートパッド部３０８は、ゲートフィンガー部３０６の辺２６Ｘ２に沿って延びる部分と、辺２６Ｙ２に沿って延びる部分との間を接続するように配置することができる。
半導体装置３００は、半導体層２６に形成されたゲートトレンチ３１０をさらに含むことができる。ゲートトレンチ３１０は、半導体層２６の外周領域２８および内側領域３０の両方に形成されている。ゲートトレンチ３１０は、外周領域２８に配置された外周ゲートトレンチ部３１２、内側領域３０に配置された内側ゲートトレンチ部３１４、および外周ゲートトレンチ部３１２を内側ゲートトレンチ部３１４に連通させる接続ゲートトレンチ部３１６を含むことができる。
半導体層２６の内側領域３０は、アクティブ領域３１８を含む。アクティブ領域３１８は、平面視でソース配線３０２と重なっている。アクティブ領域３１８は、凹部３０２Ａを含むソース配線３０２と平面視で類似の形状を有することができる。アクティブ領域３１８は、平面視において、凹部３０２Ａを含むソース配線３０２よりも一回り小さくてよい。アクティブ領域３１８は、ソース配線３０２に覆われているが、ゲートパッド部３０８には覆われていない。内側ゲートトレンチ部３１４は、アクティブ領域３１８に配置することができる。
外周ゲートトレンチ部３１２は、外周領域２８において、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。すなわち、外周ゲートトレンチ部３１２は、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びている。外周ゲートトレンチ部３１２は、平面視において、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の角と同じ数の曲がり角を有することができる。図示の例では、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２は、平面視で４つの角を有しているため、外周ゲートトレンチ部３１２は、外周領域２８において４つの曲がり角を有している。
外周ゲートトレンチ部３１２は、内側領域３０を取り囲むように配置することができる。外周ゲートトレンチ部３１２は、内側領域３０内に入り込んではいない。外周ゲートトレンチ部３１２は、平面視でゲートフィンガー部３０６およびゲートパッド部３０８の両方と重なっている。
一方、接続ゲートトレンチ部３１６は、平面視でゲートフィンガー部３０６と重なっているが、ゲートパッド部３０８とは重なっていない。外周ゲートトレンチ部３１２は、アクティブ領域３１８の外周に沿ってではなく、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びている。したがって、ゲートパッド部３０８の下方に位置する外周ゲートトレンチ部３１２は、ゲートパッド部３０８の寸法の分だけアクティブ領域３１８からＸ方向およびＹ方向に離れている。平面視でゲートパッド部３０８と重なる外周ゲートトレンチ部３１２は、接続ゲートトレンチ部３１６によってアクティブ領域３１８の内側ゲートトレンチ部３１４に直接接続されていない。
半導体装置３００は、半導体層２６に形成された保護トレンチ３２０をさらに含むことができる。保護トレンチ３２０は、外周領域２８において半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。すなわち、保護トレンチ３２０は、半導体層２６の４つの辺２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って延びている。保護トレンチ３２０は、平面視において、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２の角と同じ数の曲がり角を有することができる。図示の例では、半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２は、平面視で４つの角を有しているため、保護トレンチ３２０は、外周領域２８において４つの曲がり角を有している。
保護トレンチ３２０は、外周ゲートトレンチ部３１２を取り囲むように配置することができる。したがって、保護トレンチ３２０は、内側領域３０内に入り込んではいない。外周ゲートトレンチ部３１２は、平面視で保護トレンチ３２０によって取り囲まれている。半導体装置３００は、複数の保護トレンチ３２０を含んでいてもよい。
このように、半導体装置３００は、ゲートパッド部３０８が半導体層２６の辺２６Ｘ２と辺２６Ｙ２とが交わる角に近接して配置されているという点で、半導体装置１０と相違している。一方、半導体装置１０と同様、半導体装置３００において、外周ゲートトレンチ部３１２および保護トレンチ３２０は、外周領域２８において半導体層２６の外縁２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２に沿って閉じた環状に形成されている。すなわち、外周ゲートトレンチ部３１２および保護トレンチ３２０は、内側領域３０に曲がり角を有していない。この構成によれば、外周ゲートトレンチ部３１２および保護トレンチ３２０に取り囲まれた領域における電界集中を緩和することができる。この結果、半導体装置３００においてもドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
・上記実施形態において、半導体層２６内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
例えば、本明細書で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
［付記］
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
（付記１）
半導体層（２６）と、
前記半導体層（２６）に形成されたゲートトレンチ（３６）と、
前記半導体層（２６）上に形成された絶縁層（６０）と、
前記ゲートトレンチ（３６）内に前記絶縁層（６０）を介して埋め込まれたゲート電極（６２）と、
前記絶縁層（６０）上に形成されるとともに、前記ゲート電極（６２）に電気的に接続されたゲート配線（２２）と、
前記半導体層（２６）に形成された保護トレンチ（４６）と
を備え、
前記半導体層（２６）は、平面視で該半導体層（２６）の外縁（２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２）を含む外周領域（２８）と、前記外周領域（２８）に囲まれた内側領域（３０）とを含み、
前記ゲートトレンチ（３６）は、前記外周領域（２８）に配置されるとともに平面視で前記保護トレンチ（４６）によって取り囲まれた外周ゲートトレンチ部（３８）を含み、
前記外周ゲートトレンチ部（３８）および前記保護トレンチ（４６）は、前記外周領域（２８）において前記半導体層（２６）の外縁（２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２）に沿って閉じた環状に形成されている、
半導体装置。
（付記２）
前記保護トレンチ（４６）内に前記絶縁層（６０）を介して埋め込まれた保護電極（７６）をさらに備え、前記保護電極（７６）は、平面視で閉じた環状に形成されている、付記１に記載の半導体装置。
（付記３）
前記ゲートトレンチ（３６）は、
前記内側領域（３０）に配置された内側ゲートトレンチ部（４０）と、
前記外周ゲートトレンチ部（３８）を前記内側ゲートトレンチ部（４０）に連通させる接続ゲートトレンチ部（４２）と
を含む、
付記１または２に記載の半導体装置。
（付記４）
前記ゲート配線（２２）は、
前記外周領域（２８）に配置されたゲートフィンガー部（３２）と、
前記内側領域（３０）および前記外周領域（２８）に跨って配置されたゲートパッド部（３４）と
を含む、付記３に記載の半導体装置。
（付記５）
前記接続ゲートトレンチ部（４２）は、平面視で前記ゲートフィンガー部（３２）と重なっているが、前記ゲートパッド部（３４）とは重なっていない、付記４に記載の半導体装置。
（付記６）
前記外周ゲートトレンチ部（３８）の幅は、前記内側ゲートトレンチ部（４０）の幅よりも大きい、付記４または５に記載の半導体装置。
（付記７）
前記絶縁層（６０）を貫通して延び、前記ゲートフィンガー部（３２）と前記ゲート電極（６２）とを接続するゲートコンタクト部（５０）をさらに含む、付記４～６のうちのいずれか１つに記載の半導体装置。
（付記８）
前記半導体層（２６）は、第１導電型のドリフト領域（６８）と、前記ドリフト領域（６８）上に形成された第２導電型のボディ領域（７０）と、前記ボディ領域（７０）上に形成された前記第１導電型のソース領域（７２）とを含み、
前記内側ゲートトレンチ部（４０）は、前記ソース領域（７２）および前記ボディ領域（７０）を貫通して前記ドリフト領域（６８）に達している、付記３～７のうちのいずれか１つに記載の半導体装置。
（付記９）
前記絶縁層（６０）上に形成されるとともに、前記ゲート配線（２２）から離隔されたソース配線（２０）と、
前記絶縁層（６０）を貫通して延び、前記ソース配線（２０）と前記半導体層（２６）とを接続するソースコンタクト部（４８）と
をさらに備え、前記ソース配線（２０）は、前記ゲート配線（２２）に取り囲まれている、付記１～８のうちのいずれか１つに記載の半導体装置。
（付記１０）
前記絶縁層（６０）上に形成されるとともに、前記ゲート配線（２２）から離隔された外周電極（２４）をさらに備え、前記外周電極（２４）は、前記ゲート配線（２２）を取り囲んでいる、付記１～９のうちのいずれか１つに記載の半導体装置。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
１０，１００，２００，３００…半導体装置
１２…パッシベーション層
１４，１６…パッド開口
１８…金属層
２０，２０２，３０２…ソース配線
２２，２０４，３０４…ゲート配線
２４…外周電極
２６…半導体層
２６Ａ…第１面
２６Ｂ…第２面
２６Ｘ１，２６Ｘ２，２６Ｙ１，２６Ｙ２…外縁
２８…外周領域
３０…内側領域
３２，２０６，３０６…ゲートフィンガー部
３４，２０８，３０８…ゲートパッド部
３６，１０２，２１０，３１０…ゲートトレンチ
３８，１０４，２１２，３１２…外周ゲートトレンチ部
４０，１０６，２１４，３１４…内側ゲートトレンチ部
４２，１０８，２１６，３１６…接続ゲートトレンチ部
４４，２１８，３１８…アクティブ領域
４６，１１０，２２０，３２０…保護トレンチ
４８…ソースコンタクト部
５０…ゲートコンタクト部
５２…外周コンタクト部
５４…半導体基板（ドレイン領域）
５６…エピタキシャル層
５８…ドレイン電極
６０…絶縁層
６２…ゲート電極
６４…ゲート絶縁膜
６６…層間絶縁膜
６８…ドリフト領域
７０…ボディ領域
７２…ソース領域
７４…コンタクト領域
７６…保護電極
７８…保護絶縁膜

Claims (10)

  1. 半導体層と、
    前記半導体層に形成されたゲートトレンチと、
    前記半導体層上に形成された絶縁層と、
    前記ゲートトレンチ内に前記絶縁層を介して埋め込まれたゲート電極と、
    前記絶縁層上に形成されるとともに、前記ゲート電極に電気的に接続されたゲート配線と、
    前記半導体層に形成された保護トレンチと
    を備え、
    前記半導体層は、平面視で該半導体層の外縁を含む外周領域と、前記外周領域に囲まれた内側領域とを含み、
    前記ゲートトレンチは、前記外周領域に配置されるとともに平面視で前記保護トレンチによって取り囲まれた外周ゲートトレンチ部を含み、
    前記外周ゲートトレンチ部および前記保護トレンチは、前記外周領域において前記半導体層の外縁に沿って閉じた環状に形成されている、
    半導体装置。
  2. 前記保護トレンチ内に前記絶縁層を介して埋め込まれた保護電極をさらに備え、前記保護電極は、平面視で閉じた環状に形成されている、請求項１に記載の半導体装置。
  3. 前記ゲートトレンチは、
    前記内側領域に配置された内側ゲートトレンチ部と、
    前記外周ゲートトレンチ部を前記内側ゲートトレンチ部に連通させる接続ゲートトレンチ部と
    を含む、
    請求項１または２に記載の半導体装置。
  4. 前記ゲート配線は、
    前記外周領域に配置されたゲートフィンガー部と、
    前記内側領域および前記外周領域に跨って配置されたゲートパッド部と
    を含む、請求項３に記載の半導体装置。
  5. 前記接続ゲートトレンチ部は、平面視で前記ゲートフィンガー部と重なっているが、前記ゲートパッド部とは重なっていない、請求項４に記載の半導体装置。
  6. 前記外周ゲートトレンチ部の幅は、前記内側ゲートトレンチ部の幅よりも大きい、請求項４または５に記載の半導体装置。
  7. 前記絶縁層を貫通して延び、前記ゲートフィンガー部と前記ゲート電極とを接続するゲートコンタクト部をさらに含む、請求項４～６のうちのいずれか一項に記載の半導体装置。
  8. 前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に形成された前記第１導電型のソース領域とを含み、
    前記内側ゲートトレンチ部は、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項３～７のうちのいずれか一項に記載の半導体装置。
  9. 前記絶縁層上に形成されるとともに、前記ゲート配線から離隔されたソース配線と、
    前記絶縁層を貫通して延び、前記ソース配線と前記半導体層とを接続するソースコンタクト部と
    をさらに備え、前記ソース配線は、前記ゲート配線に取り囲まれている、請求項１～８のうちのいずれか一項に記載の半導体装置。
  10. 前記絶縁層上に形成されるとともに、前記ゲート配線から離隔された外周電極をさらに備え、前記外周電極は、前記ゲート配線を取り囲んでいる、請求項１～９のうちのいずれか一項に記載の半導体装置。
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