JP2023049404A - 半導体装置 - Google Patents

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Abstract

【課題】基板の破損を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、表面１５が、第１方向に延伸し対向する第１長辺３２ａおよび第２長辺３２ｂと、前記第１方向に交差する第２方向に延伸し対向する第１短辺３０ａおよび第２短辺３０ｂと、を有する基板１０と、前記表面に設けられたソースフィンガ１２と、前記表面に設けられたドレインフィンガ１６と、前記表面に設けられ、前記ソースフィンガと前記ドレインフィンガとに挟まれたゲートフィンガ１４と、を備え、前記基板を貫通し、前記表面において前記ソースフィンガと接続される領域は前記ソースフィンガ内に収まり、前記第１方向における最大幅が前記第２方向における最大幅より大きいビアホール２２が前記基板に設けられている。【選択図】図１

Description

本開示は、半導体装置に関し、例えばソースフィンガにビアホールを有する半導体装置に関する。
基板上に設けられたソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ソース電極に基板を貫通するビアホールを設けることが知られている（例えば特許文献１）。ソースフィンガに接続されるパッドにビアホールを設け、ビアホールの長軸方向を基板の表面の長辺が延伸方向とすることが知られている（例えば特許文献２）。
特開平８－１４８５７０号公報 特開２００９－２８９９３５号公報
ソース電極にビアホールを設けることで、実装基板に基板を実装するときの熱応力等により、ビアホールを有する基板にビアホールを起点とする亀裂が生じ、基板が破損することがある。
本開示は、上記課題に鑑みなされたものであり、基板の破損を抑制することを目的とする。
本開示の一実施形態は、表面が、第１方向に延伸し対向する第１長辺および第２長辺と、前記第１方向に交差する第２方向に延伸し対向する第１短辺および第２短辺と、を有する基板と、前記表面に設けられたソースフィンガと、前記表面に設けられたドレインフィンガと、前記表面に設けられ、前記ソースフィンガと前記ドレインフィンガとに挟まれたゲートフィンガと、を備え、前記基板を貫通し、前記表面において前記ソースフィンガと接続される領域は前記ソースフィンガ内に収まり、前記第１方向における最大幅が前記第２方向における最大幅より大きいビアホールが前記基板に設けられている半導体装置である。
本開示によれば、基板の破損を抑制することができる。
図１は、実施例１に係る半導体装置の平面図である。 図２は、図１のＡ－Ａ断面図である。 図３は、比較例１に係る半導体装置の平面図である。 図４は、実施例１の変形例１に係る半導体装置の平面図である。 図５は、ビアホールＡおよびＢの平面図である。 図６は、ビアホールの平面形状の例を示す平面図である。 図７は、実施例１の変形例２に係る半導体装置の平面図である。 図８は、実施例２に係る半導体装置の平面図である。 図９は、実施例３に係る半導体装置の平面図である。 図１０、実施例３の変形例１に係る半導体装置の平面図である。 図１１は、実施例３の変形例２に係る半導体装置の平面図である。
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、表面が、第１方向に延伸し対向する第１長辺および第２長辺と、前記第１方向に交差する第２方向に延伸し対向する第１短辺および第２短辺と、を有する基板と、前記表面に設けられたソースフィンガと、前記表面に設けられたドレインフィンガと、前記表面に設けられ、前記ソースフィンガと前記ドレインフィンガとに挟まれたゲートフィンガと、を備え、前記基板を貫通し、前記表面において前記ソースフィンガと接続される領域は前記ソースフィンガ内に収まり、前記第１方向における最大幅が前記第２方向における最大幅より大きいビアホールが前記基板に設けられている半導体装置である。これにより、ビアホールに加わる応力が小さくなり、基板の破損を抑制できる。
（２）前記ソースフィンガ、前記ドレインフィンガおよび前記ゲートフィンガは前記第１方向に延伸し、前記第２方向に配列することが好ましい。
（３）前記表面に設けられ、複数の前記ドレインフィンガが前記第１短辺側の端において接続されるドレインバスバーと、前記表面に設けられ、複数の前記ゲートフィンガが前記第２短辺側の端において接続されるゲートバスバーと、を備えることが好ましい。
（４）前記基板は、前記基板内の半導体層が活性化された活性領域と、前記半導体層が不活性化された不活性領域と、を備え、前記ソースフィンガ、前記ドレインフィンガおよび前記ゲートフィンガは、前記活性領域上に設けられ、前記ドレインバスバーおよび前記ゲートバスバーは前記不活性領域上に設けられることが好ましい。
（５）前記表面に設けられ、前記ドレインバスバーが前記第１長辺側の端において接続されるドレインパッドと、前記表面に設けられ、前記ゲートバスバーが前記第２長辺側の端において接続されるドレインパッドと、を備えることが好ましい。
（６）前記ソースフィンガは、前記第２方向に配列する複数の第１ソースフィンガと、前記第２方向に配列し前記複数の第１ソースフィンガの前記第１短辺側に設けられた複数の第２ソースフィンガと、を備え、前記ドレインフィンガは、前記第２方向に配列する複数の第１ドレインフィンガと、前記第２方向に配列し前記複数の第１ドレインフィンガの前記第１短辺側に設けられた複数の第２ドレインフィンガと、を備え、前記ゲートフィンガは、前記第２方向に配列し、前記第２方向において前記複数の第１ソースフィンガの１つと前記複数の第１ドレインフィンガの１つに各々挟まれた複数の第１ゲートフィンガと、前記第２方向に配列し、前記複数の第１ゲートフィンガの前記第１短辺側に設けられ、前記第２方向において前記複数の第２ソースフィンガの１つと前記複数の第２ドレインフィンガの１つに各々挟まれた複数の第２ゲートフィンガと、を備え、前記半導体装置は、前記複数の第１ゲートフィンガが前記第１短辺側の端において接続され、前記複数の第２ゲートフィンガが前記第２短辺側の端において接続されるゲートバスバーと、前記複数の第１ドレインフィンガが前記第２短辺側の端において接続される第１ドレインバスバーと、前記複数の第２ドレインフィンガが前記第１短辺側の端において接続される第２ドレインバスバーと、を備えることが好ましい。
（７）前記ソースフィンガは、前記第２方向に配列する複数の第１ソースフィンガと、前記第２方向に配列し前記複数の第１ソースフィンガの前記第１短辺側に設けられた複数の第２ソースフィンガと、を備え、前記ドレインフィンガは、前記第２方向に配列する複数の第１ドレインフィンガと、前記第２方向に配列し前記複数の第１ドレインフィンガの前記第１短辺側に設けられた複数の第２ドレインフィンガと、を備え、前記ゲートフィンガは、前記第２方向に配列し、前記第２方向において前記複数の第１ソースフィンガの１つと前記第１ドレインフィンガの１つに各々挟まれた複数の第１ゲートフィンガと、前記第２方向に配列し、前記複数の第１ゲートフィンガの前記第１短辺側に設けられ、前記第２方向において前記複数の第２ソースフィンガの１つと前記複数の第２ドレインフィンガの１つに各々挟まれた複数の第２ゲートフィンガと、を備え、前記半導体装置は、前記複数の第１ドレインフィンガが前記第１短辺側の端において接続され、前記複数の第２ドレインフィンガが前記第２短辺側の端において接続されるドレインバスバーと、前記複数の第１ゲートフィンガが前記第２短辺側の端において接続される第１ゲートバスバーと、前記複数の第２ゲートフィンガが前記第１短辺側の端において接続される第２ゲートバスバーと、を備えることが好ましい。
（８）前記ソースフィンガ、前記ドレインフィンガおよび前記ゲートフィンガは前記第２方向に延伸し、前記第１方向に配列し、前記ビアホールは１つのソースフィンガに対し前記第２方向に配列して複数設けられることが好ましい。
（９）前記ビアホールの平面形状は、楕円形状、長円形状、卵形状または角丸四角形状であることが好ましい。
（１０）前記基板の前記表面と反対の裏面に設けられ、前記ビアホールを介して前記ソースフィンガに電気的に接続される金属層を備えることが好ましい。
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
［実施例１］
図１は、実施例１に係る半導体装置の平面図である。基板１０の表面１５の法線方向をＺ方向、基板１０の表面１５の長辺が延伸する方向をＸ方向、基板１０の表面１５の短辺が延伸する方向をＹ方向とする。
図１に示すように、基板１０の表面１５は略四角形であり、互いに対向する長辺３２ａ（第１長辺）および３２ｂ（第２長辺）はＸ方向（第１方向）に延伸し、互いに対向する短辺３０ａ（第１短辺）および３０ｂ（第２短辺）はＹ方向（第２方向）に延伸する。長辺３２ａおよび３２ｂが延伸する第１方向と短辺３０ａおよび３０ｂが延伸する第２方向は交差していればよく直交していなくてもよい。
実施例１の半導体装置５０では、基板１０の表面１５に複数のＦＥＴグループ３４が設けられている。ＦＥＴグループ３４の個数は１個または複数個であればよく、２個または４個以上でもよい。ＦＥＴグループ３４はＸ方向に配列されている。ＦＥＴグループ３４は複数の単位ＦＥＴ３５を備えている。単位ＦＥＴ３５はＹ方向に配列されている。ＦＥＴグループ３４内の単位ＦＥＴ３５の個数は複数であればよい。
基板１０には活性領域１１が設けられている。活性領域１１以外の領域はイオン注入等で半導体層が不活性化された不活性領域である。すなわち、活性領域１は基板１０内の半導体層１０ｂが活性化された領域であり、不活性領域は半導体層１０ｂが不活性化された領域である。基板１０の表面１５における活性領域１１上にソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６が設けられている。基板１０の表面１５における不活性領域上にゲートバスバー２４およびドレインバスバー２６が設けられている。これにより、ゲートバスバー２４およびドレインバスバー２６による寄生容量を抑制できる。ソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６の平面形状は略矩形であり、Ｘ方向に延伸する。すなわち、各フィンガの長辺はＸ方向に延伸し、短辺はＹ方向に延伸する。ソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６はＹ方向に配列する。
Ｘ方向にソースフィンガ１２とドレインフィンガ１６とが交互に設けられている。ゲートフィンガ１４は１つのソースフィンガ１２と１つのドレインフィンガ１６とに挟まれている。ゲートフィンガとゲートフィンガ１４を挟むソースフィンガ１２およびドレインフィンガ１６とは１つの単位ＦＥＴ３５を形成する。隣接する単位ＦＥＴ３５はソースフィンガ１２またはドレインフィンガ１６を共有する。
表面１５においてソースフィンガ１２に収まるようにビアホール２２が設けられている。ビアホール２２の平面形状は略楕円形である。ビアホール２２の長軸方向はＸ方向である。ビアホール２２は１つのソースフィンガ１２の延伸方向に１または複数設けられている。
複数のドレインフィンガ１６の短辺３０ａ側（＋Ｘ側）の端は、共通にドレインバスバー２６に接続されている。複数のゲートフィンガ１４の短辺３０ｂ側（－Ｘ側）の端は、共通にゲートバスバー２４に接続されている。これにより、複数のドレインフィンガ１６には共通の電位が供給され、複数のゲートフィンガ１４には共通の電位が供給される。ゲートバスバー２４およびドレインバスバー２６の平面形状は略矩形であり、ゲートバスバー２４およびドレインバスバー２６はＸ方向に延伸する。
図２は、図１のＡ－Ａ断面図である。図２に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。半導体層１０ｂ上にソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６が設けられている。ソースフィンガ１２およびドレインフィンガ１６は、半導体層１０ｂ上に設けられたオーミック金属層１８ａと低抵抗層１８ｂとを備える。オーミック金属層１８ａは半導体層１０ｂにオーミックコンタクトする。低抵抗層１８ｂの材料はオーミック金属層１８ａの材料より抵抗率が低い。低抵抗層１８ｂはオーミック金属層１８ａより厚い。これにより、低抵抗層１８ｂのシート抵抗はオーミック金属層１８ａのシート抵抗より低い。低抵抗層１８ｂは設けられていなくてもよい。ビアホール２２は基板１０を貫通しソースフィンガ１２に接続されている。基板１０の厚さ方向（Ｚ方向）から見てソースフィンガ１２にビアホール２２が接続する領域はソースフィンガ１２内に収まる。すなわち、表面１５においてソースフィンガ１２の外にビアホール２２は設けられていない。基板１０の裏面１３およびビアホール２２の内面に金属層２８が設けられている。金属層２８はソースフィンガ１２に接続する。これにより、複数のソースフィンガ１２の同じ電位が供給される。
半導体装置が例えば窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。ソースフィンガ１２、ドレインフィンガ１６およびドレインバスバー２６のうちオーミック金属層１８ａは、例えば基板１０側から密着膜（例えばチタン膜）およびアルミニウム膜である。低抵抗層１８ｂは例えば金層である。ゲートフィンガ１４およびゲートバスバー２４は、金属膜であり、例えば基板１０側から密着膜（例えばニッケル膜）および金膜である。ゲートバスバー２４はゲートフィンガ１４と同じ金属膜である。金属層２８は例えば基板１０側から密着層および金層である。
ゲートフィンガ１４のＹ方向の長さはゲート長であり、例えば０．０５μｍ～５μｍである。活性領域１１のＸ方向の幅は単位ＦＥＴ３５のゲート幅であり、例えば５０μｍ～１０００μｍである。ソースフィンガ１２のＹ方向の幅は例えば５０μｍ～２００μｍであり、ドレインフィンガ１６のＹ方向の幅は例えば５μｍ～５００μｍである。基板１０の厚さは例えば１０μｍ～５００μｍである。
［比較例１］
図３は、比較例１に係る半導体装置の平面図である。図３に示すように、比較例１の半導体装置５８では、ソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６はＹ方向に延伸する。複数の単位ＦＥＴはＸ方向に配列されている。複数のドレインフィンガ１６は長辺３２ａ側（＋Ｙ側）の端においてドレインバスバー２６に共通に接続され、複数のゲートフィンガ１４は長辺３２ｂ側の端（－Ｙ側）においてゲートバスバー２４に共通に接続される。ビアホール２２の長軸はＹ方向に延伸する。その他の構成は実施例１と同じであり説明を省略する。
［実施例１の変形例１］
図４は、実施例１の変形例１に係る半導体装置の平面図である。図４に示すように、実施例１の変形例１の半導体装置５１では、ビアホール２２の長軸はＸ方向に延伸する。その他の構成は比較例１と同じであり説明を省略する。
図５は、ビアホールＡおよびＢの平面図である。図５では、基板１０に１つのビアホール２２を図示している。図５に示すように、ビアホールＡおよびＢは、それぞれ比較例１のおよび実施例１の変形例１のビアホール２２である。ビアホール２２の平面形状は楕円形状である。ビアホールＡでは、長軸Ａ１の延伸方向は短辺３０ａおよび３０ｂが延伸するＹ方向であり、短軸Ａ２の延伸方向は長辺３２ａおよび３２ｂが延伸するＸ方向である。Ｘ方向およびＹ方向におけるビアホール２２の最大幅をＷｘおよびＷｙとする。熱応力等により、基板１０に応力が加わると、長辺３２ａおよび３２ｂの延伸するＸ方向の応力はＹ方向の応力より大きい。Ｘ方向の応力をσとする。ビアホール２２に加わる応力はＹ方向の端２２ｙが最も大きい。端２２ｙにおける応力はσ（１＋２Ｗｙ／Ｗｘ）である。ビアホール２２のＸ方向の端には端２２ｙほど大きな応力は加わらない。
ビアホールＢでは、長軸Ａ１の延伸方向は長辺３２ａおよび３２ｂが延伸するＸ方向であり、短軸Ａ２の延伸方向は短辺３０ａおよび３０ｂが延伸するＹ方向である。Ｘ方向およびＹ方向におけるビアホール２２の最大幅をＷｘおよびＷｙとする。ビアホールＡと同様に、基板には主に応力σが加わる。このとき、端２２ｙにおける応力はσ（１＋２Ｗｙ／Ｗｘ）である。ビアホールＢは、ビアホールＡよりＷｙ／Ｗｘが小さいため、ビアホールＢではＡより端２２ｙに加わる応力が小さくなる。よって、ビアホールＢでは、ビアホール２２を起点とした基板１０の亀裂が発生する可能性が低くなり基板１０の破損の可能性が低くなる。
図６は、ビアホールの平面形状の例を示す平面図である。図５に示すように、ビアホールＢの平面形状は楕円形状または長円形状である。ビアホールＣの平面形状は、角丸長方形状またはトラック形状であり、Ｘ方向に延伸する２辺を有する長方形と長方形のＸ方向における両端において長方形に接続する半円とを有する。ビアホールＤの平面形状は、長方形の角が丸まった角丸長方形状である。ビアホールＥの平面形状は、ひし形の角が丸まった角丸ひし形状である。ビアホールＢ～Ｄの平面形状は、多角形の角が丸まった角丸多角形状である。ビアホールＦの平面形状は卵形状である。
図５ではビアホール２２の平面形状が楕円形状の場合を例に説明したが、ビアホールＢ～Ｆのように、ビアホール２２の平面形状は、Ｘにおける最大幅ＷｘがＹ方向における最大幅Ｗｙより大きければよい。これにより、ビアホール２２の端２２ｙにおける応力を抑制できる。ＷｘはＷｙの１．５倍以上が好ましく、２倍以上がより好ましい。Ｗｘ／Ｗｙが大きすぎると、ビアホール２２のＸ方向の端におけるビアホール２２の外周の曲率が小さくなり、応力が大きくなってしまう。この観点からＷｘはＷｙの１０倍以下が好ましい。幅Ｗｘは例えば１０μｍ～５００μｍであり、幅Ｗｙは例えば１０μｍ～５００μｍである。
ビアホールＢ～Ｆのように、ビアホール２２の平面形状は、楕円形状、長円形状、角丸多角形状または卵形状である。これにより、ビアホール２２の外周に応力が集中する箇所がなく、基板１０の破損を抑制できる。なお、楕円形状、長円形状、角丸多角形状または卵形状等は、幾何学的な楕円形、長円形、角丸多角形または卵形でなくてもよい。ビアホール２２の平面形状は長軸Ａ１および短軸Ａ２に線対称な形状が好ましい。これにより、ビアホール２２に加わる応力が均一化でき、ビアホール２２に加わる最大応力を抑制できる。ビアホールＢ～Ｆのように、ビアホール２２の平面形状は長軸Ａ１に線対称な形状が好ましい。これにより、ビアホール２２に加わる応力が均一化でき、ビアホール２２に加わる最大応力を抑制できる。ビアホール２２のＹ方向の端２２ｙにおける外周の曲率はビアホール２２の外周の中で最も曲率が小さい（すなわち曲率半径が最も大きい）ことが好ましい。なお、ビアホールＣおよびＤのように、端２２ｙが直線の場合は曲率が０（曲率半径が∞）である。
実施例１およびその変形例１によれば、ビアホール２２は、表面１５においてソースフィンガ１２に重なり、基板１０を貫通し、Ｘ方向における最大幅ＷｘがＹ方向における最大幅Ｗｙより大きい。これにより、ビアホール２２のＹ方向の端２２ｙにおける応力を抑制できる。よって、基板１０に亀裂が導入される等の、基板１０の破損を抑制できる。図５の説明は、Ｘ方向の応力σがＹ方向の応力より十分大きい場合特に当てはまる。この観点から長辺３２ａおよび３２ｂの長さは短辺３０ａおよび３０ｂの長さの１．２倍以上が好ましく、１．５倍以上がより好ましく、２倍以上がさらに好ましい。長辺３２ａおよび３２ｂが長すぎると、基板１０が破損しやすくなる。この観点から長辺３２ａおよび３２ｂの長さは短辺３０ａおよび３０ｂの長さの１００倍以下が好ましい。
実施例１の変形例１のように、ソースフィンガ１２、ドレインフィンガ１６およびゲートフィンガ１４はＹ方向に延伸し、Ｘ方向に配列してもよい。比較例１のように、ビアホール２２が１つのソースフィンガ１２に対しＹ方向に配列して複数設けられる場合、基板１０にはＹ方向に亀裂が導入されやすくなる。そこで、ビアホール２２のＸ方向における最大幅ＷｘをＹ方向における最大幅Ｗｙより大きくする。これにより、基板１０に導入される亀裂を抑制できる。
実施例１の変形例１では比較例１に比べ、ビアホール２２のＸ方向の幅Ｗｘが大きくなる。このため、比較例１よりソースフィンガ１２のＸ方向の幅Ｗｓが大きくなる。よって、基板１０が大型化し、半導体装置が大型化する。
実施例１では、図１のように、ソースフィンガ１２、ドレインフィンガ１６およびゲートフィンガ１４はＸ方向に延伸し、Ｙ方向に配列する。これにより、ソースフィンガ１２の幅Ｗｓを比較例１と同程度にすることができる。これにより、基板１０を小型化し、半導体装置を小型化できる。
また、ドレインバスバー２６は、複数のドレインフィンガ１６が短辺３０ａ側の端において接続される。ゲートバスバー２４は複数のゲートフィンガ１４が短辺３０ｂ側の端において接続される。これにより、ＦＥＴグループ３４内の複数の単位ＦＥＴ３５におけるドレインフィンガ１６に同電位を供給でき、ゲートフィンガ１４に同電位を供給できる。また、基板１０を小型化できる。
図２のように、金属層２８は、基板１０の表面１５と反対の裏面１３に設けられ、ビアホール２２を介してソースフィンガ１２に電気的に接続される。この場合、ビアホール２２内の金属層２８と基板１０との熱応力によりビアホール２２に応力が加わり、基板１０が破損しやすい。よって、ビアホール２２のＸ方向における最大幅ＷｘをＹ方向における最大幅Ｗｙより大きくすることが好ましい。
［実施例１の変形例２］
図７は、実施例１の変形例２に係る半導体装置の平面図である。図７に示すように、複数のＦＥＴグループ３４がＸ方向に配列されている。ＦＥＴグループ３４の長辺３２ａ側（＋Ｙ側）の表面１５にドレインパッド２７が設けられ、ＦＥＴグループ３４の長辺３２ｂ側（－Ｙ側）の表面１５にゲートパッド２５が設けられている。ドレインバスバー２６の長辺３２ａ側の端はドレインパッド２７に接続され、ドレインパッド２７とドレインバスバー２６は同電位である。ゲートバスバー２４の長辺３２ｂ側の端はゲートパッド２５に接続され、ゲートパッド２５とゲートバスバー２４は同電位である。ドレインパッド２７およびゲートパッド２５は、単位ＦＥＴ３５を外部と電気的に接続するためのパッドである。
図７では、１つのドレインパッド２７に１つのドレインバスバー２６が接続され、１つのゲートパッド２５に１つのゲートバスバー２４が接続されている。１つのドレインパッド２７に複数のドレインバスバー２６が接続され、１つのゲートパッド２５に複数のゲートバスバー２４が接続されていてもよい。基板１０上の複数のドレインバスバー２６は、全て１つのドレインパッド２７に接続され、基板１０上の複数のゲートバスバー２４は全て１つのゲートパッド２５に接続されていてもよい。
実施例１の変形例２では、ドレインバスバー２６は、長辺３２ａ側の端においてにドレインパッド２７に接続されている。ゲートバスバー２４は、長辺３２ｂ側の端においてゲートパッド２５に接続されている。これにより、長辺３２ａおよび３２ｂにおいて、単位ＦＥＴ３５を外部と電気的に接続できる。
［実施例２］
実施例２は、実施例１の変形例２の半導体チップである半導体装置５２がパッケージに搭載された半導体装置の例である。図８は、実施例２に係る半導体装置の平面図である。図８に示すように、半導体装置５６では、銅等の金属のベース６０上にセラミックス等の絶縁性の枠体６１が搭載されている。枠体６１上に入力端子６２および出力端子６３が設けられている。ベース６０上にチップ４０、４３、４６および半導体装置５２が搭載されている。チップ４０は誘電体層４１と誘電体層４１上に設けられた導電体パターン４２と誘電体層４１下に設けられた導電体パターン（不図示）とを備えている。チップ４３は誘電体層４４と誘電体層４４上に設けられた導電体パターン４５を備えている。チップ４６は誘電体層４７と誘電体層４７上に設けられた導電体パターン４８を備えている。導電体パターン４２、４５、４８、入力端子６２および出力端子６３は、金層等の金属層である。半導体装置５２上にはゲートパッド２５およびドレインパッド２７が設けられている。図８ではＦＥＴグループ３４の図示を省略する。
ボンディングワイヤ６４は、入力端子６２と導電体パターン４２とを電気的に接続する。ボンディングワイヤ６５は、導電体パターン４２と４５とを電気的に接続する。ボンディングワイヤ６６は、導電体パターン４５とゲートパッド２５とを電気的に接続する。ボンディングワイヤ６７は、ドレインパッド２７と導電体パターン４８とを電気的に接続する。ボンディングワイヤ６８は、導電体パターン４８と出力端子６３とを電気的に接続する。
導電体パターン４２はボンディングワイヤ６４と６５との間の電気長を揃えるためのパターンである。誘電体層４４を挟む導電体パターン４５と誘電体層４４下の導電体パターンとは、シャント接続されたキャパシタとして機能する。ボンディングワイヤ６５と６６とチップ４３とで入力整合回路を形成する。導電体パターン４８はボンディングワイヤ６７と６６との間の電気長を揃えるためのパターンである。入力端子６２から入力された高周波信号はチップ４０および４３を介し半導体装置５２に入力する。半導体装置５２において増幅された高周波信号はチップ４６を介し出力端子６３から出力される。実施例１の変形例２の図７ように、ゲートパッド２５およびドレインパッド２７が基板１０の長辺３２ｂおよび３２ａに設けられている。このため、ボンディングワイヤ６５および６７をゲートパッド２５およびドレインパッド２７に容易に接合できる。実施例２のように、実施例１、およびその変形例の半導体装置は、パッケージに半導体チップを搭載した構成でもよい。
［実施例３］
図９は、実施例３に係る半導体装置の平面図である。図９に示すように、半導体装置５３では、ＦＥＴグループ３６ａおよび３６ｂを含むセット３８が設けられている。ＦＥＴグループ３６ａでは、活性領域１１ａ上に複数のソースフィンガ１２ａ、複数のゲートフィンガ１４ａおよび複数のドレインフィンガ１６ａが設けられ、ソースフィンガ１２ａにビアホール２２ａが設けられている。ＦＥＴグループ３６ｂでは、活性領域１１ｂ上に複数のソースフィンガ１２ｂ、複数のゲートフィンガ１４ｂおよび複数のドレインフィンガ１６ｂが設けられ、ソースフィンガ１２ｂにビアホール２２ａが設けられている。
すなわち、複数のソースフィンガ１２ｂ（第１ソースフィンガ）は、Ｙ方向に配列する。複数のソースフィンガ１２ａ（第２ソースフィンガ）は、Ｙ方向に配列し複数のソースフィンガ１２ｂの短辺３０ａ側に設けられている。複数のドレインフィンガ１６ｂ（第１ドレインフィンガ）は、Ｙ方向に配列する。複数のドレインフィンガ１６ａ（第２ドレインフィンガ）は、Ｙ方向に配列し複数のドレインフィンガ１６ｂの短辺３０ａ側に設けられている。複数のゲートフィンガ１４ｂ（第１ゲートフィンガ）は、Ｙ方向に配列し、Ｙ方向においてソースフィンガ１２ｂの１つとドレインフィンガ１６ｂの１つに各々挟まれている。複数のゲートフィンガ１４ａ（第２ゲートフィンガ）は、Ｙ方向に配列し、複数のゲートフィンガ１４ｂの短辺３０ａ側に設けられ、Ｙ方向においてソースフィンガ１２ａの１つとドレインフィンガ１６ａの１つに各々挟まれている。
ＦＥＴグループ３６ａおよび３６ｂでは、Ｙ方向に複数の単位ＦＥＴ３５が配列されている。ＦＥＴグループ３６ａおよび３６ｂはＸ方向に配列されている。ＦＥＴグループ３６ａと３６ｂとの間に１つのゲートバスバー２４が設けられている。ＦＥＴグループ３６ａの短辺３０ａ側にドレインバスバー２６ａが設けられ、ＦＥＴグループ３６ｂの短辺３０ｂ側にドレインバスバー２６ｂが設けられている。複数のゲートフィンガ１４ｂは、短辺３０ａ側の端においてゲートバスバー２４に接続され、複数のゲートフィンガ１４ａは、短辺３０ｂ側の端においてゲートバスバー２４に接続されている。複数のドレインフィンガ１６ｂは、短辺３０ｂ側の端においてドレインバスバー２６ｂ（第１ドレインバスバー）に接続されている。複数のドレインフィンガ１６ａは、短辺３０ａ側の端においてドレインバスバー２６ａ（第２ドレインバスバー）に接続されている。これにより、実施例１に比べ、ゲートバスバー２４の本数を削減できる。よって、基板１０を小型化でき、半導体装置を小型化できる。その他の構成は実施例１と同じであり説明を省略する。ＦＥＴグループ３６ａ、３６ｂ、ゲートバスバー２４、ドレインバスバー２６ａおよびセット３８は、Ｘ方向に複数配列されていてもよい。
［実施例３の変形例１］
図１０は、実施例３の変形例１に係る半導体装置の平面図である。図１０に示すように、半導体装置５４では、セット３８がＸ方向に複数配列されている。Ｘ方向に配列するセット３８の個数は、１つでもよいし３つ以上でもよい。セット３８では、実施例３のＦＥＴグループ３６ａ、３６ｂ、ゲートバスバー２４、ドレインバスバー２６ａおよび２６ｂが設けられている。ゲートバスバー２４は、長辺３２ｂ側（－Ｙ側）の端においてゲートパッド２５に接続されている。ドレインバスバー２６ａおよび２６ｂは、長辺３２ａ側（＋Ｙ側）の端においてドレインパッド２７に接続されている。これにより、長辺３２ａおよび３２ｂにおいて、単位ＦＥＴ３５を外部と電気的に接続できる。ドレインバスバー２６ａが接続されるドレインパッドと、ドレインバスバー２６ｂが接続されるドレインパッドとは表面１５において分離されていてもよい。隣接するセット３８のうち隣接するドレインバスバー２６ａと２６ｂは共通に１つのドレインバスバーとして設けられていてもよい。その他の構成は実施例３と同じであり説明を省略する。
［実施例３の変形例２］
図１１は、実施例３の変形例２に係る半導体装置の平面図である。図１１に示すように、半導体装置５５では、ＦＥＴグループ３６ｂの複数のドレインフィンガが短辺３０ａ側（＋Ｘ側）の端においてドレインバスバー２６に接続され、ＦＥＴグループ３６ａの複数のドレインフィンガが短辺３０ｂ側（－Ｘ側）の端においてドレインバスバー２６に接続される。ＦＥＴグループ３６ｂの複数のゲートフィンガが短辺３０ｂ側の端においてゲートバスバー２４ｂ（第１ゲートバスバー）接続される。ＦＥＴグループ３６ａの複数のゲートフィンガは短辺３０ａ側の端においてゲートバスバー２４ａ（第２ゲートバスバー）と接続される。ドレインバスバー２６は、長辺３２ｂ側（－Ｙ側）の端においてドレインパッド２７に接続されている。ゲートバスバー２４ａおよび２４ｂは、長辺３２ａ側（＋Ｙ側）の端においてゲートパッド２５に接続されている。その他の構成は実施例３の変形例１と同じであり説明を省略する。実施例３の変形例２のように、ＦＥＴグループ３６ａと３６ｂとの間に１つのドレインバスバー２６が設けられ、ＦＥＴグループ３６ａおよび３６ｂを挟むようにゲートバスバー２４ａおよび２４ｂが設けられていてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０、１０ａ 基板
１０ｂ 半導体層
１１、１１ａ、１１ｂ 活性領域
１２、１２ａ、１２ｂ ソースフィンガ
１３ 裏面
１４ ゲートフィンガ
１４ａ 第２ゲートフィンガ
１４ｂ 第１ゲートフィンガ
１５ 表面
１６ ドレインフィンガ
１６ａ 第２ドレインフィンガ
１６ｂ 第１ドレインフィンガ
１８ａ オーミック金属層
１８ｂ 低抵抗層
２２ ビアホール
２２ｙ ビアホールの端
２４ ゲートバスバー
２４ａ 第２ゲートバスバー
２４ｂ 第１ゲートバスバー
２５ ゲートパッド
２６ ドレインバスバー
２６ａ 第２ドレインバスバー
２６ｂ 第１ドレインバスバー
２７ ドレインパッド
２８ 金属層
３０ａ 短辺（第１短辺）
３０ｂ 短辺（第２短辺）
３４、３６ａ、３６ｂ ＦＥＴグループ
３５ 単位ＦＥＴ
３８ セット
４０、４３、４６ チップ
４１、４４、４７ 誘電体層
４２、４５、４８ 導電体パターン
５０～５６、５８ 半導体装置
６０ ベース
６１ 枠体
６２ 入力端子
６３ 出力端子
６４～６８ ボンディングワイヤ
基板上に設けられたソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ソース電極に基板を貫通するビアホールを設けることが知られている（例えば特許文献１）。ソースフィンガに接続されるパッドにビアホールを設け、ビアホールの長軸方向を基板の表面の長辺の延伸方向とすることが知られている（例えば特許文献２）。
基板１０には活性領域１１が設けられている。活性領域１１以外の領域はイオン注入等で半導体層が不活性化された不活性領域である。すなわち、活性領域１１は基板１０内の半導体層１０ｂが活性化された領域であり、不活性領域は半導体層１０ｂが不活性化された領域である。基板１０の表面１５における活性領域１１上にソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６が設けられている。基板１０の表面１５における不活性領域上にゲートバスバー２４およびドレインバスバー２６が設けられている。これにより、ゲートバスバー２４およびドレインバスバー２６による寄生容量を抑制できる。ソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６の平面形状は略矩形であり、Ｘ方向に延伸する。すなわち、各フィンガの長辺はＸ方向に延伸し、短辺はＹ方向に延伸する。ソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６はＹ方向に配列する。
Ｙ方向にソースフィンガ１２とドレインフィンガ１６とが交互に設けられている。ゲートフィンガ１４は１つのソースフィンガ１２と１つのドレインフィンガ１６とに挟まれている。ゲートフィンガとゲートフィンガ１４を挟むソースフィンガ１４およびドレインフィンガ１６とは１つの単位ＦＥＴ３５を形成する。隣接する単位ＦＥＴ３５はソースフィンガ１２またはドレインフィンガ１６を共有する。
複数のドレインフィンガ１６の短辺３０ａ側（＋Ｘ側）の端は、共通にドレインバスバー２６に接続されている。複数のゲートフィンガ１４の短辺３０ｂ側（－Ｘ側）の端は、共通にゲートバスバー２４に接続されている。これにより、複数のドレインフィンガ１６には共通の電位が供給され、複数のゲートフィンガ１４には共通の電位が供給される。ゲートバスバー２４およびドレインバスバー２６の平面形状は略矩形であり、ゲートバスバー２４およびドレインバスバー２６はＹ方向に延伸する。
図２は、図１のＡ－Ａ断面図である。図２に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。半導体層１０ｂ上にソースフィンガ１２、ゲートフィンガ１４およびドレインフィンガ１６が設けられている。ソースフィンガ１２およびドレインフィンガ１６は、半導体層１０ｂ上に設けられたオーミック金属層１８ａと低抵抗層１８ｂとを備える。オーミック金属層１８ａは半導体層１０ｂにオーミックコンタクトする。低抵抗層１８ｂの材料はオーミック金属層１８ａの材料より抵抗率が低い。低抵抗層１８ｂはオーミック金属層１８ａより厚い。これにより、低抵抗層１８ｂのシート抵抗はオーミック金属層１８ａのシート抵抗より低い。低抵抗層１８ｂは設けられていなくてもよい。ビアホール２２は基板１０を貫通しソースフィンガ１２に接続されている。基板１０の厚さ方向（Ｚ方向）から見てソースフィンガ１２にビアホール２２が接続する領域はソースフィンガ１２内に収まる。すなわち、表面１５においてソースフィンガ１２の外にビアホール２２は設けられていない。基板１０の裏面１３およびビアホール２２の内面に金属層２８が設けられている。金属層２８はソースフィンガ１２に接続する。これにより、複数のソースフィンガ１２に同じ電位が供給される。
図５ではビアホール２２の平面形状が楕円形状の場合を例に説明したが、ビアホールＢ～Ｆのように、ビアホール２２の平面形状は、Ｘ方向における最大幅ＷｘがＹ方向における最大幅Ｗｙより大きければよい。これにより、ビアホール２２の端２２ｙにおける応力を抑制できる。ＷｘはＷｙの１．５倍以上が好ましく、２倍以上がより好ましい。Ｗｘ／Ｗｙが大きすぎると、ビアホール２２のＸ方向の端におけるビアホール２２の外周の曲率が小さくなり、応力が大きくなってしまう。この観点からＷｘはＷｙの１０倍以下が好ましい。幅Ｗｘは例えば１０μｍ～５００μｍであり、幅Ｗｙは例えば１０μｍ～５００μｍである。
導電体パターン４２はボンディングワイヤ６４と６５との間の電気長を揃えるためのパターンである。誘電体層４４を挟む導電体パターン４５と誘電体層４４下の導電体パターンとは、シャント接続されたキャパシタとして機能する。ボンディングワイヤ６５と６６とチップ４３とで入力整合回路を形成する。導電体パターン４８はボンディングワイヤ６７と６８との間の電気長を揃えるためのパターンである。入力端子６２から入力された高周波信号はチップ４０および４３を介し半導体装置５２に入力する。半導体装置５２において増幅された高周波信号はチップ４６を介し出力端子６３から出力される。実施例１の変形例２の図７のように、ゲートパッド２５およびドレインパッド２７が基板１０の長辺３２ｂおよび３２ａに設けられている。このため、ボンディングワイヤ６５および６７をゲートパッド２５およびドレインパッド２７に容易に接合できる。実施例２のように、実施例１、およびその変形例の半導体装置は、パッケージに半導体チップを搭載した構成でもよい。

Claims (10)

  1. 表面が、第１方向に延伸し対向する第１長辺および第２長辺と、前記第１方向に交差する第２方向に延伸し対向する第１短辺および第２短辺と、を有する基板と、
    前記表面に設けられたソースフィンガと、
    前記表面に設けられたドレインフィンガと、
    前記表面に設けられ、前記ソースフィンガと前記ドレインフィンガとに挟まれたゲートフィンガと、
    を備え、
    前記基板を貫通し、前記表面において前記ソースフィンガと接続される領域は前記ソースフィンガ内に収まり、前記第１方向における最大幅が前記第２方向における最大幅より大きいビアホールが前記基板に設けられている半導体装置。
  2. 前記ソースフィンガ、前記ドレインフィンガおよび前記ゲートフィンガは前記第１方向に延伸し、前記第２方向に配列する請求項１に記載の半導体装置。
  3. 前記表面に設けられ、複数の前記ドレインフィンガが前記第１短辺側の端において接続されるドレインバスバーと、
    前記表面に設けられ、複数の前記ゲートフィンガが前記第２短辺側の端において接続されるゲートバスバーと、
    を備える請求項２に記載の半導体装置。
  4. 前記基板は、前記基板内の半導体層が活性化された活性領域と、前記半導体層が不活性化された不活性領域と、を備え、
    前記ソースフィンガ、前記ドレインフィンガおよび前記ゲートフィンガは、前記活性領域上に設けられ、前記ドレインバスバーおよび前記ゲートバスバーは前記不活性領域上に設けられる請求項３に記載の半導体装置。
  5. 前記表面に設けられ、前記ドレインバスバーが前記第１長辺側の端において接続されるドレインパッドと、
    前記表面に設けられ、前記ゲートバスバーが前記第２長辺側の端において接続されるドレインパッドと、
    を備える請求項３または請求項４に記載の半導体装置。
  6. 前記ソースフィンガは、前記第２方向に配列する複数の第１ソースフィンガと、前記第２方向に配列し前記複数の第１ソースフィンガの前記第１短辺側に設けられた複数の第２ソースフィンガと、を備え、
    前記ドレインフィンガは、前記第２方向に配列する複数の第１ドレインフィンガと、前記第２方向に配列し前記複数の第１ドレインフィンガの前記第１短辺側に設けられた複数の第２ドレインフィンガと、を備え、
    前記ゲートフィンガは、前記第２方向に配列し、前記第２方向において前記複数の第１ソースフィンガの１つと前記複数の第１ドレインフィンガの１つに各々挟まれた複数の第１ゲートフィンガと、前記第２方向に配列し、前記複数の第１ゲートフィンガの前記第１短辺側に設けられ、前記第２方向において前記複数の第２ソースフィンガの１つと前記複数の第２ドレインフィンガの１つに各々挟まれた複数の第２ゲートフィンガと、を備え、
    前記半導体装置は、
    前記複数の第１ゲートフィンガが前記第１短辺側の端において接続され、前記複数の第２ゲートフィンガが前記第２短辺側の端において接続されるゲートバスバーと、
    前記複数の第１ドレインフィンガが前記第２短辺側の端において接続される第１ドレインバスバーと、
    前記複数の第２ドレインフィンガが前記第１短辺側の端において接続される第２ドレインバスバーと、
    を備える請求項２に記載の半導体装置。
  7. 前記ソースフィンガは、前記第２方向に配列する複数の第１ソースフィンガと、前記第２方向に配列し前記複数の第１ソースフィンガの前記第１短辺側に設けられた複数の第２ソースフィンガと、を備え、
    前記ドレインフィンガは、前記第２方向に配列する複数の第１ドレインフィンガと、前記第２方向に配列し前記複数の第１ドレインフィンガの前記第１短辺側に設けられた複数の第２ドレインフィンガと、を備え、
    前記ゲートフィンガは、前記第２方向に配列し、前記第２方向において前記複数の第１ソースフィンガの１つと前記第１ドレインフィンガの１つに各々挟まれた複数の第１ゲートフィンガと、前記第２方向に配列し、前記複数の第１ゲートフィンガの前記第１短辺側に設けられ、前記第２方向において前記複数の第２ソースフィンガの１つと前記複数の第２ドレインフィンガの１つに各々挟まれた複数の第２ゲートフィンガと、を備え、
    前記半導体装置は、
    前記複数の第１ドレインフィンガが前記第１短辺側の端において接続され、前記複数の第２ドレインフィンガが前記第２短辺側の端において接続されるドレインバスバーと、
    前記複数の第１ゲートフィンガが前記第２短辺側の端において接続される第１ゲートバスバーと、
    前記複数の第２ゲートフィンガが前記第１短辺側の端において接続される第２ゲートバスバーと、
    を備える請求項２に記載の半導体装置。
  8. 前記ソースフィンガ、前記ドレインフィンガおよび前記ゲートフィンガは前記第２方向に延伸し、前記第１方向に配列し、
    前記ビアホールは１つのソースフィンガに対し前記第２方向に配列して複数設けられる請求項１に記載の半導体装置。
  9. 前記ビアホールの平面形状は、楕円形状、長円形状、卵形状または角丸四角形状である請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 前記基板の前記表面と反対の裏面に設けられ、前記ビアホールを介して前記ソースフィンガに電気的に接続される金属層を備える請求項１から請求項９のいずれか一項に記載の半導体装置。
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