JP2023044909A - プロセッサおよびエンディアン変換方法 - Google Patents

Abstract

【課題】ＣＰＵと複数の周辺回路と、ＣＰＵと複数の周辺回路の間に設けられたエンディアン変換回路を有するプロセッサにおいて、周辺回路が書き込み値を複数バイトの値として解釈した場合に、ソフトウェアの作成者が意図した値と異なる値として解釈されることを防止し、ソフトウェアの作成を容易化する手段を提供すること。【解決手段】エンディアン変換回路がアドレスと接続先の種別の関係を示すテーブルを有し、アクセス先のアドレスを用いてテーブルから取り出した種別情報を用いてエンディアン変換回路内のデータ変換回路とバイトイネーブル変換回路とを別々に制御する。【選択図】 図１

Description

本開示は、ＣＰＵと周辺回路の間に設けられたエンディアン変換回路を有するプロセッサおよびエンディアン変換方法に関する。

本技術分野の背景技術として、特開平8-202646号公報（特許文献１）がある。この公報には、ＣＰＵ(メインプロセッサ)と周辺回路(I/O装置)でエンディアンが異なる場合に両者の間の接続を容易化するためのエンディアン変換回路（変換器）が記載されている。

特開平8-202646号公報

前記特許文献１のエンディアン変換回路は、ＣＰＵと周辺回路でエンディアンが異なる場合にデータの並べ替えを行う。例えば、ＣＰＵから16進数で4バイトの数値00000001を周辺機能に書き込んだ場合、01000000に変換する。これは、4バイトの数値に対するアドレスの振り方がリトルエンディアンとビッグエンディアンで異なるという事実に対応したものである。具体的には、リトルエンディアンでは下位バイトから上位バイトの順にアドレスを振るのに対し、ビッグエンディアンでは上位バイトから下位バイトの順にアドレスを振る。従って、1バイト単位でデータを解釈した時に同一アドレスに同じデータが格納される様にするためには、データの並び順を入れ替える必要がある。しかしながら、4バイトの数値として解釈した場合には、異なる値が書き込まれることになる。周辺回路が書き込み値を4バイトの値として解釈すると、ソフトウェアの作成者が意図した値と異なる値として解釈されることになる。これは4バイトに場合に限らず、一般に1バイトより大きい単位で書き込み値を解釈する場合には、ソフトウェアの作成者が意図した値と異なる値として解釈される。

本開示は、ＣＰＵと複数の周辺回路と、ＣＰＵと複数の周辺回路の間に設けられたエンディアン変換回路を有するプロセッサにおいて、周辺回路が書き込み値を複数バイトの値として解釈した場合に、ソフトウェアの作成者が意図した値と異なる値として解釈されることを防止し、ソフトウェアの作成を容易化する手段を提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

上記課題を解決するため、一実施の形態に係るプロセッサは、エンディアン変換回路がアドレスと接続先の種別の関係を示すテーブルを有し、アクセス先のアドレスを用いてテーブルから取り出した種別情報を用いてエンディアン変換回路内のデータ変換回路とバイトイネーブル変換回路とを別々に制御する。

上記一実施の形態に係るプロセッサによれば、ＣＰＵと周辺回路のエンディアンが異なる場合に、複数バイトのデータに対するアドレスの振り方の違いに応じてバイトイネーブルをバイトイネーブル変換回路で変換するとともに、周辺回路が数値を何バイト単位で解釈するかを考慮してデータをデータ変換回路で変換することにより、周辺回路がソフトウェアの作成者が意図した値を正しく解釈することが可能となる。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

本発明を適用したプロセッサの構成図の第１の例である。 図１のバス１１１、及びバス１１４のタイミングチャートの例である。 図１のバス１１１、及びバス１１４のリトルエンディアンのバイトイネーブルの動作の例である。 図１のバス１１１、及びバス１１４のビッグエンディアンのバイトイネーブルの動作の例である。 図１の制御回路１０２の属性情報テーブルの第１の例を示す図である。 図１の制御回路１０２の制御信号生成ルールの第１の例を示す図である。 図１の制御回路１０２の第１の例である。 図１のバイトイネーブル変換回路１０４の例である。 図１のバイトイネーブル変換回路１０４の動作の例である。 図１のデータ変換回路１０３の例である。 図１のデータ変換回路１０３の動作の例である。 図１のバス１１１、及びバス１１４の動作の第１の例である。 図１の制御回路１０２の属性情報テーブルの第２の例を示す図である。 図１の制御回路１０２の制御信号生成ルールの第２の例を示す図である。 図１のバス１１１、及びバス１１４の動作の第２の例である。 図１の制御回路１０２の第２の例である。 本発明を適用したプロセッサの構成図の第２の例である。 図１４の制御回路１４０２の属性情報テーブルを示す図である。 図１４の制御回路１４０２の制御信号生成ルールを示す図である。 本発明を適用したプロセッサの構成図の第３の例である。 図１６の遅延回路１６０１の例である。 図１６のバス１１１、及びバス１１４のタイミングチャートの例である。

以下、実施形態、および、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

実施形態に係るプロセッサは、以下の構成とされている。

すなわち、プロセッサ（１００）は、ＣＰＵ（１０１）と、複数の周辺回路（１０５～１０８）と、ＣＰＵ（１０１）と複数の周辺回路（１０５～１０８）の間に設けられたエンディアン変換回路（１０９）と、を有する。そして、エンディアン変換回路（１０９）は、アドレスと接続先の種別の関係を示す種別情報（エンディアン属性、タイプ属性）を格納するテーブル（ＡＩＴ）と、バイトイネーブル変換回路（１０４）と、データ変換回路（１０３）と、を有する。エンディアン変換回路（１０９）は、ＣＰＵ（１０１）から出力されたアクセス先の出力アドレスを用いてテーブル（ＡＩＴ）から取り出した種別情報（エンディアン属性、タイプ属性）を用いてバイトイネーブル変換回路（１０４）とデータ変換回路（１０３）とを別々に制御する。

また、実施形態に係るエンディアン変換方法は、以下の構成とされている。

ＣＰＵ（１０１）と、複数の周辺回路（１０５～１０８）と、ＣＰＵ（１０１）と前記複数の周辺回路（１０５～１０８）の間に設けられたエンディアン変換回路（１０９）を有し、エンディアン変換回路（１０９）は、アドレスと接続先の種別の関係を示す種別情報（エンディアン属性、タイプ属性）を格納するテーブル（ＡＩＴ）と、バイトイネーブル変換回路（１０４）と、データ変換回路（１０３）と、を有するプロセッサ（１００）のエンディアン変換方法であって、
ａ）ＣＰＵ（１０１）から出力されたアクセス先の出力アドレスを用いてテーブル（ＡＩＴ）から種別情報（エンディアン属性、タイプ属性）を取り出す工程と、
ｂ）取り出した種別情報（エンディアン属性、タイプ属性）に基づいて、バイトイネーブル変換回路（１０４）とデータ変換回路（１０３）とを別々に制御する工程と、を含む。

上記一実施形態に係るプロセッサおよびエンディアン変換方法によれば、ＣＰＵと周辺回路のエンディアンが異なる場合に、複数バイトのデータに対するアドレスの振り方の違いに応じてバイトイネーブルをバイトイネーブル変換回路で変換するとともに、周辺回路が数値を何バイト単位で解釈するかを考慮してデータをデータ変換回路で変換することにより、周辺回路がソフトウェアの作成者が意図した値を正しく解釈することが可能となる。

以下、図面を用いて実施例を詳細に説明する。

図１は、本発明を適用したプロセッサの構成図の第１の例である。

本実施例のプロセッサ１００は、ＣＰＵ１０１、エンディアン変換回路１０９、第１の周辺回路（ＲＯＭ）１０５、第２の周辺回路（ＲＡＭ）１０６、第３の周辺回路（第１のＩＯ回路）１０７、第４の周辺回路（第２のＩＯ回路）１０８、第１バス(以下、バスと言う）１１１、第２バス(以下、バスと言う）１１４、を有する。ＣＰＵ１０１はバス１１１に接続され、第１の周辺回路（ＲＯＭ）１０５、第２の周辺回路（ＲＡＭ）１０６、第３の周辺回路（第１のＩＯ回路）１０７および第４の周辺回路（第２のＩＯ回路）１０８はバス１１４に接続される。エンディアン変換回路１０９は、バス１１１とバス１１４との間に接続される。ＲＯＭは、例えば、リードアンリメモリのような不揮発性メモリであり、ＲＡＭは、例えば、ランダムアクセスメモリのような揮発性メモリである。

エンディアン変換回路１０９は、制御回路１０２、データ変換回路１０３、バイトイネーブル変換回路１０４を有する。

ＣＰＵ１０１は第１の周辺回路（ＲＯＭ）１０５に格納されたプログラムに従い、以下の処理を実行する。ＣＰＵ１０１はまず、第３の周辺回路（第１のＩＯ回路：ＩＯ１）１０７、及び第４の周辺回路（第２のＩＯ回路：ＩＯ２）１０８からバス１１４、１１１を介して入力情報を取り込み、予め定められた処理を行った後、バス１１１、１１４を介して第３の周辺回路（第１のＩＯ回路）１０７、及び第４の周辺回路（第２のＩＯ回路）１０８に出力情報を書き込む。第２の周辺回路（ＲＡＭ）１０６は処理の途中経過の保存に使用される。

第３の周辺回路（第１のＩＯ回路）１０７はバス１１１、１１４を介してＣＰＵ１０１から入力情報の取り込み要求を受け取ると、信号線１１５から取り込んだ入力情報をバス１１４、１１１を介してＣＰＵ１０１に出力する。第３の周辺回路（第１のＩＯ回路）１０７はまた、バス１１１、１１４を介してＣＰＵ１０１から出力情報の書き込み要求を受け取ると、書き込み値を内部に保持するとともに信号線１１５に出力する。

第４の周辺回路（第２のＩＯ回路）１０８の動作も第３の周辺回路（第１のＩＯ回路）１０７の動作と同様である。

制御回路１０２は、バス１１１を介してＣＰＵ１０１からアクセスアドレスとアクセスサイズの情報を受け取り、バイトイネーブル変換回路１０４とデータ変換回路１０３の制御信号を生成し、信号線１１２、１１３に出力する。

バイトイネーブル変換回路１０４は、信号線１１２から受け取った制御信号（第１信号）に従い、バス１１１のバイトイネーブルに所定の変換を行ってバス１１４に出力する。

データ変換回路１０３は、信号線１１３から受け取った制御信号（第２信号）に従い、バス１１１のライトデータに所定の変換を行ってバス１１４に出力する。データ変換回路１０３はまた、信号線１１３から受け取った制御信号に従い、バス１１４のリードデータに所定の変換を行ってバス１１１に出力する。

図２は、図１のバス１１１、及びバス１１４のタイミングチャートの例である。バス１１１とバス１１４の動作は同様であるため、両者を区別せずに記載した。

ｃｌｋはクロック信号（１ビット）、ｒｅｑはリクエスト信号（１ビット）、ｗｒはライト信号（１ビット）、ｓｉｚｅ［２：０］はサイズ信号（サイズ情報）（３ビット）、ｂｅ［３：０］はバイトイネーブル信号（４ビット）、ａｄｒ［３１：２］はアドレス信号（３０ビット）、ｗｄ［３１：０］はライトデータ（３２ビット）、ｒｄｖはリードデータ有効信号（１ビット）、ｒｄ［３１：０］はリードデータ（３２ビット）である。ｓｉｚｅ［２：０］はｓｉｚｅ［２］、ｓｉｚｅ［１］、ｓｉｚｅ［０］の３ビットの信号から構成されていることを示し、ｓｉｚｅ［２］が最上位ビット、ｓｉｚｅ［０］が最下位ビットである。同様に、ｂｅ［３：０］はｂｅ［３］からｂｅ［０］の４ビット、ａｄｒ［３１：２］はａｄｒ［３１］からａｄｒ［２］の３０ビット、ｗｄ［３１：０］はｗｄ［３１］からｗｄ［０］の３２ビット、ｒｄ［３１：０］はｒｄ［３１］からｒｄ［０］の３２ビットの信号から構成されており、いずれも［］内の数値が大きいものが上位ビットである。ｒｅｑ、ｗｒ、ｓｉｚｅ［２：０］、ｂｅ［３：０］、ａｄｒ［３１：２］、ｗｄ［３１：０］はＣＰＵ１０１から周辺回路１０５～１０８の方向の信号、ｒｄｖ、ｒｄ［３１：０］は周辺回路１０５～１０８からＣＰＵ１０１の方向の信号である。アドレス空間は３２ビットであるが、ライトデータ、及びリードデータが４バイトであるためアドレスの下位２ビットは伝送されず、代わりに４バイトのデータのうちどのバイトが有効かをバイトイネーブルで示す。バイトイネーブルの動作は後述する。サイズ信号は２進数で００１、０１０、１００の３通りのうちのいずれかであり、それぞれ１バイト、２バイト、４バイトの転送(データ転送サイズ）を行うことを示す。

バス１１１とバス１１４のおのおのは、例えば、ｗｄ［３１：０］およびｒｄ［３１：０］などのデータを転送するための３２本のデータ信号線を含むデータバスと、ａｄｒ［３１：２］はアドレス信号を転送するための３０本のアドレス信号線を含むアドレスバスと、リクエスト信号（ｒｅｑ：１ビット）、ライト信号（ｗｒ：１ビット）、サイズ信号（ｓｉｚｅ［２：０］：３ビット）およびバイトイネーブル信号（ｂｅ［３：０］：４ビット）を転送するための転送するための９本の制御信号線を含む制御バスと、を含むと見なすことも可能である。

１サイクル目（ｃｙｃｌｅ＝１）は書き込みのデータ転送である。書き込み時はｒｅｑとｗｒが１となり、ｓｉｚｅ［２：０］、ｂｅ［３：０］、ａｄｒ［３１：２］、ｗｄ［３１：０］にそれぞれ有効な値（sz1、be1、a1、d1）が出力される。

３～６サイクル目は読み出しのデータ転送である。読み出し時はｒｅｑが１、ｗｒが０となる。また、最初のサイクル（３サイクル目）にｓｉｚｅ［２：０］、ｂｅ［３：０］、ａｄｒ［３１：２］に有効な値（sz2、be2、a2）が出力される。読み出しのサイクル数は固定ではなく、ｒｄｖが１となったサイクルで転送が終了する。ｒｄｖが１となったサイクルにｒｄ［３１：０］に有効な値（d2）が出力される。なお、図１、図２では省略したが、ｒｄｖ、ｒｄ［３１：０］は周辺回路１０５～１０８がそれぞれ値を出力する。ｒｄｖに関しては、バス１１４上で４つの周辺回路の出力のＯＲが取られる。図２にはＯＲを取った後の状態を記載した。また、ｒｄ［３１：０］に関しては、バス１１４上でｒｄｖに１を出力した周辺回路の出力値が選択される。図２には選択後の状態を記載した。ｒｄｖに１を出力した周辺回路が存在しない場合は、ｒｄ［３１：０］の値は無視される。

図３Ａ、図３Ｂは、図１のバス１１１、及びバス１１４のバイトイネーブルの動作の例である。図３Ａは、図１のバス１１１、及びバス１１４のリトルエンディアン（Ｌｉｔｔｌｅ Ｅｎｄｉａｎ）のバイトイネーブルの動作の例である。図３Ｂは、図１のバス１１１、及びバス１１４のビッグエンディアン（Ｂｉｇ Ｅｎｄｉａｎ）のバイトイネーブルの動作の例である。リトルエンディアン（Ｌｉｔｔｌｅ Ｅｎｄｉａｎ）リトルエンディアン（Ｌｉｔｔｌｅ Ｅｎｄｉａｎ）とビッグエンディアン（Ｂｉｇ Ｅｎｄｉａｎ）で動作が異なるため、別々に記載した。リトルエンディアンは第１エンディアン、ビッグエンディアンは第１エンディアンと異なる第２エンディアンと言うことができる。

前述の通り、転送するデータのサイズは１バイト、２バイト、４バイトの３通りのケースがある。

１バイト(８ビット）の転送の場合（サイズ信号：ｓｉｚｅ［２：０］が００１の場合）は、４バイトのデータのうちのどのバイトにデータが出力されるかによって、４通りの場合（図３Ａ：ｂｅ［３：０］：０００１，００１０，０１００，１０００、図３Ｂ：ｂｅ［３：０］：１０００，０１００，００１０，０００１）がある（つまり、バス１１１及びバス１１４のおのおのがデータバスとして３２本のデータ線ＤＬ３１－ＤＬ０を含む場合、１バイトのデータがデータ線群ＤＬ３１－ＤＬ２４，ＤＬ２３－ＤＬ１６，ＤＬ１５－ＤＬ８，ＤＬ７－ＤＬ０のどのデータ線群に出力されるよって、４通りの場合がある）。リトルエンディアンは下位のバイトのアドレスが小さく、上位のバイトのアドレスが大きい。一方、ビッグエンディアンは下位のバイトのアドレスが大きく、上位のバイトのアドレスが小さい。

２バイト(１６ビット）の転送（サイズ信号：ｓｉｚｅ［２：０］が０１０の場合）は、アドレスが２の倍数のケースしか許されていない。従って、４バイトのデータのうちの上位２バイトと下位２バイトのどちらにデータがあるかによって２通りの場合（図３Ａ：：ｂｅ［３：０］：００１１，１１００、図３Ｂ：１１００，００１１）がある（つまり、バス１１１及びバス１１４のおのおのがデータバスとして３２本のデータ線ＤＬ３１－ＤＬ０を含む場合において、２バイトのデータがデータ線群ＤＬ３１－ＤＬ１６，ＤＬ１５－ＤＬ０のどのデータ線群に出力されるよって、２通りの場合がある）。アドレス４ｎの２バイト転送はアドレス４ｎと４ｎ＋１の１バイト転送の重ね合わせに相当し、アドレス４ｎ＋２の２バイト転送はアドレス４ｎ＋２と４ｎ＋３の１バイト転送の重ね合わせに相当する。

４バイト(３２ビット)の転送（サイズ信号：ｓｉｚｅ［２：０］が１００の場合）は、４バイトのデータのすべてが有効となるためバイトイネーブルは全ビットが１となり（ｂｅ［３：０］：１１１１）、リトルエンディアンとビッグエンディアンでバイトイネーブルの値は同じである。

図４Ａ、図４Ｂは、図１の制御回路１０２の動作の第１の例である。図４Ａは、図１の制御回路１０２の属性情報テーブルＡＩＴの第１の例を示す図である。図４Ｂは、図１の制御回路１０２の制御信号生成ルールＣＳＧＲの第１の例を示す図である。

制御回路１０２の動作は属性情報テーブルＡＩＴと制御信号生成ルールＣＳＧＲで記述されている。属性情報テーブルＡＩＴは、それぞれの周辺回路のアドレス範囲と属性情報とを格納している。

属性情報テーブルＡＩＴは、バス１１１のアドレス（ａｄｒ［３１：２］の下位に２ビットに０を連結したもの）を入力として、対応する周辺回路の属性情報を出力する。属性情報は、周辺回路の種別情報と言い換えることも可能である。属性情報にはエンディアン（Ｅｎｄｉａｎ）とタイプの２通りがある。エンディアンは０がリトルエンディアン、１がビッグエンディアンである。タイプは０（第１タイプ）の時はバス１１１のサイズ信号（ｓｉｚｅ［２：０］）の値によらず１バイトのデータの集合として解釈されることを示す。タイプが１（第２タイプ）の時は２バイト以上のデータがバス１１１のサイズ信号（ｓｉｚｅ［２：０］）の値で示されたサイズのデータとして解釈されることを示す。

制御信号生成ルールＣＳＧＲは、属性情報テーブルＡＩＴから出力されたエンディアン、タイプ、及びバス１１１のサイズ信号（ｓｉｚｅ［２：０］）を入力として、信号線１１２、１１３に出力する値を生成するルールを示したものである。この表には明記していないが、ＣＰＵのエンディアンはリトルエンディアンであることを前提としている。

信号線１１２（の制御信号の値）はエンディアン属性が０の時に０（第１の値）、１の時に１（第２の値）となる。これは、ＣＰＵと周辺回路のエンディアンが同じ時にはバイトイネーブルの変換を行わず、異なる時にはバイトイネーブルの変換を行うことを示す。

信号線１１３（の制御信号の値）は３通りの値を取り、００（第１の値）がデータの変換なし、０１（第２の値）がデータの１バイト単位の変換、１０（第３の値）がデータの２バイト単位の変換を行うことを示す。変換内容の詳細は後述する。信号線１１３は、エンディアン属性が０の時は００となる。これは、ＣＰＵと周辺回路のエンディアンが同じ時にはデータの変換を行わないことを示す。信号線１１３はまた、エンディアン属性が１、タイプ属性が０の時には常に０１（１バイト単位の変換）となる。一方、エンディアン属性が１、タイプ属性が１の時にはバス１１１のサイズ信号（ｓｉｚｅ［２：０］）の値によって出力値が異なる。ｓｉｚｅ［２：０］が００１（１バイト）の時には出力値は０１（１バイト単位の変換）、ｓｉｚｅ［２：０］が０１０（２バイト）の時には出力値は１０（２バイト単位の変換）、ｓｉｚｅ［２：０］が１００（４バイト）の時には出力値は００（変換なし）となる。

図５は、図１の制御回路１０２の第１の例である。

本実施例の制御回路１０２は、固定値出力回路５０１、５０２、５０５、５０６、５０７、比較回路５０３、５０４、ＡＮＤ回路５０８、５０９、５１０、５１３、５１４、ＯＲ回路５１１、５１２を有する。

固定値出力回路５０１は、１６進数の固定値Ｆ０００００００を信号線５２１に出力する。

固定値出力回路５０２は、１６進数の固定値Ｆ８００００００を信号線５２２に出力する。

比較回路５０３は、バス１１１のアドレス（ａｄｒ［３１：２］の下位に２ビットの０を連結したもの）と信号線５２１の値とを比較し、結果を信号線５２３に出力する。出力値はアドレスが１６進数の固定値Ｆ０００００００より小さい場合に０、固定値Ｆ０００００００以上の時に１となる。

比較回路５０４は、バス１１１のアドレス（ａｄｒ［３１：２］の下位に２ビットの０を連結したもの）と信号線５２２の値とを比較し、結果を信号線５２４に出力する。出力値はアドレスが１６進数の固定値Ｆ８００００００より小さい場合に０、固定値Ｆ８００００００以上の時に１となる。

固定値出力回路５０５は、２進数の固定値１０を信号線５２５に出力する。
固定値出力回路５０６は、２進数の固定値１１を信号線５２６に出力する。
固定値出力回路５０７は、２進数の固定値０１を信号線５２７に出力する。
ＡＮＤ回路５０８は、信号線５２３の値が０の時に信号線５２５の値を信号線５２８に出力する。これは図４Ａの属性情報テーブルＡＩＴの１行目に相当する。ＡＮＤ回路５０８はまた、信号線５２３の値が１の時に信号線５２８に００を出力する。この場合、信号線５２８の値はＯＲ回路５１１の出力に影響を与えない。

ＡＮＤ回路５０９は、信号線５２３の値が１、かつ信号線５２４の値が０の時に信号線５２６の値を信号線５２９に出力する。これは図４Ａの属性情報テーブルＡＩＴの２行目に相当する。ＡＮＤ回路５０９はまた、信号線５２３の値が０、または信号線５２４の値が１の時に信号線５２９に００を出力する。この場合、信号線５２９の値はＯＲ回路５１１の出力に影響を与えない。

ＡＮＤ回路５１０は、信号線５２４の値が１の時に信号線５２７の値を信号線５３０に出力する。これは図４Ａの属性情報テーブルＡＩＴの３行目に相当する。ＡＮＤ回路５１０はまた、信号線５２４の値が０の時に信号線５３０に００を出力する。この場合、信号線５３０の値はＯＲ回路５１１の出力に影響を与えない。

ＯＲ回路５１１は、信号線５２８、５２９、５３０の３つの値のＯＲを取って信号線５３１に出力する。信号線５２８、５２９、５３０の３つの値のうち２つは００であるため、ＯＲ回路５１１の動作は実質的には信号線５２８、５２９、５３０の３つの値のうちの１つを選択することになる。信号線５３１に出力される値は、図４Ａの属性情報テーブルＡＩＴの出力に相当する。

信号線１１２には、信号線５３１のエンディアン属性の値がそのまま出力される。

ＯＲ回路５１２は、信号線５３１のタイプ属性が０、または、バス１１１のサイズ信号（ｓｉｚｅ［２：０］）のビット０が１（１バイトに相当）の時に信号線５３２に１を出力し、それ以外の時には０を出力する。

ＡＮＤ回路５１３は、信号線５３１のエンディアン属性と信号線５３２の値がともに１の時に信号線１１３のビット０に１を出力する。この動作は、図４Ｂの制御信号生成ルールＣＳＧＲの２行目と３行目で信号線１１３に０１を出力するケースに相当する。ＡＮＤ回路５１３はまた、信号線５３１のエンディアン属性、または信号線５３２の値が０の時には０を出力する。

ＡＮＤ回路５１４は、信号線５３１のエンディアン属性とタイプ属性が共に１で、かつバス１１１のサイズ信号（ｓｉｚｅ［２：０］）のビット１が１（２バイトに相当）の時に信号線１１３のビット１に１を出力する。この動作は、図４Ｂの制御信号生成ルールＣＳＧＲの４行目で信号線１１３に１０を出力するケースに相当する。ＡＮＤ回路５１４はまた、信号線５３１のエンディアン属性、タイプ属性、または、バス１１１のサイズ信号（ｓｉｚｅ［２：０］）のビット１が０の時に信号線１１３のビット１に０を出力する。

図６は、図１のバイトイネーブル変換回路１０４の例である。

バイトイネーブル変換回路１０４は、選択回路６０１、６０２、６０３、６０４からなる。

選択回路６０１は、信号線１１２の値が０の時はバス１１１のバイトイネーブル信号のビット３（ｂｅ［３］）を選択し、バス１１４のバイトイネーブル信号のビット３（ｂｅ［３］）に出力する。選択回路６０１はまた、信号線１１２の値が１の時はバス１１１のバイトイネーブル信号のビット０（ｂｅ［０］）を選択し、バス１１４のバイトイネーブル信号のビット３（ｂｅ［３］）に、エンディアン変換後バイトイネーブル信号として出力する。

選択回路６０２、６０３、６０４の動作も同様であり、信号線１１２の値が０の時は左側の入力、信号線１１２の値が１の時は右側の入力を選択してエンディアン変換後バイトイネーブル信号として出力する。

図７は、図１のバイトイネーブル変換回路１０４の動作の例である。

信号線１１２が０の時は、バイトイネーブル変換回路１０４は入力と同じ値を出力する。

信号線１１２が１の時は、バイトイネーブル変換回路１０４は入力の上位と下位を逆順に入れ替えて出力する。

図８は、図１のデータ変換回路１０３の例である。データ変換はライトデータ（ｗｄ［３１：０］）、及びリードデータ（ｒｄ［３１：０］）に対して行われるが、図８にはライトデータの変換回路のみを記載した。リードデータの変換回路も同一の構成である。

データ変換回路１０３は、選択回路８０１、８０２、８０３、８０４からなる。

選択回路８０１は、信号線１１３の値が００の時はバス１１１のライトデータのビット３１から２４（ｗｄ［３１：２４］）を選択し、バス１１４のライトデータのビット３１から２４（ｗｄ［３１：２４］）にエンディアン変換せずに出力する。選択回路８０１はまた、信号線１１３の値が０１の時はバス１１１のライトデータのビット７から０（ｗｄ［７：０］）を選択し、バス１１４のデータのビット３１から２４（ｗｄ［３１：２４］）にエンディアン変換後データとして出力する。選択回路８０１はまた、信号線１１３の値が１０の時はバス１１１のライトデータのビット１５から８（ｗｄ［１５：８］）を選択し、バス１１４のライトデータのビット３１から２４（ｗｄ［３１：２４］）にエンディアン変換後データとして出力する。

選択回路８０２、８０３、８０４の動作も同様であり、信号線１１３の値が００の時は左側の入力、信号線１１３の値が０１の時は中央の入力、信号線１１３の値が１０の時は右側の入力を選択して出力する。

図９は、図１のデータ変換回路１０３の動作の例である。

信号線１１３が００の時は、データ変換回路１０３は入力と同じ値を出力する。

信号線１１３が０１の時は、データ変換回路１０３はバイト（８ビット）単位で入力の上位と下位を逆順に入れ替えて出力する。

信号線１１３が１０の時は、データ変換回路１０３は上位１６ビット（ビット３１から１６）と下位１６ビット（ビット１５から０）を入れ替えて出力する。

図１０は、図１のバス１１１、及びバス１１４の動作の第１の例である。図１０にはリードデータの動作が記載していないが、ライトデータと同様である。

第１の周辺回路（ＲＯＭ）１０５、及び第２の周辺回路（ＲＡＭ）１０６はアクセスサイズによらず書き込みデータを１バイト単位で解釈する。そのため、バイト単位で同一アドレスのデータが同一となる様にエンディアン変換が行われる。例えば、アクセスサイズが４バイトの時に、バス１１１の最下位バイト（ｓ）がバス１１４の最上位バイトに出力される。これは、バス１１１では最下位バイトがアドレス４ｎに対応しているのに対し、バス１１４では最上位バイトがアドレス４ｎに対応しているためである。

第３の周辺回路（第１のＩＯ回路）１０７は、アクセスサイズと同じサイズを単位としてデータを解釈する。そのため、アクセスサイズの単位でデータの並び順が保存される様にエンディアン変換が行われる。例えば、アクセスサイズが２バイトでアドレスが４ｎの場合、データの並び順（ｒｓ）を保存したまま、下位から上位にデータがシフトされる。これによって、ＣＰＵ１０１のデータの解釈と第３の周辺回路（第１のＩＯ回路）１０７のデータの解釈が同一となることが保証される。

第４の周辺回路（第２のＩＯ回路）１０８はＣＰＵ１０１とエンディアンが同一であるため、エンディアン変換は行われない。

図１１Ａ、図１１Ｂは、図１の制御回路１０２の動作の第２の例である。図１１Ａは、図１の制御回路１０２の属性情報テーブルの第２の例を示す図である。図１１Ｂは、図１の制御回路１０２の制御信号生成ルールの第２の例を示す図である。

図４Ａ、図４Ｂの制御回路１０２の動作と図１１Ａ、図１１Ｂの相違点は、図１１Ａの属性情報テーブルＡＩＴにレジスタサイズの出力が追加され、レジスタサイズ属性の値によって図１１Ｂの制御信号生成ルールＣＳＧＲの出力が異なる点である。レジスタサイズ属性とは、アクセス先の周辺回路が書き込み値を解釈する単位のサイズを示している。図１０の説明に記載した通り、図４Ａ、図４Ｂの制御回路１０２の動作の場合、第３の周辺回路（第１のＩＯ回路）１０７にアクセスする場合には、アクセスサイズと同じサイズを単位としてデータを解釈する。この様な動作の場合、例えば第３の周辺回路（第１のＩＯ回路）１０７が１バイト単位でデータを解釈するアドレスに２バイトや４バイトのアクセスを行うと、ＣＰＵ１０１と解釈の相違が生じるという問題がある。この様な問題に対処するため、図１１Ａ、図１１Ｂの制御回路１０２の動作では、第３の周辺回路（第１のＩＯ回路）１０７のレジスタサイズ属性（何バイト単位でデータを解釈するか）に応じて信号線１１３の出力を決定している。

図１１Ａの属性情報テーブルＡＩＴでは、第３の周辺回路（第１のＩＯ回路）１０７の領域が３つに分割され、アドレスＦ０００００００からＦ１ＦＦＦＦＦＦではレジスタサイズ属性に１バイト、アドレスＦ２００００００からＦ３ＦＦＦＦＦＦではレジスタサイズ属性に２バイト、アドレスＦ４００００００からＦ７ＦＦＦＦＦＦではレジスタサイズ属性に４バイトが出力される。第１の周辺回路（ＲＯＭ）１０５、第２の周辺回路（ＲＡＭ）１０６、及び第４の周辺回路（第２のＩＯ回路）１０７では図１１Ｂの制御信号生成ルールでレジスタサイズ属性の値が無視されるため、レジスタサイズ属性の出力値は１バイト、２バイト、４バイトのいずれであっても良い。

図１１Ｂの制御信号生成ルールＣＳＧＲでは、第３の周辺回路（第１のＩＯ回路）１０７へのアクセス時の動作が図４Ｂとは異なっている。レジスタサイズ属性が１バイトの時は、バス１１１のサイズ信号（ｓｉｚｅ［２：０］）の値によらず信号線１１３への出力が０１となる。これは、ｓｉｚｅ［２：０］が００１（１バイト）の時は図４Ｂと同じであるが、ｓｉｚｅ［２：０］が０１０（２バイト）、及び１００（４バイト）の時の動作が図４Ｂとは異なっている。レジスタサイズ属性が２バイトの場合は、ｓｉｚｅ［２：０］が００１（１バイト）、及び０１０（２バイト）の時の動作は図４Ｂと同じであるが、ｓｉｚｅ［２：０］が１００（４バイト）の時の動作が図４Ｂとは異なっており、信号線１１３への出力が１０となる。レジスタサイズ属性が４バイトの時の動作は図４Ｂと同じである。

図１２は、図１のバス１１１、及びバス１１４の動作の第２の例である。図１２は、図１１Ａ、図１１Ｂの制御回路１０２の動作の第２の例に対応している。第１の周辺回路（ＲＯＭ）１０５、第２の周辺回路（ＲＡＭ）１０６、及び第４の周辺回路（第２のＩＯ回路）１０８にアクセスするときの動作は図１０と同じであるため省略し、第３の周辺回路（第１のＩＯ回路）１０７へのアクセス時の動作のみ記載した。図１２において、サイズ＝１はレジスタサイズ属性が１バイト、サイズ＝２はレジスタサイズ属性が２バイト、サイズ＝４はレジスタサイズ属性が４バイトの時の動作を示している。

レジスタサイズ属性が１バイトの時は、アクセスサイズが２バイトと４バイトの時に図１０と動作が異なっている。いずれもバイト単位でアドレスが同じバイトに同じデータが出力される。例えばアクセスサイズが４バイトの場合、バス１１１の最下位バイト（ｓ）はバス１１４の最上位バイトに出力される。これは、バス１１１では最下位バイトがアドレス４ｎに対応しているのに対し、バス１１４は最上位バイトがアドレス４ｎに対応しているためである。レジスタサイズ属性が１バイトの時は第３の周辺回路（第１のＩＯ回路）１０７は１バイト単位でデータを解釈するため、この動作によってＣＰＵ１０１と第３の周辺回路（第１のＩＯ回路）１０７のデータの解釈が同一となることが保証される。

レジスタサイズ属性が２バイトの時は、アクセスサイズが４バイトの時に図１０と動作が異なっている。バス１１１の下位２バイト（ｒｓ）はデータの並び順を保存したままバス１１４の上位２バイトに出力される。バス１１１の下位２バイトはアドレス４ｎと４ｎ＋１に対応するため、バス１１４の同一アドレスの領域にデータがシフトされるが、データの並び順が保存されているため、ＣＰＵ１０１と第３の周辺回路（第１のＩＯ回路）１０７のデータの解釈が同一となることが保証される。バス１１１の上位２バイト（ｐｑ）も同様に、データの並び順を保存したままバス１１４の下位２バイトに出力される。

図１３は、図１の制御回路１０２の第２の例である。

図５の制御回路１０２と図１３の制御回路１０２Ａとの相違点は、図５の固定値出力回路５０１、５０２、５０５、５０６、５０７が記憶回路１３０１、１３０２、１３０５、１３０６、１３０７に置き換えられ、バス１１１から値を書き換えることを可能とした点である。

書き込み制御回路１３１１は、バス１１１のリクエスト信号（ｒｅｑ）が１、ライト信号（ｗｒ）が１、サイズ信号（ｓｉｚｅ［２：０］）が１００（４バイト）、かつ、アドレス信号（ａｄｒ［３１：２］）が所定の値であった場合に、信号線１３２１、１３２２、１３２５、１３２６、１３２７のいずれかに記憶回路１３０１、１３０２、１３０５、１３０６、１３０７の書き込み制御信号を出力する。書き込み制御信号は書き込みイネーブルと書き込みデータからなり、書き込みデータはバス１１１のライトデータ（ｗｄ［３１：０］）のうちの一部が選択されて出力される。

図１３の制御回路１０２Ａの構成とすることによって、図４Ａの属性情報テーブルＡＩＴの中身（格納値）をＣＰＵ１０１から設定することが可能となる。つまり、ＣＰＵ１０１からの要求に従ってテーブルＡＩＴの格納値を書き換える機能、または、ＣＰＵ１０１からの要求に従ってテーブルＡＩＴの格納値を書き換える工程、を有する。これによって、周辺回路の構成が変わった場合でも同一の制御回路１０２Ａを使用することが可能となる。

図１４は、本発明を適用したプロセッサの構成図の第２の例である。

図１のプロセッサ１００と図１４のプロセッサ１４００との相違は、ＣＰＵ１４０１がリトルエンディアンとビッグエンディアンの両方の動作をサポートし、現在どちらのエンディアンで動作しているかの情報を、信号線１４１１を介して、制御回路１４０２に出力する点である。つまり、ＣＰＵ１４０１はエンディアンをリトルエンディアンまたはビッグエンディアンへ変更する機能を有する。エンディアン変換回路１４０９は信号線１４１１から受け取ったＣＰＵ１４０１のエンディアンに関する情報に応じてエンディアン変換の規則を変更する。プロセッサ１４００は、ＣＰＵ１４０１のエンディアンを変更する工程と、ＣＰＵ１４０１とエンディアン変換回路１４０９との間の信号線１４１１にＣＰＵ１４０１のエンディアンに関する情報を伝達する工程と、信号線１４１１から受け取ったＣＰＵ１４０１のエンディアンに関する情報に応じてエンディアン変換回路１４０９のエンディアン変換の規則を変更する工程と、を有する。

制御回路１４０２は内蔵するテーブルＡＩＴ以外に信号線１４１１から取り込んだＣＰＵ１４０１のエンディアンに関する情報を加味して信号線１１２、１１３に出力する信号を生成する。詳細は後述する。

図１５Ａ、図１５Ｂは、図１４の制御回路１４０２の動作の例である。図１５Ａは、図１４の制御回路１４０２の属性情報テーブルＡＩＴを示す図である。図１５Ｂは、図１４の制御回路１４０２の制御信号生成ルールＣＳＧＲを示す図である。

図１５Ａの属性情報テーブルＡＩＴは図４Ａの属性情報テーブルＡＩＴと同一である。

一方、図１５Ｂの制御信号生成ルールＣＳＲＧは図４Ｂの制御信号生成ルールＣＳＲＧと比べると、信号線１４１１の値を考慮に入れる点が異なっている。信号線１４１１の値が０の時の動作は図４Ｂと同一である。信号線１４１１の値が１でエンディアン属性が０の場合は、ＣＰＵ１４０１と周辺回路のエンディアンが異なるため、バイトイネーブルのエンディアン変換を行う必要があり、信号線１１２は１となる。一方、信号線１１３は、タイプ属性が０の時は０１となり、タイプ属性が１の時はバス１１１のサイズ信号（ｓｉｚｅ［２：０］）の値に応じて０１、１０、００、または００となる。なお、図１５Ａの属性情報テーブルＡＩＴではエンディアン属性が０、かつタイプ属性が０のケースは存在しないため、図１５Ｂにはそのケースは記載していない。信号線１４１１の値が１でエンディアン属性も１の場合は、ＣＰＵ１４０１と周辺回路のエンディアンが同一であるため、エンディアン変換を行う必要は無く、信号線１１２、１１３に０が出力される。

図１６は、本発明を適用したプロセッサの構成図の第３の例である。

図１のプロセッサ１００と図１６のプロセッサ１６００との相違は、エンディアン変換回路１６０９が遅延回路１６０１を有する点である。図１のプロセッサ１００では、制御回路１０２、データ変換回路１０３、バイトイネーブル変換回路１０４の処理に時間がかかるため、ＣＰＵ１０１から周辺回路（１０５、１０６、１０７、１０８）までの転送時間が長くなり、動作周波数の低下につながる可能性がある。本実施例はこの問題に対応するため、遅延回路１６０１によってＣＰＵ１０１から周辺回路（１０５、１０６、１０７、１０８）までの転送を２クロックサイクルに分割し、１クロックサイクルあたりの転送時間を短縮することで動作周波数の低下を防止する。なお、周辺回路（１０５、１０６、１０７、１０８）からＣＰＵ１０１へのリードデータの転送は転送開始より１クロックサイクル以上遅れるため、その時点では制御回路１０２の動作は完了しており、エンディアン変換回路による動作周波数低下の影響は軽微であるため、本実施例ではリードデータの転送は２クロックサイクルに分割しない構成としている。但し、データ変換回路１０３の処理時間に起因して転送時間が長くなるため、その影響を無くすためにリードデータの転送もクロックサイクルに分割しても良い。

遅延回路１６０１は、信号線１１２から取り込んだ値が０だった時に、信号線１６１１から取り込んだバイトイネーブルと、信号線１６１２から取り込んだライトデータをそのままバス１１４に出力する。遅延回路１６０１はまた、信号線１１２から取り込んだ値が１だった時に、信号線１６１１から取り込んだバイトイネーブルと、信号線１６１２から取り込んだライトデータを１クロックサイクル遅らせて、バス１１４に出力する。遅延回路１６０１はまた、バス１１４から取り込んだリードデータをそのまま信号線１６１２に出力する。遅延回路１６０１はまた、バス１１４から取り込んだリードデータ有効信号をそのままバス１１１に出力する。つまり、エンディアン変換回路１６０９はエンディアン変換を行う必要がある場合に、遅延回路１６０１によりバイトイネーブルとデータを１クロックサイクル遅らせる機能ないし工程を有する。

図１７は、図１６の遅延回路１６０１の例である。

遅延回路１６０１は、記憶回路１７０１、１７０２、１７０３、１７０５、ＡＮＤ回路１７０４、１７０９、１７１０、１７１１、選択回路１７０６、１７０７、１７０８、ＯＲ回路１７１２からなる。

記憶回路１７０１は、信号線１６１１から取り込んだバイトイネーブル信号を１クロックサイクル遅らせて信号線１７２１に出力する。

記憶回路１７０２は、信号線１６１２から取り込んだライトデータ（ｗｄ［３１：０］）を１クロックサイクル遅らせて信号線１７２２に出力する。

記憶回路１７０３は、バス１１１から取り込んだライト信号（ｗｒ）、サイズ信号（ｓｉｚｅ［２：０］）、アドレス信号（ａｄｒ［３１：２］）を１クロックサイクル遅らせて信号線１７２３に出力する。

ＡＮＤ回路１７０４は信号線１１２から取り込んだバイトイネーブル変換有効信号とバス１１１から取り込んだリクエスト信号（ｒｅｑ）のＡＮＤを取り信号線１７２４に出力する。

記憶回路１７０５は、信号線１７２４の状態を１クロックサイクル遅らせて信号線１７２５に出力する。

選択回路１７０６は、信号線１７２５の値が１の時は信号線１７２１の値をバス１１４のバイトイネーブル信号（ｂｅ［３：０］）として出力する。選択回路１７０６はまた、信号線１７２５の値が０の時はバス１１１のバイトイネーブル信号（ｂｅ［３：０］）をバス１１４のバイトイネーブル信号（ｂｅ［３：０］）として出力する。

選択回路１７０７は、信号線１７２５の値が１の時は信号線１７２２の値をバス１１４のライトデータ（ｗｄ［３１：０］）として出力する。選択回路１７０７はまた、信号線１７２５の値が０の時はバス１１１のライトデータ（ｗｄ［３１：０］）をバス１１４のライトデータ（ｗｄ［３１：０］）として出力する。

選択回路１７０８は、信号線１７２５の値が１の時は信号線１７２３の値をバス１１４のライト信号（ｗｒ）、サイズ信号（ｓｉｚｅ［２：０］）、アドレス信号（ａｄｒ［３１：２］）として出力する。選択回路１７０８はまた、信号線１７２５の値が０の時はバス１１１のライト信号（ｗｒ）、サイズ信号（ｓｉｚｅ［２：０］）、アドレス信号（ａｄｒ［３１：２］）をバス１１４のライト信号（ｗｒ）、サイズ信号（ｓｉｚｅ［２：０］）、アドレス信号（ａｄｒ［３１：２］）として出力する。

ＡＮＤ回路１７０９は信号線１７２３のライト信号（ｗｒ）と信号線１７２５の値のＡＮＤを取り信号線１７２９に出力する。

ＡＮＤ回路１７１０は信号線１７２５の値の反転と信号線１７２４の値のＡＮＤを取り信号線１７３０に出力する。結果として、信号線１７３０は信号線１７２４の立ち上がり時に１サイクルのみ１となる。

ＡＮＤ回路１７１１は信号線１７３０の値の反転とバス１１１のリクエスト信号（ｒｅｑ）のＡＮＤを取り信号線１７３１に出力する。結果として、信号線１７３１は信号線１１２が１の時のみバス１１１のリクエスト信号（ｒｅｑ）の立ち上がりを１サイクル遅らせた信号となる。

ＯＲ回路１７１２は信号線１７２９の値と信号線１７３１の値のＯＲを取ってバス１１４のリクエスト信号（ｒｅｑ）として出力する。

図１８は、図１６のバス１１１、及びバス１１４のタイミングチャートの例である。

１サイクル目（ｃｙｃｌｅ＝１）ではバス１１１において書き込みのデータ転送が行われる。信号線１１２が１であるため、バス１１４では同じ書き込みのデータ転送がサイクル２に行われる。

３～７サイクル目ではバス１１１において読み出しのデータ転送が行われる。信号線１１２が１であるため、バス１１４では同じ読み出しのデータ転送の開始が４サイクル目に遅延するが、データ転送の終了はバス１１１と同じ７サイクル目となる。これは、図１７の遅延回路１６０１において、リクエスト信号（ｒｅｑ）、ライト信号（ｗｒ）、サイズ信号（ｓｉｚｅ［２：０］）、バイトイネーブル信号（ｂｅ［３：０］）、アドレス信号（ａｄｒ［３１：２］）に関しては１サイクル遅らせる回路が存在するが、リードデータ有効信号（ｒｄｖ）、リードデータ（ｒｄ［３１：０］）に関しては１サイクル遅らせる回路が存在しないためである。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１００：プロセッサ
１０１：ＣＰＵ
１０３：データ変換回路
１０４：バイトイネーブル変換回路
１０５：第１の周辺回路（ＲＯＭ）
１０６：第２の周辺回路（ＲＡＭ）
１０７：第３の周辺回路（第１のＩＯ回路：ＩＯ１）
１０８：第４の周辺回路（第２のＩＯ回路：ＩＯ２）
１０９：エンディアン変換回路
５０１、５０２、５０５、５０６、５０７：固定値出力回路（アドレスと接続先の種別の関係を示すテーブルに相当）
１３０１、１３０２、１３０５、１３０６、１３０７：記憶回路（アドレスと接続先の種別の関係を示すテーブルに相当）
１３１１：書込制御回路
１４００：プロセッサ
１４０１：ＣＰＵ
１４０９：エンディアン変換回路
１４１１：ＣＰＵのエンディアンの情報を伝達する信号線
１６００：プロセッサ
１６０１：遅延回路
１６０９：エンディアン変換回路

Claims (13)

1. ＣＰＵと、
   複数の周辺回路と、
   前記ＣＰＵと前記複数の周辺回路の間に設けられたエンディアン変換回路を有し、
   前記エンディアン変換回路は、アドレスと接続先の種別の関係を示す種別情報を格納するテーブルと、バイトイネーブル変換回路と、データ変換回路と、を有し、
   前記エンディアン変換回路は、前記ＣＰＵから出力されたアクセス先の出力アドレスを用いて前記テーブルから取り出した前記種別情報を用いて前記バイトイネーブル変換回路と前記データ変換回路とを別々に制御する、
   ことを特徴とするプロセッサ。
2. 請求項１に記載のプロセッサにおいて、
   前記テーブルは更に接続先がデータを解釈するサイズに関するサイズ情報を有し、
   前記エンディアン変換回路は前記テーブルから取り出した前記種別情報と前記サイズ情報を用いて前記バイトイネーブル変換回路と前記データ変換回路とを別々に制御する、
   ことを特徴とするプロセッサ。
3. 請求項１に記載のプロセッサにおいて、
   前記エンディアン変換回路は前記ＣＰＵからの要求に従って前記テーブルの格納値を書き換える機能を有する、
   ことを特徴とするプロセッサ。
4. 請求項１に記載のプロセッサにおいて、
   前記ＣＰＵはエンディアンを変更する機能を有し、
   前記ＣＰＵと前記エンディアン変換回路との間に前記ＣＰＵのエンディアンに関する情報を伝達する信号線を有し、
   前記エンディアン変換回路は前記信号線から受け取った前記ＣＰＵのエンディアンに関する情報に応じてエンディアン変換の規則を変更する、
   ことを特徴とするプロセッサ。
5. 請求項１に記載のプロセッサにおいて、
   前記エンディアン変換回路はエンディアン変換を行う必要がある場合にバイトイネーブルとデータを１クロックサイクル遅らせる遅延回路を有する、
   ことを特徴とするプロセッサ。
6. 請求項１に記載のプロセッサにおいて、
   第１バスと、
   第２バスと、を含み、
   前記ＣＰＵは、前記第１バスに接続され、前記第１バスに、第１エンディアンの１バイト又は複数バイトのデータと、アクセス先のアドレス信号と、前記データのサイズを示すサイズ信号と、前記データのどのバイトが有効かを示すバイトイネーブル信号と、を出力し、
   前記複数の周辺回路は、前記第２バスに接続され、
   前記エンディアン変換回路は、前記第１バスと前記第２バスの間に設けられ、
   前記複数の周辺回路は、
   前記第１エンディアンと異なる第２エンディアンのデータを１バイトごとに解釈するメモリと、
   前記第２エンディアンのデータを複数バイトごとに解釈する第１のＩＯ回路と、
   前記第１エンディアンのデータを複数バイトごとに解釈する第２のＩＯ回路と、を含み、
   前記テーブルは、
   前記メモリについて、前記メモリのアドレス範囲と、前記メモリの前記種別情報として、前記第２エンディアンを示すエンディアン属性と、前記サイズ信号の値によらずデータを１バイトごとに解釈する第１タイプを示すタイプ属性と、を含み、
   前記第１のＩＯ回路について、前記第１のＩＯ回路のアドレス範囲と、前記第１のＩＯ回路の前記種別情報として、前記第２エンディアンを示すエンディアン属性と、前記サイズ信号の値で示されたサイズのデータごとに解釈する第２タイプを示すタイプ属性と、を含み、
   前記第２のＩＯ回路について、前記第２のＩＯ回路のアドレス範囲と、前記第２のＩＯ回路の前記種別情報として、前記第１エンディアンを示すエンディアン属性と、前記第２タイプを示すタイプ属性と、を含み、
   前記エンディアン変換回路は、前記ＣＰＵから出力された前記アクセス先のアドレス信号を用いて前記テーブルから出力された前記エンディアン属性と前記タイプ属性と、前記サイズ信号とに基づいて、前記バイトイネーブル変換回路を制御する第１信号と、前記データ変換回路を制御する第２信号と、を生成する、プロセッサ。
7. 請求項６に記載のプロセッサにおいて、
   前記第１信号は、前記エンディアン属性が前記第１エンディアンを示す場合、第１の値とされ、前記バイトイネーブル変換回路を用いたエンディアン変換を行わずに前記バイトイネーブル信号を前記第２バスへ出力し、
   前記第１信号は、前記エンディアン属性が前記第２エンディアンを示す場合、第２の値とされ、前記バイトイネーブル変換回路を用いて前記バイトイネーブル信号のエンディアン変換を実施して変換後バイトイネーブル信号を前記第２バスへ出力する、プロセッサ。
8. 請求項６に記載のプロセッサにおいて、
   前記第２信号は、
   ａ）前記エンディアン属性が前記第１エンディアンを示す場合、第１の値とされ、前記データ変換回路を用いたエンディアン変換を行わずに前記データを前記第２バスへ出力し、
   ｂ）前記エンディアン属性が前記第２エンディアンを示し、かつ、前記タイプ属性が前記第１タイプの場合、第２の値とされ、前記データ変換回路を用いたエンディアン変換を行わずに前記データを前記第２バスへ出力し、
   ｃ）前記エンディアン属性が前記第２エンディアンを示し、かつ、前記タイプ属性が前記第２タイプの場合において、
   ｃ１）前記サイズ信号が１バイトを示す時、前記第２の値とされ、前記データ変換回路を用いて前記データのエンディアン変換を実施して変換後データを前記第２バスへ出力し、
   ｃ２）前記サイズ信号が２バイトを示す時、第３の値とされ、前記データ変換回路を用いて前記データのエンディアン変換を実施して変換後データを前記第２バスへ出力し、
   ｃ３）前記サイズ信号が４バイトを示す時、前記第１の値とされ、前記データ変換回路を用いたエンディアン変換を行わずに前記データを前記第２バスへ出力する、プロセッサ。
9. ＣＰＵと、複数の周辺回路と、前記ＣＰＵと前記複数の周辺回路の間に設けられたエンディアン変換回路を有し、前記エンディアン変換回路は、アドレスと接続先の種別の関係を示す種別情報を格納するテーブルと、バイトイネーブル変換回路と、データ変換回路と、を有するプロセッサのエンディアン変換方法であって、
   ａ）前記ＣＰＵから出力されたアクセス先の出力アドレスを用いて前記テーブルから前記種別情報を取り出す工程と、
   ｂ）取り出した前記種別情報に基づいて、前記バイトイネーブル変換回路と前記データ変換回路とを別々に制御する工程と、を含むエンディアン変換方法。
10. 請求項９に記載のエンディアン変換方法において、
    前記テーブルは、さらに、接続先がデータを解釈するサイズに関するサイズ情報を有し、
    前記ａ）工程は、前記テーブルから前記サイズ情報を取り出す工程を含み、
    前記ｂ）工程は、前記種別情報と前記サイズ情報とに基づいて、前記バイトイネーブル変換回路と前記データ変換回路とを別々に制御する、エンディアン変換方法。
11. 請求項９に記載のエンディアン変換方法において、
    前記ＣＰＵからの要求に従って前記エンディアン変換回路の前記テーブルの格納値を書き換える工程を有する、エンディアン変換方法。
12. 請求項９に記載のエンディアン変換方法において、
    前記ＣＰＵのエンディアンを変更する工程と、
    前記ＣＰＵと前記エンディアン変換回路との間の信号線に前記ＣＰＵのエンディアンに関する情報を伝達する工程と、
    前記信号線から受け取った前記ＣＰＵのエンディアンに関する情報に応じて前記エンディアン変換回路のエンディアン変換の規則を変更する工程と、を有するエンディアン変換方法。
13. 請求項９に記載のエンディアン変換方法において、
    前記エンディアン変換回路はエンディアン変換を行う必要がある場合に遅延回路によりバイトイネーブルとデータを１クロックサイクル遅らせる工程、を有するエンディアン変換方法。

Images