JP2023040813A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2023040813A
JP2023040813A JP2021147983A JP2021147983A JP2023040813A JP 2023040813 A JP2023040813 A JP 2023040813A JP 2021147983 A JP2021147983 A JP 2021147983A JP 2021147983 A JP2021147983 A JP 2021147983A JP 2023040813 A JP2023040813 A JP 2023040813A
Authority
JP
Japan
Prior art keywords
layer
insulating
memory device
semiconductor
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021147983A
Other languages
English (en)
Inventor
都文 鈴木
Kunifumi Suzuki
雄一 上牟田
Yuichi Kamimuta
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021147983A priority Critical patent/JP2023040813A/ja
Priority to TW111103926A priority patent/TW202312442A/zh
Priority to CN202210176134.3A priority patent/CN115799317A/zh
Priority to US17/654,654 priority patent/US11903215B2/en
Publication of JP2023040813A publication Critical patent/JP2023040813A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】長寿妙な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に延伸する第１半導体層と、第１方向に並び第１半導体層にそれぞれ対向する第１導電層及び第２導電層と、第１半導体層と第１導電層との間に設けられ酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第１絶縁部と、第１半導体層と第２導電層との間に設けられ酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第２絶縁部と、第１絶縁部と第２絶縁部との間に設けられ第１導電層及び第２導電層から離間する第１電荷蓄積層と、を備える。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリトランジスタを含む半導体記憶装置が知られている。これら複数のメモリトランジスタのゲート絶縁層には、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層、フローティングゲート等の導電性の電荷蓄積層、強誘電体層等の、データを記憶可能なメモリ部が設けられている。
特開２０１４－５３５７１号広報
長寿妙な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１半導体層と、第１方向に並び第１半導体層にそれぞれ対向する第１導電層及び第２導電層と、第１半導体層と第１導電層との間に設けられ酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第１絶縁部と、第１半導体層と第２導電層との間に設けられ酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第２絶縁部と、第１絶縁部と第２絶縁部との間に設けられ第１導電層及び第２導電層から離間する第１電荷蓄積層と、を備える。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 図３のＡで示した部分を拡大して示す模式的な断面図である。 メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。 メモリセルＭＣの分極率について説明するための模式的なグラフである。 メモリセルＭＣの状態について説明するための模式的な断面図である。 メモリセルＭＣの状態について説明するための模式的な断面図である。 メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。 メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な断面図である。 第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な断面図である。 第１実施形態に係る半導体記憶装置の消去動作について説明するための模式的な断面図である。 メモリセルＭＣの状態について説明するための模式的な断面図である。 メモリセルＭＣの状態について説明するための模式的な断面図である。 第１実施形態に係る半導体記憶装置のしきい値電圧調整動作について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第９実施形態に係る半導体記憶装置の他の構成例の一部の構成を示す模式的な断面図である。 他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、電気的に独立な複数のビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、電気的に共通な１のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、メモリ部を含むゲート絶縁層、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、メモリ部の状態に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁層及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成して電圧供給線に出力する電圧生成回路、所望の電圧供給線をビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）と導通させるデコード回路、ビット線ＢＬの電流又は電圧を検知するセンスアンプ回路、これらの回路を制御するシーケンサ等を備える。
［メモリダイＭＤの構造］
図２は、メモリダイＭＤの模式的な平面図である。図２に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
図３は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図４は、図３のＡで示した部分を拡大して示す模式的な断面図である。
図３に示す様に、本実施形態に係るメモリダイＭＤは、半導体基板１００の上方においてＺ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁層１３０と、半導体基板１００に接続された導電層１４０と、これらの構成の上方に設けられた導電層１５０と、を備える。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタ、及び、複数のキャパシタ等の一部として機能する。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図４に例示する様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１２及びタングステン（Ｗ）等の金属膜１１３の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。尚、図４に示す様に、本実施形態では、導電層１１０と絶縁層１０１との間に、それぞれ、絶縁層１０２が設けられている。
図３に示す様に、一部の導電層１１０は、それぞれ、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。また、一部の導電層１１０は、それぞれ、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及びドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
半導体層１２０の下端部は、単結晶シリコン（Ｓｉ）等からなる半導体層１２２を介して、半導体基板１００のＰ型ウェル領域に接続されている。半導体層１２２は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
ゲート絶縁層１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁層１３０は、例えば図４に示す様に、複数の導電層１１０に対応してＺ方向に並ぶ複数の強誘電体層１３１と、Ｚ方向に延伸する絶縁層１３２と、強誘電体層１３１及び絶縁層１０１の間に設けられた電荷蓄積層１３３と、を備える。
複数の強誘電体層１３１は、それぞれ、導電層１１０と半導体層１２０との間に設けられている。図示の例において、強誘電体層１３１は、導電層１１０と接している。また、図示の例において、Ｚ方向に並ぶ複数の強誘電体層１３１はＺ方向に分断され、且つ、Ｚ方向においてお互いに離間している。
強誘電体層１３１は、例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体層１３１に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体層１３１に含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体層１３１に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。尚、直方晶は斜方晶とも称される。
また、強誘電体層１３１は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含むことが出来る。
酸化ハフニウムに強誘電性を発現させる観点から、上記添加元素の濃度は０．１原子％以上６０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、１０原子％以上６０原子％以下である。
絶縁層１３２は、複数の強誘電体層１３１と半導体層１２０との間に設けられている。図示の例において、絶縁層１３２は、Ｚ方向に並ぶ複数の強誘電体層１３１及び半導体層１２０と接している。絶縁層１３２は、例えば、酸化シリコン（ＳｉＯ２）を含む。
電荷蓄積層１３３は、Ｚ方向において隣り合う２つの強誘電体層１３１の間に、二つずつ設けられている。電荷蓄積層１３３は、絶縁層１０２と絶縁層１３２との間に設けられている。電荷蓄積層１３３は、導電層１１０から離間している。また、電荷蓄積層１３３は、強誘電体層１３１、絶縁層１３２、絶縁層１０１及び絶縁層１０２と接している。電荷蓄積層１３３は、フローティングゲートであっても良いし、絶縁性の電荷蓄積層であっても良い。電荷蓄積層１３３がフローティングゲートである場合、電荷蓄積層１３３は、例えば、シリコン（Ｓｉ）等を含んでいても良い。また、電荷蓄積層１３３は、リン（Ｐ）等のＮ型の不純物、又は、ホウ素（Ｂ）等の不純物を含んでいても良い。電荷蓄積層１３３が絶縁性の電荷蓄積層である場合、電荷蓄積層１３３は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含んでいても良い。
導電層１４０は、例えば図３に示す様に、Ｚ方向及びＸ方向に延伸する。導電層１４０は、半導体基板１００のＰ型ウェル領域に設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図１）の一部として機能する。また、導電層１４０のＹ方向の側面には、酸化シリコン（ＳｉＯ２）等の絶縁層１４１が設けられている。
導電層１５０は、Ｘ方向に並び、Ｙ方向に延伸する。導電層１５０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。導電層１５０は、例えば、ビット線ＢＬ（図１）として機能する。
［メモリセルＭＣのしきい値電圧］
次に、図５を参照して、メモリセルＭＣのしきい値電圧について説明する。図５は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。尚、ここで言うしきい値電圧とは、メモリセルＭＣをＮＭＯＳトランジスタとして動作させる場合のしきい値電圧である。
図５の例では、メモリセルＭＣのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣのしきい値電圧は負極性であり、このしきい値電圧の絶対値は、図５の負極性の電圧Ｖ１の絶対値よりも大きい。また、上位ステートに制御されたメモリセルＭＣのしきい値電圧は正極性であり、このしきい値電圧の絶対値は、図５の正極性の電圧Ｖ２の絶対値よりも大きい。
読出動作では、例えば、選択ワード線ＷＬに、負極性の電圧Ｖ１と正極性の電圧Ｖ２との間の読出電圧ＶＣＧＲを供給する。図５の例において、読出電圧ＶＣＧＲは、接地電圧ＶＳＳ程度の大きさを有する。これにより、下位ステートに制御された選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、上位ステートに制御された選択メモリセルＭＣのチャネル領域にはチャネルが形成されない。
また、読出動作では、例えば、非選択ワード線ＷＬに、上位ステートに制御されたメモリセルＭＣのしきい値電圧より大きい読出パス電圧ＶＲＥＡＤを供給する。これにより、非選択メモリセルＭＣが、記録するデータに拘わらずＯＮ状態となる。これにより、選択メモリセルＭＣがビット線ＢＬ（図１）及びソース線ＳＬ（図１）と導通する。従って、この状態でビット線ＢＬとソース線ＳＬとの間に電圧を供給し、ビット線ＢＬに電流が流れるか否かを検出することにより、選択メモリセルＭＣに記録されたデータを読み出すことが出来る。
次に、図６～図８を参照して、メモリセルＭＣのしきい値電圧の制御方法について説明する。図６は、メモリセルＭＣの分極率について説明するための模式的なグラフである。図６に示すグラフの横軸はワード線ＷＬの電圧を示している。図６に示すグラフの縦軸は強誘電体層１３１の分極率Ｐを示している。図７及び図８は、メモリセルＭＣの状態について説明するための模式的な断面図である。
図４を参照して説明した様に、本実施形態に係るメモリセルＭＣのゲート絶縁層１３０は、強誘電体層１３１を含んでいる。この様なメモリセルＭＣに接続されたワード線ＷＬに所定以上の大きさの正極性の電圧及び負極性の電圧を交互に供給すると、図６に示す様なヒステリシス曲線が観察される。図６では、このヒステリシス曲線上に、状態Ｓ１，Ｓ２を示している。
状態Ｓ１は、上位ステートに制御されたメモリセルＭＣの状態である。状態Ｓ１は、分極率Ｐが負の分極率Ｐ１であり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。この状態では、図７に示す様に、強誘電体層１３１の半導体層１２０側の面に負電荷が誘起されている。この状態では、半導体層１２０に正電荷が誘起されるため、半導体層１２０に電子のチャネルが形成されづらい。従って、メモリセルＭＣのしきい値電圧は、正の値となる。
状態Ｓ１のメモリセルＭＣのゲート電極に読出パス電圧程度の大きさの電圧を供給した場合、強誘電体層１３１における分極の状態は変化しない。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ１に戻る。
状態Ｓ１のメモリセルＭＣのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体層１３１における分極の方向が反転し、図６に示す様に、強誘電体層１３１における分極率Ｐが増大する。ゲート電極の電圧が書込電圧ＶＰＧＭに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ２に遷移する。
状態Ｓ２は、下位ステートに制御されたメモリセルＭＣの状態である。状態Ｓ２は、分極率Ｐが正の分極率Ｐ２であり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。この状態では、図８に示す様に、強誘電体層１３１の半導体層１２０側の面に正電荷が誘起されている。この状態では、半導体層１２０に負電荷が誘起される。即ち、半導体層１２０に電子のチャネルが形成される。従って、メモリセルＭＣのしきい値電圧は、負の値となる。
状態Ｓ２のメモリセルＭＣのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体層１３１における分極の方向が反転し、図６に示す様に、強誘電体層１３１における分極率Ｐが減少する。ゲート電極の電圧が消去電圧Ｖｅｒａに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ１に遷移する。
［分極反転に伴って生じる電流］
次に、図９及び図１０を参照して、分極反転に伴って生じる電流について説明する。図９及び図１０は、メモリセルＭＣのエネルギーバンド図である。
図９に示す様に、状態Ｓ１（図７）のメモリセルＭＣのゲート電極（導電層１１０）に正極性の電圧が供給され、且つ、強誘電体層１３１の分極反転が生じていない場合、強誘電体層１３１と絶縁層１３２との界面におけるエネルギー準位が、絶縁層１３２と半導体層１２０との界面におけるエネルギー準位よりも高い。
図９に示す様な状態から強誘電体層１３１の分極反転が生じた場合、図１０に示す様に、強誘電体層１３１と絶縁層１３２との界面におけるエネルギー準位が、絶縁層１３２と半導体層１２０との界面におけるエネルギー準位と同程度の高さまで低下する場合がある。この様な場合、半導体層１２０に形成されたチャネル中の電子が、絶縁層１３２をトンネルして、強誘電体層１３１まで達する場合がある。この様な場合、強誘電体層１３１まで達した電子は、強誘電体層１３１と絶縁層１３２との界面に存在するトラップ準位にトラップされる。これに伴い、上記エネルギー準位の差が緩和される。
ここで、この様なトンネル電流が所定以上の大きさである場合、このトンネル電流によって、絶縁層１３２や、強誘電体層１３１と絶縁層１３２との界面等に結晶欠陥が発生してしまう場合がある。また、この様な結晶欠陥がトラップ準位となってしまう場合がある。この様なトラップ準位には、電子が蓄積され、状態Ｓ１，Ｓ２におけるメモリセルＭＣのしきい値電圧が減少してしまう場合がある。また、この様な結晶欠陥は、半導体記憶装置の書込動作及び消去動作を繰り返し実行することによって、絶縁層１３２や、強誘電体層１３１と絶縁層１３２との界面等に蓄積されてしまう場合がある。
そこで、本実施形態においては、図４を参照して説明した様に、強誘電体層１３１と絶縁層１３２との界面近傍に、電荷蓄積層１３３を設けている。
この様な構成では、例えば、状態Ｓ１（図７）のメモリセルＭＣのゲート電極に対して正極性の電圧の供給を開始すると、まず、半導体層１２０に形成されたチャネル中の電子が、絶縁層１３２をトンネルして電荷蓄積層１３３に達し、電荷蓄積層１３３に蓄積される。強誘電体層１３１において分極反転が生じると、電荷蓄積層１３３に蓄積された電子が、強誘電体層１３１と絶縁層１３２との界面のトラップ準位に供給される。これにより、強誘電体層１３１と絶縁層１３２との界面におけるエネルギー準位と、絶縁層１３２と半導体層１２０との界面におけるエネルギー準位と、の差が緩和される。これにより、上述の様なトンネル電流を抑制し、トラップ準位の蓄積を抑制して、半導体記憶装置の長寿命化を図ることが可能となる。
［製造方法］
次に、図１１～図２４を参照して、メモリダイＭＤの製造方法について説明する。図１１～図２４は、同製造方法について説明するための模式的な断面図である。
本実施形態に係るメモリダイＭＤの製造に際しては、まず、半導体基板１００の周辺回路領域ＲＰＣ（図２）に、周辺回路ＰＣを構成する複数のトランジスタを形成する。
次に、例えば図１１に示す様に、半導体基板１００上に、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。尚、図１１では図示を省略するものの、この工程では、複数の犠牲層１１０Ａ及び複数の絶縁層１０１の間に、絶縁層１０２（図４）を形成する。
次に、例えば図１２及び図１３に示す様に、複数の半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１、犠牲層１１０Ａ及び絶縁層１０２を貫通し、半導体基板１００の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
尚、図１２及び図１３に示す工程の後では、メモリホールＭＨの底面に、図３を参照して説明した半導体層１２２を形成しても良い。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図１４に示す様に、メモリホールＭＨを介して犠牲層１１０Ａの一部を除去して、強誘電体層１３１（図４）に対応する位置に空隙１３１Ａを形成する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図１５に示す様に、メモリホールＭＨの内周面に、強誘電体層１３１Ｂを形成する。強誘電体層１３１Ｂは、例えば、空隙１３１Ａ（図１４）を埋め込む程度に厚く形成される。また、強誘電体層１３１Ｂは、メモリホールＭＨを埋め込まない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１６に示す様に、強誘電体層１３１Ｂの一部を除去して、複数の絶縁層１０１の側面を露出させる。この工程により、複数の強誘電体層１３１が形成される。この工程は、例えば、ウェットエッチングによって行う。
次に、例えば図１７に示す様に、メモリホールＭＨを介して絶縁層１０２の一部を除去して、電荷蓄積層１３３（図４）に対応する位置に空隙１３３Ａを形成する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図１８に示す様に、メモリホールＭＨの内周面に、電荷蓄積層１３３Ｂを形成する。電荷蓄積層１３３Ｂは、例えば、空隙１３３Ａ（図１７）を埋め込む程度に厚く形成される。また、電荷蓄積層１３３Ｂは、メモリホールＭＨを埋め込まない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１９に示す様に、電荷蓄積層１３３Ｂの一部を除去して、複数の絶縁層１０１の側面を露出させる。この工程により、複数の電荷蓄積層１３３が形成される。この工程は、例えば、ウェットエッチングによって行う。
次に、例えば図２０に示す様に、メモリホールＭＨの内周面に、絶縁層１３２、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２１に示す様に、メモリホールＭＨの上端部に、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２２に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１、犠牲層１１０Ａ及び絶縁層１０２をＹ方向に分断し、半導体基板１００の上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２３及び図２４に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去して、空隙１１０Ｂを形成する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁層１３０及び絶縁層１２５）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
尚、図２３及び図２４に示す工程の後では、半導体層１２２の外周面に、絶縁層１２３（図３）を形成しても良い。この工程は、例えば、酸化処理等の方法によって行う。
次に、例えば図３及び図４に示す様に、導電層１１０，１１１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
［読出動作］
次に、図２５を参照して、本実施形態に係る半導体記憶装置の読出動作について、より具体的に説明する。図２５は、読出動作について説明するための模式的な断面図である。
尚、以下の説明では、１つのストリングユニットＳＵに含まれ、且つ、１つのワード線ＷＬに接続された全てのメモリセルＭＣを含む構成を、ページＰＧと呼ぶ場合がある。図２５では、１つのページＰＧから一括してデータを読み出す例について説明する。
読出動作では、例えば、ビット線ＢＬに電圧ＶＤＤを供給し、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。電圧ＶＤＤは、例えば、接地電圧ＶＳＳより大きい。
また、選択ワード線ＷＬに接続された複数のメモリセルＭＣを、ビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧ＶＳＧを供給する。電圧ＶＳＧと電圧ＶＤＤとの差分は、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＮＭＯＳトランジスタとして動作させる際のしきい値電圧よりも大きい。従って、選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域には、電子のチャネルが形成される。また、非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給する。これにより、非選択ワード線ＷＬのチャネル領域に、電子のチャネルが形成される。
また、選択ワード線ＷＬに読出電圧ＶＣＧＲを供給する。これにより、下位ステートに対応するメモリセルＭＣのチャネル領域には電子のチャネルが形成され、上位ステートに対応するメモリセルＭＣのチャネル領域にはチャネルが形成されない。
また、周辺回路ＰＣ中のセンスアンプユニットによって、センス動作を実行する。センス動作では、ビット線ＢＬに流れる電流が測定され、これによってメモリセルＭＣに記録されているデータが取得される。
尚、以上の説明では、読出動作において、一つのページＰＧに含まれる全てのメモリセルＭＣから一括してデータを読み出す例について説明した。しかしながら、読出動作においては、１つのメモリセルＭＣのみからデータを読み出しても良いし、一つのページＰＧに含まれる一部のメモリセルＭＣのみから一括してデータを読み出しても良い。この場合には、例えば、読出動作の対象となっているメモリセルＭＣに接続されたビット線ＢＬに電圧ＶＤＤを供給し、その他のビット線ＢＬに電圧ＶＳＲＣを供給しても良い。
［書込動作］
次に、図２６を参照して、書込動作について説明する。図２６は、書込動作について説明するための模式的な断面図である。
図２６では、１つのページＰＧに一括してデータを書き込む例について説明する。
書込動作では、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ。）に接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ。）に接続されたビット線ＢＬに電圧ＶＤＤを供給する。
また、書込メモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給する。電圧ＶＳＧＤは、例えば、図２５の電圧ＶＳＧより小さい。
電圧ＶＳＧＤと電圧ＶＳＲＣとの差分は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして動作させる際のしきい値電圧よりも大きい。従って、電圧ＶＳＲＣが供給されたビット線ＢＬに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成される。
一方、電圧ＶＳＧＤと電圧ＶＤＤとの差分は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして動作させる際のしきい値電圧よりも小さい。従って、電圧ＶＤＤが供給されたビット線ＢＬに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域にはチャネルが形成されない。
また、メモリセルＭＣを、ソース線ＳＬから電気的に切り離す。例えば、ソース側選択ゲート線ＳＧＳに接地電圧ＶＳＳを供給する。
また、非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図２５の読出パス電圧ＶＲＥＡＤより大きくても良いし、読出パス電圧ＶＲＥＡＤと同程度であっても良い。これにより、非選択ワード線ＷＬに接続されたメモリセルＭＣのチャネル領域に、電子のチャネルが形成される。
また、選択ワード線ＷＬに書込電圧ＶＰＧＭを供給する。書込電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
ここで、書込メモリセルＭＣのチャネル領域には電圧ＶＳＲＣが供給されているため、書込メモリセルＭＣのゲート絶縁層１３０には書込電圧ＶＰＧＭ程度の電圧が供給される。これにより、書込メモリセルＭＣの強誘電体層１３１の分極状態を変化させることが可能である。
一方、禁止メモリセルＭＣのチャネル領域は、ビット線ＢＬからもソース線ＳＬからも切り離されており、電気的にフローティング状態となっている。また、禁止メモリセルＭＣのチャネルの電位は、非選択ワード線ＷＬとの容量結合により、書込パス電圧ＶＰＡＳＳ程度の大きさとなっている。従って、禁止メモリセルＭＣのゲート絶縁層１３０には、書込電圧ＶＰＧＭと書込パス電圧ＶＰＡＳＳとの差分程度の電圧が供給される。これにより、禁止メモリセルＭＣの強誘電体層１３１の分極状態を維持することが可能である。
尚、以上の説明では、書込動作において、一つのページＰＧに含まれる全てのメモリセルＭＣに一括してデータを書き込む例について説明した。しかしながら、書込動作においては、１つのメモリセルＭＣのみにデータを書き込んでも良いし、一つのページＰＧに含まれる一部のメモリセルＭＣのみに一括してデータを書き込んでも良い。この場合には、例えば、書込動作の対象となっていないメモリセルＭＣに接続されたビット線ＢＬに電圧ＶＤＤを供給しても良い。
［消去動作］
次に、図２７を参照して、消去動作について説明する。図２７は、消去動作について説明するための模式的な断面図である。
図２７では、１つのメモリブロックＢＬＫから一括してデータを消去する例について説明する。
消去動作では、例えば、ビット線ＢＬ及びソース線ＳＬに消去電圧Ｖｅｒａを供給する。
また、半導体層１２０に、正孔を供給する。
例えば、図示の例では、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´を供給する。電圧ＶＳＧ´は、少なくとも、消去電圧Ｖｅｒａより小さい。電圧ＶＳＧ´は、例えば、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生する程度の大きさの電圧である。これにより、ドレイン側選択トランジスタＳＴＤのチャネル領域において電子－正孔対が発生し、発生した正孔が半導体層１２０に供給される。
また、例えば、図示の例では、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´を供給する。電圧ＶＳＧ´´は、少なくとも、消去電圧Ｖｅｒａより小さい。電圧ＶＳＧ´´と消去電圧Ｖｅｒａとの差分は、ソース側選択ゲート線ＳＧＳをＰＭＯＳトランジスタとして動作させる際のしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳのチャネル領域には正孔のチャネルが形成される。これにより、半導体基板１００中の正孔が半導体層１２０に供給される。
また、ワード線ＷＬに接地電圧ＶＳＳを供給する。ここで、メモリセルＭＣのチャネル領域には消去電圧Ｖｅｒａが供給されているため、メモリセルＭＣのゲート絶縁層１３０には消去電圧Ｖｅｒａ程度の電圧が供給される。これにより、メモリセルＭＣの強誘電体層１３１の分極状態を変化させることが可能である。
尚、以上の説明では、消去動作において、一つのメモリブロックＢＬＫに含まれる全てのメモリセルＭＣから一括してデータを消去する例について説明した。しかしながら、消去動作においては、１つのメモリセルＭＣのみからデータを消去しても良いし、一つのページＰＧに含まれる全て又は一部のメモリセルＭＣに対して一括して実行しても良いし、一つのメモリブロックＢＬＫに含まれる一部のメモリセルＭＣのみから一括してデータを消去しても良い。この場合には、例えば、ソース側選択トランジスタＳＴＳをＯＦＦ状態とし、消去動作の対象となっていないメモリセルＭＣに接続されたビット線ＢＬに消去電圧Ｖｅｒａよりも小さい電圧を供給しても良い。また、この様な場合には、例えば、選択ワード線ＷＬ以外のワード線ＷＬに、消去電圧Ｖｅｒａ又はその他の接地電圧ＶＳＳよりも大きい電圧を供給しても良い。
また、以上の説明では、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬによって正孔を発生させて半導体層１２０に供給し、且つ、ソース側選択トランジスタＳＴＳからも半導体層１２０に正孔を供給する例について説明した。しかしながら、消去動作においては、これらのうちの一方を省略することも可能である。
［しきい値電圧調整動作］
上述の通り、本実施形態に係る半導体記憶装置においては、状態Ｓ１（図７）のメモリセルＭＣのゲート電極に正極性の電圧を供給すると、半導体層１２０に形成されたチャネル中の電子が、絶縁層１３２をトンネルして電荷蓄積層１３３に達し、電荷蓄積層１３３に蓄積される。ここで、書込動作の終了直後、例えば図２８に示す様に、電荷蓄積層１３３に電子が残存する場合がある。この様な場合、電荷蓄積層１３３中の電子によって半導体層１２０の表面に正電荷が誘起され、これによって、半導体層１２０の表面に形成された電子のチャネルが分断されてしまう場合がある。この様な場合、メモリセルＭＣの状態を好適に読み出すことが出来なくなってしまう場合がある。そこで、本実施形態に係る半導体記憶装置は、書込動作を実行してから読出動作を実行するまでの間に、電荷蓄積層１３３中に蓄積された電子を半導体層１２０側に引き抜く動作を実行可能に構成されている。これにより、図２９に示す様に、電子のチャネルが分断されてしまうことを抑制可能である。以下、この様な動作を、しきい値電圧調整動作と呼ぶ。
次に、図３０を参照して、しきい値電圧調整動作について説明する。図３０は、しきい値電圧調整動作について説明するための模式的な断面図である。
図３０では、１つのメモリブロックＢＬＫに含まれる複数のメモリセルＭＣに対して一括してしきい値電圧調整を実行する例について説明する。
しきい値電圧調整は、基本的には、図２７を参照して説明した消去動作と同様に実行される。ただし、しきい値電圧調整動作においては、ビット線ＢＬ及びソース線ＳＬに、消去電圧Ｖｅｒａのかわりに、電圧Ｖｅｒａ´を供給する。電圧Ｖｅｒａ´は、電荷蓄積層１３３中から電子が引き抜かれる程度に大きい。また、電圧Ｖｅｒａ´は、状態Ｓ２のメモリセルＭＣの強誘電体層１３１において分極反転が生じない程度に小さい。例えば、電圧Ｖｅｒａ´は、少なくとも消去電圧Ｖｅｒａより小さい。
尚、以上の説明では、しきい値電圧調整動作を、一つのメモリブロックＢＬＫに含まれる全てのメモリセルＭＣに対して一括して実行する例について説明した。しかしながら、しきい値電圧調整動作は、１つのメモリセルＭＣのみに対して実行しても良いし、一つのページＰＧに含まれる全て又は一部のメモリセルＭＣに対して一括して実行しても良いし、一つのメモリブロックＢＬＫに含まれる一部のメモリセルＭＣに対して一括して実行しても良い。この場合には、例えば、ソース側選択トランジスタＳＴＳをＯＦＦ状態とし、しきい値電圧調整動作の対象となっていないメモリセルＭＣに接続されたビット線ＢＬに電圧Ｖｅｒａ´よりも小さい電圧を供給しても良い。また、この様な場合には、例えば、選択ワード線ＷＬ以外のワード線ＷＬに、電圧Ｖｅｒａ´又はその他の接地電圧ＶＳＳよりも大きい電圧を供給しても良い。
また、以上の説明では、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬによって正孔を発生させて半導体層１２０に供給し、且つ、ソース側選択トランジスタＳＴＳからも半導体層１２０に正孔を供給する例について説明した。しかしながら、しきい値電圧調整動作においては、これらのうちの一方を省略することも可能である。
尚、しきい値電圧調整動作は、書込動作を実行してから読出動作を実行するまでの間に実行されれば良い。
例えば、複数のページＰＧに対する書込動作の実行後に、図３０を参照して説明した様に、これら複数のページＰＧに対応するメモリブロックＢＬＫ中の全てのメモリセルＭＣに対して、一括してしきい値電圧調整動作を実行しても良い。この様な方法によれば、しきい値電圧調整動作の実行に要する時間を削減可能である。
また、１つのページＰＧに対して書込動作を実行する度に、このページＰＧ中の全てのメモリセルＭＣに対して、一括してしきい値電圧調整動作を実行しても良い。また、１つのページＰＧに対して読出動作を実行する際、読出動作を実行する直前に、このページＰＧ中の全てのメモリセルＭＣに対して、一括してしきい値電圧調整動作を実行しても良い。この様な方法は、しきい値電圧調整動作を実行したメモリブロックＢＬＫの情報、又は、しきい値電圧調整動作を実行していないメモリブロックＢＬＫの情報を保持する必要がないため、比較的容易に実現可能である。
［第２実施形態］
［構成］
次に、図３１を参照して、第２実施形態に係る半導体記憶装置について説明する。図３１は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第１実施形態に係る半導体記憶装置においては、例えば図４を参照して説明した様に、Ｚ方向において隣り合う２つのメモリセルＭＣに対応する電荷蓄積層１３３が、Ｚ方向に分断され、且つ、Ｚ方向においてお互いに離間している。しかしながら、この様な構成はあくまでも例示に過ぎず、Ｚ方向において隣り合う２つのメモリセルＭＣに対応する電荷蓄積層は、お互いに接続されていても良い。
例えば、第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、絶縁層１０２（図４）を備えていない。また、第２実施形態に係る半導体記憶装置は、ゲート絶縁層１３０（図４）のかわりに、ゲート絶縁層２３０を備える。
ゲート絶縁層２３０は、基本的には、ゲート絶縁層１３０と同様に構成されている。ただし、ゲート絶縁層２３０は、複数の電荷蓄積層１３３（図４）のかわりに、複数の電荷蓄積層２３３を備える。
電荷蓄積層２３３は、基本的には、電荷蓄積層１３３と同様に構成されている。ただし、電荷蓄積層１３３は、Ｚ方向において隣り合う２つの強誘電体層１３１の間に、二つずつ設けられている。一方、電荷蓄積層２３３は、Ｚ方向において隣り合う２つの強誘電体層１３１の間に、一つずつ設けられている。
尚、図示の例において、電荷蓄積層２３３は、絶縁層１０１、Ｚ方向において隣り合う２つの強誘電体層１３１、及び、絶縁層１３２に接している。
［製造方法］
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。
ただし、第２実施形態に係る半導体記憶装置の製造に際しては、図１１を参照して説明した工程において、絶縁層１０２が形成されない。
また、図１７を参照して説明した工程において、絶縁層１０２の一部ではなく、絶縁層１０１の一部を除去して、電荷蓄積層２３３に対応する位置に空隙を形成する。
また、図１８を参照して説明した工程において、上記空隙に、電荷蓄積層２３３を構成する層を形成する。
［第３実施形態］
［構成］
次に、図３２を参照して、第３実施形態に係る半導体記憶装置について説明する。図３２は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第１実施形態に係る半導体記憶装置においては、例えば図４を参照して説明した様に、複数の導電層１１０に対応して複数の強誘電体層１３１が設けられている。また、Ｚ方向に並ぶ複数の強誘電体層１３１はＺ方向に分断され、且つ、Ｚ方向においてお互いに離間している。しかしながら、Ｚ方向に並ぶ複数の強誘電体層１３１は、お互いに接続されていても良い。
例えば、第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、絶縁層１０２（図４）を備えていない。また、第３実施形態に係る半導体記憶装置は、ゲート絶縁層１３０（図４）のかわりに、ゲート絶縁層３３０を備える。
ゲート絶縁層３３０は、例えば図３２に示す様に、Ｚ方向に延伸する強誘電体層３３１と、Ｚ方向に延伸する絶縁層１３２と、Ｚ方向に並ぶ複数の電荷蓄積層３３３と、を備える。
強誘電体層３３１は、基本的には、強誘電体層１３１と同様に構成されている。ただし、強誘電体層３３１は、複数の導電層１１０に対応してＺ方向に並ぶ複数の部分３３４と、複数の絶縁層１０１に対応してＺ方向に並ぶ複数の部分３３５と、これら複数の部分３３４，３３５に接続された複数の部分３３６と、を備える。
複数の部分３３４は、それぞれ、導電層１１０と絶縁層１３２との間に設けられている。図示の例において、部分３３４は、導電層１１０及び絶縁層１３２と接している。
複数の部分３３５は、それぞれ、絶縁層１０１と電荷蓄積層３３３との間に設けられている。図示の例において、部分３３５は、絶縁層１０１及び電荷蓄積層３３３と接している。
複数の部分３３６は、それぞれ、導電層１１０と電荷蓄積層３３３との間に設けられている。図示の例において、Ｚ方向の一方側から数えて奇数番目の部分３３６は、導電層１１０の下面及び電荷蓄積層３３３の上面に接している。また、これらの部分３３６は、部分３３４の下端及び部分３３５の上端に接続されている。また、図示の例において、Ｚ方向の一方側から数えて偶数番目の部分３３６は、導電層１１０の上面及び電荷蓄積層３３３の下面に接している。また、これらの部分３３６は、部分３３４の上端及び部分３３５の下端に接続されている。
電荷蓄積層３３３は、基本的には、電荷蓄積層１３３と同様に構成されている。ただし、電荷蓄積層３３３は、Ｚ方向において隣り合う２つの強誘電体層１３１の間に、一つずつ設けられている。
［製造方法］
次に、図３３～図３７を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図３３～図３７は、同製造方法について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置の製造に際しては、第１実施形態に係る半導体記憶装置の製造工程のうち、図１２及び図１３を参照して説明した工程までの工程を実行する。ただし、第３実施形態に係る半導体記憶装置の製造に際しては、図１１を参照して説明した工程において、絶縁層１０２が形成されない。
次に、例えば図３３及び図３４に示す様に、メモリホールＭＨを介して絶縁層１０１の一部を除去して、強誘電体層３３１（図３２）及び電荷蓄積層３３３に対応する位置に空隙３３３Ａを形成する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３５に示す様に、メモリホールＭＨの内周面に、強誘電体層３３１を形成する。強誘電体層３３１は、例えば、空隙３３３Ａ及びメモリホールＭＨを埋め込まない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３６に示す様に、メモリホールＭＨの内周面に、電荷蓄積層３３３Ｂを形成する。電荷蓄積層３３３Ｂは、例えば、空隙３３３Ａ（図３５）を埋め込む程度に厚く形成される。また、電荷蓄積層３３３Ｂは、メモリホールＭＨを埋め込まない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３７に示す様に、電荷蓄積層３３３Ｂの一部を除去して、強誘電体層３３１中の複数の部分３３４の側面を露出させる。この工程により、複数の電荷蓄積層３３３が形成される。この工程は、例えば、ウェットエッチングによって行う。
その後、第１実施形態に係る半導体記憶装置の製造工程のうち、図２０を参照して説明した工程以降の工程を実行する。
［第４実施形態］
［構成］
次に、図３８を参照して、第４実施形態に係る半導体記憶装置について説明する。図３８は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、ゲート絶縁層３３０（図３２）のかわりに、ゲート絶縁層４３０を備える。
ゲート絶縁層４３０は、基本的には、ゲート絶縁層３３０と同様に構成されている。ただし、ゲート絶縁層４３０は、複数の電荷蓄積層３３３のかわりに、複数の電荷蓄積層４３３及び複数の絶縁層４０１を備えている。
絶縁層４０１は、Ｚ方向に並ぶ２つの導電層１１０の間に設けられている。また、図示の例において、絶縁層４０１は、絶縁層１３２に接している。絶縁層４０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
電荷蓄積層４３３は、基本的には、電荷蓄積層３３３と同様に構成されている。ただし、電荷蓄積層４３３は、２つの部分４３４と、これら２つの部分４３４に接続された部分４３５と、を備える。
部分４３４は、絶縁層４０１と、強誘電体層３３１の部分３３６と、の間に設けられている。図示の例において、一方の部分４３４は、絶縁層４０１の下面、部分３３６の上面、及び、絶縁層１３２に接している。また、図示の例において、他方の部分４３４は、絶縁層４０１の上面、部分３３６の下面、及び、絶縁層１３２に接している。
部分４３５は、絶縁層４０１と、強誘電体層３３１の部分３３５と、の間に設けられている。図示の例において、部分４３５は、絶縁層４０１及び強誘電体層３３１の部分３３５に接している。また、部分４３５の上端及び下端は、それぞれ、部分４３４に接続されている。
［製造方法］
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に製造される。
ただし、第４実施形態に係る半導体記憶装置の製造に際しては、図３６を参照して説明した工程において、メモリホールＭＨの内周面に、電荷蓄積層３３３Ｂのかわりに、電荷蓄積層４３３を構成する層、及び、絶縁層４０１を構成する層を形成する。これらの層は、例えば、空隙３３３Ａ（図３５）を埋め込む程度に厚く形成される。また、これらの層は、メモリホールＭＨを埋め込まない程度に薄く形成される。
また、図３７を参照して説明した工程において、これらの層の一部を除去して、強誘電体層３３１中の複数の部分３３４の側面を露出させる。この工程により、複数の電荷蓄積層４３３及び絶縁層４０１が形成される。
［第５実施形態］
［構成］
次に、図３９を参照して、第５実施形態に係る半導体記憶装置について説明する。図３９は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、ゲート絶縁層４３０（図３８）のかわりに、ゲート絶縁層５３０を備える。
ゲート絶縁層５３０は、基本的には、ゲート絶縁層４３０と同様に構成されている。ただし、ゲート絶縁層５３０は、複数の電荷蓄積層４３３のかわりに、複数の電荷蓄積層５３３及び複数の絶縁層５３４を備えている。
電荷蓄積層５３３は、基本的には、電荷蓄積層４３３と同様に構成されている。ただし、電荷蓄積層５３３は、絶縁層４０１と、強誘電体層３３１の部分３３６と、の間に設けられている。図示の例において、Ｚ方向の一方側から数えて奇数番目の電荷蓄積層５３３は、絶縁層４０１の上面、部分３３６の下面、及び、絶縁層１３２に接している。また、図示の例において、Ｚ方向の一方側から数えて偶数番目の電荷蓄積層５３３は、絶縁層４０１の下面、部分３３６の上面、及び、絶縁層１３２に接している。電荷蓄積層５３３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含むシリコン（Ｓｉ）等を含む。
絶縁層５３４は、絶縁層４０１と、強誘電体層３３１の部分３３５と、の間に設けられている。図示の例において、絶縁層５３４は、絶縁層４０１及び強誘電体層３３１の部分３３５に接している。また、絶縁層５３４の上端及び下端は、それぞれ、電荷蓄積層５３３に接続されている。絶縁層５３４は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。
［製造方法］
第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に製造される。
ただし、第５実施形態に係る半導体記憶装置の製造に際しては、電荷蓄積層４３３のかわりに、絶縁層５３４を形成する。
また、複数の絶縁層５３４及び絶縁層４０１を形成した後、絶縁層１３２を形成する前に、絶縁層５３４の一部を除去して、電荷蓄積層５３３に対応する位置に空隙を形成する。
また、この空隙に、電荷蓄積層５３３を構成する層を形成する。この層は、この空隙を埋め込む程度に厚く形成される。また、この層は、メモリホールＭＨを埋め込まない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
また、この層の一部を除去して、強誘電体層３３１中の複数の部分３３４の側面を露出させる。この工程により、複数の電荷蓄積層５３３が形成される。
［第６実施形態］
［構成］
次に、図４０を参照して、第６実施形態に係る半導体記憶装置について説明する。図４０は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第６実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、導電層１１０のかわりに、導電層６１０を備える。
導電層６１０は、基本的には導電層１１０と同様に構成されている。例えば、図示の例において、導電層６１０は、窒化チタン（ＴｉＮ）等のバリア導電膜６１２及びタングステン（Ｗ）等の金属膜６１３の積層膜等を含んでいる。ただし、導電層６１０は、半導体層１２０との距離が一定の範囲内の部分６１４と、半導体層１２０との距離が一定の範囲外の部分６１５と、を備える。部分６１４の上面及び下面は、強誘電体層３３１に接している。部分６１５の上面及び下面は、絶縁層１０１に接している。部分６１４のＺ方向における厚みは、部分６１５のＺ方向における厚みよりも小さい。
［製造方法］
第６実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に製造される。
ただし、第６実施形態に係る半導体記憶装置の製造に際しては、図３４を参照して説明した工程の実行後、図３５を参照して説明した工程の実行前に、犠牲層１１０Ａの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。
［第７実施形態］
［構成］
次に、図４１を参照して、第７実施形態に係る半導体記憶装置について説明する。図４１は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第７実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第７実施形態に係る半導体記憶装置は、導電層１１０のかわりに、導電層６１０を備える。
［製造方法］
第７実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に製造される。
ただし、第７実施形態に係る半導体記憶装置の製造に際しては、図３４を参照して説明した工程の実行後、図３５を参照して説明した工程の実行前に、犠牲層１１０Ａの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。
［第８実施形態］
［構成］
次に、図４２を参照して、第８実施形態に係る半導体記憶装置について説明する。図４２は、第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第８実施形態に係る半導体記憶装置は、基本的には、第５実施形態に係る半導体記憶装置と同様に構成されている。ただし、第８実施形態に係る半導体記憶装置は、導電層１１０のかわりに、導電層６１０を備える。
［製造方法］
第８実施形態に係る半導体記憶装置は、基本的には、第５実施形態に係る半導体記憶装置と同様に製造される。
ただし、第８実施形態に係る半導体記憶装置の製造に際しては、図３４を参照して説明した工程の実行後、図３５を参照して説明した工程の実行前に、犠牲層１１０Ａの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。
［第９実施形態］
［構成］
次に、図４３を参照して、第９実施形態に係る半導体記憶装置について説明する。図４３は、第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第９実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第９実施形態に係る半導体記憶装置は、ゲート絶縁層１３０（図４）のかわりに、ゲート絶縁層９３０を備える。
ゲート絶縁層９３０は、基本的には、ゲート絶縁層１３０と同様に構成されている。ただし、ゲート絶縁層９３０は、導電層９３１を備えている。
導電層９３１は、図示の例において、強誘電体層１３１、絶縁層１３２及び電荷蓄積層１３３に接している。導電層９３１は、例えば、窒化チタン（ＴｉＮ）を含む。
ここで、強誘電体層１３１は、複数の結晶粒を含む場合がある。この様な場合、書込動作及び消去動作に際して、複数の結晶粒が異なるタイミングで分極反転する場合がある。これに伴い、上述した様なトンネル電流が局所的に発生して、絶縁層１３２の一部に結晶欠陥が蓄積してしまう場合がある。
そこで、本実施形態においては、図４３を参照して説明した様に、強誘電体層１３１と絶縁層１３２との間に、導電層９３１を設けている。
この様な構成では、強誘電体層１３１と絶縁層１３２との間に、等電位面が形成される。従って、書込動作及び消去動作に際して、複数の結晶粒が異なるタイミングで分極反転した場合であっても、電荷蓄積層１３３中に蓄積された電子を供給して、上述の様な局所的なトンネル電流の発生を抑制することが可能である。
尚、図４３の例では、第１実施形態に係る半導体記憶装置に導電層９３１を設ける例を示した。しかしながら、この様な構成は例示に過ぎず、第２実施形態～第８実施形態に係る半導体記憶装置に導電層９３１を設けることも可能である。
例えば、図４４には、第９実施形態に係る半導体記憶装置の他の構成例を示している。この構成例に係る半導体記憶装置は、基本的には第８実施形態に係る半導体記憶装置と同様に構成されている。ただし、この構成例に係る半導体記憶装置は、ゲート絶縁層５３０のかわりに、ゲート絶縁層９３２を備えている。
ゲート絶縁層９３２は、基本的には、ゲート絶縁層５３０と同様に構成されている。ただし、ゲート絶縁層９３２は、導電層９３１を備えている。尚、図示の例において、導電層９３１は、強誘電体層３３１の部分３３４、絶縁層１３２及び電荷蓄積層５３３に接している。
［その他］
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
例えば、図４０～図４２を参照して説明した様に、第６実施形態～第８実施形態に係る半導体記憶装置は、導電層１１０のかわりに、導電層６１０を備えていた。ここで、これらの半導体記憶装置は、いずれも、Ｚ方向に並ぶ複数の強誘電体層１３１（図４）ではなく、Ｚ方向に延伸する強誘電体層３３１を備えていた。しかしながら、例えば、第１実施形態に係る半導体記憶装置（図４）及び第２実施形態に係る半導体記憶装置（図３１）の様に、強誘電体層１３１を備える半導体記憶装置においても、導電層１１０のかわりに、導電層６１０を設けても良い。
例えば、図４５には、第１実施形態に係る半導体記憶装置（図４）において、導電層１１０のかわりに、導電層６１０を設けた例を示している。この様な半導体記憶装置の製造に際しては、例えば、図１４に対応する工程において、導電層６１０の部分６１４に対応する領域まで、犠牲層１１０Ａを除去する。これにより、図１５に対応する工程では、強誘電体層１３１に対応する領域、及び、部分６１４に対応する領域に、強誘電体層１３１Ｂが形成される。また、図２３及び図２４に対応する工程の後、強誘電体層１３１が除去されない様な条件で、絶縁層１０２の一部を除去して絶縁層１０１の上面及び下面を露出させる。これにより、導電層６１０の部分６１５に対応する領域に、空隙が形成される。次に、強誘電体層１３１のうち、導電層６１０の部分６１４に対応する領域に設けられた部分を除去する。その後、導電層６１０を形成することにより、図４５に例示するような構造が実現可能である。
また、例えば、図４６には、第２実施形態に係る半導体記憶装置（図３１）において、導電層１１０のかわりに、導電層６１０を設けた例を示している。この様な半導体記憶装置の製造に際しては、例えば、図１４に対応する工程において、導電層６１０の部分６１４に対応する領域まで、犠牲層１１０Ａを除去する。これにより、図１５に対応する工程では、強誘電体層１３１に対応する領域、及び、部分６１４に対応する領域に、強誘電体層１３１Ｂが形成される。また、図２３及び図２４に対応する工程の後、強誘電体層１３１が除去されない様な条件で、絶縁層１０１の一部を除去する。これにより、導電層６１０の部分６１５に対応する領域に、空隙が形成される。次に、強誘電体層１３１のうち、導電層６１０の部分６１４に対応する領域に設けられた部分を除去する。その後、導電層６１０を形成することにより、図４６に例示するような構造が実現可能である。
また、図４５及び図４６に例示した様な構成において、図４３を参照して説明した様な導電層９３１を設けても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…絶縁層、１０２…絶縁層、１１０…導電層、１２０…半導体層、１２５…絶縁層、１３０…ゲート絶縁層、１３１…強誘電体層、１３２…絶縁層、１３３…電荷蓄積層。

Claims (15)

  1. 第１方向に延伸する第１半導体層と、
    前記第１方向に並び、前記第１半導体層にそれぞれ対向する第１導電層及び第２導電層と、
    前記第１半導体層と前記第１導電層との間に設けられ、酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第１絶縁部と、
    前記第１半導体層と前記第２導電層との間に設けられ、酸素（Ｏ）及びハフニウム（Ｈｆ）を含む第２絶縁部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第１導電層及び前記第２導電層から離間する第１電荷蓄積層と
    を備える半導体記憶装置。
  2. 前記第１絶縁部を含む第１絶縁層と、
    前記第２絶縁部を含み、前記第１方向において前記第１絶縁層から離間する第２絶縁層と、
    前記第１絶縁層及び前記第１半導体層の間に設けられた第３絶縁部と、
    前記第２絶縁層及び前記第１半導体層の間に設けられた第４絶縁部と
    を備える請求項１記載の半導体記憶装置。
  3. 前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第１導電層及び前記第２導電層から離間し、前記第１方向において前記第１電荷蓄積層から離間する第２電荷蓄積層を備え、
    前記第１電荷蓄積層は、前記第１絶縁層及び前記第３絶縁部と接し、
    前記第２電荷蓄積層は、前記第２絶縁層及び前記第４絶縁部と接する
    請求項２記載の半導体記憶装置。
  4. 前記第１電荷蓄積層は、前記第１絶縁層、前記第２絶縁層、前記第３絶縁部及び前記第４絶縁部と接する
    請求項２記載の半導体記憶装置。
  5. 前記第１絶縁層及び前記第３絶縁部の間に設けられた第３導電層と、
    前記第２絶縁層及び前記第４絶縁部の間に設けられた第４導電層と
    を備える請求項２～４のいずれか１項記載の半導体記憶装置。
  6. 前記第１絶縁部及び前記第２絶縁部を含む第３絶縁層と、
    前記第１絶縁部及び前記第１半導体層の間に設けられた第３絶縁部と、
    前記第２絶縁部及び前記第１半導体層の間に設けられた第４絶縁部と
    を備える請求項１記載の半導体記憶装置。
  7. 前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第１導電層及び前記第２導電層から離間し、前記第１方向において前記第１電荷蓄積層から離間する第２電荷蓄積層を備え、
    前記第１電荷蓄積層は、前記第３絶縁層及び前記第３絶縁部と接し、
    前記第２電荷蓄積層は、前記第３絶縁層及び前記第４絶縁部と接する
    請求項６記載の半導体記憶装置。
  8. 前記第１電荷蓄積層は、前記第３絶縁層、前記第３絶縁部及び前記第４絶縁部と接する
    請求項６記載の半導体記憶装置。
  9. 前記第３絶縁層及び前記第３絶縁部の間に設けられた第３導電層と、
    前記第３絶縁層及び前記第４絶縁部の間に設けられた第４導電層と
    を備える請求項６～８のいずれか１項記載の半導体記憶装置。
  10. 前記第１導電層は、
    前記第１半導体層からの距離が所定の大きさよりも小さい第１部分と、
    前記第１半導体層からの距離が所定の大きさよりも大きい第２部分と
    を備え、
    前記第１部分の前記第１方向における厚みは、前記第２部分の前記第１方向における厚みよりも小さい
    請求項１～９のいずれか１項記載の半導体記憶装置。
  11. 基板を備え、
    前記第１方向は、前記基板の表面と交差する
    請求項１～１０のいずれか１項記載の半導体記憶装置。
  12. 前記第１絶縁部及び前記第２絶縁部は、結晶構造として直方晶を含む
    請求項１～１１のいずれか１項記載の半導体記憶装置。
  13. 前記第１電荷蓄積層は、フローティングゲートを含む
    請求項１～１２のいずれか１項記載の半導体記憶装置。
  14. 前記第１電荷蓄積層は、絶縁性の電荷蓄積層である
    請求項１～１２のいずれか１項記載の半導体記憶装置。
  15. 前記第１半導体層に電気的に接続された第１配線を備え、
    読出動作、書込動作、消去動作及び第１動作を実行可能に構成され、
    前記消去動作に際して、前記第１導電層に第１電圧を供給し、前記第１配線に、前記第１電圧よりも大きい消去電圧を供給し、
    前記第１動作に際して、前記第１導電層に前記第１電圧を供給し、前記第１配線に、前記第１電圧よりも大きく前記消去電圧よりも小さい第２電圧を供給し、
    前記第１動作は、前記第１導電層に対応するメモリセルに対して前記書込動作が実行された後、前記メモリセルに対して前記読出動作が実行される前に実行される
    請求項１～１４のいずれか１項記載の半導体記憶装置。
JP2021147983A 2021-09-10 2021-09-10 半導体記憶装置 Pending JP2023040813A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021147983A JP2023040813A (ja) 2021-09-10 2021-09-10 半導体記憶装置
TW111103926A TW202312442A (zh) 2021-09-10 2022-01-28 半導體記憶裝置
CN202210176134.3A CN115799317A (zh) 2021-09-10 2022-02-25 半导体存储装置
US17/654,654 US11903215B2 (en) 2021-09-10 2022-03-14 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021147983A JP2023040813A (ja) 2021-09-10 2021-09-10 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2023040813A true JP2023040813A (ja) 2023-03-23

Family

ID=85431081

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021147983A Pending JP2023040813A (ja) 2021-09-10 2021-09-10 半導体記憶装置

Country Status (4)

Country Link
US (1) US11903215B2 (ja)
JP (1) JP2023040813A (ja)
CN (1) CN115799317A (ja)
TW (1) TW202312442A (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1131792A (ja) 1997-07-14 1999-02-02 Oki Electric Ind Co Ltd 半導体記憶素子およびその製造方法
DE19946437A1 (de) 1999-09-28 2001-04-12 Infineon Technologies Ag Ferroelektrischer Transistor
JP2014053571A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US10497712B2 (en) * 2017-03-16 2019-12-03 Toshiba Memory Corporation Semiconductor memory
US10453862B1 (en) 2018-03-28 2019-10-22 Sandisk Technologies Llc Ferroelectric non-volatile memory
JP2021044510A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021048214A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 記憶装置

Also Published As

Publication number Publication date
US20230084292A1 (en) 2023-03-16
US11903215B2 (en) 2024-02-13
TW202312442A (zh) 2023-03-16
CN115799317A (zh) 2023-03-14

Similar Documents

Publication Publication Date Title
US9564221B2 (en) Non-volatile memory device having vertical structure and method of operating the same
US9035372B2 (en) Nonvolatile memory device, fabrication method thereof and memory system comprising the same
KR101141798B1 (ko) 불휘발성 반도체 기억 장치
US9214471B2 (en) Memory architecture of 3D array with diode in memory string
EP1615228A1 (en) Charge trapping non-volatile memory and method for operating same
US20190164981A1 (en) Multi-cell per bit nonvolatile memory unit
CN101409290A (zh) 非易失性存储装置及其操作方法和制造方法
KR20100086435A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2010251572A (ja) 不揮発性半導体記憶装置
KR20080093872A (ko) 불휘발성 반도체 기억 장치
US11482269B2 (en) Semiconductor memory device
TW201523882A (zh) 用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法
WO2006132903A2 (en) Non-volatile memory cells without diffusion junctions
JP2020161816A (ja) 半導体記憶装置
US7061805B2 (en) P-channel NAND flash memory and operating method thereof
JP2023040813A (ja) 半導体記憶装置
JP6718248B2 (ja) 半導体装置
JP2022147355A (ja) 半導体記憶装置
US20060175652A1 (en) Non-volatile memory and operating method thereof
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法
US11665908B2 (en) Semiconductor memory device incorporating hafnium oxide insulative portions
US11605647B2 (en) Ferroelectric-type semiconductor memory device with hole transfer-type layer
JP2012069583A (ja) 半導体記憶装置
KR20090108892A (ko) 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고플래시 메모리 소자의 구동 장치 및 방법
JP2005149617A (ja) 不揮発性半導体メモリ装置およびその動作方法