JP2023035930A - コンピュータシステム及びコンピュータシステムのブート方法 - Google Patents

Abstract

【課題】ブート動作を確実に成功させるためのコンピュータシステム及びコンピュータシステムのブート方法を提供する。
【解決手段】第１のファームウエアを格納する第１のメモリデバイスと、第２のファームウエアを格納する第２のメモリデバイスと、第１のメモリデバイスの第１のファームウエア又は第２のメモリデバイスの第２のファームウエアを選択するセレクタデバイスと、モニター回路と、第１のメモリデバイス及び第２のメモリデバイスに接続されたプログラマブルデバイスと、選択されたファームウエアをロード及び実行するプロセッサとを備えるコンピュータシステム２００であって、コンピュータシステムが電源投入されると、モニター回路は、選択されたファームウエアのロード及び実行に成功したか否かを判断し、失敗した場合は、プロセッサがリセットされた後、セレクタデバイスにより選択された、代替のファームウエアをロード及び実行する。
【選択図】図２

Description

［関連出願の相互参照］
本発明は、２０２１年８月３０日に出願された中国特許出願第２０２１１１００１６４４.９号に基づいて優先権を主張し、前記中国特許出願の全ての内容を参考として援用する。

本発明は、コンピュータシステム及びコンピュータシステムのブート方法に関し、特に、コンピュータシステムが確実にファームウエアのロード及び実行に成功し、オペレーションシステムを起動できるようにする方法に関するものである。

ほとんどのミディアム及びハイエンドのコンピュータシステムにおいて、ブート用ファームウエアはフラッシュメモリデバイスなどの外部不揮発性メモリデバイスに格納される。コンピュータシステムが電源投入される又はリブートされると、プロセッサはコンピュータシステムをブートするためにフラッシュメモリデバイスからファームウエアをリードする。

図１は公知技術におけるコンピュータシステム１００のアーキテクチャである。コンピュータシステム１００は回線経路１０２によりメモリデバイス１２０に接続されるプロセッサ１１０を備える。メモリデバイス１２０はファームウエア(図示せず)を格納する。コンピュータシステム１００が電源投入されると、プロセッサ１１０は回線経路１０２を介してメモリデバイス１２０からブート用ファームウエアをリードする。

バグ修正や機能追加のために、ブート用ファームウエアはアップグレードしなければならない場合がある。コンピュータシステム１００は例えばネットワークポート等の外部インタフェース(図示せず)により新しいバージョンのブート用ファームウエアを取得し、メモリデバイス１２０との間の回線経路１０２によりオンラインアップグレードを行うことができる。

このとき、電源障害、システム異常、ソフトウエア不良などの原因でアップグレードに失敗すると、メモリデバイス１２０のファームウエアが不完全で実行できなくなり、コンピュータシステム１００も機能を喪失する。

ファームウエアアップグレードの失敗によるシステム麻痺の大惨事の発生を避けるために、従来のファームウエアのバックアップ方式はコンピュータシステムに２つのフラッシュメモリを配置することである。即ち、コンピュータシステムはマザーボード、プロセッサ及び２つのフラッシュメモリを有し、プロセッサと２つのフラッシュメモリをマザーボードに配置する。

また、マザーボードにスイッチ回線経路及びジャンパーキャップを設け、スイッチ回線経路をプロセッサと２つのフラッシュメモリの間に接続し、ジャンパーキャップをマザーボードに挿し込み可能に設け、スイッチ回線経路に接続し、ジャンパーキャップの位置を変更することでスイッチ回線経路の配置を変更でき、プロセッサはスイッチ回線経路により２つのフラッシュメモリのうちの１つに電気的に接続できるようになる。

ファームウエアアップグレードに失敗した場合、フラッシュメモリは動作不能になるが、このとき、ユーザはジャンパーキャップを抜き挿しすることでジャンパーキャップの位置を変更でき、こうしてプロセッサは別のフラッシュメモリによりブートできるようになる。そのため、コンピュータシステムはリカバリーモードで動作し、故障したフラッシュメモリデバイスを再びアップグレードさせることができる。また、ジャンパーキャップを手動スイッチに交換することで、バックアップファームウエアを使用することも可能となる。

上記２つの実現方式には以下の欠点が存在する。

図１に記載のコンピュータシステム１００ではバックアップファームウエアで自動的にブートする方法について考慮されていない。アップグレードに失敗した場合、コンピュータシステムのケースを開けて手動で切り替えを行う必要がある。一方、ファームウエアのリカバリーには、エミュレータなどの補助ツールが必要であり、その際、メモリデバイス１２０をコンピュータシステム１００の外に出して、バーンイン手順を行わなければならない。この操作は極めて不便であり、遠隔操作及び／又はサーバルームにおける現場操作には適さない。

２つのフラッシュメモリデバイスアーキテクチャにおけるバックアップファームウエアでブートするための方法は、オペレータの手動介入を必要とするだけでなく、遠隔操作又はサーバルームの現場操作には不向きである。また、チップの位置やジャンパーキャップ、手動スイッチの位置などを熟知している必要があり、使い勝手が悪い。さらに、手作業が必要なため、２つのリカバリーの効率が相対的に低くなり、システムのダウンタイムが長くなる。

しかしながら、この概要は、本発明の全ての態様及び実施形態を含むとは限らず、如何なる方法においても限定的又は制限的であることを意図していない。そして、本明細書に開示される発明は当業者によって明白な改良や修正を含むと理解されるべきである。

上記の技術的課題を解決するために、本発明の実施形態は、ブート動作を確実に成功させるための方法及びその方法を実行するコンピュータシステムを提供する。

コンピュータシステムの一実施形態において、少なくとも以下の構成要素が含まれる。

第１のファームウエアを格納するように構成された第１のメモリデバイスと、
第２のファームウエアを格納するように構成された第２のメモリデバイスと、
前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアのうちの１つを選択されたファームウエアとして選択するためのパススイッチ機能を提供するセレクタデバイスを備える、前記第１のメモリデバイス及び前記第２のメモリデバイスに接続されたプログラマブルデバイスと、
前記パススイッチ機能に基づいて前記選択されたファームウエアをロード及び実行する、前記プログラマブルデバイスに接続されたプロセッサと、
を備えるコンピュータシステムであって、
前記コンピュータシステムが電源投入されると、前記プログラマブルデバイスは前記プロセッサが前記選択されたファームウエアのロード及び実行に成功したか否かを判断することができ、前記プロセッサが前記選択されたファームウエアのロード又は実行に失敗した場合、前記プログラマブルデバイスが前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアから１つの代替ファームウエアを前記選択されたファームウエアとして選択するように前記パススイッチ機能を実行でき、リセット後に前記プロセッサに前記代替ファームウエアをロード及び実行させることができるコンピュータシステム。

具体的な実施形態において、
前記プログラマブルデバイスはモニター回路をさらに備え、
前記プログラマブルデバイスは前記モニター回路を介して前記プロセッサが前記選択されたファームウエアのロード及び実行に成功したか否かを判断するように構成され、
前記コンピュータシステムが電源投入されると、前記モニター回路がタイマーをスタートさせることができ、前記モニター回路が、タイマーがオーバーフローしていることを示すオーバーフロー信号を送信すると、前記プログラマブルデバイスは、前記プロセッサが前記選択されたファームウエアのロード又は実行に失敗したと判断することができるコンピュータシステム。

具体的な実施形態において、
プロセッサとプログラマブルデバイスは、内部集積チップ(Ｉ２Ｃ)バスを介して接続することができるコンピュータシステム。

具体的な実施形態において、
前記プロセッサは、前記プロセッサのリセットをトリガーするためのリセットピンを備えることができ、
前記リセットピンは、前記プログラマブルデバイスに接続され、
前記プログラマブルデバイスがリセット信号を受信又は生成すると、前記プログラマブルデバイスが前記リセットピンを介して前記リセット信号を伝送し、前記プロセッサをリセットすることができるコンピュータシステム。

具体的な実施形態において、
前記プロセッサが前記選択されたファームウエアのロード及び実行に成功した後、前記プログラマブルデバイスを介して前記モニター回路をオフにし、その後、オペレーションシステムとアプリケーションソフトウエアをロードすることができるコンピュータシステム。

具体的な実施形態において、
前記プログラマブルデバイスは、コンプレックスプログラムマブルロジックデバイス(ＣＰＬＤ)であってもよい。

具体的な実施形態において、
前記セレクタデバイスはチップセレクト可能な回路であり、パススイッチ機能はチップセレクト信号であってもよい。

一実施形態において、
前記第２のメモリデバイスの前記第２のファームウエアがデフォルトで前記選択されたファームウエアとして構成され、
前記コンピュータシステムがファームウエアのアップグレードを実行する時、前記プロセッサが前記第２のファームウエアをアップグレードできるように、前記セレクタデバイスは前記第２のメモリデバイスをデフォルトで選択するように構成され、
前記第２のファームウエアのアップグレードが完了すると、前記プロセッサは前記第２のファームウエアをロード及び実行するためにリセットされ、
前記プログラマブルデバイスは、前記プロセッサが前記第２のファームウエアのロード又は実行に失敗したと判断した時、前記セレクタデバイスは、前記プロセッサがリセット後に前記第１のファームウエアをロード及び実行するために、前記第１のメモリデバイスを選択するように前記パススイッチ機能を実行するコンピュータシステム。

さらなる実施形態において、
前記プログラマブルデバイスは、前記コンピュータシステムがリセット後に前回のアップグレードの失敗を知るように、失敗を記録する機能を提供し、その後、前記ファームウエアを復元するか否かを決定する。例えば、前記プログラマブルデバイスは、前記プロセッサが第２のファームウエアのロード又は実行に失敗したと判断した時、前記第２のファームウエアを復元するために、前記プロセッサがリセット後に失敗信号に基づいてプログラムをトリガーすることができるように失敗信号を生成するコンピュータシステム。

本発明の別の実施形態は、
前記コンピュータシステムの前記プロセッサがファームウエアのロード及び実行に確実に成功できる前記コンピュータシステムに適用されるコンピュータシステムのブート方法であって、前記コンピュータシステムのブート方法は、以下のステップとしてまとめることができる：
第１のメモリデバイスに第１のファームウエアを提供するステップと、
第２のメモリデバイスに第２のファームウエアを提供するステップと、
前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアのうちの１つを選択されたファームウエアとして選択するためのパススイッチ機能を実行するステップと、
前記パススイッチ機能によって選択されたファームウエアをロードして実行するステップと、
前記コンピュータシステムが電源投入されると、前記選択されたファームウエアのロード及び実行に成功したか否かを判断するステップと、
前記コンピュータシステムが前記選択されたファームウエアのロード又は実行に失敗した場合、前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアのうち１つの代替ファームウエアを前記選択されたファームウエアとして選択するように前記パススイッチ機能を実行し、前記コンピュータシステムのリセット後に前記代替の選択されたファームウエアを実行するためにロードするステップと、を含むコンピュータシステムのブート方法。

具体的な実施形態において、
前記モニター回路を介して前記選択されたファームウエアのロード及び実行に成功したか否かを判断するステップと、
前記コンピュータシステムが電源投入されると、前記モニター回路がタイマーをスタートさせるステップと、
前記タイマーがオーバーフローすると、前記モニター回路は、前記プロセッサが前記選択されたファームウエアのロード又は実行に失敗したことを示すオーバーフロー信号を送信するステップと、
をさらに含むコンピュータシステムのブート方法。

具体的な実施形態において、
前記選択されたファームウエアのロード及び実行に成功したと判断された時、前記モニター回路をオフにし、その後、オペレーティングシステムとアプリケーションソフトをロードすることができる。

具体的な実施形態において、
前記パススイッチ機能はチップセレクト信号を送信することによって実現されてもよい。

具体的な実施形態において、
前記第２のメモリデバイスの前記第２のファームウエアがデフォルトで前記選択されたファームウエアとして選択され、前記コンピュータシステムがアップグレードされると、デフォルトで前記第２のファームウエアがアップグレードされるステップと、
前記第２のファームウエアがアップグレードされると、前記コンピュータシステムは、前記第２のファームウエアをロード及び実行するためにリセットされるステップと、
を含むコンピュータシステムのブート方法。

前記コンピュータシステムが前記第２のファームウエアのロード又は実行に失敗したと判断された時、前記第１のメモリデバイスを選択するように前記パススイッチ機能を実行し、前記コンピュータシステムのリセット後に前記第１のファームウエアをロード及び実行することができるコンピュータシステムのブート方法。

具体的な実施形態において、
前記コンピュータシステムが前記第２のファームウエアのロード又は実行に失敗したと判断された時、リセット後に前記第２のファームウエアを復元するためのプログラムをトリガーするための失敗信号を生成するステップをさらに含むコンピュータシステムのブート方法。

従来のバックアップファームウエアからブートする方法と比較して、本発明は以下のような明らかな利点を有する：
プログラマブルデバイスを使用することで、コンピュータシステムの分解及び組立の現場作業の問題が解消される。ファームウエアのアップグレードに失敗した場合のバックアップとして、リモートサポートが提供される。アップグレードに失敗しても、コンピュータシステムはその後の復元及び修復できるようにブート可能なままである。上記の機能により、アップグレードと修復のプロセスをリモートで実行することができる。

アップグレードされたファームウエアのロード又は実行に失敗した場合、オペレータは、高性能なツールを使用してジャンパーキャップやスイッチを切り替えて現場作業を行うことなく、リモートリカバリーを実行することができる。提案する実施形態は、操作が簡単で、時間、人手、材料資源において著しい効率化を図ることができる。

さらに、本発明の実施の形態は、コンピュータシステムの信頼性を向上させることができる。ファームウエアのアップグレードに失敗した場合、人手を介さずに、自動的にバックアップファームウエアからコンピュータシステムをブートさせることができる。コンピュータシステムの故障による大惨事の発生を効果的に回避することができる。

新規であると考えられる例示的な実施形態の特徴、並びに例示的な実施形態において特徴的な要素及び／又はステップは添付の特許請求の範囲において具体的に記載されている。図面は説明のためだけのものであり、縮尺通りに描かれてはいない。例示的な実施形態は、組織及び動作方法の両方に関して、添付の図面と合わせて得られる以下の詳細な説明を参照することによって最もよく理解され得る。
公知技術におけるコンピュータシステムのアーキテクチャである。 本発明の一実施形態によるコンピュータシステムアーキテクチャである。 本発明の別の実施形態によるコンピュータシステムアーキテクチャである。 本発明の一実施形態によるコンピュータシステムのブート方法のフローチャートである。

以下、本発明の例示的な実施形態が示されている添付の図面を参照しながら、本発明をより完全に説明することができる。しかし、本発明は複数の異なる形態で具現化されることが可能であり、本明細書に示される実施形態に限定されると理解されるべきではない。むしろ、これらの実施形態は、本発明が全面的かつ完全であり、当業者に本発明の範囲を完全に伝えることができるように提供される。

特定の用語は、本明細書及び以下の特許請求の範囲を通じて、特定の構成要素を指すために使用される。当業者であれば理解できるように、製造業者は、ある構成要素を異なる名称で呼ぶことがある。

本明細書では、名称は異なるが機能が異なる構成要素を区別することを意図していない。以下の説明及び特許請求の範囲において、「含む／備える」及び「構成する／からなる」という用語は、自由形式で使用されているため、「含むがこれに限定されない」と理解されるべきである。「実質的に」とは、許容される誤差範囲内で当業者が、特定の誤差範囲で技術課題を解決し、基本的な技術効果を達成することができることを意味する。

以下の説明は、本発明を実施するために最良に熟考された態様に関するものである。この説明は、本発明の一般的な原理を説明する目的でなされたものであり、限定的な意味でとらえられるべきではない。本発明の範囲は、添付の特許請求の範囲を参照することによって最もよく確定される。

さらに、用語「含む」、「含有する」、及びその変形は、非排他的な包含をカバーすることを意図している。したがって、一連の要素からなるプロセス、方法、物体、又は装置は、これらの要素を含むだけでなく、明示的に指定されていない他の要素を含むか、又はプロセス、方法、物体、又は装置の固有の要素を含む可能性がある。それ以上の限定がない場合、「……を含む」によって限定された要素は、その要素を構成するプロセス、方法、物品、又は装置に存在する他の同じ要素を排除しない。

以下の実施形態において、本発明は全体を通して同一又は類似の要素を参照するために、同じ参照数字が使用されている。

本発明の実施形態における技術案は、本発明の実施形態における添付図面と組み合わせて、以下に明確かつ完全に説明される。説明された実施形態は、本発明の実施形態の一部であり、実施形態の全てではないことは明らかである。本発明の実施形態に基づき、当業者が創造的な労働を行わずに得た他の全ての実施形態も本発明の保護範囲に属する。

図２は本発明の一実施形態によるコンピュータシステムアーキテクチャである。コンピュータシステム２００は、プロセッサと、プログラマブルデバイス２１０と、第１のメモリデバイス２０２と、第２のメモリデバイス２０４とを含む。プログラマブルデバイス２１０は、例えば、コンプレックスプログラムマブルロジックデバイス(ＣＰＬＤ)であるが、これに限定されるものではない。第１のメモリデバイス２０２及び第２のメモリデバイス２０４は、例えば、２つのフラッシュメモリデバイスであってもよいが、これに限定されるものではない。プログラマブルデバイス２１０はセレクタデバイス２１２を含む。

第１のメモリデバイス２０２と第２のメモリデバイス２０４はセレクタデバイス２１２に接続されている。第１のメモリデバイス２０２及び第２のメモリデバイス２０４は、プログラマブルデバイス２１０を介して、さらにプロセッサ１１０に接続されている。プログラマブルデバイス２１０は、スイッチング信号に基づいて、セレクタデバイス２１２を切り替えて、第１のメモリデバイス２０２又は第２のメモリデバイス２０４に接続することができる。

このアーキテクチャでは、第１のメモリデバイス２０２及び第２のメモリデバイス２０４のスイッチング信号はプログラマブルデバイス２１０によって処理され、第１のメモリデバイス２０２及び第２のメモリデバイス２０４の他の信号はプロセッサ１１０に直接接続されている。セレクタデバイス２１２の切り替えは、例えば、外部スイッチ装置２１４によって制御されてもよいが、これに限定されるものではない。いくつかの実施形態において、スイッチデバイス２１４は統合プログラマブルデバイス２１０であってもよい。

スイッチデバイス２１４は、外部入力信号を通じて対応するスイッチング信号を生成してもよく、又は、プロセッサ１１０の制御を通じて対応するスイッチング信号を生成してもよい。

いくつかの実施形態において、スイッチデバイス２１４はプログラマブルデバイス２１０に統合されている。プログラマブルデバイス２１０は、スイッチデバイス２１４を介してコンピュータシステム２００をブートするために異なるフラッシュメモリデバイスを選択し、その後、コンピュータシステムを復元するために故障したフラッシュメモリデバイスを再びアップグレードしてもよい。

例えば、特定の条件下では、セレクタデバイス２１２は、プロセッサ１１０を第１のメモリデバイス２０２に接続させ、第１のメモリデバイス２０２からブート用ファームウエアをリードし、プロセッサ１１０がファームウエアをロード及び実行し、コンピュータシステム２００をブートするようにしてもよい。ファームウエアをアップグレードする場合、第１のメモリデバイス２０２のファームウエアはデフォルトでアップグレードされてもよい。プログラマブルデバイス２１０は、ファームウエアが正常にアップグレードされたか、又は第１のメモリデバイス２０２にライトされたかを判断するために使用されてもよい。

即ち、アップグレード又はライトの手順の完全性及び正確性が判定される。また、プログラマブルデバイス２１０は、プロセッサ１１０が第１のメモリデバイス２０２のファームウエアのロード又はリードに成功したか否かを判断するために使用されてもよい。即ち、プログラムによってロード又はリードされたデータの完全性及び正確性が判定される。

プログラマブルデバイス２１０は、ファームウエアのアップグレードに失敗した、又はロードに失敗したと判断すると、スイッチデバイス２１４を採用して、コンピュータシステム２００をリブートさせ、第２のメモリデバイス２０４からファームウエアをロードさせる。いくつかの実施形態において、セレクタデバイス２１２の切り替えは、プログラマブルロジックデバイス又はセレクタデバイスを用いたチップセレクト可能なスイッチ回路などのチップセレクト機構を介するものである。

図３は本発明の別の実施形態によるコンピュータシステムアーキテクチャである。本実施形態は、プログラマブルデバイス３１０にモニター回路３０２を実装している。モニター回路３０２は前述のスイッチデバイスの機能を実現するために用いることができる。プログラマブルデバイス３１０のロジック設計を通じて、従来のファームウエアバックアップ方式における欠点が克服される。モニター回路３０２の動作原理は、ウォッチドッグ機構に類似しており、状況に応じてリアルタイムに対応することで、ファームウエア選択機構を柔軟に実現することができる。

プロセッサ１１０と２つのフラッシュメモリデバイスである第１のメモリデバイス２０２と第２のメモリデバイス２０４は、プログラマブルデバイス３１０を介して接続されている。

本実施形態において、プログラマブルデバイス３１０が第１のメモリデバイス２０２及び第２のメモリデバイス２０４のチップセレクトチャネルを処理する部分についてのみ説明する。第１のメモリデバイス２０２及び第２のメモリデバイス２０４の他の信号については、主にプロセッサ１１０により直接接続及び処理されるものであり、本例では特に説明しない。プログラマブルデバイス３１０はセレクタデバイス３１２を含む。

プログラマブルデバイス３１０のモニター回路３０２は、タイマーを有する信号発生器であってもよい。モニター回路３０２のタイマーのデフォルト閾値は、コンピュータシステムのブートに必要な時間に応じて予め設定することができる。モニター回路３０２のタイマーがデフォルト閾値を超えると、タイマーはオーバーフローとなる。タイマーのオーバーフローを示す信号が生成されることにより、プログラマブルデバイスは、ファームウエアのロード／実行の失敗があるという状況を認識し、その後のアクションをトリガーすることができるようになる。

例えば、タイマーがオーバーフローすると、モニター回路３０２は、セレクタデバイス３１２にチップセレクト信号＃ＳＬを直接出力して、セレクタデバイス３１２に、第１チャネルＣＳ０及び第２チャネルＣＳ１が対応する第１のメモリデバイス２０２又は第２のメモリデバイス２０４を切り替えさせることが可能である。

モニター回路３０２とプロセッサ１１０は、プロセッサ１１０がモニター回路３０２の切り替えを制御するための制御バス３０４を介して接続されている。プロセッサ１１０がファームウエアのロード及び／又は実行に失敗してダウンした場合、モニター回路３０２をシャットダウンするための信号がコントロールバス３０４を介して伝送されないことがあり得るため、モニター回路３０２のタイマーがオーバーフローしてチップセレクト信号＃ＳＬをトリガーする。

チップセレクト信号＃ＳＬを受信した後、セレクタデバイス３１２は、第１チャネルＣＳ０と第２チャネルＣＳ１の回路経路を切り替え、プロセッサに異なるフラッシュメモリデバイスをアクセスさせる。

本実施形態において、コンピュータシステム１００は、第１チャネルＣＳ０及び第２チャネルＣＳ１を介して第１のメモリデバイス２０２及び第２のメモリデバイス２０４を接続する。プロセッサ１１０の一般的な設計上の制限により、初期化段階のプロセッサ１１０は、ファームウエアをロードするために第１チャネルＣＳ０を使用することしかできない。第１チャネルＣＳ０及び第２チャネルＣＳ１の回路経路がプログラマブルデバイス３１０を通過する時、セレクタデバイス３１２は回路経路切り替えの機能を実現するために適応可能である。

例えば、コンピュータシステム３００が電源投入又はリブートされた後、モニター回路３０２は自動的に第１チャネルＣＳ０を第２のメモリデバイス２０４に接続し、第２チャネルＣＳ１を第１のメモリデバイス２０２に接続し始めることができる。タイマーのオーバーフロー後、モニター回路３０２はチップセレクト信号＃ＳＬをセレクタデバイス３１２に送り、第１チャネルＣＳ０を第１のメモリデバイス２０２に接続させ、第２チャネルＣＳ１を第２のメモリデバイス２０４に接続させることができる。

さらに、本実施形態のプログラマブルデバイス３１０では、本来、プロセッサ１１０をリセットするために用いられるリセット信号を、まずプログラマブルデバイス３１０に入力し、その後プログラマブルデバイス３１０の制御によりプロセッサ１１０に出力してもよい。このように、プログラマブルデバイス３１０は、プロセッサ１１０をリセットするタイミングを積極的に決定することができ、モニター回路３０２及びセレクタデバイス３１２が、プロセッサ１１０が必要とする動作条件を準備するのに十分な時間を確保することができる。

要約すると、図３のコンピュータシステム３００の具体的な実施形態において、少なくとも以下の構成要素が使用される。まず、第１のメモリデバイス２０２は、第１ファームウエアを格納するために適応可能であり、第２のメモリデバイス２０４は、第２ファームウエア(図示せず)を格納する。コンピュータシステム３００において、第１のメモリデバイス２０２と第２のメモリデバイス２０４を接続するために、プログラマブルデバイス３１０が使用される。

プログラマブルデバイス３１０は、セレクタデバイス３１２とモニター回路３０２を含む。セレクタデバイス３１２は、選択されたファームウエアとして、第１のメモリデバイス２０２又は第２のメモリデバイス２０４を選択するためのパススイッチ機能を提供する。本実施の形態では、パススイッチ機能は、チップセレクト信号、即ち、ロジック回路でハイレベル／ローレベルの信号を生成することにより実現される選択である。したがって、コンピュータシステム３００は、物理的な切り替え機構や手動による介入を必要としない。

プロセッサ１１０は、プログラマブルデバイス３１０と接続され、セレクタデバイス３１２のパススイッチ機能を介して選択されたファームウエアをロード及び実行する。コンピュータシステム３００が電源投入されると、モニター回路３０２は、プロセッサ１１０が選択されたファームウエアのロード及び実行に成功したか否かを判断する。失敗した場合、モニター回路３０２は、チップセレクト信号＃ＳＬを介してセレクタデバイス３１２のパススイッチ機能を変更し、プロセッサ１１０をリセットし、異なる選択されたファームウエアをロード及び実行させる。

一実施形態において、コンピュータシステム３００が電源投入されると、モニター回路３０２はタイマーを開始することができる。モニター回路３０２のタイマーがオーバーフローする、又はプロセッサ１１０が所定の制限時間内にブートに成功した結果を報告しないとき、モニター回路３０２はプロセッサ１１０が選択されたファームウエアのロード又は実行に失敗したと見なす。

一実施形態において、プロセッサ１１０及びプログラマブルデバイス３１０は、制御バス３０４を介して互いに接続されてもよい。

具体的な実施形態において、プロセッサ１１０は、プロセッサ１１０をリセットするためのトリガー用のリセットピン(図示せず)を含んでもよい。プロセッサ１１０のリセットピンは、リセットバス３０６を介してプログラマブルデバイス３１０によって排他的に制御される。コンピュータシステム３００においてリセット信号＃ＲＳＴが生成されると、リセット信号＃ＲＳＴはまずプログラマブルデバイス３１０によって受信され、リセットバス３０６を介してプロセッサ１１０に渡され、プロセッサリセットをトリガーする。

一方、プログラマブルデバイス３１０は、プロセッサ１１０をリセットする必要がある場合、リセット信号＃ＲＳＴを積極的に生成し、リセットバス３０６を介してプロセッサ１１０に送って、プロセッサリセットをトリガーすることもできる。

一実施形態において、プロセッサ１１０が選択されたファームウエアのロード及び実行に成功した場合、制御バス３０４を介してモニター回路３０２をスイッチオフすることができる。別のアプローチは、プロセッサ１１０が選択されたファームウエアのロード及び実行に成功した場合、制御バス３０４を介してモニター回路３０２にブート成功信号を返し、モニター回路３０２のタイマーを停止して、タイマーのオーバーフローを回避することである。

モニター回路３０２がオフにされるか、又はタイマーを停止した後、プロセッサ１１０は、オペレーティングシステム及びアプリケーションソフトウエアのロードを継続することができ、コンピュータシステム３００が正常に機能できるようになる。

具体的な実施形態において、プログラマブルデバイス３１０は、コンプレックスプログラムマブルロジックデバイス(ＣＰＬＤ)であってもよい。

図３に記載されたアーキテクチャは、特に、リモートファームウエアのアップグレードが要求されるアプリケーションに適している。コンピュータシステム３００がファームウエアのアップグレードを実行するとき、パススイッチ機能は、第２のメモリデバイス２０４を接続するように構成され、プロセッサ１１０に第２のファームウエアをアップグレードさせることができる。

第２のファームウエアのアップグレードが完了すると、プロセッサ１１０はリセットされ、第２のファームウエアをロード及び実行する。モニター回路３０２は、プロセッサ１１０が第２のファームウエアのロード又は実行に失敗したと判断すると、プロセッサ１１０がリセット後に第１のファームウエアをロード及び実行するために、パススイッチ機能を変更して第１のメモリデバイス２０２を接続することができる。

さらなる実施形態において、モニター回路３０２は、コンピュータシステム３００が、リセット後に前回のアップグレードが失敗したことを知り、それに応じてファームウエアを復元するか否かを決定するように、失敗を記録する機能を提供する。例えば、モニター回路３０２は、プロセッサ１１０が第２のファームウエアのロード又は実行に失敗したと判断した場合、失敗信号が生成されてもよい。プロセッサ１１０は、リセットされると、第１のファームウエアで正常にブートされる。

そして、制御バス３０４を介してモニター回路３０２から失敗信号を受信し、前回のアップグレードに失敗したことを知る。なお、第１のファームウエアにファームウエアを自動的に復元する機能が設定されている場合は、それを選択的にトリガーし、第２のファームウエアを復元することができる。復元の方法は、第１のファームウエアを第１のメモリデバイスから第２のメモリデバイスに複製するクローン動作でもよいし、ユーザが定義した他のバックアップアドレスからリカバリー用のファイルをリードして第２のメモリデバイスにライトするリモート動作でもよい。

本発明で提案するコンピュータシステム３００は、プロセッサ１１０とファームウエアに基づいて実装される任意のアプリケーションデバイスであってよく、サーバ、スイッチ、組み込みシステム、ネットワークモニタ、ネットワークストレージシステム、又はＩｏＴデバイスからなるが、これらに限定されるものではない。特に、人手によるメンテナンスが困難であり、リモート操作が常に必要となる機器に好適である。

本発明の実施形態において明示的に説明しないが、コンピュータシステム３００は、通信モジュール、ネットワークインタフェース、マンマシンインタフェース、ストレージシステムなど、動作に必要な他の構成要素を含んでもよい。詳細な機能及びアーキテクチャは、本発明の範囲内ではない。

図４は本発明の一実施形態によるコンピュータシステム３００のブートアップ方法のフローチャートである。図３のコンピュータシステム３００に基づいて、前述した実施形態は、以下のステップに要約されることができる。

まず、ステップ４０１では、コンピュータシステム３００が電源投入される。ステップ４０３では、コンピュータシステム３００が電源投入又はリブートされると、プログラマブルデバイス３１０はリセットバス３０６を介してプロセッサ１１０にリセット信号＃ＲＳＴを伝送し、同時にモニター回路３０２を起動させる。その際、セレクタデバイス３１２のパススイッチ機能により、デフォルト設定又はカスタム設定に従って、第１チャネルＣＳ０が第２のメモリデバイス２０４に接続され、第２チャネルＣＳ１が第１のメモリデバイス２０２に接続されるようにする。

ステップ４０５では、プロセッサ１１０は、第２のメモリデバイス２０４からファームウエアをロード及び実行し、コンピュータシステムをブートさせる。ステップ４０７では、ブート手順が成功したか否かを判断する。本実施形態において、ブート成功の判定は、基本的にモニター回路３０２のタイマー待ち処理である。

コンピュータシステムのブートに成功した場合、ステップ４１３でモニター回路３０２をオフにする。具体的には、プロセッサ１１０がファームウエアのロード及び実行に成功した場合、制御バス３０４を介してモニター回路３０２をオフにするコマンドを発行したり、モニター回路３０２のタイマーを停止するコマンドを発行したりすることができる。

これに対し、ファームウエアをロードした後のプロセッサ１１０の実行状態に問題がある場合、モニター回路３０２は如何なるコマンドも受信せず、最終的にタイマーのオーバーフローが発生することがある。タイマーがオーバーフローすると、プロセッサ１１０がファームウエアを用いたコンピュータシステムのブートに失敗したと判断されるため、手順はステップ４０９に進む。

ステップ４０９では、モニター回路３０２のタイマーのオーバーフローによりブート手順が失敗したと判断される。モニター回路３０２は、チップセレクト信号＃ＳＬを介してセレクタデバイス３１２に通知し、セレクタデバイス３１２の回路経路を切り替える。即ち、第１チャネルＣＳ０を第１のメモリデバイス２０２に再接続し、第２チャネルＣＳ１を第２のメモリデバイス２０４に再接続する。

一方、プログラマブルデバイス３１０は、リセットバス３０６を介してプロセッサ１１０にリセット信号＃ＲＳＴを出力し、プロセッサ１１０のリセットをトリガーする。ステップ４１１では、リセット後のプロセッサ１１０は、セレクタデバイス３１２によって選択された回路経路を介して、第１のメモリデバイス２０２からファームウエアをロード及び実行する。

プロセッサ１１０は、第１のメモリデバイス２０２のリード及び実行に成功した場合、ステップ４１３に進み、モニター回路３０２をオフにする。その後、プロセッサ１１０は、ステップ４１５に進み、オペレーティングシステム及びアプリケーションソフトウエアを正常にロードすることができる。

本発明のコンピュータシステムのブート方法は、特にコンピュータシステムのアップグレード時に、コンピュータシステム３００の正常な動作を保証することができる。一実施形態において、ファームウエアのアップグレードを進める場合、常に一方のメモリデバイスを更新し、他方は常に静止状態を維持することを基本ルールとする。

例えば、ファームウエアのアップグレードは、常に第２のメモリデバイス２０４で行われる。このようにして、一旦アップグレードに失敗しても、コンピュータシステム３００は、第１のメモリデバイス２０２のファームウエアを使用することにより、基本的な機能性を維持することができる。維持された機能性に基づいて、コンピュータシステム３００はさらに、第２のメモリデバイス２０４をリカバーする、又は第２のメモリデバイス２０４にもう一度アップグレードさせる可能性を保持する。

いくつかの実施形態において、プロセッサ１１０及びプログラマブルデバイス３１０は、コンピュータシステムがモニター回路３０２の状態又はブートの理由などの情報をリードすることを容易にするために、Ｉ２Ｃバスを介して相互接続されることができる。また、コンピュータシステム３００は、Ｉ２Ｃバスを用いてモニター回路３０２をオフにする。実施形態において、制御バス３０４は、Ｉ２Ｃバスである。

いくつかの実施形態において、制御バス３０４はまた、ＳＰＩバス又はパラレルバスであってもよい。さらなる実施形態において、プロセッサ１１０とプログラマブルデバイス３１０との間の接続を実現するために、異なる種類のバスを適用することも可能である。

さらなる実施形態において、コンピュータシステム３００のブートに成功するたびに、セレクタデバイス３１２の構成は、次回のブートのためのデフォルト選択として記憶されることができる。記憶された構成は、第１のメモリデバイス２０２又は第２のメモリデバイス２０４の残りのスペースなど、コンピュータシステム３００に既存の不揮発性メモリデバイス、又はプログラマブルデバイス３１０内に組み込まれた不揮発性メモリデバイスを採用することが可能である。

さらなる実施形態において、モニター回路３０２のタイマーのオーバーフロー閾値は、ソフトウエアによって変更することができる。例えば、オーバーフロー閾値に関する構成をプログラマブルデバイス３１０に格納し、モニター回路３０２がオンになったときに、格納された構成を瞬時にそれに適用することができる。

さらなる実施形態において、セレクタデバイス３１２の構成は、モニター回路３０２のチップセレクト信号＃ＳＬによってのみならず、ソフトウエアによっても調整可能なものとすることができる。

既存のファームウエアフラッシュバックアップ方式と比較すると、本発明は明らかな利点を有する。第一に、リモート操作がサポートされる。ファームウエアのアップグレード後にコンピュータシステムがブートに失敗した場合、オペレータは、ジャンパーキャップやスイッチの切り替えなどのツールや現場での作業なしに、コンピュータシステムをリモートでリカバーさせることができる。メンテナンスが簡単で、時間、人手、材料資源において著しい効率化を図ることができる。

さらに、コンピュータシステムの信頼性も向上させることができる。ファームウエアのアップグレードに失敗した場合、人手を介さずに自動的にバックアップファームウエアからコンピュータシステムをリブートさせることができる。コンピュータシステムの故障による大惨事の発生を回避することができる。

用語「含む」、「含有する」、又はその他の変形は、一連の要素のプロセス、方法、物品、又は装置が、それらの要素を含むだけでなく、明示的にリストされていない他の要素を含むか、又はそのようなプロセス、方法、物品、又は装置に固有の要素を含むような、非排他的包含を意図していると理解される。「からなる」という用語で定義された要素は、その要素を構成するプロセス、方法、成形品、又は装置における同じ要素の存在を排除するものではない。

本発明は、その好ましい実施形態に関連して説明されたが、本発明を限定することを意図するものではない。本発明を考慮した当業者にとって、本発明の思想から逸脱しない場合において、ここで具体的に説明した実施形態を超える例示的な実施形態の他の変更が行われ得ることは明らかである。したがって、そのような修正は、添付の特許請求の範囲によってのみ限定される本発明の範囲内にあると理解される。

Claims (13)

1. 第１のファームウエアを格納するように構成された第１のメモリデバイスと、
   第２のファームウエアを格納するように構成された第２のメモリデバイスと、
   前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアのうちの１つを選択されたファームウエアとして選択するためのパススイッチ機能を提供するセレクタデバイスを備える、前記第１のメモリデバイス及び前記第２のメモリデバイスに接続されたプログラマブルデバイスと、
   前記パススイッチ機能に基づいて前記選択されたファームウエアをロード及び実行する、前記プログラマブルデバイスに接続されたプロセッサと、
   を備え、
   コンピュータシステムが電源投入されると、前記プログラマブルデバイスは、前記プロセッサが前記選択されたファームウエアのロード及び実行に成功したか否かを判断し、前記プロセッサが前記選択されたファームウエアのロード又は実行に失敗した場合、前記プログラマブルデバイスが前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアから１つの代替ファームウエアを前記選択されたファームウエアとして選択するように前記パススイッチ機能を実行し、リセット後に前記プロセッサに前記代替ファームウエアをロード及び実行させる、
   コンピュータシステム。
2. 請求項１に記載のコンピュータシステムにおいて、
   前記プログラマブルデバイスはモニター回路をさらに備え、前記プログラマブルデバイスは前記モニター回路を介して前記プロセッサが前記選択されたファームウエアのロード及び実行に成功したか否かを判断するように構成され、
   前記コンピュータシステムが電源投入されると、前記モニター回路がタイマーをスタートさせ、
   前記モニター回路が、タイマーがオーバーフローしていることを示すオーバーフロー信号を送信すると、前記プログラマブルデバイスは、前記プロセッサが前記選択されたファームウエアのロード又は実行に失敗したと判断する、
   コンピュータシステム。
3. 請求項２に記載のコンピュータシステムにおいて、
   前記プロセッサが前記選択されたファームウエアのロード及び実行に成功した場合、前記プロセッサはチップレベルバスを介して前記モニター回路をオフにし、その後、オペレーションシステムとアプリケーションソフトウエアをロードする、
   コンピュータシステム。
4. 請求項１に記載のコンピュータシステムにおいて、
   前記プロセッサは、前記プロセッサのリセットをトリガーするためのリセットピンを備え、
   前記リセットピンは、前記プログラマブルデバイスに接続され、
   前記プログラマブルデバイスがリセット信号を受信又は生成すると、前記プログラマブルデバイスが前記リセットピンを介して前記リセット信号を伝送し、前記プロセッサをリセットする、
   コンピュータシステム。
5. 請求項１に記載のコンピュータシステムにおいて、
   前記セレクタデバイスはチップセレクト回路であり、前記パススイッチ機能はチップセレクト信号である、
   コンピュータシステム。
6. 請求項１に記載のコンピュータシステムにおいて、
   前記第２のメモリデバイスの前記第２のファームウエアがデフォルトで前記選択されたファームウエアとして構成され、
   前記コンピュータシステムがファームウエアのアップグレードを実行する時、前記プロセッサが前記第２のファームウエアをアップグレードできるように、前記セレクタデバイスは前記第２のメモリデバイスをデフォルトで選択するように構成され、
   前記第２のファームウエアのアップグレードが完了すると、前記プロセッサは前記第２のファームウエアをロード及び実行するためにリセットされ、
   前記プログラマブルデバイスは、前記プロセッサが前記第２のファームウエアのロード又は実行に失敗したと判断した時、前記セレクタデバイスは、前記プロセッサがリセット後に前記第１のファームウエアをロード及び実行するために、前記第１のメモリデバイスを選択するように前記パススイッチ機能を実行する、
   コンピュータシステム。
7. 請求項６に記載のコンピュータシステムにおいて、
   前記プログラマブルデバイスは、前記プロセッサが前記第２のファームウエアのロード又は実行に失敗したと判断した時、前記第２のファームウエアを復元するために、前記プロセッサがリセット後に失敗信号に基づいてプログラムをトリガーすることができるように失敗信号を生成する、
   コンピュータシステム。
8. 第１のメモリデバイスに第１のファームウエアを提供するステップと、
   第２のメモリデバイスに第２のファームウエアを提供するステップと、
   前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアのうちの１つを選択されたファームウエアとして選択するためのパススイッチ機能を実行するステップと、
   前記パススイッチ機能によって選択されたファームウエアをロードして実行するステップと、
   コンピュータシステムが電源投入されると、前記選択されたファームウエアのロード及び実行に成功したか否かを判断するステップと、
   前記コンピュータシステムが前記選択されたファームウエアのロード又は実行に失敗した場合、前記第１のメモリデバイスの前記第１のファームウエア及び前記第２のメモリデバイスの前記第２のファームウエアのうち１つの代替ファームウエアを前記選択されたファームウエアとして選択するように前記パススイッチ機能を実行し、リセット後に前記代替の選択されたファームウエアを実行してロードするステップと、を含む、
   コンピュータシステムのブート方法。
9. 請求項８に記載のコンピュータシステムのブート方法において、
   モニター回路を介して前記選択されたファームウエアのロード及び実行に成功したか否かを判断するステップと、
   前記コンピュータシステムが電源投入されると、前記モニター回路がタイマーをスタートさせるステップと、
   前記タイマーがオーバーフローすると、前記モニター回路がオーバーフロー信号を送信するステップと、
   をさらに含み、
   前記オーバーフロー信号は前記選択されたファームウエアのロード及び実行に成功したか否かを示す、
   コンピュータシステムのブート方法。
10. 請求項９に記載のコンピュータシステムのブート方法において、
    前記選択されたファームウエアのロード及び実行に成功したと判断された時、前記モニター回路をオフにし、その後、オペレーションシステムとアプリケーションソフトエアをロードするステップをさらに含む、
    コンピュータシステムのブート方法。
11. 請求項９に記載のコンピュータシステムのブート方法において、
    前記パススイッチ機能はチップセレクト信号を送信することを含む、コンピュータシステムのブート方法。
12. 請求項９に記載のコンピュータシステムのブート方法において、
    前記第２のメモリデバイスの前記第２のファームウエアがデフォルトで前記選択されたファームウエアとして選択され、前記コンピュータシステムがアップグレードされると、デフォルトで前記第２のファームウエアがアップグレードされるステップと、
    前記第２のファームウエアがアップグレードされると、前記第２のファームウエアをロード及び実行するためにリセットされるステップと、
    前記コンピュータシステムが前記第２のファームウエアのロード又は実行に失敗したと判断された時、前記第１のメモリデバイスを選択するように前記パススイッチ機能を実行し、リセット後に前記第１のファームウエアをロード及び実行するステップと、をさらに含む、
    コンピュータシステムのブート方法。
13. 請求項１２に記載のコンピュータシステムのブート方法において、
    前記コンピュータシステムが前記第２のファームウエアのロード又は実行に失敗したと判断された時、リセット後に前記第２のファームウエアを復元するためのプログラムをトリガーするための失敗信号を生成するステップをさらに含む、
    コンピュータシステムのブート方法。

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