JP2023012992A - 半導体装置 - Google Patents

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circuit pattern
control
semiconductor device
insulating
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English (en)
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力宏 丸山
Rikihiro Maruyama
典宏 小宮山
Norihiro Komiyama
邦雄 小林
Kunio Kobayashi
佑斗 小林
Yuto KOBAYASHI
孝仁 原田
Takahito Harada
浩永 大山
Hironaga Oyama
雅浩 佐々木
Masahiro Sasaki
亮輔 臼井
Ryosuke Usui
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

【課題】発振現象の発生を低減することができる。【解決手段】半導体装置１は、抵抗チップ３２により、制御端子からの制御電極３０ａまでの配線抵抗及びインダクタンスの相対的な差が小さくなる。制御電極３０ａに対する制御電圧をオン（またはオフ）にした際に、複数の半導体チップ３０の立上り時間（または立下り時間）の差を抑制することができる。それにより、出力電極３０ｂ（ソース電極）の電圧が乱されることがない。そのため、外部の制御装置へ安定した電圧を出力することができる。さらに、半導体装置１は、ワイヤ９ｊにより、異なる絶縁回路基板２，５に配置された半導体チップ３０の出力電極３０ｂ間の電位が均一化される。これにより、外部の制御装置へ出力電極３０ｂ（ソース電極）から安定して電圧を出力することができる。したがって、半導体装置１は、発振現象及びそれに起因する誤動作の発生が抑制され、信頼性の低下を抑制することができる。【選択図】図１

Description

本発明は、半導体装置に関する。
半導体装置は、パワーデバイスを含み、電力変換装置として用いられる。パワーデバイスは、スイッチング素子である。スイッチング素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。半導体装置は、パワーデバイスを含む半導体チップと絶縁回路基板とを含む。絶縁回路基板は、絶縁板と絶縁板のおもて面に形成され、半導体チップが接合される回路パターンとを含んでいる。また、絶縁回路基板上において、半導体チップと回路パターン間、複数の回路パターン間がボンディングワイヤにより電気的に接続されて所望の回路が形成される。また、回路パターンに対して外部接続端子（リードフレーム）が電気的に接続されている。このような半導体チップ、絶縁回路基板、ボンディングワイヤ、外部接続端子の一部がケースに収納されてケース内に封止部材が充填される（例えば、特許文献１を参照）。
国際公開第２０１６／０８４６２２号
上記の半導体装置に含まれるスイッチング素子である半導体チップは、発振現象が生じることがある。特に、スイッチング素子がワイドバンドギャップ半導体を主成分で構成されている際により顕著に発振現象が生じやすい。発振現象が生じると半導体装置の信頼性が低下してしまう。
本発明は、このような点に鑑みてなされたものであり、発振現象の発生が低減された半導体装置を提供することを目的とする。
本発明の一観点によれば、第１制御電極及び第１出力電極をおもて面に、第１入力電極を裏面にそれぞれ備える複数の第１半導体チップと、第２制御電極及び第２出力電極をおもて面に、第２入力電極を裏面にそれぞれ備える複数の第２半導体チップと、前記複数の第１半導体チップの前記第１入力電極が配置される第１入力回路パターンと、前記第１制御電極に電気的に接続される第１制御回路パターンと、前記複数の第２半導体チップの前記第２入力電極が配置される第２入力回路パターンと、前記第２制御電極に電気的に接続される第２制御回路パターンと、を備え、前記第１制御回路パターンは、それぞれの前記第１制御電極との間に第１抵抗素子を介して配置され、前記第２制御回路パターンは、それぞれの前記第２制御電極との間に第２抵抗素子を介して配置され、少なくとも一つの前記第１出力電極と少なくとも一つの前記第２出力電極とは第１基板間配線部材により電気的に接続されている、半導体装置が提供される。
開示の技術によれば、発振現象の発生を低減することができ、半導体装置の信頼性の低下を抑制することができる。
第１の実施の形態の半導体装置の平面図である。 第１の実施の形態の半導体装置に含まれる抵抗チップの図である。 第１の実施の形態の半導体装置の制御側の配線構造を示す図である。 第１の実施の形態の半導体装置の出力側の配線構造を示す図である。 第１の実施の形態の半導体装置の等価回路を示す図である。 第１の実施の形態の変形例の半導体装置の要部平面図である。 参考例の半導体装置の要部平面図である。 第２の実施の形態の半導体装置の平面図である。 第２の実施の形態の半導体装置の制御側の配線構造を示す図である。 第２の実施の形態の半導体装置の等価回路を示す図である。
以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図の半導体装置において、上側（＋Ｚ方向）を向いたＸ－Ｙ面を表す。同様に、「上」とは、図の半導体装置において、上側（＋Ｚ方向）の方向を表す。「裏面」及び「下面」とは、図の半導体装置において、下側（－Ｚ方向）を向いたＸ－Ｙ面を表す。同様に、「下」とは、図の半導体装置において、下側（－Ｚ方向）の方向を表す。必要に応じて他の図面でも同様の方向性を意味する。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。また、以下の説明において「主成分」とは、８０ｖｏｌ％以上含む場合を表す。
［第１の実施の形態］
第１の実施の形態の半導体装置について、図１及び図２を用いて説明する。図１は、第１の実施の形態の半導体装置の平面図である。図２は、第１の実施の形態の半導体装置に含まれる抵抗チップの図である。なお、図２（Ａ）は、縦型の、図２（Ｂ）は、横型の抵抗チップをそれぞれ表している。また、図２の上段はそれぞれの平面図を、下段は上段の一点鎖線Ｘ－Ｘにおける断面図である。半導体装置１は、絶縁回路基板２，５とリードフレーム８ａ（制御端子）とリードフレーム８ｂと半導体チップ３０，３１と抵抗チップ３２とを含んでいる。半導体装置１は、このようにして１つのアームを構成している。したがって、半導体装置１は、これを上アームとして、さらに、同じ構成のものを下アームとして含んでもよい。また、絶縁回路基板２，５と半導体チップ３０，３１と抵抗チップ３２との間がワイヤにより適宜電気的に接続されている。
半導体装置１は、絶縁回路基板２，５が隣接して配置されている。すなわち、絶縁回路基板２，５は、後述するように、絶縁板３，６の第１辺３ａ，６ａ並びに第３辺３ｃ，６ｃが同一平面を成し、また、絶縁板３の第２辺３ｂ及び絶縁板６の第４辺６ｄが対向している。なお、半導体装置１は、絶縁回路基板２，５を金属製のベース基板上にはんだを介して配置させてもよい。また、半導体装置１は、ベース基板上の絶縁回路基板２，５をケースでベース基板の裏面を表出させて収納してもよく、また、ケース内を封止部材により封止してもよい。または、半導体装置１は、ケースを用いずに、ベース基板上の絶縁回路基板２，５を封止部材によりベース基板の裏面を表出させて封止してもよい。
絶縁回路基板２，５は、図１に示されるように、互いに第２辺３ｂ及び第４辺６ｄに対して線対称を成すように構成されている。このような絶縁回路基板２，５は、絶縁板３，６と絶縁板３，６のおもて面に形成された回路パターン４ａ～４ｅ，７ａ～７ｅと絶縁板３，６の裏面に形成された金属板（図示を省略）とを含んでいる。なお、絶縁板３，６及び金属板は、平面視で矩形状である。特に、絶縁板３，６は、順に第１辺～第４辺３ａ～３ｄ，６ａ～６ｄにより囲まれている。また、絶縁板３，６及び金属板は、角部がＲ形状、Ｃ形状に面取りされていてもよい。金属板のサイズは、平面視で、絶縁板３，６のサイズより小さく、絶縁板３，６の内側に形成されている。
絶縁板３，６は、熱伝導性のよいセラミックスを主成分として構成されている。当該セラミックスは、例えば、酸化アルミニウム、窒化アルミニウム、または、窒化珪素を主成分とする材料により構成されている。また、絶縁板３，６の厚さは、０．２ｍｍ以上、２．５ｍｍ以下である。
金属板は、熱伝導性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金である。また、金属板の厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。金属板の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。
回路パターン４ａ～４ｅ，７ａ～７ｅは、平面視で、それぞれサイズの異なる矩形状を成している。このような回路パターン４ａ～４ｅ，７ａ～７ｅは、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金が挙げられる。また、回路パターン４ａ～４ｅ，７ａ～７ｅの厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。回路パターン４ａ～４ｅ，７ａ～７ｅの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。回路パターン４ａ～４ｅ，７ａ～７ｅは、絶縁板３，６のおもて面に金属層を形成し、この金属層に対してエッチング等の処理を行って得られる。または、あらかじめ金属層から切り出した回路パターン４ａ～４ｅ，７ａ～７ｅを絶縁板３，６のおもて面に圧着させてもよい。なお、図１に示す回路パターン４ａ～４ｅ，７ａ～７ｅの形状、個数は一例である。また、回路パターン４ｄ，７ｄ，４ｅ，７ｅに示された破線で囲まれた領域は、リードフレーム（外部接続端子）の接合箇所を表している。
回路パターン４ａは、絶縁板３のおもて面の第１辺３ａ側であって、第２辺３ｂに沿って形成されている。回路パターン４ｂは、絶縁板３のおもて面の第１辺３ａ側であって、回路パターン４ａから第４辺３ｄ側に形成されている。すなわち、回路パターン４ａ，４ｂは、第１辺３ａに沿って一列を成している。
回路パターン７ａは、絶縁板６のおもて面の第１辺６ａ側であって、第４辺６ｄに沿って形成されている。また、回路パターン７ａは回路パターン４ａに対向している。回路パターン７ｂは、絶縁板３のおもて面の第１辺６ａ側であって、回路パターン７ａから第２辺６ｂ側に形成されている。すなわち、回路パターン７ａ，７ｂは、第１辺６ａに沿って一列を成している。
回路パターン４ｃ，７ｃは、回路パターン４ａ，４ｂ，７ａ，７ｂに対して、第３辺３ｃ，６ｃ側に隣接して、第２辺３ｂ，６ｂから第４辺３ｄ，６ｄに延伸して形成されている。回路パターン４ｄ，７ｄは、回路パターン４ｃ，７ｃに対して、第３辺３ｃ，６ｃ側に隣接して、第２辺３ｂ，７ｂから第４辺３ｄ，６ｄに延伸して形成されている。回路パターン４ｅ，７ｅは、回路パターン４ｄ，７ｄに対して、第３辺３ｃ，６ｃ側に隣接すると共に、第３辺３ｃ，６ｃに沿って、第２辺３ｂ，６ｂから第４辺３ｄ，６ｄに延伸して形成されている。
このような構成を有する絶縁回路基板２，５として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いてよい。絶縁回路基板２，５は、半導体チップ３０，３１で発生した熱を回路パターン４ｄ，７ｄ、絶縁板３，６及び金属板を介して、外側に伝導させることができる。
半導体チップ３０，３１は、珪素を主成分として構成されている。また、半導体チップ３０，３１は、ワイドバンドギャップ半導体を主成分として構成されていてもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウムが挙げられる。半導体チップ３０は、スイッチング素子である。スイッチング素子は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴである。このような半導体チップ３０は、裏面に入力電極（主電極）としてドレイン電極またはコレクタ電極を備えている。また、半導体チップ３０は、おもて面に、制御電極３０ａ（ゲート電極）及び主電極である出力電極３０ｂ（ソース電極またはエミッタ電極）をそれぞれ備えている。上記の半導体チップ３０は、その裏面側が回路パターン４ｄ，７ｄ上に第１辺３ａ，６ａ及び第３辺３ｃ，６ｃに沿って接合部材（図示を省略）により複数（例えば、２つ）接合されている。なお、図１では、半導体チップ３０は、制御電極３０ａがそれぞれ対向するように、回路パターン４ｄ，７ｄ上に設けられている。または、半導体チップ３０は、それぞれ、第１辺３ａ，６ａ側を向いて設けられてもよい。または、半導体チップ３０は、絶縁板３，６の第２辺３ｂ，６ｂ及び第４辺３ｄ，６ｄ側を向いてそれぞれ設けられてもよい。
なお、接合部材は、はんだまたは金属焼結体である。はんだは、鉛フリーはんだが用いられる。鉛フリーはんだは、例えば、錫、銀、銅、亜鉛、アンチモン、インジウム、ビスマスの少なくとも２つを含む合金を主成分とする。さらに、はんだには、添加物が含まれてもよい。金属焼結体の材料は、銀または銀合金を主成分とする。また、このような接合部材は、後述する、半導体チップ３１の回路パターン４ｄ，７ｄに対する接合にも用いてもよい。
半導体チップ３１は、ダイオード素子を含む。ダイオード素子は、例えば、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（Ｐ-intrinsic-Ｎ）ダイオードのＦＷＤ（Free Wheeling Diode）である。このような半導体チップ３１は、裏面に裏面負電極としてカソード電極を、おもて面におもて面正電極としてアノード電極をそれぞれ備えている。上記の半導体チップ３１は、その裏面側が回路パターン４ｄ，７ｄ上に第１辺３ａ，６ａ及び第３辺３ｃ，６ｃに平行であって、半導体チップ３０に沿って接合部材（図示を省略）により複数（例えば、２つ）接合されている。なお、半導体チップ３０，３１に代わって、スイッチング素子とダイオード素子を一つの半導体チップとしたＲＣ（Reverse Conductive）－ＩＧＢＴ素子を配置してもよい。
抵抗チップ３２は、回路パターン４ａ，７ａに対して内側にそれぞれ接合部材を介して接合されている。なお、接合部材は、既述の通りである。ここで用いられる抵抗チップ３２は、図２（Ａ）に示されるように、縦型であって、平面視で、矩形状を成している。このような抵抗チップ３２は、抵抗部３２ａと抵抗部３２ａのおもて面及び裏面にそれぞれ形成されているおもて面電極３２ｂ及び裏面電極３２ｃとを備える。抵抗部３２ａは、後述するおもて面電極３２ｂと裏面電極３２ｃとを接続する抵抗材料が含まれている。抵抗部３２ａの厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。抵抗部３２ａの平面視の一辺の長さは、０．１ｍｍ以上、１０．０ｍｍ以下である。また、おもて面電極３２ｂ及び裏面電極３２ｃは、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金が挙げられる。おもて面電極３２ｂ及び裏面電極３２ｃの厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。おもて面電極３２ｂ及び裏面電極３２ｃのサイズは、平面視で、抵抗部３２ａのサイズより小さく、抵抗部３２ａの内側に形成されている。
また、図２（Ｂ）には、横型の抵抗チップ３２が示されている。横型の抵抗チップ３２は、立方体状の抵抗部３２ｄの両側部に電極３２ｅ，３２ｆがそれぞれ形成されている。抵抗部３２ｄは、立方体状のセラミックスと当該セラミックスのおもて面に設けられた抵抗膜と抵抗膜上に形成された保護膜とを備えている。電極３２ｅ，３２ｆは、当該セラミックスの両端を覆って、抵抗膜にそれぞれ接続されている。なお、横型の抵抗チップ３２を用いた場合について後述する。
リードフレーム８ａは、一端側が外部の制御装置等に電気的に接続され、他端側が絶縁回路基板２，５に接続される。リードフレーム８ａは、制御端子であってよい。リードフレーム８ａは、配線部８ａ１と配線部８ａ１に接合された脚部８ａ２，８ａ３とを備えている。配線部８ａ１は、例えば、直線状を成している。また、配線部８ａ１の一端側（図１中右側）は外部の制御装置に電気的に接続する制御端子を含んでよい。配線部８ａ１の他端側（図１中左側）には、脚部８ａ２，８ａ３がそれぞれ接続されている。脚部８ａ２は回路パターン４ａの第２辺３ｂ側に接合されている。脚部８ａ３は回路パターン７ａの第４辺６ｄ側に接合されている。脚部８ａ２，８ａ３の回路パターン４ａ，７ａに対する接合は、既述の接合部材を用いることができる。または、超音波接合により接合してもよい。リードフレーム８ａは、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金が挙げられる。リードフレーム８ａの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。したがって、リードフレーム８ａの配線部８ａ１の一端側に印加された制御電圧は、配線部８ａ１を流れて、脚部８ａ２，８ａ３に分岐して回路パターン４ａ，７ａにそれぞれ流れる。なお、この場合に限らず、リードフレーム８ａとは別に制御端子を備えていてもよい。例えば、配線部８ａ１の一端側（図１中右側）に、制御端子が電気的に接続されていてもよい。つまり、外部の制御装置から印加された制御電圧は、制御端子とリードフレーム８ａ、または、制御端子を備えたリードフレーム８ａを介して回路パターン４ａ，７ａにそれぞれ流れてよい。
リードフレーム８ｂは、一端側が外部の制御装置等に電気的に接続され、他端側が絶縁回路基板２，５に接続される。リードフレーム８ｂは、センス端子であってよい。リードフレーム８ｂは、配線部８ｂ１と配線部８ｂ１に接合された脚部８ｂ２，８ｂ３とを備えている。配線部８ｂ１は、例えば、直線状を成している。また、配線部８ｂ１の一端側（図１中右側）は外部の制御装置に電気的に接続する制御端子を含んでよい。配線部８ｂ１の他端側（図１中左側）には、脚部８ｂ２，８ｂ３がそれぞれ接続されている。脚部８ｂ２は回路パターン４ｃの第２辺３ｂ側に接合されている。脚部８ｂ３は回路パターン７ｃの第４辺６ｄ側に接合されている。脚部８ｂ２，８ｂ３の回路パターン４ｃ，７ｃに対する接合は、既述の接合部材を用いることができる。または、超音波接合により接合してもよい。リードフレーム８ｂは、リードフレーム８ａと同じ材料で構成されていてよい。したがって、絶縁回路基板２，５のそれぞれの半導体チップ３０の出力電極３０ｂ（ソース電極）から出力されたセンス電圧は、ワイヤ９ｄ１，９ｅ１，９ｄ２，９ｅ２、及び回路パターン４ｃ，７ｃを介して、脚部８ｂ２，８ｂ３、さらに、配線部８ｂ１を流れて、外部の制御装置等へ出力される。なお、この場合に限らず、リードフレーム８ｂとは別にセンス端子を備えていてもよい。例えば、配線部８ｂ１の一端側（図１中右側）に、センス端子が電気的に接続されていてもよい。
このような絶縁回路基板２，５と半導体チップ３０，３１と抵抗チップ３２とに対してワイヤ９ａ１～９ｈ１，９ａ２～９ｈ２，９ｊが配線されている。まず、制御用の配線について説明する。ワイヤ９ａ１，９ａ２は、抵抗チップ３２のおもて面電極と回路パターン４ｂ，７ｂとを直接接続する。また、ワイヤ９ｂ１，９ｃ１，９ｂ２，９ｃ２は、回路パターン４ｂ，７ｂと半導体チップ３０の制御電極３０ａとを直接接続する。このような制御用のワイヤ９ａ１～９ｃ１，９ａ２～９ｃ２の径は、例えば、２５μｍ以上、４００μｍ以下である。
次に、センス用のワイヤについて説明する。センス用のワイヤ９ｄ１，９ｅ１，９ｄ２，９ｅ２は、半導体チップ３０の出力電極３０ｂと回路パターン４ｃ，７ｃとを直接接続する。このような検出用のワイヤ９ｄ１，９ｅ１，９ｄ２，９ｅ２の径は、例えば、２５μｍ以上、４００μｍ以下である。これらの検出用のワイヤ９ｄ１，９ｅ１，９ｄ２，９ｅ２は、制御用のワイヤ９ａ１～９ｃ１，９ａ２～９ｃ２と同じ径であってよい。
主電流用の配線について説明する。ワイヤ９ｆ１，９ｇ１，９ｆ２，９ｇ２は、半導体チップ３０の出力電極３０ｂと半導体チップ３１のおもて面正電極と回路パターン４ｅ，７ｅとを直接接続する。主電流用のワイヤ９ｆ１，９ｇ１，９ｆ２，９ｇ２の径は、１００μｍ以上、６００μｍ以下である。
また、絶縁回路基板２，５内において、ワイヤ９ｈ１，９ｈ２は、半導体チップ３０の出力電極３０ｂの間を直接接続している。さらに、ワイヤ９ｊは、絶縁回路基板２，５を跨いで、絶縁回路基板２，５のそれぞれの半導体チップ３０の出力電極３０ｂの間を直接接続している。これらのワイヤ９ｈ１，９ｈ２，９ｊの径は、２５μｍ以上、４００μｍ以下である。これらのワイヤ９ｈ１，９ｈ２，９ｊは、制御用のワイヤ９ａ１～９ｃ１，９ａ２～９ｃ２と同じ径であってよい。
次に、半導体装置１のリードフレーム８ａ（配線部８ａ１）から絶縁回路基板２，５の半導体チップ３０の制御電極３０ａまでの制御（ゲート電極）側の配線構造並びに半導体チップ３０の出力電極３０ｂから出力端子までの出力（ソース電極）側の配線構造について、図３及び図４を用いて説明する。図３は、第１の実施の形態の半導体装置の制御側の配線構造を示す図であり、図４は、第１の実施の形態の半導体装置の出力側の配線構造を示す図である。なお、図４では、半導体装置１に含まれる半導体チップ３０の出力側の配線構造に対して、制御側の配線構造並びに後述する半導体装置１の等価回路も併せて示している。
なお、図３中の抵抗Ｒｘは、通電時における制御端子からリードフレーム８ａの配線部８ａ１を通して、脚部８ａ２，８ａ３に分岐するまでの抵抗（配線抵抗）である。すなわち、抵抗Ｒｘは、リードフレーム８ａの抵抗である。また、図４中の抵抗Ｒｚは、通電時における出力端子の配線抵抗である。なお、図４では、出力端子から出力端子が配置された回路パターンまでの配線の図示は省略している。抵抗Ｒａは、絶縁回路基板２に含まれる回路パターン４ａ、ワイヤ９ａ１、回路パターン４ｂによる配線抵抗及び抵抗チップ３２の抵抗を合わせた抵抗である。また、抵抗Ｒｂは、絶縁回路基板５に含まれる回路パターン７ａ、ワイヤ９ａ２、回路パターン７ｂによる配線抵抗及び抵抗チップ３２の抵抗を合わせた抵抗である。なお、抵抗チップ３２の抵抗値は、それぞれの配線抵抗より大きい。
抵抗ｒａ１及び抵抗ｒａ２は、回路パターン４ｂから絶縁回路基板２の半導体チップ３０の制御電極３０ａまでの配線抵抗である。すなわち、抵抗ｒａ１は、ワイヤ９ｂ１の配線抵抗である。同様に、抵抗ｒａ２は、ワイヤ９ｃ１の配線抵抗である。
抵抗ｒａ３及び抵抗ｒａ４は、絶縁回路基板２の異なる半導体チップ３０の出力電極３０ｂから絶縁回路基板２の回路パターン４ｅまでの配線抵抗である。すなわち、抵抗ｒａ３及び抵抗ｒａ４は、ワイヤ９ｆ１，９ｇ１の配線抵抗である。抵抗ｒａ５は、回路パターン４ｅから図示を省略する出力端子までの配線抵抗である。
抵抗ｒｂ１及び抵抗ｒｂ２は、回路パターン７ｂから絶縁回路基板５の半導体チップ３０の制御電極３０ａまでの通電時の配線抵抗である。すなわち、抵抗ｒｂ１は、ワイヤ９ｂ２の配線抵抗である。抵抗ｒａ２は、ワイヤ９ｃ２の配線抵抗である。
抵抗ｒｂ３及び抵抗ｒｂ４は、絶縁回路基板５の異なる半導体チップ３０の出力電極３０ｂから絶縁回路基板５の回路パターン７ｅまでの配線抵抗である。すなわち、抵抗ｒｂ３及び抵抗ｒｂ４は、ワイヤ９ｆ２，９ｇ２の配線抵抗である。抵抗ｒｂ５は、回路パターン７ｅから図示を省略する出力端子までの配線抵抗である。
また、絶縁回路基板２，５にそれぞれ設けられる抵抗チップ３２の抵抗Ｒａ，Ｒｂは、リードフレーム８ａから抵抗チップ３２までの抵抗Ｒｘ（並びに出力端子の抵抗Ｒｚ）よりも大きく、なおかつ、抵抗ｒａ１～ｒａ５，ｒｂ１～ｒｂ５よりも大きいものが用いられる。このような抵抗チップ３２の抵抗Ｒａ，Ｒｂは、１０Ω以上、１００Ω以下が好ましく、より好ましくは、３０Ω以上、５０Ω以下である。
このような半導体装置１において、まず、抵抗チップ３２が無い場合について説明する。この場合、ターンオン（またはターンオフ）のために、リードフレーム８ａへの制御電圧をオン（またはオフ）にした際を考える。この場合、制御端子からの経路の違いによる配線抵抗及びインダクタンスの差によって、複数の半導体チップ３０の立上り時間（または立下り時間）に差が出る。それにより複数の半導体チップ３０で出力電極３０ｂ（ソース電極）から出力される電圧に時間差が生じる。この電流はセンス用のワイヤ９ｄ１，９ｅ１，９ｄ２，９ｅ２、回路パターン４ｃ，７ｄ、リードフレーム８ｂを経由して、外部の制御装置へ乱れた電圧となって出力されてしまう。これにより、発振現象が生じ、絶縁回路基板５の半導体チップ３０が誤動作を起こしてしまうおそれがある。
他方、半導体装置１の絶縁回路基板２，５は、抵抗チップ３２がそれぞれ設けられている。この場合、制御端子からの配線抵抗及びインダクタンスの相対的な差（標準的な配線抵抗またはインダクタンスに対する、個々の半導体チップ３０の配線抵抗またはインダクタンスの相対比）が小さい。上記の場合において、リードフレーム８ａへの制御電圧をオン（またはオフ）にした際に、複数の半導体チップ３０の立上り時間（または立下り時間）の差を抑制することができる。それにより出力電極３０ｂ（ソース電極）の電圧が乱されることがない。そのため、外部の制御装置へ安定した電圧を出力することができる。したがって、後述する異なる絶縁回路基板２，５に配置された半導体チップ３０の出力電極３０ｂ間の電位が均一化されている場合において、抵抗チップ３２を配置することで、発振現象及びそれに起因する誤動作の発生が抑制される。
次に、半導体装置１に含まれる等価回路について、図５並びに図１を用いて説明する。図５は、第１の実施の形態の半導体装置の等価回路を示す図である。なお、図５では、半導体チップ３０として、パワーＭＯＳＦＥＴの場合を示している。また、図５中の上方は絶縁回路基板２に、図５中の下方は絶縁回路基板５に対応している。
絶縁回路基板２の回路パターン４ｄに半導体チップ３０の裏面の入力電極（ドレイン電極）並びに半導体チップ３１の裏面負電極が並列に接続されている。また、半導体チップ３０の出力電極３０ｂ（ソース電極）並びに半導体チップ３１のおもて面正電極が、ワイヤ９ｆ１，９ｇ１を経由して回路パターン４ｅに接続されている。さらに、半導体チップ３０の出力電極３０ｂ間がワイヤ９ｈ１で直接接続されている。
絶縁回路基板５の回路パターン７ｄに半導体チップ３０の裏面の入力電極（ドレイン電極）並びに半導体チップ３１の裏面負電極が並列に接続されている。また、半導体チップ３０のおもて面の出力電極（ソース電極）並びに半導体チップ３１のおもて面正電極が、ワイヤ９ｆ２，９ｇ２を経由して回路パターン７ｅに接続されている。さらに、半導体チップ３０の出力電極３０ｂ間がワイヤ９ｈ２で直接接続されている。
さらに、半導体装置１では、絶縁回路基板２の半導体チップ３０の出力電極３０ｂと絶縁回路基板５の半導体チップ３０の出力電極３０ｂとがワイヤ９ｊにより直接接続されている。
このような半導体装置１において、まず、ワイヤ９ｈ１，９ｈ２，９ｊを設けない場合について説明する。この場合、絶縁回路基板２に設けられた２つの半導体チップ３０の出力電極３０ｂ（ソース電極）間のインダクタンス値は、経路に応じて大きくなることが考えられる。また、同様に、絶縁回路基板５に設けられた２つの半導体チップ３０の出力電極３０ｂ間のインダクタンス値も、経路に応じて大きくなることが考えられる。このような場合において、半導体装置１は、ターンオン（またはターンオフ）時に半導体チップ３０の制御電極３０ａ－出力電極３０ｂ（ゲート電極－ソース電極）間の電位が乱されて、発振してしまうことがある。
特に、絶縁回路基板２の半導体チップ３０と、絶縁回路基板５の半導体チップ３０との間は並列接続される。絶縁回路基板２の半導体チップ３０の出力電極３０ｂと、絶縁回路基板５の半導体チップ３０の出力電極３０ｂとは、半導体装置１に含まれるリードフレーム８ｂまたは出力端子（図示を省略）に電気的に接続される。このため、絶縁回路基板２の半導体チップ３０の出力電極３０ｂと、絶縁回路基板５の半導体チップ３０の出力電極３０ｂとの配線長は、同じ絶縁回路基板２（または絶縁回路基板５）に配置された半導体チップ３０の出力電極３０ｂ間の配線長より長い。したがって、異なる絶縁回路基板２，５に配置された半導体チップ３０の出力電極３０ｂ間が大きなインダクタンスを介して接続される。これが起因して、半導体チップ３０の発振現象が生じることがある。
一方、半導体装置１が、絶縁回路基板２の半導体チップ３０の出力電極３０ｂと絶縁回路基板５の半導体チップ３０の出力電極３０ｂとをワイヤ９ｊで接続する場合について説明する。これらの異なる絶縁回路基板２，５にそれぞれ配置された半導体チップ３０の出力電極３０ｂ間をワイヤ９ｊで直接接続することで、これらの間の電位が均一化される。それにより、外部の制御装置へ安定した出力電極３０ｂ（ソース電極）を出力することができる。したがって、図３を用いて説明したように半導体チップ３０の制御電極３０ａの配線抵抗及びインダクタンスのばらつきが小さい場合において、異なる絶縁回路基板２，５にそれぞれ配置された半導体チップ３０の出力電極３０ｂ間がワイヤ９ｊで接続されることにより発振現象及びそれに起因する誤動作の発生が抑制される。
半導体装置１において、絶縁回路基板２，５のそれぞれに抵抗チップ３２が設けられつつも、絶縁回路基板２の半導体チップ３０の出力電極３０ｂと絶縁回路基板５の半導体チップ３０の出力電極３０ｂとがワイヤ９ｊで接続されていない場合には以下が考えられる。抵抗チップ３２により、絶縁回路基板２内に配置された半導体チップ３０の制御電極３０ａ及び絶縁回路基板５内に配置された半導体チップ３０の制御電極３０ａにおける、それぞれの制御端子からの配線抵抗及びインダクタンスの相対的な差を小さくすることができる。一方で、異なる絶縁回路基板２，５にそれぞれ配置された半導体チップ３０の制御電極３０ａでは、抵抗チップ３２の抵抗値のばらつきにより、制御端子からの配線抵抗及びインダクタンスの相対的な差が生じる場合がある。
そこで、絶縁回路基板２，５のそれぞれに抵抗チップ３２を設ける場合に、異なる絶縁回路基板２，５にそれぞれ配置された半導体チップ３０の出力電極３０ｂの間をワイヤ９ｊで接続することで、異なる絶縁回路基板２，５の出力電位を均一化させる。そうすることで、発振現象及びそれに起因する誤動作の発生を抑制することができる。
さらに、ワイヤ９ｈ１，９ｈ２を設ける場合について説明する。絶縁回路基板２の半導体チップ３０の出力電極３０ｂの間をワイヤ９ｈ１で直接接続することで出力電極３０ｂ間の電位が均一化し、インダクタンス値の増加が抑制される。また、同様に、絶縁回路基板５の半導体チップ３０の出力電極３０ｂの間をワイヤ９ｈ２で直接接続することで出力電極３０ｂ間の電位が均一化し、さらに、発振現象及びそれに起因する誤動作の発生が抑制される。
このように半導体装置１では、ワイヤ９ｈ１，９ｈ２，９ｊで接続することで、絶縁回路基板２の半導体チップ３０の出力電極３０ｂの間のインダクタンス値、絶縁回路基板５の半導体チップ３０の出力電極３０ｂの間のインダクタンス値、並びに、絶縁回路基板２の半導体チップ３０の出力電極３０ｂと絶縁回路基板５の半導体チップ３０の出力電極３０ｂとの間のインダクタンス値を低減することができる。この結果、半導体装置１の半導体チップ３０の発振現象を低減することができる。
上記半導体装置１は、半導体チップ３０と半導体チップ３０がそれぞれ設けられた絶縁回路基板２，５を備える。半導体チップ３０は、制御電極３０ａ及び出力電極３０ｂをおもて面に、入力電極を裏面にそれぞれ備える。絶縁回路基板２，５は、絶縁板３，６と絶縁板のおもて面に形成され、半導体チップ３０の入力電極が配置される回路パターン４ｄ，７ｄ（入力回路パターン）と制御電極３０ａに電気的に接続される回路パターン４ｂ，７ｂ（制御回路パターン）とを含む。この際、半導体装置１では、回路パターン４ｂ，７ｂは、制御電極３０ａとの間に抵抗チップ３２を介して制御電圧がそれぞれ印加され、絶縁回路基板２の半導体チップ３０の出力電極３０ｂと絶縁回路基板５の半導体チップ３０の出力電極３０ｂとがワイヤ９ｊ（第１基板間配線部材）により電気的に接続されている。
半導体装置１は、抵抗チップ３２により、制御端子から制御電極３０ａまでの配線抵抗及びインダクタンスの相対的な差が小さくなる。制御電極３０ａに対する制御電圧をオン（またはオフ）にした際に、複数の半導体チップ３０の立上り時間（または立下り時間）の差を抑制することができる。それにより、出力電極３０ｂ（ソース電極）の電圧が乱されることがない。そのため、外部の制御装置へ安定した電圧を出力することができる。さらに、半導体装置１は、ワイヤ９ｊにより、異なる絶縁回路基板２，５に配置された半導体チップ３０の出力電極３０ｂ間の電位が均一化される。これにより、外部の制御装置へ出力電極３０ｂ（ソース電極）から安定して電圧を出力することができる。したがって、半導体装置１は、発振現象及びそれに起因する誤動作の発生が抑制され、信頼性の低下を抑制することができる。さらに、半導体装置１は、同一の絶縁回路基板２，５において半導体チップ３０の出力電極３０ｂの間をワイヤ９ｈ１，９ｈ２で直接接続することで、出力電極３０ｂ間の電位が均一化し、インダクタンス値の増加が抑制される。このため、半導体装置１の発振現象及びそれに起因する誤操作の発生をより抑制することができる。
図１の半導体装置１では、絶縁回路基板２，５が用いられている場合を例示しているに過ぎない。図５に示される等価回路が構成されれば、回路パターン４ａ～４ｅ，７ａ～７ｅは、必ずしも絶縁板３，６に形成されていなくてもよい。また、図１の半導体装置１の抵抗チップ３２の配置は一例であって、この場合に限らない。以下の変形例では、図１の半導体装置１と同様に発振現象の抑制に寄与する抵抗チップ３２並びに抵抗チップ３２が配置される回路パターンの別の形態について図６を用いて説明する。図６は、第１の実施の形態の変形例の半導体装置の要部平面図である。なお、図６（Ａ）は、変形例１－１における抵抗チップ３２の周囲について示している。また、図６（Ｂ）は、後述する変形例１－２における抵抗チップ３２の周囲について示している。
また、図６では、絶縁回路基板２の第１辺３ａ側を示している。図６では、図１の絶縁回路基板２において回路パターン４ｃを除いた場合を示している。これに対する絶縁回路基板５の回路パターンも、図１と同様に絶縁回路基板２に対して配置された際に、図６の絶縁回路基板２の回路パターンと第２辺３ｂ及び第４辺６ｄに対して線対称を成すように構成される。また、この際の絶縁回路基板５もまた回路パターン７ｃが除かれている。
（変形例１－１）
図６（Ａ）の絶縁回路基板２では、図１の回路パターン４ａ，４ｂに代わり、回路パターン４ａ１が形成されている。回路パターン４ａ１は、回路パターン４ａ，４ｂと同様の幅を備え、第１辺３ａ側に、第２辺３ｂから第４辺３ｄに延伸して形成されている。また、回路パターン４ａ１の第２辺３ｂ側に抵抗チップ３２が設けられている。抵抗チップ３２のおもて面電極にリードフレーム８ａが直接接合される。また、ワイヤ９ｂ１，９ｃ１は回路パターン４ａ１と半導体チップ３０の制御電極３０ａとを直接それぞれ接続している。すなわち、抵抗チップ３２の裏面電極が半導体チップ３０の制御電極３０ａと電気的に接続されている。
このような絶縁回路基板２は、リードフレーム８ａと半導体チップ３０の制御電極３０ａとの間に、抵抗チップ３２と回路パターン４ａ１とワイヤ９ｂ１，９ｃ１とを含んでいる。図１の絶縁回路基板２と比較すると回路パターンを１つ減らすことができる。図１の絶縁回路基板２よりも形成しやすく、製造コストを削減することができる。この場合でも、図１の半導体装置１と同様に発振現象の発生を抑制し、半導体装置１の信頼性の低下を抑制することができる。
（変形例１－２）
図６（Ｂ）の絶縁回路基板２では、図１の絶縁回路基板２において、縦型の抵抗チップ３２に代わり、回路パターン４ａ，４ｂの隙間を跨いて、横型の抵抗チップ３２（図２（Ｂ））が設けられている。この際、抵抗チップ３２の一方の端部が回路パターン４ａの端部（第４辺３ｄ側）に直接接続され、抵抗チップ３２の他方の端部が回路パターン４ｂの端部（第２辺３ｂ側）に直接接続されている。すなわち、抵抗チップ３２の他方の電極は半導体チップ３０の制御電極３０ａに電気的に接続され、抵抗チップ３２の一方の電極はリードフレーム８ａに電気的に接続される。図１の半導体装置１と同様に発振現象の発生を抑制し、半導体装置１の信頼性の低下を抑制することができる。
（参考例）
ここで、図１、図６に対する参考例について、図７を用いて説明する。図７は、参考例の半導体装置の要部平面図である。参考例の絶縁回路基板２は、図１の絶縁回路基板２において、回路パターン４ｂ，４ｃを除いている。また、参考例の絶縁回路基板２では、図１の絶縁回路基板２から回路パターン４ｂを除いている。このため、抵抗チップ３２のおもて面電極と半導体チップ３０の制御電極３０ａとの間をワイヤ９ｋでスティッチボンディングにより直接接続している。しかしながら、この場合には、抵抗チップ３２から各半導体チップ３０の制御電極３０ａまでの配線長が異なってしまう。このような配線長の違いに応じて、抵抗チップ３２から各半導体チップ３０までの配線抵抗並びにインダクタンスが異なってしまう。このため、図１及び図６の場合に比べて、発振現象を確実に抑制することができない。したがって、半導体チップ３０の制御電極３０ａに対して、抵抗チップ３２から直接ワイヤで接続するのではなく、回路パターンを経由してそれぞれに接続することが好ましい。
［第２の実施の形態］
次に、第２の実施の形態について図８を用いて説明する。図８は、第２の実施の形態の半導体装置の平面図である。図８では、第１の実施の形態と同様の半導体チップ３０，３１が設けられている。但し、第２の実施の形態の半導体チップ３０は、パワーＭＯＳＦＥＴである場合を示している。また、ワイヤ４０ａ～４０ｄ，４１，４２以外は、ワイヤ４０として説明する。また、図８中のパターン中における四角で囲んだ領域は、リードフレームが接続される箇所を表している。
半導体装置１０は、ベース基板２５とベース基板２５のおもて面に既述の接合部材により接合されている絶縁回路基板２０ａ～２０ｄと半導体チップ３０，３１とワイヤ４０，４０ａ～４０ｄ，４１，４２とを備えている。半導体装置１０はこれらがケースに収納されてケース内が封止部材により封止してもよい。または、半導体装置１０は、ケースを用いずに、ベース基板上の絶縁回路基板２０ａ～２０ｄを封止部材によりベース基板の裏面を表出させて封止してもよい。なお、半導体装置１０は、絶縁回路基板２０ａ，２０ｂにより上アームが、絶縁回路基板２０ｃ，２０ｄにより下アームがそれぞれ構成される。
ベース基板２５は、熱伝導性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金である。また、金属板の厚さは、５．０ｍｍ以上、１０．０ｍｍ以下である。ベース基板２５は、平面視で、図８に示されるように、絶縁回路基板２０ａ～２０ｄが２行２列で配置でき、さらに、絶縁回路基板２０ｅ，２０ｆがベース基板２５の右側の短辺と絶縁回路基板２０ａ，２０ｂとの間に配列できる面積である。ベース基板２５の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。
絶縁回路基板２０ａ～２０ｆは、絶縁板２１ａ～２１ｆと絶縁板２１ａ～２１ｆのおもて面に形成された回路パターン２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１～２２ｅ２，２２ｆ１～２２ｆ２と絶縁板２１ａ～２１ｆの裏面に形成された金属板（図示を省略）とを含んでいる。なお、絶縁板２１ａ～２１ｆ及び金属板は、角部がＲ形状、Ｃ形状に面取りされていてもよい。金属板のサイズは、平面視で、絶縁板２１ａ～２１ｆのサイズより小さく、絶縁板２１ａ～２１ｆの内側に形成されている。
絶縁板２１ａ～２１ｆは、熱伝導性のよいセラミックスを主成分として構成されている。当該セラミックスは、例えば、酸化アルミニウム、窒化アルミニウム、または、窒化珪素を主成分とする材料により構成されている。また、絶縁板２１ａ～２１ｆの厚さは、０．２ｍｍ以上、２．５ｍｍ以下である。
金属板は、熱伝導性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金である。また、金属板の厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。金属板の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。
回路パターン２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１～２２ｅ２，２２ｆ１～２２ｆ２は、平面視で、それぞれサイズの異なる矩形状を成している。このような回路パターン２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１～２２ｅ２，２２ｆ１～２２ｆ２は、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金が挙げられる。また、回路パターン２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１～２２ｅ２，２２ｆ１～２２ｆ２の厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。回路パターン２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１～２２ｅ２，２２ｆ１～２２ｆ２の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。回路パターン２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１～２２ｅ２，２２ｆ１～２２ｆ２の絶縁板２１ａ～２１ｆに対して第１の実施の形態と同様に形成される。
回路パターン２２ａ６，２２ｂ６は、絶縁板２１ａ，２１ｂの図中右側の短辺の中央部に沿って形成されている。回路パターン２２ａ８，２２ｂ８は、絶縁板２１ａ，２１ｂの図中左側の短辺の中央部に沿って形成されている。回路パターン２２ａ７，２２ｂ７の図中右側は、回路パターン２２ａ６，２２ｂ６の周囲の半分程度を取り囲み、図中左側に延伸している。また、回路パターン２２ａ７，２２ｂ７の図中左側では、回路パターン２２ａ８，２２ｂ８の図中左側の辺を除く周囲を取り囲んでいる。
また、回路パターン２２ａ１，２２ａ５，２２ｂ１，２２ｂ５は、図８に示されるように、絶縁板２１ａ，２１ｂの図中右側の角部にＬ字状に形成されている。回路パターン２２ａ２，２２ａ４，２２ｂ２，２２ｂ４は、図８に示されるように、回路パターン２２ａ８，２２ｂ８の短辺に平行に絶縁板２１ａ，２１ｂの外周縁に直線状に形成されている。回路パターン２２ａ３，２２ｂ３は、絶縁板２１ａ，２１ｂの図中左側に沿ってＵ字状に形成されている。
回路パターン２２ｃ６，２２ｄ６は、絶縁板２１ｃ，２１ｄの図中左側の短辺の中央部に沿って形成されている。回路パターン２２ｃ８，２２ｄ８は、絶縁板２１ｃ，２１ｄの図中左側の短辺の中央部に沿って形成されている。回路パターン２２ｃ７，２２ｄ７の図中左側は、回路パターン２２ｃ６，２２ｄ６の周囲の半分程度を取り囲み、図中右側に延伸している。また、回路パターン２２ｃ７，２２ｄ７の図中右側は、回路パターン２２ｃ８，２２ｄ８の図中右側の辺を除く周囲を取り囲んでいる。
また、回路パターン２２ｃ１，２２ｃ５，２２ｄ１，２２ｄ５は、図８に示されるように、絶縁板２１ｃ，２１ｄの図中左側の角部にＬ字状に形成されている。回路パターン２２ｃ２，２２ｃ４，２２ｄ２，２２ｄ４は、図７に示されるように、回路パターン２２ｃ８，２２ｄ８の短辺に平行に絶縁板２１ｃ，２１ｄの外周縁に直線状に形成されている。回路パターン２２ｃ３，２２ｄ３は、絶縁板２１ｃ，２１ｄの図中右側に沿ってＵ字状に形成されている。回路パターン２２ｅ１，２２ｅ２，２２ｄ１，２２ｄ２は、絶縁板２１ｅ，２１ｆのおもて面に平面視で上下半分ずつ形成されている。
このような構成を有する絶縁回路基板２０ａ～２０ｆとして、例えば、ＤＣＢ基板、ＡＭＢ基板を用いてよい。絶縁回路基板２０ａ～２０ｄは、半導体チップ３０，３１で発生した熱を回路パターン２２ａ７，２２ｂ７，２２ｃ７，２２ｄ７、絶縁板２１ａ～２１ｄ及び金属板を介して、外側に伝導させることができる。
半導体チップ３０，３１及び抵抗チップ３２は、第１の実施の形態で説明した通りである。なお、抵抗チップ３２は、縦型が用いられている。半導体チップ３０の裏面の入力電極が、絶縁回路基板２０ａ～２０ｄの回路パターン２２ａ７，２２ｂ７，２２ｃ７，２２ｄ７に接合されている。半導体チップ３１の裏面負電極が、絶縁回路基板２０ａ～２０ｄの回路パターン２２ａ７，２２ｂ７，２２ｃ７，２２ｄ７に接合されている。抵抗チップ３２の裏面電極が絶縁回路基板２０ａ～２０ｄの回路パターン２２ａ６，２２ｂ６，２２ｃ６，２２ｄ６に接合されている。
図示を省略するリードフレームは、第１の実施の形態と同様の材質により構成されている。リードフレームは、絶縁回路基板２０ａ～２０ｆに示される四角の領域にそれぞれ接合される。すなわち、Ｇ２，Ｇ１端子であるリードフレームは、絶縁回路基板２０ｅ，２０ｆの回路パターン２２ｅ１，２２ｆ１にそれぞれ接合される。また、Ｓ２，Ｓ１端子であるリードフレームは、絶縁回路基板２０ｅ，２０ｆの回路パターン２２ｅ２，２２ｆ２にそれぞれ接合される。また、Ｄ１端子であるリードフレームは、絶縁回路基板２０ａ，２０ｂの回路パターン２２ａ７，２２ｂ７に接合される。Ｓ２端子であるリードフレームは、絶縁回路基板２０ｃ，２０ｄの回路パターン２２ｃ８，２２ｄ８に接合される。Ｄ２Ｓ１端子であるリードフレームは、絶縁回路基板２０ｃ，２０ｄの回路パターン２２ｃ７，２２ｄ７に接合される。
制御用のワイヤ４０は、回路パターン２２ｅ１，２２ａ１を直接接続している。制御用のワイヤ４０は、回路パターン２２ａ１，２２ａ２，２２ｃ２，２２ｃ１を直接接続している。制御用のワイヤ４０は、回路パターン２２ｃ１，２２ｃ６及び抵抗チップ３２を直接接続している。制御用のワイヤ４０は、回路パターン２２ｃ６及び絶縁回路基板２０ｃの半導体チップ３０の制御電極３０ａを直接接続している。さらに、制御用のワイヤ４０は、回路パターン２２ｃ１，２２ｃ５，２２ｄ１及び抵抗チップ３２を直接接続している。
また、制御用のワイヤ４０は、回路パターン２２ｆ１，２２ｂ５を直接接続している。制御用のワイヤ４０は、回路パターン２２ｂ５及び抵抗チップ３２を直接接続している。制御用のワイヤ４０は、回路パターン２２ｂ６と絶縁回路基板２０ｂの半導体チップ３０の制御電極３０ａとを直接接続している。さらに、制御用のワイヤ４０は、絶縁回路基板２０ｂの抵抗チップ３２と絶縁回路基板２０ａの抵抗チップ３２とを直接接続している。制御用のワイヤ４０は、回路パターン２２ｂ６と絶縁回路基板２０ａの半導体チップ３０の制御電極３０ａとを直接接続している。このような制御用のワイヤ４０の径は、例えば、２５μｍ以上、４００μｍ以下である。
主電流用のワイヤ４０は、絶縁回路基板２０ａの半導体チップ３０の出力電極３０ｂと半導体チップ３１のおもて面正電極と回路パターン２２ａ８とを直接接続している。主電流用のワイヤ４０は、回路パターン２２ａ８，２２ｃ７を直接接続している。主電流用のワイヤ４０は、絶縁回路基板２０ｃの半導体チップ３０の出力電極３０ｂと半導体チップ３１のおもて面正電極と回路パターン２２ｃ８とを直接接続している。
主電流用のワイヤ４０は、絶縁回路基板２０ｂの半導体チップ３０の出力電極３０ｂと半導体チップ３１のおもて面正電極と回路パターン２２ｂ８とを直接接続している。主電流用のワイヤ４０は、回路パターン２２ｂ８，２２ｄ７を直接接続している。主電流用のワイヤ４０は、絶縁回路基板２０ｄの半導体チップ３０の出力電極３０ｂと半導体チップ３１のおもて面正電極と回路パターン２２ｄ８とを直接接続している。主電流用のワイヤ４０の径は、１００μｍ以上、６００μｍ以下である。
検出用のワイヤ４０は、回路パターン２２ｆ２，２２ｂ１，２２ｂ２，２２ｂ３，２２ｂ４と回路パターン２２ｂ８とを直接接続している。また、検出用のワイヤ４０は、回路パターン２２ｂ３，２２ａ３，２２ａ８を直接接続している。また、検出用のワイヤ４０は、回路パターン２２ｅ２，２２ａ５，２２ａ４，２２ｃ３，２２ｃ４を直接接続している。検出用のワイヤ４０は、回路パターン２２ｃ３，２２ｃ８を直接接続している。検出用のワイヤ４０は、回路パターン２２ｃ３，２２ｄ３，２２ｄ８，２２ｄ４を直接接続している。このような検出用のワイヤ４０の径は、例えば、２５μｍ以上、４００μｍ以下である。これらの検出用のワイヤ４０は、制御用のワイヤ４０と同じ径であってよい。
さらに、絶縁回路基板２０ａ～２０ｄでは、ワイヤ４０ａ～４０ｄが半導体チップ３０の出力電極３０ｂの間を直接接続している。また、ワイヤ４１は、絶縁回路基板２０ａの半導体チップ３１のおもて面正電極と絶縁回路基板２０ｂの半導体チップ３１のおもて面正電極とを直接接続している。ワイヤ４２は、絶縁回路基板２０ｃの半導体チップ３１のおもて面正電極と絶縁回路基板２０ｄの半導体チップ３１のおもて面正電極とを直接接続している。なお、ワイヤ４０ａ～４０ｄ，４１，４２の径は、例えば、２５μｍ以上、４００μｍ以下である。また、ワイヤ４０ａ～４０ｄ，４１，４２は、それぞれ、一本に限らず、複数本であってよい。これらのワイヤ４０ａ～４０ｄ，４１，４２は、制御用のワイヤ４０と同じ径であってよい。
次に、半導体装置１０のＧ１，Ｇ２端子のリードフレームから絶縁回路基板２０ａ～２０ｄの半導体チップ３０の制御電極３０ａまでの配線構造について、図９を用いて説明する。図９は、第２の実施の形態の半導体装置の制御側の配線構造を示す図である。
なお、図８中の抵抗Ｒｘ，Ｒｙは、通電時におけるＧ１，Ｇ２端子のリードフレームから回路パターン２２ｆ１，２２ｅ１までのそれぞれの抵抗（配線抵抗）である。すなわち、抵抗Ｒｘ，Ｒｙは、Ｇ１，Ｇ２端子のリードフレームのそれぞれの抵抗である。抵抗Ｒａは、絶縁回路基板２０ｂに含まれる回路パターン２２ｆ１、ワイヤ４０、回路パターン２２ｂ５、ワイヤ４０による配線抵抗及び絶縁回路基板２０ｂの抵抗チップ３２の抵抗を合わせた抵抗である。抵抗Ｒｂは、絶縁回路基板２０ｂに含まれる回路パターン２２ｆ１、ワイヤ４０、回路パターン２２ｂ５、（回路パターン２２ｂ５，２２ｂ６，２２ａ６間の）ワイヤ４０による配線抵抗及び絶縁回路基板２０ａの抵抗チップ３２の抵抗を合わせた抵抗である。
抵抗Ｒｃは、回路パターン２２ｅ１、ワイヤ４０、回路パターン２２ａ１、ワイヤ４０、回路パターン２２ａ２、ワイヤ４０、回路パターン２２ｃ２、ワイヤ４０、回路パターン２２ｃ１、ワイヤ４０による配線抵抗及び絶縁回路基板２０ｃの抵抗チップ３２の抵抗を合わせた抵抗である。抵抗Ｒｄは、回路パターン２２ｅ１、ワイヤ４０、回路パターン２２ａ１、ワイヤ４０、回路パターン２２ａ２、ワイヤ４０、回路パターン２２ｃ２、ワイヤ４０、回路パターン２２ｃ１、ワイヤ４０、回路パターン２２ｃ５、ワイヤ４０、２２ｄ１、ワイヤ４０による配線抵抗及び絶縁回路基板２０ｄの抵抗チップ３２の抵抗を合わせた抵抗である。
抵抗ｒａ１，ｒａ２は、回路パターン２２ａ６から絶縁回路基板２０ａの半導体チップ３０の制御電極３０ａまでのそれぞれの配線抵抗である。すなわち、抵抗ｒａ１，ｒａ２は、ワイヤ４０の配線抵抗である。抵抗ｒｂ１，ｒｂ２は、回路パターン２２ｂ６から絶縁回路基板２０ｂの半導体チップ３０の制御電極３０ａまでのそれぞれの配線抵抗である。すなわち、抵抗ｒｂ１，ｒｂ２は、ワイヤ４０の配線抵抗である。
抵抗ｒｃ１，ｒｃ２は、回路パターン２２ｃ６から絶縁回路基板２０ｃの半導体チップ３０の制御電極３０ａまでのそれぞれの配線抵抗である。すなわち、抵抗ｒｃ１，ｒｃ２は、ワイヤ４０の配線抵抗である。抵抗ｒｄ１，ｒｄ２は、回路パターン２２ｄ６から絶縁回路基板２０ｄの半導体チップ３０の制御電極３０ａまでのそれぞれの配線抵抗である。すなわち、抵抗ｒｃ１，ｒｃ２は、ワイヤ４０の配線抵抗である。
また、絶縁回路基板２０ａ～２０ｄにそれぞれ設けられる抵抗チップ３２の抵抗Ｒａ～Ｒｄは、各リードフレームから抵抗チップ３２までの抵抗Ｒｘ，Ｒｙよりも大きく、なおかつ、抵抗ｒａ１，ｒａ２，ｒｂ１，ｒｂ２，ｒｃ１，ｒｃ２，ｒｄ１，ｒｄ２よりも大きいものが用いられる。具体的な抵抗値は、第１の実施の形態と同様である。
このため、第１の実施の形態と同様に、抵抗チップ３２により、Ｇ１，Ｇ２端子からの配線抵抗及びインダクタンスの相対的な差が小さくなる。Ｇ１，Ｇ２端子のリードフレームへの制御電圧をオン（またはオフ）にした際に、複数の半導体チップ３０の立上り時間（または立下り時間）の差を抑制することができる。それにより出力電極３０ｂ（ソース電極）の電圧が乱されることがない。そのため、外部の制御装置へ安定した電圧を出力することができる。したがって、後述する異なる絶縁回路基板２０ａ～２０ｄに配置された半導体チップ３０の出力電極３０ｂ間の電位が均一化されている場合において、抵抗チップ３２を配置することで、発振現象及びそれに起因する誤動作の発生が抑制される。
次に、このような半導体装置１０に含まれる等価回路について、図１０並びに図８を用いて説明する。図１０は、第２の実施の形態の半導体装置の等価回路を示す図である。なお、図１０では、既述の通り半導体チップ３０として、パワーＭＯＳＦＥＴの場合を示している。また、図１０では絶縁回路基板２０ａ～２０ｄにそれぞれ対応している。図１０は、図３の場合と同様に制御側の配線構造を示している。第２の実施の形態の半導体装置１０の出力側は、図４の場合と同様の配線構造を成している。
絶縁回路基板２０ａ，２０ｂの回路パターン２２ａ７，２２ｂ７を経由して半導体チップ３０の裏面の入力電極（ドレイン電極）並びに半導体チップ３１の裏面負電極がＤ１端子であるリードフレームに電気的に接続されている。
絶縁回路基板２０ａ，２０ｂの半導体チップ３０のおもて面の出力電極３０ｂ（ソース電極）並びに半導体チップ３１のおもて面正電極が、ワイヤ４０、回路パターン２２ａ８，２２ｃ８，２２ｃ７，２２ｄ７を経由して、Ｄ２Ｓ１端子であるリードフレームに電気的に接続されている。
絶縁回路基板２０ｃ，２０ｄの回路パターン２２ｃ７，２２ｄ７を経由して半導体チップ３０の裏面の入力電極（ドレイン電極）並びに半導体チップ３１の裏面の負極電極がＤ２Ｓ２端子であるリードフレームに電気的に接続されている。
絶縁回路基板２０ｃ，２０ｄの半導体チップ３０のおもて面の出力電極３０ｂ（ソース電極）並びに半導体チップ３１のおもて面正電極が、ワイヤ４０、回路パターン２２ｃ８，２２ｄ８を経由して、Ｓ２端子であるリードフレームに電気的にそれぞれ接続されている。
そして、絶縁回路基板２０ａの半導体チップ３１のおもて面正電極と絶縁回路基板２０ｂの半導体チップ３１のおもて面正電極とがワイヤ４１により直接接続されている。絶縁回路基板２０ｃの半導体チップ３１のおもて面正電極と絶縁回路基板２０ｄの半導体チップ３１のおもて面正電極とがワイヤ４２により直接接続されている。これにより、図９を用いて説明したように半導体チップ３０の制御電極３０ａの配線抵抗及びインダクタンスのばらつきが小さい場合において、それぞれのおもて面正電極の間の電位を均一化させる。それにより、外部の制御装置へ安定した出力電極３０ｂ（ソース電極）を出力することができる。
さらに、絶縁回路基板２０ａの半導体チップ３０の出力電極３０ｂの間がワイヤ４０ａで直接接続されている。絶縁回路基板２０ｂ～２０ｄでも同様に、半導体チップ３０の出力電極３０ｂの間がワイヤ４０ｂ～４０ｄで直接接続されている。これにより、絶縁回路基板２０ａ～２０ｄにそれぞれ含まれる半導体チップ３０の出力電極３０ｂ間の電位を均一化させて、インダクタンス値の増加が抑制される。
したがって、半導体装置１０は、抵抗チップ３２を備え、異なる絶縁回路基板２０ａ，２０ｂ並びに異なる絶縁回路基板２０ｃ，２０ｄの半導体チップ３１のおもて面正電極間がワイヤ４１，４２により直接接続されている。さらに、同一の絶縁回路基板２０ａ～２０ｄの半導体チップ３０の出力電極３０ｂ間をワイヤ４０で直接接続されている。これにより、半導体装置１０の半導体チップ３０の発振現象を低減することができ、信頼性の低下を抑制することができる。
１，１０ 半導体装置
２，５，２０ａ～２０ｆ 絶縁回路基板
３，６，２１ａ～２１ｆ 絶縁板
３ａ～３ｄ，６ａ～６ｄ 第１～第４辺
４ａ～４ｅ，４ａ１，７ａ～７ｅ，２２ａ１～２２ａ８，２２ｂ１～２２ｂ８，２２ｃ１～２２ｃ８，２２ｄ１～２２ｄ８，２２ｅ１，２２ｅ２，２２ｆ１，２２ｆ２ 回路パターン
８ａ，８ｂ リードフレーム
８ａ１，８ｂ１ 配線部
８ａ２，８ａ３，８ｂ２，８ｂ３ 脚部
９ａ１～９ｈ１，９ａ２～９ｈ２，９ｊ，９ｋ，４０，４０ａ～４０ｄ，４１，４２ ワイヤ
２５ ベース基板
３０，３１ 半導体チップ
３０ａ 制御電極
３０ｂ 出力電極
３２ 抵抗チップ
３２ａ，３２ｄ 抵抗部
３２ｂ おもて面電極
３２ｃ 裏面電極
３２ｅ，３２ｆ 電極

Claims (14)

  1. 第１制御電極及び第１出力電極をおもて面に、第１入力電極を裏面にそれぞれ備える複数の第１半導体チップと、
    第２制御電極及び第２出力電極をおもて面に、第２入力電極を裏面にそれぞれ備える複数の第２半導体チップと、
    前記複数の第１半導体チップの前記第１入力電極が配置される第１入力回路パターンと、前記第１制御電極に電気的に接続される第１制御回路パターンと、
    前記複数の第２半導体チップの前記第２入力電極が配置される第２入力回路パターンと、前記第２制御電極に電気的に接続される第２制御回路パターンと、
    を備え、
    前記第１制御回路パターンは、それぞれの前記第１制御電極との間に第１抵抗素子を介して配置され、
    前記第２制御回路パターンは、それぞれの前記第２制御電極との間に第２抵抗素子を介して配置され、
    少なくとも一つの前記第１出力電極と少なくとも一つの前記第２出力電極とは第１基板間配線部材により電気的に接続されている、
    半導体装置。
  2. 前記複数の第１半導体チップのそれぞれの前記第１制御電極と前記第１制御回路パターンとが、第１制御配線部材により直接接続され、
    前記複数の第２半導体チップのそれぞれの前記第２制御電極と前記第２制御回路パターンとが、第２制御配線部材により直接接続されている、
    請求項１に記載の半導体装置。
  3. 少なくとも一つの前記第１出力電極と少なくとも一つの前記第２出力電極とは、前記第１基板間配線部材により、直接接続されている、
    請求項１または２に記載の半導体装置。
  4. 第１絶縁板を含む第１絶縁回路基板と、
    第２絶縁板を含む第２絶縁回路基板と、
    をさらに備え、
    前記第１入力回路パターンと前記第１制御回路パターンとは、前記第１絶縁板のおもて面に形成され、
    前記第２入力回路パターンと前記第２制御回路パターンとは、前記第２絶縁板のおもて面に形成されている、
    請求項１から３のいずれかに記載の半導体装置。
  5. 第１正電極をおもて面に、第１負電極を裏面にそれぞれ備え、前記第１入力回路パターンに前記第１負電極側が配置される第３半導体チップと、
    第２正電極をおもて面に、第２負電極を裏面にそれぞれ備え、前記第２入力回路パターンに前記第２負電極側が配置される第４半導体チップと、
    をさらに有し、
    前記第１正電極と前記第２正電極とが、第２基板間配線部材により、直接接続されている、
    請求項１から４のいずれかに記載の半導体装置。
  6. 前記第１絶縁板は、平面視で矩形状であって、順に第１辺、第２辺、第３辺、第４辺で囲まれており、
    前記第１制御回路パターンは、前記第１絶縁板のおもて面の前記第１辺側に形成され、
    前記第１入力回路パターンは、前記第１絶縁板のおもて面の前記第１制御回路パターンに対して前記第３辺側に形成されており、
    前記第２絶縁板は、平面視で矩形状であって、順に第５辺、第６辺、第７辺、第８辺で囲まれており、
    前記第２制御回路パターンは、前記第２絶縁板のおもて面の前記第５辺側に形成され、
    前記第２入力回路パターンは、前記第２絶縁板のおもて面の前記第２制御回路パターンに対して前記第７辺側に形成されており、
    前記第２絶縁回路基板は、平面視で、前記第５辺及び前記第７辺が前記第１辺及び前記第３辺にそれぞれ同一平面を成して前記第１絶縁回路基板に隣接している、
    請求項４または５に記載の半導体装置。
  7. 前記第１抵抗素子はおもて面に第１おもて面電極を、裏面に第１裏面電極をそれぞれ備え、
    前記第２抵抗素子はおもて面に第２おもて面電極を、裏面に第２裏面電極をそれぞれ備え、
    前記第１抵抗素子の前記第１裏面電極が接合部材を介して接合され、前記第１制御電極が電気的に接続される第１抵抗回路パターンが前記第１絶縁板上に形成されており、
    前記第２抵抗素子の前記第２裏面電極が接合部材を介して接合され、前記第２制御電極が電気的に接続される第２抵抗回路パターンが前記第２絶縁板上に形成されており、
    前記第１抵抗素子の前記第１おもて面電極と前記第１制御回路パターンとが第１中継制御配線部材により直接接続され、
    前記第２抵抗素子の前記第２おもて面電極と前記第２制御回路パターンとが第２中継制御配線部材により直接接続されている、
    請求項６に記載の半導体装置。
  8. 前記第１抵抗回路パターンは、前記第１絶縁板の前記第１辺側であって、さらに、前記第１制御回路パターンから前記第２辺側に形成されており、
    前記第２抵抗回路パターンは、前記第２絶縁板の前記第５辺側であって、さらに、前記第２制御回路パターンから前記第８辺側に形成されている、
    請求項７に記載の半導体装置。
  9. 前記第１抵抗素子はおもて面に第１おもて面電極を、裏面に第１裏面電極をそれぞれ備え、
    前記第２抵抗素子はおもて面に第２おもて面電極を、裏面に第２裏面電極をそれぞれ備え、
    前記第１抵抗素子の前記第１裏面電極が前記第１制御回路パターンに接合部材を介して接合され、
    前記第２抵抗素子の前記第２裏面電極が前記第２制御回路パターンに接合部材を介して接合され、
    前記第１抵抗素子の前記第１おもて面電極が前記第１制御電極に電気的に接続され、
    前記第２抵抗素子の前記第２おもて面電極が前記第２制御電極に電気的に接続されている、
    請求項１から６のいずれかに記載の半導体装置。
  10. 前記第１抵抗素子は両側部に第１電極をそれぞれ備え、
    前記第２抵抗素子は両側部に第２電極をそれぞれ備え、
    前記第１抵抗素子の前記第１電極が接合部材を介して接合され、前記第１制御電極が電気的に接続される第１抵抗回路パターンが前記第１絶縁板上に形成されており、
    前記第２抵抗素子の前記第２電極が接合部材を介して接合され、前記第２制御電極が電気的に接続される第２抵抗回路パターンが前記第２絶縁板上に形成されており、
    前記第１抵抗素子の前記第２電極が、前記第１制御回路パターンに接合部材により接合され、
    前記第２抵抗素子の前記第２電極が、前記第２制御回路パターンに接合部材により接合されている、
    請求項６に記載の半導体装置。
  11. 前記第１抵抗回路パターンは、前記第１絶縁板の前記第１辺側であって、さらに、前記第１制御回路パターンから前記第２辺側に形成されており、
    前記第２抵抗回路パターンは、前記第２絶縁板の前記第５辺側であって、さらに、前記第２制御回路パターンから前記第８辺側に形成されている、
    請求項１０に記載の半導体装置。
  12. 前記複数の第１半導体チップの前記第１出力電極間が第１基板内出力配線部材によりそれぞれ直接接続され、
    前記複数の第２半導体チップの前記第２出力電極間が第２基板内出力配線部材によりそれぞれ直接接続されている、
    請求項３に記載の半導体装置。
  13. 前記複数の第１半導体チップ及び前記複数の第２半導体チップは、ワイドバンドギャップ半導体により構成されている、
    請求項１から１２のいずれかに記載の半導体装置。
  14. 前記ワイドバンドギャップ半導体は、炭化珪素である。
    請求項１３に記載の半導体装置。
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