JP2023004377A - 絶縁ゲートバイポーラトランジスタおよびゲートドライバ回路 - Google Patents

Abstract

【課題】ｐ型ベース層と高濃度ｎ型層との接合部の電圧を抑え、耐ノイズ性の向上と導通抵抗の低減を図ることで、高性能な絶縁ゲートバイポーラトランジスタおよびゲートドライバ回路を提供する。【解決手段】ＩＧＢＴ１００は、ｎ型ベース層１０１の厚み方向の一方の面側に、コレクタ電極Ｃと導通するｐ型コレクタ層１０３が配置され、ｎ型ベース層の厚み方向の他方の面に高濃度ｎ型層１０４と、エミッタ電極Ｅに接続されたｐ型ベース層１０５およびｎ型ソース層１０６とが積層され、ｎ型ベース層１０１に至る深さに形成されたトレンチ１０７の内面を覆う絶縁膜１０８の内部にゲート１０９が形成されている。ゲート１０９は、ゲート電極Ｇと接続された第１ゲート１０９ａと、エミッタ電極Ｅの電位に固定された第２ゲート１０９ｂとを備えている。高濃度ｎ型層１０４の不純物濃度は、第１ゲート１０９ａの下端位置から深さ方向に向かうに従って濃度が高くなる。【選択図】図１

Description

本発明は、絶縁ゲートバイポーラトランジスタおよびこれを駆動するゲートドライバ回路に関するものである。

絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称することがある。）においては、ゲートが深さ方向に２つに分割されたものが、特許文献１に記載されたＩＧＢＴとして知られている。このようなＩＧＢＴを図８および図９に基づいて説明する。

図８に示す特許文献１に記載のＩＧＢＴ１は、コレクタ電極１０と、エミッタ電極１１と、ｐ＋形コレクタ層１２と、ｎ－形ベース層１３と、ｎ形バリア層１４と、ｐ形ベース層１５と、ｎ＋形エミッタ層１６と、ゲート電極１７と、第１フィールドプレート電極１９とを備えている。
この従来のＩＧＢＴ１における第１フィールドプレート電極１９は、図示しない領域でエミッタ電極と電気的に接続され、エミッタ電極と同じ電位を有する。
ｎ形バリア層１４は、ｎ形半導体層であり、ｎ－形ベース層１３のｎ形不純物濃度よりも高いｎ形不順物濃度を有し、その不純物総量は１×１０^１２～１×１０^１４ｃｍ^－２程度である。

特開２０１９－１２８１３号公報

富士電機株式会社,"富士ＩＧＢＴモジュールApplication manual",［online］，2020年12月，Rev.f，p.7-5，［令和３年６月２９日検索］，インターネット＜URL:https://www.fujielectric.co.jp/products/semiconductor/model/igbt/application/box/doc/pdf/RH984e/RH984f_JP.pdf＞

特許文献１に記載のＩＧＢＴ１は、第１フィールドプレート電極１９が、ゲート電極１７に対してシールドとして機能するため、耐ノイズ性を高める遮蔽効果が得られる。
しかし、特許文献１に記載のＩＧＢＴ１は、ｎ形バリア層１４（高濃度ｎ型層）の不純物濃度が高濃度であり、ｐ形ベース層１５の不純物濃度を高濃度とすると、ｐ形ベース層１５とｎ形バリア層１４とよるｐｎ接合のジャンクション位置で電界が臨界電界を超えて高電界となってしまうため、破壊するおそれがある。

この電圧のピークは、図９（Ａ）から同図（Ｃ）に示すように、一方のトレンチのゲート表面から他方のトレンチのゲート表面までの電界により導き出すことができる。なお、図９（Ａ）においては、第１フィールドプレート電極は省略している。
まず、メサ幅Ｗ_ｍｅｓａの中央位置におけるＶ_{ｃｅｎｔｅｒ}の電圧は、図９（Ｃ）に示す電界を示すグラフの面積Ｓｘとなるため、式（１）から求められる。
但し、ｔ_ｏｘは酸化膜の厚み、Ｅ_ｏｘは酸化膜中の電界、Ｅ_Ｓｉはシリコン半導体層（ｎ形バリア層１４）の酸化膜との界面近傍の電界である。

ここで、酸化膜中の電界Ｅ_ｏｘは、次の式（２）から求められる。
但し、ε_Ｓｉはシリコン半導体層の誘電率、ε_ｏｘは絶縁膜の誘電率である。

そこで、上記式（１）の酸化膜中の電界Ｅ_ｏｘに式（２）を代入すると、式（３）となる。

シリコン半導体層の電界Ｅ_Ｓｉは、次の式（４）から求められる。
但し、ｑは素電荷数、Ｎ_Ｄはｎ形バリア層１４の不純物濃度である。

そのため、式（４）を式（３）に代入すると、式（５）が得られる。

この式（５）から電圧は、構造と濃度とから決定されることが判る。従って、ｎ形バリア層の濃度を高濃度としてしまうと電界の面積Ｓｘが広くなることが判る。その結果、高いＮ_Ｄの値と、高いＶ_{ｃｅｎｔｅｒ}の値の双方の効果により、式（６）のようにＰ形ベース層１５とｎ形バリア層１４との間の電界Ｅ_Ｓｉ－ｊが上昇する。

そのため、特許文献１に記載のＩＧＢＴ１は、オン電圧が低くスイッチングロスを低減するためのものであるが、耐電圧を低減させてしまい、性能低下を招いてしまう。

そこで本発明は、ｐ型ベース層と高濃度ｎ型層との接合部の電圧を抑え、耐ノイズ性の向上と導通抵抗の低減を図ることで、高性能な絶縁ゲートバイポーラトランジスタおよびゲートドライバ回路を提供することを目的とする。

第１の発明の絶縁ゲートバイポーラトランジスタは、ｎ型ベース層と、前記ｎ型ベース層の厚み方向の一方の面側に配置され、コレクタ電極と導通するｐ型コレクタ層と、前記ｎ型ベース層の厚み方向の他方の面に積層され、不純物濃度の平均濃度が前記ｎ型ベース層よりも高い高濃度ｎ型層と、前記高濃度ｎ型層に積層されたｐ型ベース層と、前記ｐ型ベース層に積層されたｎ型ソース層と、前記ｐ型ベース層および前記ｎ型ソース層に接続されたエミッタ電極と、前記ｎ型ソース層から前記ｎ型ベース層に至る深さ方向に向かって形成されたトレンチの内面を覆う絶縁膜と、前記絶縁膜の内部に形成されたゲートとを備え、前記ゲートは、ゲート電極と接続され、前記ｎ型ソース層から前記高濃度ｎ型層に至る深さ位置まで形成された第１ゲートと、前記第１ゲートより前記トレンチの深い位置に分離用絶縁膜を介して形成され、前記エミッタ電極の電位に固定された第２ゲートとを備え、前記絶縁膜は、前記第２ゲートに対応する位置の厚みがほぼ一定に形成され、前記高濃度ｎ型層の不純物濃度は、前記第１ゲートの下端位置側よりも、前記第２ゲートの下端側の方が高くなる領域を有することを特徴とする。

第１の発明の絶縁ゲートバイポーラトランジスタによれば、第２ゲートに対応する位置の絶縁膜の厚みがほぼ一定に形成され、高濃度ｎ型層の不純物濃度が、第１ゲートの下端位置側よりも、前記第２ゲートの下端側の方が高くなる領域を有している。そうすることで、ｐ型ベース層と高濃度ｎ型層との接合部におけるトレンチ間の電界は、高濃度ｎ型層の下部より不純物濃度が低濃度である。従って、－ｑＮ_Ｄ／εに示される電界の傾きが緩やかになるので、接合部の電圧を抑えることができる。また、高濃度ｎ型層の下部は高濃度にドープされているため、十分に電子を供給することができ、正孔の通過を抑止することができる。従って、導通抵抗を抑えることができる。更に、高濃度ｎ型層の上部側が低濃度のため、第１ゲートと高濃度ｎ型層の間の寄生容量も低減でき、ノイズによる誤動作を防止できる。

第１の発明においては、前記絶縁膜は、前記第１ゲート部分に対応する位置の上部絶縁膜の厚みが、前記第２ゲート部分に対応する位置の下部絶縁膜より薄く形成されたものとすることができる。
上部絶縁部の厚みが薄く形成されていることで、低いゲート電圧で十分な反転層の電子密度（電子層の電子の量が多い）が確保でき、チャンネル抵抗を低減し導通損失を低減することができる。

第２の発明の絶縁ゲートバイポーラトランジスタは、ｎ型ベース層と、前記ｎ型ベース層の厚み方向の一方の面側に配置され、コレクタ電極と導通するｐ型コレクタ層と、前記ｎ型ベース層の厚み方向の他方の面に積層され、不純物濃度の平均濃度が前記ｎ型ベース層よりも高い高濃度ｎ型層と、前記高濃度ｎ型層に積層されたｐ型ベース層と、前記ｐ型ベース層に積層されたｎ型ソース層と、前記ｐ型ベース層および前記ｎ型ソース層に接続されたエミッタ電極と、前記ｎ型ソース層から前記ｎ型ベース層に至る深さ方向に向かって形成されたトレンチの内面を覆う絶縁膜と、前記絶縁膜の内部に形成されたゲートとを備え、前記ゲートは、ゲート電極と接続され、前記ｎ型ソース層から前記高濃度ｎ型層に至る深さ位置まで形成された第１ゲートと、前記第１ゲートより前記トレンチの深い位置に分離用絶縁膜を介して形成され、前記エミッタ電極の電位に固定された第２ゲートとを備え、前記絶縁膜は、前記第２ゲートに対応する位置の前記ｐ型ベース層側が薄く、前記ｐ型ベース層から離れた側の厚みが厚く形成され、前記高濃度ｎ型層は、前記第１ゲートの下端位置から所定深さまでに、最も高い不純物濃度の領域が形成され、前記領域よりも前記第２ゲートの下端側における前記不純物の濃度が低くなることを特徴とする。

第２の発明の絶縁ゲートバイポーラトランジスタによれば、絶縁膜について、第２ゲートに対応する位置のｐ型ベース層側が薄く、ｐ型ベース層から離れた側の厚みが厚く形成されている。また、高濃度ｎ型層が、第１ゲートの下端位置から所定深さまでに、最も高い不純物濃度の領域が形成されている。そうすることで、ｐ型ベース層と高濃度ｎ型層との接合部におけるトレンチ間の電界は、高濃度ｎ型層のｐ型ベース層側が高濃度になるが、絶縁膜が薄いため、絶縁膜中の電界の面積が狭いものとすることができるので、接合部が高電圧となることを抑えることができる。
また、高濃度ｎ型層のｎ型ベース層側は、絶縁膜が厚いため、エミッタ電極に接続された第２ゲートへのリーク電流を抑えることができ、ゲート絶縁膜の高信頼化を図ることができる。

第２の発明においては、前記トレンチは、溝幅が一定に形成され、前記第２ゲートは、深さ方向に向かって前記トレンチの内壁面から離れる傾斜面が形成されることで、前記絶縁膜の厚みが深さ方向に向かうに従って厚く形成されたものとすることができる。そうすることで、トレンチの溝幅を一定としても、第２ゲートに対応する位置の絶縁膜のｐ型ベース層側を薄く、厚みが深さ方向に向かうに従って厚く形成することができる。

第１または第２の発明においては、前記トレンチ間の距離は、０．６μｍ以上、１．２μｍ以下に形成されたものとすることができる。トレンチ間の距離を１．２μｍ以下に接近させることにより、更に接合部の低電圧化を図ることができる。

本発明のゲートドライバ回路は、本発明の絶縁ゲートバイポーラトランジスタの前記ゲート電極にＰＷＭ信号が出力され、スイッチングが制御されるときに、ターンオン時またはターンオフ時に応じてゲート容量に対する電荷を制御する電荷制御回路を有することを特徴とする。

本発明のゲートドライバ回路によれば、ＰＷＭ信号によるスイッチング時に、ゲート容量に対する電荷を制御する。そのため、ゲート容量の充放電の速度により動作特性が変化することが抑制できるので、スイッチング損失を抑制しつつ、サージ電圧を抑制することができる。

前記電荷制御回路は、ターンオンを示すＰＷＭ信号からコレクタ電流の立ち上がりの間のいずれかのタイミングから、コレクタ電流の立ち上がりのピーク前までにゲート電極に電荷を加える第１電荷パルス発生部と、ターンオフを示すＰＷＭ信号からコレクタ－エミッタ電圧の立ち上がりの間のいずれかのタイミングから、コレクタ－エミッタ電圧のピーク前までにゲート電極から電荷を引き出す第２電荷パルス発生部とを備えたものとすることができる。
ターンオン時の電荷を加えるタイミングを、ターンオンを示すＰＷＭ信号からコレクタ電流の立ち上がりの間のいずれかのタイミングとしたり、ターンオフ時の電荷を引き出すタイミングを、ターンオフを示すＰＷＭ信号からコレクタ－エミッタ電圧の立ち上がりの間のいずれかのタイミングとしたりすることで、スイッチング損失を抑制しつつ、サージ電圧を抑制するという効果を得ることができる。

特に、前記第１電荷パルス発生部は、コレクタ電流の立ち上がりから、コレクタ電流の立ち上がりのピーク前までにゲート電極に電荷を加え、前記第２電荷パルス発生部は、コレクタ－エミッタ電圧の立ち上がりから、コレクタ－エミッタ電圧のピーク前までにゲート電極から電荷を引き出すことにより、より効果的に、スイッチング損失の抑制およびサージ電圧の抑制を得ることができる。

前記電荷制御回路は、ターンオン時のコレクタ－エミッタ電圧のテール電圧が残った状態のときにゲート容量に対して電荷を加えることも可能である。

また、前記電荷制御回路は、前記ＰＷＭ信号が示すターンオンを示すパルスとターンオフを示すパルスとを所定のタイミングまで遅延させる遅延部を備えたものとすることでも、スイッチング損失の抑制およびサージ電圧の抑制を得ることができる。

本発明によれば、高濃度ｎ型層の不純物濃度を調整したり、絶縁膜の厚みを調整したりすることで、ｐ型ベース層と高濃度ｎ型層との接合部の電圧を抑え、耐ノイズ性の向上と導通抵抗の低減を図ることが可能である。

本発明の実施の形態１に係るＩＧＢＴの構成を説明するための図である。 図１に示すＩＧＢＴの高濃度ｎ型層の不純物濃度（ドナー濃度）を説明するための図である。 図２に示す高濃度ｎ型層の不純物濃度の例の図であり、（Ａ）は酸化膜を０．２μｍとしたときの濃度分布とメサ領域の図であり、（Ｂ）は酸化膜の厚みを０．１μｍとしたときの濃度分布とメサ領域の図である。 図１に示すＩＧＢＴにおけるｐ型ベース層と高濃度ｎ型層との接合部の電界を説明するための図であり、（Ａ）は高濃度ｎ型層の低濃度領域の電界を示す図、（Ｂ）は上部絶縁膜を薄く形成したときの電界を示す図、（Ｃ）はトレンチ間の距離を１μｍとしたときの電界を示す図である。 本発明の実施の形態２に係るＩＧＢＴの構成を説明するための図であり、高濃度ｎ型層の不純物濃度（ドナー濃度）を説明するための図である。 （Ａ）は図１に示すＩＧＢＴのメサ領域を説明するための図、（Ｂ）は高濃度ｎ型層の不純物濃度（ドナー濃度）と接合部の電界およびメサ幅の関係を示すグラフである。 （Ａ）は図５に示すＩＧＢＴのメサ領域を説明するための図、（Ｂ）は高濃度ｎ型層の不純物濃度（ドナー濃度）と接合部の電界およびメサ幅の関係を示すグラフである。 特許文献１に記載の従来のＩＧＢＴの構成を示す図である。 図９に示す従来のＩＧＢＴを説明するための図であり、（Ａ）はトレンチ間を示す模式図、（Ｂ）はトレンチ間の電位を示す図、（Ｃ）はトレンチ間の電界を示す図である。 （Ａ）は非特許文献１に記載のゲートドライバ回路を説明するための図であり、（Ｂ）はゲート容量を説明するための図、（Ｃ）はサージ電圧とスイッチング損失の関係を示すグラフである。 本発明の実施の形態３に係るゲートドライバ回路を説明するための図である。 図１１に示すゲートドライバ回路の回路例を説明するための図である。 （Ａ）はターンオン時の第１パルスのタイミングを示す図、（Ｂ）はターンオフ時の第２パルスのタイミングを示す図である。 図１１に示すゲートドライバ回路の動作を説明するための図であり、（Ａ）は第１－１パルスを発生したときのコレクタ電流を示す図、（Ｂ）は第１－１パルスおよび第１－２パルスを発生したときのコレクタ電流を示す図、（Ｃ）は第２パルスを発生したときのコレクタ電流を示す図である。 （Ａ）はターンオン時のゲート電荷とコレクタ－エミッタ電圧の関係を示すグラフ、（Ｂ）はターンオフ時のゲート電荷とコレクタ－エミッタ電圧の関係を示すグラフである。 第２電荷パルス発生部の変形例を示す図である。

本発明の実施の形態に係る高電圧電力用半導体装置を図面に基づいて説明する。なお、本実施の形態に係る高電圧電力用半導体装置は、一例である絶縁ゲートバイポーラトランジスタ（以下、これをＩＧＢＴと略す。）を例に説明する。また、本明細書では、半導体層の深さ方向を下方、反対方向を上方として説明することがある。

（実施の形態１）
まず、本発明の実施の形態１に係るＩＧＢＴ１００を図面に基づいて説明する。
図１に示すＩＧＢＴ１００は、ｎ型ベース層１０１と、ｎ型ベース層１０１の一方の面に形成されたｎ型バッファ層１０２と、ｎ型バッファ層１０２に積層されたｐ型コレクタ層１０３と、コレクタ電極Ｃとを備えている。
また、ＩＧＢＴ１００は、ｎ型ベース層１０１の他方の面に形成された高濃度ｎ型層１０４と、高濃度ｎ型層１０４に積層されたｐ型ベース層１０５と、ｐ型ベース層１０５に積層されたｎ型ソース層１０６と、エミッタ電極Ｅとを備えている。
更に、ＩＧＢＴ１００は、ｎ型ソース層１０６，ｐ型ベース層１０５，高濃度ｎ型層１０４およびｎ型ベース層１０１の深さ方向Ｆ１（厚み方向）に形成された複数のトレンチ１０７の内面の全域を覆う絶縁膜１０８と、絶縁膜１０８の内部に形成されたゲート１０９（第１ゲート１０９ａ,第２ゲート１０９ｂ）を備えている。当然、トレンチ１０７の内面の全域を絶縁するように絶縁膜１０８を設けることが最も好ましい。しかし、場合によっては、デバイスの仕様や他の層等との関係で、トレンチ１０７の内面の全域ではなく、トレンチ１０７の内面の一部（より好ましくは、ごく一部）に絶縁膜１０８を非配置とした構成も取りうる。従って、絶縁膜１０８は、トレンチ１０７の内面のほぼ全域を覆うように形成されている。

ｎ型ベース層１０１は、Ｎ型のシリコン基板から形成されたｎ－層である。ｎ型ベース層１０１は、シリコン基板だけで形成することができるが、シリコン基板となるウエハにエピ層を形成したものとしてもよい。ｎ型ベース層１０１の不純物濃度は、例えば、１×１０^１４（ａｔｏｍｓ／ｃｍ^３）程度とすることができる。

ｎ型バッファ層１０２は、ｎ型ベース層１０１よりも不純物濃度（ドナー濃度）の高いｎ＋層である。ｐ型コレクタ層１０３は、ｎ型バッファ層１０２の表面に一様に形成された高濃度のｐ＋層である。

高濃度ｎ型層１０４は、第１ゲート１０９ａと第２ゲート１０９ｂの間のギャップを含む深さ方向Ｆ１（厚み方向）の範囲に形成されている。本実施の形態では、第１ゲート１０９ａの下端から、第２ゲート１０９ｂに対応する位置に形成されている。
高濃度ｎ型層１０４は、ギャップ部分における表面の不純物濃度の平均濃度がｎ型ベース層１０１よりも高いｎ＋層である。
高濃度ｎ型層１０４の不純物濃度は、第１ゲート１０９ａの下端位置側よりも、第２ゲート１０９ｂの下端側の方が高くなる領域を有している。本実施の形態１では、高濃度ｎ型層１０４の不純物濃度は、第１ゲート１０９ａの下端位置から深さ方向Ｆ１に向かうに従って濃度が高くなるように形成されている。
具体的には、図２に示すように、第１ゲート１０９ａの下端位置がｎ型ベース層１０１の不純物濃度より高く、深さ方向に向かうに従って更に不純物濃度が高くなり、第２ゲート１０９ｂの下部にてピークとなり、高濃度ｎ型層１０４の下端に向けて不純物濃度が減少するように形成されている。

例えば、高濃度ｎ型層１０４の濃度のピークは、図３（Ａ）に示すように、第２ゲート１０９ｂに位置する絶縁膜１０８の厚みｔ_ｏｘを０．２μｍとし、メサ幅を０．２５μｍとしたときには、上部領域が３×１０^１６（ａｔｏｍｓ／ｃｍ^３）に形成され、深さ方向に向かって徐々に増え、深さ０．４μｍの位置からの下部領域が５×１０^１６（ａｔｏｍｓ／ｃｍ^３）に形成されている。そして、下端部にて濃度が減少するように形成されている。
また、高濃度ｎ型層１０４の濃度は、図３（Ｂ）に示すように、第２ゲート１０９ｂに位置する絶縁膜１０８の厚みｔ_ｏｘを０．１μｍとし、メサ幅を０．１μｍとしたときには、上部領域が７×１０^１６（ａｔｏｍｓ／ｃｍ^３）に形成され、深さ方向に向かって徐々に増え、深さ０．２μｍの位置からの下部領域が１．１×１０^１７（ａｔｏｍｓ／ｃｍ^３）に形成されている。そして、下端部にて濃度が減少するように形成されている。
このように、第２ゲート１０９ｂに位置する絶縁膜１０８の厚みｔ_ｏｘを０．１μｍとし、メサ幅を０．１μｍとすることで、不純物濃度を１×１０^１７（ａｔｏｍｓ／ｃｍ^３）以上とすることができる。

図２に示すｐ型ベース層１０５は、エミッタ電極Ｅと接続され、隣り合うトレンチ１０７間に選択的に形成されている。ｐ型ベース層１０５は、厚みであるチャネル長が０．５μｍ以下に形成されている。
ｎ型ソース層１０６は、選択的に形成されたｐ型ベース層１０５の表面に積層された高濃度のｎ＋層である。
トレンチ１０７は、深さ方向Ｆ１に形成された溝である。トレンチ１０７は、例えば、溝の領域を反応性イオンエッチング(Reactive Ion Etching;RIE)等の手法により形成することができる。トレンチ１０７同士の間隔（トレンチ１０７の中央位置同士の間隔）は、高濃度ｎ型層１０４の濃度の調整に応じて設定することができるが、本実施の形態１では、トレンチ１０７間の距離が０．６μｍ以上、１．２μｍ以下に形成されている。

絶縁膜１０８は、例えば、シリコン酸化膜により形成することができる。絶縁膜１０８は、第１ゲート１０９ａ部分に対応する位置の上部絶縁膜１０８ａの厚みが、第２ゲート１０９ｂ部分に対応する位置の下部絶縁膜１０８ｂより薄く形成されている。
例えば、上部絶縁膜１０８ａの厚みを３３ｎｍ、下部絶縁膜１０８ｂを１００ｎｍとすることができる。下部絶縁膜１０８ｂにおいては、深さ方向Ｆ１に沿ったトレンチ１０７の厚みが、ほぼ一定に形成されている。製造工程の誤差や、あるいは意図的に、この上部絶縁膜１０８ａの膜厚は、多少変化してもよい。ここで、一定とは、下部絶縁膜１０８ｂの平均膜厚の±１０％の厚みである。また、ほぼ一定とは、平均膜厚の±１０％の厚みより局所的にオーバーしても許容されることを示している。

ゲート１０９は、例えば、ｎ型不純物がドープされたポリシリコンから形成することができる。電極材料の抵抗低減のためには、ｎ型のポリシリコンを用いることができる。
ゲート１０９は、ゲート電極Ｇと接続された第１ゲート１０９ａと、所定電位に固定され、第１ゲート１０９ａよりトレンチ１０７の深い位置に分離用絶縁膜１０８ｃを介して形成された第２ゲート１０９ｂとを備えている。

第１ゲート１０９ａには、ゲート電極Ｇと接続され、例えば、０Ｖ～５Ｖが印加される。第２ゲート１０９ｂは、例えば、図示しない接続によりエミッタ電極Ｅに接続されている。

第１ゲート１０９ａは、第２ゲート１０９ｂより幅広に形成されている。そのため、溝幅が等幅のトレンチ１０７の内面に形成された絶縁膜１０８は、上述したように、上部絶縁膜１０８ａの厚みが、下部絶縁膜１０８ｂより薄く形成される。

コレクタ電極Ｃは、ｐ型コレクタ層１０３に形成され、第１電極として機能するものである。
エミッタ電極Ｅは、ｐ型ベース層１０５およびｎ型ソース層１０６に接続されている。
ゲート電極Ｇは、チップ表面に形成されている。ゲート電極Ｇと、第１ゲート１０９ａとは、第１ゲート１０９ａにコンタクトしたプラグ電極（図示せず）と、プラグ電極上部の配線部とを介して、トレンチ構造の長手方向に引き出され、接続されている。

以上のように構成された本発明の実施の形態１に係るＩＧＢＴ１００の動作について、図面に基づいて説明する。
図１に示すゲート電極Ｇに正電圧が印加されると、ｐ型ベース層１０５に反転層ができる。そうすると、Ｎ型ＭＯＳＦＥＴと同様に、ｎ型ソース層１０６，ｐ型ベース層１０５および高濃度ｎ型層１０４を含むｎ型ベース層１０１とがオン状態となる。
Ｎ型ＭＯＳがオン状態になるとコレクタ電極Ｃが正電位であるため、コレクタ側のｐ型コレクタ層１０３からｎ型バッファ層１０２を経由してｎ型ベース層１０１に正孔（ホール）が注入される。この注入された正孔によりエミッタ電極Ｅ側からの電子の注入が加速される。
これにより、高抵抗層であったｎ型ベース層１０１における電子量および正孔量であるキャリア量が増加することで、ｎ型ベース層１０１における抵抗値を下げる。
このとき、高濃度に不純物がドープされた高濃度ｎ型層１０４が十分な電子を注入するため、ｐ型コレクタ層１０３から十分な正孔を注入する。また、高濃度ｎ型層１０４が正孔の通過を阻止するバリア層として機能する。従って、導通したときの電圧降下を抑えることができるため、導通抵抗を抑えることができる。

スイッチングの際に、ゲート１０９とコレクタ電極Ｃとの間の帰還容量により、変位電流がゲート１０９からゲート電極Ｇに流れる。ゲート電極Ｇと制御回路との間に接続された抵抗の電圧降下によりゲート電極Ｇの電圧が上昇して誤動作の原因になる。
本実施の形態１では、ゲート１０９が第１ゲート１０９ａと第２ゲート１０９ｂとに分かれており、第２ゲート１０９ｂは、エミッタ電極Ｅに接続されている。従って、変位電流は第２ゲート１０９ｂに流れ、エミッタ電極Ｅに流れるため、第１ゲート１０９ａに対する変位電流による影響を回避することができる。

また、絶縁膜１０８は、第２ゲート１０９ａに対応する位置の厚みが一定に形成され、高濃度ｎ型層１０４の不純物濃度が、第１ゲート１０９ａの下端位置から深さ方向に向かうに従って濃度が高くなるように形成されている。そのため、図４（Ａ）に示すように、ｐ型ベース層１０５と高濃度ｎ型層１０４との接合部におけるトレンチ１０７間の電界は、高濃度ｎ型層１０４の下部より不純物濃度が低濃度であるため、図９（Ｃ）に示すグラフと比較して、ｑＮ_Ｄ／εに示される傾きが緩やかなので、絶縁膜中の電界も抑えることができる。
従って、図４（Ａ）に示すグラフに囲まれた面積Ｓ１は、図９（Ｃ）に示すグラフの面積Ｓｘより小さいものとすることができるので、接合部の電圧を抑えることができる。
また、高濃度ｎ型層１０４の下部は高濃度にドープされているため、十分に電子を供給することができ、正孔の通過を抑止することができる。従って、ｐ型ベース層１０５と高濃度ｎ型層１０４との接合部の電圧を抑えつつ、導通抵抗を抑えることができる。更に、高濃度ｎ型層１０４の上部側が低濃度のため、第１ゲート１０９ａと高濃度ｎ型層１０４の間の寄生容量も低減でき、ノイズによる誤動作を防止できる。

また、上部絶縁膜１０８ａの厚みが、第２ゲート１０９ｂ部分に対応する位置の下部絶縁膜１０８ｂより薄く形成されている。
従って、図４（Ｂ）に示すように、電界を示すグラフの傾きは変わらないが、絶縁膜中の電界の面積が狭くなるため、ｐ型ベース層１０５と高濃度ｎ型層１０４との接合部の電圧を抑えることができる。また、低いゲート電圧で十分な反転層の電子密度（電子層の電子の量が多い）が確保でき、チャンネル抵抗を低減し導通損失を低減することができる。

更に、トレンチ１０７同士の間隔が０．６μｍ以上、１．２μｍ以下に形成されている。そのため、トレンチ１０７同士の間隔が１．２μｍより大きいものより、図４（Ｃ）に示すように、電界を示すグラフの傾斜部分の間隔が狭くなるので、グラフの面積Ｓ３を狭くすることができる。従って、トレンチ１０７同士の間隔（メサ領域の幅）を狭くすることでも、ｐ型ベース層１０５と高濃度ｎ型層１０４との接合部の電圧を抑えることができる。

（実施の形態２）
本発明の実施の形態２に係る高電圧電力用半導体装置を図面に基づいて説明する。なお、図５においては、図１と同じ構成のものは同符号を付して説明を省略する。
図５に示すＩＧＢＴ１１０は、第２ゲート１１９ｂに対応する位置の絶縁膜１１８の厚みが、ｐ型ベース層１０５側が薄く、ｐ型ベース層１０５から離れた側の厚みが厚く形成されている。本実施の形態２におけるｐ型ベース層１０５は、深さ方向Ｆ１に向かうに従って厚く形成されている。
また、高濃度ｎ型層１１４は、第１ゲート１０９ａの下端位置から所定深さまでに、最も高い不純物濃度の領域が形成され、この領域よりも第２ゲート１０９ｂの下端側における不純物の濃度が低くなるように形成されている。本実施の形態２における高濃度ｎ型層１１４は、第１ゲート１０９ａの下端位置から所定深さまでに、最も高い不純物濃度の領域が形成されている。
この高濃度ｎ型層１１４の高濃度の領域は、１×１０^１７（ａｔｏｍｓ／ｃｍ^３）以上とすることができる。

図５に示すＩＧＢＴ１１０では、トレンチ１０７は、溝幅が一定に形成されている。そして、第２ゲート１１９ｂは、深さ方向Ｆ１に向かってトレンチ１０７の内壁面から離れる傾斜面１１９ｃが形成されることで、絶縁膜１１８の厚みが深さ方向に向かうに従って厚く形成されている。

このようにＩＧＢＴ１１０が形成されていることで、第２ゲート１１９ｂに対応する位置の絶縁膜１１８（下部絶縁膜１１８ｂ）の上部の厚みが最薄に形成される。そのため、高濃度ｎ型層１１４が、第１ゲート１０９ａの下端位置から最も高い不純物濃度の領域が形成されていても、図４（Ｂ）の電界を示すグラフと同様に、電圧を抑えることができる。従って、ＩＧＢＴ１１０は、耐電圧を向上させることができる。

例えば、図１に示すＩＧＢＴ１００では、図６（Ａ）に示すように、第２ゲート１０９ｂに位置する絶縁膜１０８の厚みは一定である。このときの絶縁膜１０８の厚みｔ_ＯＸを０．２μｍとする。そうすると、図６（Ｂ）に示すように、ｐ型ベース層１０５と高濃度ｎ型層１０４との接合部におけるＰＮ接合破壊電界に従えば、不純物濃度は、２．５×１０^１６（ａｔｏｍｓ／ｃｍ^３）が限界であり、メサ幅Ｗ_ｍｅｓａの微細化も０．４μｍが限界である。

図７（Ａ）に示すように、高濃度ｎ型層１１４の上端部となるｐ型ベース層１０５側に位置する絶縁膜１１８の厚みｔ_ＯＸを薄く０．１μｍとし、下端部となるｎ型ベース層側に位置する絶縁膜１１８の厚みｔ_ＯＸを０．２μｍとする。
そうした場合には、図７（Ｂ）に示すように、高濃度ｎ型層１１４の不純物濃度を２倍（５×１０^１６（ａｔｏｍｓ／ｃｍ^３））にできる。このように、高濃度にできるので、電子注入を促進して導通損失を低減できる。
また、同じ導通損失であっても、トレンチの深さを浅くできる（ＮＤとＮ層の厚さの積が同じであればほぼ同じ性能）、例えば、ｐ型ベース層１０５から下のトレンチ１０７を０．６－１．０μｍ程度にすることができる。
更に、エミッタ電極Ｅに接続された第２ゲート１１９ｂへのリーク電流を抑えることができ、ゲート絶縁膜の高信頼化が図れる。

また、第２ゲート１１９ｂの側面が深さ方向Ｆ１に沿った傾斜面１１９ｃに形成されているので、トレンチ１０７の溝幅を一定としても、第２ゲート１１９ｂに対応する位置の絶縁膜１１８の厚みが、ｐ型ベース層１０５側を薄く、深さ方向Ｆ１に向かうに従って厚く形成することができる。

本実施の形態１，２では、トレンチ１０７にゲート電極Ｅに接続されたゲート１０９を設けることでトレンチゲートとしている。
しかし、トレンチにゲート（第１ゲートおよび第２ゲート）と同様の構造のダミーゲートを形成し、ダミーゲートをエミッタ電極に接続したダミートレンチを形成するようにしてもよい。
１２００Ｖ以上の高耐圧ＩＧＢＴの場合、エミッタ電極Ｅに接続されたダミーゲートを設けることで、電子注入を増加させる効果が得られる。
これは、エミッタ電極Ｅが部分的にしかｐ型ベース層１０５へのコンタクトを形成していないため、ｐ型コレクタ層１０３から注入された正孔がｐ型ベース層１０５を介してエミッタ電極Ｅに流入する量が低減できる。また、正孔電流が減少するので電子注入量を増加させることができる。

（実施の形態３）
本発明の実施の形態３に係るゲートドライバ回路を図面に基づいて説明する。
本実施の形態３に係るゲートドライバ回路は、ＩＧＢＴやＭＯＳ ＦＥＴのゲートをＰＷＭにより制御する際に用いられるものである。
まず、従来のゲートドライバ回路を非特許文献１に基づいて説明する。

非特許文献１では、図１０（Ａ）に示すように、基本的なゲートドライバ回路が図示されている。ゲートドライバ回路ではトーテムポール型の出力に直列にゲート抵抗Ｒ_Ｇが接続され、ゲート抵抗Ｒ_ＧがＩＧＢＴのゲート電極に接続されている。

このようなゲートドライバ回路では、高速動作時にはスイッチング損失が低減する反面、サージ電圧が増大し、故障や誤動作リスクが増大する。また、低速動作時にはサージ電圧が低減し、スイッチング損失が増大する反面、電力変換効率が低下する。
ゲート抵抗の抵抗値を調整しても、同様になるため、抵抗値の調整だけでは対応できない。
これは、図１０（Ｂ）に示すように、ＩＧＢＴのゲート容量（Ｃ_ｇｃ，Ｃ_ｇｅ）の充放電の速度により動作特性が変化するためである。
そのため、ゲート抵抗Ｒ_Ｇによりスイッチング特性が変化し、図１０（Ｃ）に示すように、スイッチング時の損失とサージ電圧とがトレードオフの関係となってしまうからである。

そこで、図１１に示すように、本実施の形態３に係るゲートドライバ回路２００では、ＰＷＭ駆動回路２１０と、電荷制御回路２２０とを備えている。
ＰＷＭ駆動回路２１０は、従来のゲートドライバ回路と同様である。ＰＷＭ駆動回路２１０は、図示しないＰＷＭ制御回路からのＰＷＭ信号を増幅するＰＷＭ増幅回路２１１と、ＰＷＭ増幅回路２２１の出力に直列接続された第１抵抗Ｒ_ｇ１および第２抵抗Ｒ_ｇ２とを備えている。

電荷制御回路２２０は、ＩＧＢＴ１００のゲート電極ＧにＰＷＭ信号が出力され、スイッチングが制御させるときに、ターンオン時またはターンオフ時に応じてゲート容量に対する電荷を制御するものである。
電荷制御回路２２０は、ＰＷＭ信号が示すターンオンを示すパルスとターンオフを示すパルスとを所定のタイミングまで遅延させる遅延回路２２１と、遅延回路２２１により遅延させたパルスのタイミングで、ターンオフ時にゲート電極Ｇから電荷を引き出し、ターンオン時にゲート電極Ｇに電荷を加える電荷パルス発生回路２２２とを備えている。

この電荷パルス発生回路２２２は、例えば、図１２に示すような回路により構成することができる。
図１２に示す電荷制御回路２２０は、遅延回路２２１がターンオン用の第１遅延部２２１ａと、ターンオフ用の第２遅延部２２１ｂとを備えている。
また、電荷制御回路２２０は、電荷パルス発生回路２２２が、ターンオン用の第１電荷パルス発生部２２２ａと、ターンオフ用の第２電荷パルス発生部２２２ｂとを備えている。

第１電荷パルス発生部２２２ａは、ターンオンを示すＰＷＭ信号からコレクタ電流Ｉｃの立ち上がりの間のいずれかのタイミングから、コレクタ電流Ｉｃの立ち上がりのピーク前までにゲート電極に電荷を加えるものである。本実施の形態３では、第１電荷パルス発生部２２２ａは、コレクタ電流Ｉｃの立ち上がり後からコレクタ電流の立ち上がりのピーク前までにゲート電極Ｇに電荷を加えている。
第１電荷パルス発生部２２２ａは、第１遅延部２２１ａにベースが接続されると共に、エミッタが接地され、コレクタに抵抗Ｒ１が接続されたトランジスタＴｒ１と、トランジスタＴｒ１と抵抗Ｒ１を介して接続され、トランジスタＴｒ１に流れる電流に応じて電源Ｖｃｃから電流を流し込み、電荷としてゲート電極Ｇに加える第１パルスを発生する、カレントミラー回路を構成する一対のトランジスタＴｒ２１，Ｔｒ２２とを備えている。

また、第２電荷パルス発生部２２２ｂは、ターンオフを示すＰＷＭ信号からコレクタ－エミッタ電圧Ｖ_ＣＥの立ち上がりの間のいずれかのタイミングから、コレクタ－エミッタ電圧Ｖ_ＣＥのピーク前までにゲート電極Ｇから電荷を引き出すものである。本実施の形態３では、コレクタ－エミッタ電圧Ｖ_ＣＥの立ち上がり後、コレクタ－エミッタ電圧Ｖ_ＣＥのピーク前までにゲート電極から電荷を引き出している。
第２電荷パルス発生部２２２ｂは、第２遅延部２２１ｂにベースが接続されると共に、エミッタが接地され、コレクタに分割抵抗Ｒｘが接続されることでレベルシフターとして機能するトランジスタＴｒ３と、分割抵抗Ｒｘにベースが接続されると共に、エミッタが電源Ｖｃｃに接続されたトランジスタＴｒ４と、トランジスタＴｒ４のコレクタに抵抗Ｒ２を介して接続され、トランジスタＴｒ４からの流れ込み応じた電流を電荷としてゲート電極Ｇから引き込む第２パルスを発生する、カレントミラー回路を構成する一対のトランジスタＴｒ５１，Ｔｒ５２とを備えている。

なお、Ｖｃｃは一般的には、ゲート駆動電圧と同一としている。例えば、ゲート駆動電圧が０Ｖ－５Ｖの場合、Ｖｃｃは５Ｖ，ＧＮＤは０Ｖとしている。ＩＧＢＴ１００のゲート閾値が高く、５Ｖまでの電圧差が十分に確保できない場合や、ターンオン時の第１パルスの電流値を大きくとり、パルス幅を小さくするなどの場合には、１０Ｖなどゲート駆動電圧より高いＶｃｃを選択してもよい。同様にゲート閾値が低い場合や、ターンオフ時にゲート容量から引き抜く電流を大きくとりパルス幅を短くしたい場合には、ＧＮＤをマイナス５Ｖなど負電圧にしてもよい。なお、同等の機能を、電圧・電流変換回路で実現してもよい。

以上のように構成された本発明の実施の形態３に係るゲートドライバ回路２００の動作を図面に基づいて説明する。
まず、ＩＧＢＴ１００のターンオン時およびターンオフ時のコレクタ電流Ｉ_Ｃとコレクタ－エミッタ間電圧Ｖ_ＣＥと各変化時間を測定する。そして、測定された各時間に基づいて遅延回路２２１の時間設定を行う。

例えば、図１３（Ａ）に示すように、ターンオン時にて、ＰＷＭ信号の立ち上がり時間から、コレクタ電流Ｉｃが立ち上がるまでの時間を、遅延時間とするように、第１遅延部２２１ａに設定される。
そして、コレクタ電流Ｉ_Ｃの立ち上がりから、コレクタ電流Ｉ_Ｃのピークとなるオーバシュートに入る前までの任意の時間をパルス幅とする第１－１パルスを発生するように、第１遅延部２２１ａに設定される。

また、ＰＷＭ信号の立ち上がり時間から、コレクタ電流Ｉ_Ｃが一定となり、コレクタ－エミッタ間電圧Ｖ_ＣＥが立ち下がってテール電圧が残る時間を、遅延時間とするように、第１遅延部２２１ａに設定される。
そして、このコレクタ－エミッタ間電圧Ｖ_ＣＥのテール電圧が残った状態で任意の時間をパルス幅とする第１－２パルスを発生するように、第１遅延部２２１ａに設定される。
この場合、電荷制御回路２２０による電荷制御が行われるとコレクタ電流Ｉ_Ｃおよびコレクタ－エミッタ間電圧Ｖ_ＣＥの波形が変化するので、電荷制御回路２２０からＩＧＢＴ１００への第１パルスによる影響を加味しながら、遅延時間およびパルス幅が調整される。

図１３（Ｂ）に示すように、ターンオフ時にて、ＰＷＭ信号の立ち下がり時間から、コレクタ－エミッタ間電圧Ｖ_ＣＥが立ち上がるまでの時間を、遅延時間とするように、第２遅延部２２１ｂに設定される。
また、コレクタ－エミッタ間電圧Ｖ_ＣＥが立ち上がりから、コレクタ－エミッタ間電圧Ｖ_ＣＥのピークとなるオーバシュートに入る前までの任意の時間をパルス幅とする第２パルスを発生するように、第２遅延部２２１ｂに設定される。
なお、パルス幅を決定する上記任意の時間は、ゲートドライバ回路２００を動作させて、最小幅から最大幅まで調整するようにしてもよい。
ターンオフの場合もターンオン時と同様に、電荷制御回路２２０による電荷制御が行われるとコレクタ電流Ｉ_Ｃおよびコレクタ－エミッタ間電圧Ｖ_ＣＥの波形が変化するので、電荷制御回路２２０からＩＧＢＴ１００への第２パルスによる影響を加味しながら、遅延時間およびパルス幅が調整される。

図１２に示すように、このように設定された第１遅延部２２１ａおよび第２遅延部２２１ｂは、ＰＷＭ信号が入力されると、ターンオンまたはターンオフを検出する。
ターンオンを検出した第１遅延部２２１ａは、ＰＷＭ信号が立ち上がるターンオンから遅延させて第１パルスを発生させる。
第１パルスが入力された第１電荷パルス発生部２２２ａは、トランジスタＴｒ１をオンとする。トランジスタＴｒ１がオンとなると、抵抗Ｒ１を介してトランジスタＴｒ２１がオンとなる。そうすることでトランジスタＴｒ２１に流れる電流に応じて、カレントミラー回路を構成するトランジスタＴｒ２２がオンとなる。即ち、抵抗Ｒ１に流れる電流と同じ値の電流がゲート回路に流れ込む。
このときトランジスタＴｒ５２はオフであるため、トランジスタＴｒ２２から電流を流し込むことで、ＩＧＢＴ１００のゲート電極Ｇに向かって、第１パルス幅の期間（ミラー期間）に電荷を加える。そうすることで、ゲート容量にすばやく電荷を加えることができる。

この電荷は、図１４（Ａ）に示す第１－１パルスによる電荷ΔＱ_Ｇ、第１－２パルスによる電荷ΔＱ_Ｇは、パルス幅×電圧Ｖｃｃ／Ｒ１となる。または、図１４（Ｂ）に示す２つの第１パルス（第１－１パルスおよび第１－２パルス）を一緒に生成するようにしてもよい。また、コレクタ－エミッタ電圧Ｖ_ＣＥが残っていれば、第１－２パルスを長いパルスとしてもよいし、複数回生成するようにしてもよい。

図１３に示す方法では、ＩＧＢＴの動作条件により遅延時間やパルス幅の変更が求められる場合がある。例えば、第１－１パルスと共に、第１－２パルスを生成する場合には、第１－１パルスの幅が長いと、第１－２パルスへの遅延時間は変化する。
図１５（Ａ）に示されるゲート電荷Ｑ_Ｇとゲート―エミッタ間電圧Ｖ_ＧＥのグラフから、発生パルスの条件である、パルス遅延とパルスタイミングとを決定するとよい。
このグラフは一般に抵抗負荷条件で取得される、Ｌ負荷ダブルパルス試験条件で取得すればより正確である。
即ち、ゲート電荷Ｑ_Ｇに対してゲート―エミッタ間電圧Ｖ_ＧＥが一旦、平坦（一定）になるが、第１－１パルスは、平坦部分に含まれる範囲とし、平坦部分を超えないように、第１－１パルスを終了することで、図１４（Ａ）に示すように、サージ電流や振動を防止しつつ、ターンオン時の電流上昇期間を短縮することで、スイッチング損失を低減することができる。

ゲート―エミッタ間電圧Ｖ_ＧＥが平坦になる部分までの電荷量は、図１５（Ａ）に示す矢印Ａ、Ｂのように、電流やＤＣ電圧の条件によって変化する。このため、特に大電流での損失低減を重視する場合は、矢印Ｂのように電荷量を設定する。すなわち第１－１パルスが終了した時点でのゲート電荷量（図１４（Ａ）に示されるハッチング部分のパルス終了時点までの面積）が、矢印Ｂ（図１５（Ａ）参照）に一致するように設定する。この場合、スイッチング期間が短縮されスイッチング損失が低減されるうえ、大電流部分でのサージ電流やノイズは抑制される。
しかし、電流が少ない場合やＤＣ電圧が低下した場合には、第１－１パルス終了時に平坦になる部分を超えノイズが発生する（損失とノイズは減少するが、低電流動作でノイズが発生する。）。

一方、第１－１パルスが終了する時点での電荷量を矢印Ａのように設定すると、全ての条件でサージの抑制が図れるが、大電流でのスイッチング損失低減の割合が減少する。
第１－１パルスのΔＱ_Ｇ電荷量の最大値は損失低減を優先させるときには、最大電流、最大電圧に対応するグラフを用いることができるが、図１５に示すグラフを用いる場合には矢印Ｂとすることができる。
また、ノイズ抑制を優先させるときには、最小電流、最小電圧に対応するグラフを用いることができるが、図１５に示すグラフを用いる場合には、矢印Ａの値とすることができる。
そして、カレントミラー回路における抵抗Ｒ１（図１２参照）とパルス幅を決定する。また、第１遅延部２２１ａによる遅延時間を長くするに従ってΔＱ_Ｇを小さくする。抵抗Ｒ_ｇ１、Ｒ_ｇ２の抵抗値の和と、抵抗Ｒ１の抵抗値との比率は５倍以上（Ｒ_ｇ１＋Ｒ_ｇ２＞Ｒ１×５）であることが望ましい。
これは、抵抗Ｒ_ｇ１，Ｒ_ｇ２はノイズ抑制の面から大きい値が望まれ、抵抗Ｒ１はスイッチング損失低減のため、小さい値が求められるためである。

このように電荷を加えることで、図１４（Ａ）のようにコレクタ－エミッタ間電圧Ｖ_ＣＥを示す波形およびコレクタ電流Ｉ_Ｃを示す波形となる。このとき、ゲート電荷Ｑ_Ｇとゲート－エミッタ電圧Ｖ_ＧＥの関係は、図１５（Ａ）に示すグラフのようになる。
図１５（Ａ）に示すグラフでは、電圧が低い条件下で、Ｖ_ＧＥ＝０Ｖからゲート回路が動作を始めて、ミラー期間が終わるまでのゲートに流入する電荷量が、矢印Ａにて示されている。また、電圧が高い条件下で、Ｖ_ＧＥ＝０Ｖからゲート回路が動作を始めて、ミラー期間が終わるまでのゲートに流入する電荷量が、矢印Ｂにて示している。

このグラフからも判るように、従来のＩＧＢＴと比較して、ＩＧＢＴ１００は動作条件によってゲート電荷の値の変化が小さく、ΔＱ_Ｇの量とタイミングが変化しない。
これは、スイッチングに伴うｎ型ベース層１０１（図１，図５参照）上部の電界の上昇・下降に伴った変位電流は第２ゲート１０９ｂに流入し、ｎ型ベース層１０１から見て第２ゲート１０９ｂ，１１９ｂの「奥」に配置されている第１ゲート１０９ａには、変位電流は流入しないからである（Ｖ_{ｃｅｎｔｅｒ}の電圧はｎ型ベース層１０１の電界に依存しないため、第１ゲート１０９ａにｎ型ベース層１０１の電界の変化が伝わらない。）。その結果、動作状態によるゲート電荷量の変化は少ないものとなる。

次に、図１３（Ｂ）に示すように、ＰＷＭ信号からターンオフを検出したときに、第２遅延部２２１ｂ（図１２参照）は、ＰＷＭ信号が立ち下がるターンオフから遅延させて第２パルスを発生させる。
第２パルスが入力された第２電荷パルス発生部２２２ｂは、トランジスタＴｒ３をオンとする。トランジスタＴｒ３がオンとなると、分割抵抗ＲｘによりトランジスタＴｒ４がオンとなる。
そうすることで、抵抗Ｒ２を介してトランジスタＴｒ５１に流れる電流に応じて、カレントミラー回路を構成するトランジスタＴｒ５２に電流が流れ、抵抗Ｒｇを介してゲート電流Ｉｇを引き込むことで、ＩＧＢＴ１００のゲート電極Ｇから第２パルス幅の期間（ミラー期間）に電荷を引き出す。そうすることで、ゲート容量からすばやく電荷を引き出すことができる。

ターンオフの場合も、図１５（Ｂ）に示されるゲート電荷Ｑ_Ｇとゲート―エミッタ間電圧Ｖ_ＧＥのグラフから、パルス遅延とパルスタイミングとを決定するとよい。
図１５（Ｂ）のグラフ上の曲線においても、一般に抵抗負荷条件で取得されるが、Ｌ負荷ダブルパルス試験条件で取得すればより正確である。
第２パルスの終了時点でのゲートからの排出電荷量（図１４（Ｃ）に示すＩ_Ｇのグラスの左端から第２パルスの終了時までのハッチング部分を示すＩ_Ｇの時間積分による面積）が、図１５（Ｂ）の矢印Ｂの値（矢印Ｂの両端でのＱ_Ｇのそれぞれの値の差）とすることで広い範囲でターンオフ損失（スイッチング損失）を低減できる。

その一方で電圧が低い場合などにノイズが発生する場合がある。そこでノイズ発生抑制効果を高める場合は、図１５（Ｂ）に示す矢印Ａに相当するゲート電荷Ｑ_Ｇの電荷量を、図１４図（Ｃ）に示す第２パルスによる部分を含むハッチング部分の面積）と一致させるとよい。
このように、予め第２パルスを発生させ、電荷量を固定する方法の場合には、事前に図１５（Ｂ）に基づいて、第２パルス発生の遅延やパルスの時間を決めることができる。
しかし、動作条件によって最適条件が変化する場合、効果が限定的になる。一方で予め遅延やパルス幅を決めることで、電流センサ、電圧センサ、温度センサやそれらのデータに基づいて、パルスの遅延や幅を変化させる手段が不要になりゲート制御は容易になる。

第２パルスのΔＱ_Ｇの電荷量の最大値は、損失低減を優先させる場合、最大電流、最大電圧に対応するグラフを用いることができるが、図１５（Ｂ）に示す矢印Ｂとすることができる。
また、ノイズ抑制を優先させる場合は、最小電流、最小電圧に対応するグラフを用いることができるが、図１５に示すグラフを用いる場合には、矢印Ａの値とすることができる。
そして、カレントミラー回路の抵抗Ｒ２とパルス幅を決定する。第２遅延部２２１ｂによる遅延時間を長くするに従ってΔＱ_Ｇを小さくする。また抵抗Ｒ_ｇ１、Ｒ_ｇ２の和と抵抗Ｒ２の比率は５倍以上（（Ｒ_ｇ１＋Ｒ_ｇ２＞Ｒ１×５）であることが望ましい。これは抵抗Ｒ_ｇ１，Ｒ_ｇ２はノイズ抑制の面から大きい値が望まれ、抵抗Ｒ２はスイッチング損失低減のため、小さい値が求められるからである。

図１５（Ｂ）に示すグラフでは、高電流、低電圧条件下で、電流が減少し始めるまでにゲート電極から流れ出す電荷量が、矢印Ａにて示されている。また、低電流、高電圧条件下で、電流が減少し始めるまでにゲート電極から流れ出す電荷量が、矢印Ｂにて示されている。

本実施の形態に係るＩＧＢＴ１００を用いる動作条件によってゲート電荷の値の変化が小さく、ΔＱ_Ｇの量とタイミングが変化しないようにすることができる。

このように、ゲートドライバ回路２００は、スイッチング時のスイッチング損失やサージ電圧に大きな影響を与えるゲート容量に、ターンオン時に電荷を加えたり、ターンオフ時に電荷を引き出したりすることができる。従って、ゲートドライバ回路２００は、スイッチング損失を低減させつつ、サージ電圧も低減させることが可能である。
よって、ゲートドライバ回路２００は、遅延時間、パルス時間、抵抗Ｒ１，Ｒ２などを、ＩＧＢＴの動作状態に伴って変化させるなどの制御が必要ない。このため、本ゲート駆動回路と、提案するＩＧＢＴの組み合わせることで、電流、電圧、温度等のセンサの設置や、信号の伝達、信号処理等の手段を必要とせず、安価で損失低減が可能である。

なお、本実施の形態３では、第１電荷パルス発生部２２２ａは、コレクタ電流Ｉｃの立ち上がりからゲート電極Ｇに電荷を加え、第２電荷パルス発生部２２２ｂは、コレクタ－エミッタ電圧Ｖ_ＣＥの立ち上がりからゲート電極Ｇから電荷を引き出していた。
しかし、第１電荷パルス発生部２２２ａは、ターンオンを示すＰＷＭ信号からコレクタ電流Ｉｃの立ち上がりの間のいずれかのタイミングから、また、第２電荷パルス発生部２２２ｂは、ターンオフを示すＰＷＭ信号からコレクタ－エミッタ電圧Ｖ_ＣＥの立ち上がりの間のいずれかのタイミングから、電荷を制御するようにしてもよい。

こうすることにより、スイッチング損失の低減とともに、ＰＷＭ信号の変化からスイッチング終了までの時間の短縮が可能であり、このため、より正確な出力波形を得ることが可能となり、最短スイッチングパルス幅を短くできるためインバータ等の変調率を上げることにより、装置の出力を増大させることができる。また、引き抜く電荷量を図１５より直接求めることができるため、電荷制御が容易になる。

図１２に示すゲートドライバ回路２００では、第２電荷パルス発生部２２２ｂからの第２パルスは、第２遅延部２２１ｂからのパルス幅で決定されるが、図１６に示す第２電荷パルス発生部２２２ｃでは、抵抗Ｒ２とトランジスタＴｒ５１のコレクタとの間にコンデンサＣ１を接続し、抵抗Ｒ２と、トランジスタＴｒ５１，Ｔｒ５２のベースとの間に抵抗Ｒ３を接続する。なお、抵抗Ｒ３は、コンデンサＣ２の放電用に大きな抵抗値とする。
このような第２電荷パルス発生部２２２ｃとすることで、第２遅延部２２１ｂからトリガとしての第２パルスを発生させれば、パルス幅を制御しなくても、コンデンサＣ２に蓄積した電荷を放電することで常に一定の電荷量のパルスを発生することができる。

なお、本実施の形態３に係るゲートドライバ回路２００では、本発明に係るＩＧＢＴを例に説明したが、本発明は絶縁ゲート制御型素子であれば適用することができ、従来のＩＧＢＴなどにも適用可能である。

本発明のＩＧＢＴは、トレンチゲート型のＩＧＢＴに好適であり、本発明のゲートドライバ回路は、ゲート電極にて導通制御される素子の駆動回路として好適であり、本発明のＩＧＢＴの駆動回路として最適である。

１００，１１０ ＩＧＢＴ
１０１ ｎ型ベース層
１０２ ｎ型バッファ層
１０３ ｐ型コレクタ層
１０４，１１４ 高濃度ｎ型層
１０５ ｐ型ベース層
１０６ ｎ型ソース層
１０７ トレンチ
１０８，１１８ 絶縁膜
１０８ａ 上部絶縁膜
１０８ｂ，１１８ｂ 下部絶縁膜
１０８ｃ 分離用絶縁膜
１０９ ゲート
１０９ａ 第１ゲート
１０９ｂ，１１９ｂ 第２ゲート
１１９ｃ 傾斜面
Ｃ コレクタ電極
Ｇ ゲート電極
Ｅ エミッタ電極
Ｆ１ 深さ方向
Ｓ１，Ｓ２，Ｓ３，Ｓｘ 面積
２００ ゲートドライバ回路
２１０ ＰＷＭ駆動回路
２１１ ＰＷＭ増幅回路
２２０ 電荷制御回路
２２１ 遅延回路
２２１ａ 第１遅延部
２２１ｂ 第２遅延部
２２２ 電荷パルス発生回路
２２２ａ 第１電荷パルス発生部
２２２ｂ，２２２ｃ 第２電荷パルス発生部
Ｒ_Ｇ ゲート抵抗
Ｒ_ｇ１ 第１抵抗
Ｒ_ｇ２ 第２抵抗
Ｒ１，Ｒ２ 抵抗
Ｔｒ１，Ｔｒ２１，Ｔｒ２２，Ｔｒ３，Ｔｒ４，Ｔｒ５１，Ｔｒ５２ トランジスタ
Ｖｃｃ 電源

Claims (10)

1. ｎ型ベース層と、
   前記ｎ型ベース層の厚み方向の一方の面側に配置され、コレクタ電極と導通するｐ型コレクタ層と、
   前記ｎ型ベース層の厚み方向の他方の面に積層され、不純物濃度の平均濃度が前記ｎ型ベース層よりも高い高濃度ｎ型層と、
   前記高濃度ｎ型層に積層されたｐ型ベース層と、
   前記ｐ型ベース層に積層されたｎ型ソース層と、
   前記ｐ型ベース層および前記ｎ型ソース層に接続されたエミッタ電極と、
   前記ｎ型ソース層から前記ｎ型ベース層に至る深さ方向に向かって形成されたトレンチの内面を覆う絶縁膜と、
   前記絶縁膜の内部に形成されたゲートとを備え、
   前記ゲートは、ゲート電極と接続され、前記ｎ型ソース層から前記高濃度ｎ型層に至る深さ位置まで形成された第１ゲートと、前記第１ゲートより前記トレンチの深い位置に分離用絶縁膜を介して形成され、前記エミッタ電極の電位に固定された第２ゲートとを備え、
   前記絶縁膜は、前記第２ゲートに対応する位置の厚みがほぼ一定に形成され、
   前記高濃度ｎ型層の不純物濃度は、前記第１ゲートの下端位置側よりも、前記第２ゲートの下端側の方が高くなる領域を有する絶縁ゲートバイポーラトランジスタ。
2. 前記絶縁膜は、前記第１ゲート部分に対応する位置の上部絶縁膜の厚みが、前記第２ゲート部分に対応する位置の下部絶縁膜より薄く形成された請求項１記載の絶縁ゲートバイポーラトランジスタ。
3. ｎ型ベース層と、
   前記ｎ型ベース層の厚み方向の一方の面側に配置され、コレクタ電極と導通するｐ型コレクタ層と、
   前記ｎ型ベース層の厚み方向の他方の面に積層され、不純物濃度の平均濃度が前記ｎ型ベース層よりも高い高濃度ｎ型層と、
   前記高濃度ｎ型層に積層されたｐ型ベース層と、
   前記ｐ型ベース層に積層されたｎ型ソース層と、
   前記ｐ型ベース層および前記ｎ型ソース層に接続されたエミッタ電極と、
   前記ｎ型ソース層から前記ｎ型ベース層に至る深さ方向に向かって形成されたトレンチの内面を覆う絶縁膜と、
   前記絶縁膜の内部に形成されたゲートとを備え、
   前記ゲートは、ゲート電極と接続され、前記ｎ型ソース層から前記高濃度ｎ型層に至る深さ位置まで形成された第１ゲートと、前記第１ゲートより前記トレンチの深い位置に分離用絶縁膜を介して形成され、前記エミッタ電極の電位に固定された第２ゲートとを備え、
   前記絶縁膜は、前記第２ゲートに対応する位置の前記ｐ型ベース層側が薄く、前記ｐ型ベース層から離れた側の厚みが厚く形成され、
   前記高濃度ｎ型層は、前記第１ゲートの下端位置から所定深さまでに、最も高い不純物濃度の領域が形成され、前記領域よりも前記第２ゲートの下端側における前記不純物の濃度が低くなる絶縁ゲートバイポーラトランジスタ。
4. 前記トレンチは、溝幅が一定に形成され、
   前記第２ゲートは、深さ方向に向かって前記トレンチの内壁面から離れる傾斜面が形成されることで、前記絶縁膜の厚みが深さ方向に向かうに従って厚く形成された請求項３記載の絶縁ゲートバイポーラトランジスタ。
5. 前記トレンチ間の距離は、０．６μｍ以上、１．２μｍ以下に形成された請求項１から４のいずれかの項に記載の絶縁ゲートバイポーラトランジスタ。
6. 前記請求項１から５のいずれかの項に記載の絶縁ゲートバイポーラトランジスタの前記ゲート電極にＰＷＭ信号が出力され、スイッチングが制御されるときに、ターンオン時またはターンオフ時に応じてゲート容量に対する電荷を制御する電荷制御回路を有するゲートドライバ回路。
7. 前記電荷制御回路は、ターンオンを示すＰＷＭ信号からコレクタ電流の立ち上がりの間のいずれかのタイミングから、コレクタ電流の立ち上がりのピーク前までにゲート電極に電荷を加える第１電荷パルス発生部と、ターンオフを示すＰＷＭ信号からコレクタ－エミッタ電圧の立ち上がりの間のいずれかのタイミングから、コレクタ－エミッタ電圧のピーク前までにゲート電極から電荷を引き出す第２電荷パルス発生部とを備えた請求項６記載のゲートドライバ回路。
8. 前記第１電荷パルス発生部は、コレクタ電流の立ち上がりから、コレクタ電流の立ち上がりのピーク前までにゲート電極に電荷を加え、
   前記第２電荷パルス発生部は、コレクタ－エミッタ電圧の立ち上がりから、コレクタ－エミッタ電圧のピーク前までにゲート電極から電荷を引き出す請求項７記載のゲートドライバ回路。
9. 前記電荷制御回路は、ターンオン時のコレクタ－エミッタ電圧のテール電圧が残った状態のときにゲート容量に対して電荷を加える請求項６から８のいずれかの項に記載のゲートドライバ回路。
10. 前記電荷制御回路は、前記ＰＷＭ信号が示すターンオンを示すパルスとターンオフを示すパルスとを所定のタイミングまで遅延させる遅延部を備えた請求項７から９のいずれかの項に記載のゲートドライバ回路。

Images