JP2022552069A - 多層バリスタ及び多層バリスタの製造方法 - Google Patents

多層バリスタ及び多層バリスタの製造方法 Download PDF

Info

Publication number
JP2022552069A
JP2022552069A JP2022512767A JP2022512767A JP2022552069A JP 2022552069 A JP2022552069 A JP 2022552069A JP 2022512767 A JP2022512767 A JP 2022512767A JP 2022512767 A JP2022512767 A JP 2022512767A JP 2022552069 A JP2022552069 A JP 2022552069A
Authority
JP
Japan
Prior art keywords
ceramic material
ceramic
varistor
multilayer varistor
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022512767A
Other languages
English (en)
Inventor
グレンビヒラー ヘルマン,
コチュレク ヤロミール,
リナー フランツ,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Electronics AG
Original Assignee
TDK Electronics AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Electronics AG filed Critical TDK Electronics AG
Publication of JP2022552069A publication Critical patent/JP2022552069A/ja
Priority to JP2024008292A priority Critical patent/JP2024045288A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C17/00Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H01C17/065Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thick film techniques, e.g. serigraphy
    • H01C17/06506Precursor compositions therefor, e.g. pastes, inks, glass frits
    • H01C17/06513Precursor compositions therefor, e.g. pastes, inks, glass frits characterised by the resistive component
    • H01C17/06533Precursor compositions therefor, e.g. pastes, inks, glass frits characterised by the resistive component composed of oxides
    • H01C17/06546Oxides of zinc or cadmium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/1006Thick film varistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/102Varistor boundary, e.g. surface layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/105Varistor cores
    • H01C7/108Metal oxide
    • H01C7/112ZnO type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/18Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals

Abstract

多数の内部電極(5)と、アクティブ領域(3)及び表面近傍の領域(4)と、少なくとも1つの第1のセラミック材料(6)及び少なくとも1つの第2のセラミック材料(7)と、を有するセラミック体(2)を有し、前記セラミック材料(6、7)は、1価元素X+の濃度が異なっており、X+=(Li+、Na+、K+又はAg+)である、多層バリスタ(1)が記述される。更に、多層バリスタ(1)の製造方法が記述される。【選択図】図1

Description

本発明は、多層バリスタに関する。本発明は、更に、多層バリスタの製造方法に関する。
多層バリスタは、一時的な過電圧(ESD-「静電気放電」のような)に対する有効な保護素子として使用される。急速に発展している通信技術では、壊れやすい電子機器を防護する保護素子の需要が増大している。信号伝送における高い周波数のために、及び、これらの保護素子が回路に直接的に組み込まれるために、これらの部品の容量は、可能な限り小さく保たれなければならない。さもなければ、信号を導く回路の内部で障害及び損失が生じる。
多層バリスタの容量の低減は、かなりの困難をもたらす。構造上は、アクティブエリア(オーバーラップエリア)したがって容量をより小さくすることができるが、それにより、リーク電流及び保護効果が比例的に減少する。材料の観点からは、より低い誘電率(DK)を有する材料が望ましい。多層バリスタに使用される材料は、ドープされた酸化亜鉛(ZnO)から成る。このセラミックのDKは、ZnO粒子間の障壁層によって支配される。個々の障壁層の直列及び並列接続は、容量をもたらすが、アクティブ領域の絶縁破壊電圧ももたらす。絶縁破壊電圧は、部品の設計において予め定められているので、それによりアクティブ領域の容量ももたらされる。ZnOセラミックのDKは、絶縁破壊電圧に大きく連関しており、したがって、容量を下げるための自由度として用いることはできない。
バリスタの容量には、アクティブボリューム(内部電極間のセラミック)の容量に加えて、アクティブボリューム外のセラミック部品(被覆層及び絶縁ゾーン)の浮遊容量も寄与する。部品内のアクティブエリアがより小さくなると、総容量のうち浮遊容量の割合がますます増大し、したがって、電極が最小のオーバーラップエリアを有する構造によって、達成可能な効果が制限される。したがって、バリスタの容量を効率的に減少させるためには、この浮遊容量を可能な限り減少させることが必要である。
導電性を低下させ、内部電極の外側の領域における浮遊容量を減少させるための様々な方法が知られているが、それらはあまり効果的ではないか又は他の欠点を有する。これを達成する最も容易な方法は、多層バリスタの表面を、焼結の後にグレージングすることである。このガラス層は、付加的に、セラミックを化学的に隔離し、それによって部品の耐久性を高めるという利点を有する。したがって、この方法の付加的な使用は、他の方法が使用される場合にも有効であり得る。しかしながら、ガラス層は非常に薄いので、この方法の効果は限定されており、他の方法の使用又は他の方法との組み合わせが有利である。
特許文献1では、保護ガラス層の代わりに、ビスマスを含有する被覆層が電気メッキ保護として塗布され、当該被覆層は、バリスタセラミックと共に焼結することができる。被覆層の化学組成は、ZnOセラミックとは非常に大きく異なり、それにより、焼結の際、不都合な拡散ゾーン及び反応ゾーンが生じる。被覆層による誘電率の影響は、議論されていない。
特許文献2には、セラミックの最も外側の領域が焼結の後に化学的に改質される方法が記載されている。付加的な熱処理の間に、リチウム又はナトリウムが、セラミック体の表面内に拡散される。アクセプタをドープすることにより、最も外側の層のリーク電流及び比誘電率が低下する。多層バリスタの容量は、このようにして著しく減少させることができる。この方法の欠点は、この事後的な改質が、かなりの労力を意味するということである。更に、外側に付加的なガラス層を塗布するために、更なる熱処理が必要とされると考えられ、これは、ナトリウム及びリチウムの高い拡散率のために、具体化することが極めて困難である。
特許文献3には、本来のバリスタセラミックがその上に積層される、低い比誘電率を有する絶縁キャリア層から成る、多層バリスタが記載されている。キャリア層自体も、低い比誘電率を有するセラミックから、層プロセスにおいて製造される。この多層バリスタの欠点は、その労力を要する製造であり、単一のセラミックの代わりに、大きく異なる特性を有する2つの異なるセラミックが必要とされる。これは、異なる化学組成によって達成することができるが、結果として、キャリア層とバリスタセラミックとの間の弱い結合をもたらす。
特許文献4には、焼結プロセスの後のZnO粒径が異なる、2つの化学的に非常に異なる材料から成る多層バリスタが記載されている。多層バリスタのこの構成の目的は、部品内の電流を熱機械的に弱い部位から遠ざけておき、それによって保護素子のパルス強度を高めることである。その場合、例えば両者がアクティブ領域で使用される化学的に非常に異なる材料の、多層バリスタの容量への影響は、関心の的ではない。
特許文献5には、部品のパルス強度を高めるための、2つの異なるZnOセラミックの組み合わせが記載されている。2つの材料は、効果を示すために、電極に結合されなければならない。表面近傍の領域における効果及び容量に対する効果は、主題とされていない。
したがって、公知の方法は明らかな欠点を示しているか、又は、浮遊容量の減少の際の有効性は与えられていない。
独国特許発明第10026258号明細書 特許第3735151号公報 特開平11ー003809号公報 独国特許出願公開第102018116221号明細書 独国特許出願公開第102017105673号明細書
本発明の課題は、上述した問題を解決する多層バリスタ及び多層バリスタの製造方法を記述することである。
この課題は、独立請求項による多層バリスタ及び多層バリスタの製造方法によって解決される。
一態様によれば、多層バリスタが記述される。多層バリスタは、セラミック体を有する。セラミック体は、複数の層を有する。多数の内部電極が、セラミック体内に形成されている。内部電極は、例えば銀、パラジウム、白金、又は、これらの金属の合金を含む。
セラミック体は、アクティブ領域を有する。セラミック体は、更に、非アクティブ領域を有する。アクティブ領域は、異なる極性の異なる内部電極間の領域と解釈されるべきであり、当該領域は当該内部電極間の電流にとって決定的である。これとは対照的に、多層バリスタのセラミック体内の領域のうち、異なる態様で接触された内部電極間の電流に寄与しない(又は実質的に寄与しない)領域は、非アクティブ領域と呼ばれる。
セラミック体は、表面近傍の領域を有する。表面近傍の領域は、それぞれ、多層バリスタの上面及び下面に隣接している。表面近傍の領域は、最小限の電気伝導性しか有していない。表面近傍の領域は、実質的に電気的に絶縁性であるように構成されている。表面近傍の領域は、多層バリスタの被覆層及び/又は絶縁ゾーンを含む。
セラミック体は、少なくとも1つの第1の又は一次のセラミック材料を含む。好ましくは、多層バリスタは、ちょうど1つの第1の又は一次のセラミック材料を含む。セラミック体は、少なくとも1つの第2の又は改質されたセラミック材料を含む。2つのセラミック材料の主成分は、酸化亜鉛(ZnO)である。特に、2つのセラミック材料は、ZnOをベースとする。
第1及び第2のセラミック材料は、1価元素X+又は安定な酸化状態+Iを有する元素の濃度において異なる。ここで、X+は、Li+、Na+、K+又はAg+から選択される。好ましくは、1価元素は、低い拡散定数を有する。好ましくは、多層バリスタは、後に詳述する方法によって製造されている。
第2の又は改質されたセラミック材料には、1価元素がドープされている。例えば、第2のセラミック材料には、酸化カリウムがドープされている。第1の又は一次のセラミック材料には、1価の元素がドープされていなくてもよい。しかしながら、代替的に、第1のセラミック材料には、1価元素がわずかにドープされていてもよい。
セラミック材料を区別するドーパントは、低い濃度で現れる。1価元素をドープすることにより、第2の/改質されたセラミック材料の電気的な特性は、第1の/一次のセラミック材料の電気的な特性とは、確かに大きく異なる。しかしながら、化学的には、セラミック材料間に有意な差異はない。特に、2つの材料は、その他の点ではほぼ同一である。
1価元素をドープすることにより、たとえ少量であっても、誘電率の明らかな低下がもたらされる。したがって、第2の又は改質されたセラミック材料は、第1の又は一次のセラミック材料よりも、低い誘電率を有する。それにより、浮遊容量が低減され、したがって、総容量が低減された多層バリスタを、提供することができる。
一実施例によれば、1価元素X+の最高濃度は、表面近傍の領域に存在する。1価元素X+の最低濃度は、アクティブ領域に存在する。したがって、1価元素の濃度は、多層バリスタの表面を起点として内部領域/アクティブ領域に向かって減少する。相応して、誘電率の値は、多層バリスタの表面を起点として内部領域に向かって増加する。それにより、バリスタの浮遊容量が低減される。したがって、バリスタの総容量が、効果的に低減される。
一実施例によれば、セラミック材料は、化学的に≦1%だけ互いに異なる。換言すれば、セラミック材料は化学的にほぼ同一である。したがって、2つの材料は、良好に共に処理され得る。例えば、改質された材料から成る層は、欠陥なしに共に焼結され得る。それにより、特に信頼性の高い多層バリスタが提供される。
一実施例によれば、第1及び第2のセラミック材料の比誘電率εrは、5倍以上互いに異なっている。したがって、1価元素をほんの少しだけドープすることにより、バリスタの浮遊容量は、簡単に著しく減少され得る。
一実施例によれば、第1の/一次のセラミック材料は、アクティブ領域に配置されている。第2の/改質されたセラミック材料は、セラミック体の絶縁被覆層を形成する。特に、第2のセラミック材料は、多層バリスタの上面及び下面に配置されている。したがって、多層バリスタは、低い比誘電率を有する絶縁性の被覆層又はカバーを有する。したがって、多層バリスタの浮遊容量は、従来の多層バリスタと比較して、簡単に著しく低減される。
一実施例によれば、セラミック材料は、1価元素X+の濃度において、最大で50ppm≦Δc(X+)≦5000ppmだけ互いに異なっている。ここで、Δcは、アクティブ領域と表面近傍の領域との間に生じる最大の濃度差を示す。
換言すれば、アクセプタの濃度は、第2のセラミック材料中において、第1のセラミック材料中よりも最大で50ppm~5000ppm高い。好ましくは、多層バリスタのセラミック材料は、100ppm≦Δc(X+)≦1000ppmだけ、互いに異なっている。
1価元素X+の濃度は、アクティブ領域において、好ましくは100ppm未満、好ましくは50ppm未満である。したがって、第1のセラミック材料は、1価元素をほとんど含んでいない。1価元素の割合は、特に、多層バリスタの製造中における第2のセラミック材料からのそれらの拡散に起因する。
2つのセラミック材料を区別する1価元素は、小さな濃度差(濃度勾配)を有するにすぎないため、そのアクティブ領域内への拡散は、焼結時においてさえ無視することができる。したがって、被覆層(第2の又は改質されたセラミック材料)は、十分に大きな厚さで寸法決めすることができ、それにより、遮蔽効果が増強される。
一実施例によれば、セラミック体は、少なくとも3つのセラミック材料を含む。特に、セラミック体は、第1の/一次のセラミック材料、第2の/改質されたセラミック材料、及び、第3の/改質されたセラミック材料を含む。しかしながら、セラミック体は、3つより多くのセラミック材料を含むこともできる。例えば、セラミック体は、更に第4の又は改質されたセラミック材料を含むことができる。
第3のセラミック材料は、第1のセラミック材料と第2のセラミック材料との間に配置されている。第3のセラミック材料は、多層バリスタの非アクティブ領域、特に表面近傍の領域に配置されている。第3のセラミック材料は、表面近傍の絶縁ゾーンを形成する。3つのセラミック材料は、化学的に≦1%だけ異なっている。
3つのセラミック材料は、1価元素の濃度において異なっている。第1のセラミック材料(アクティブ領域)は、1価元素の最低濃度を有する。第2のセラミック材料(外側の絶縁被覆層)は、1価元素の最高濃度を有する。第3の材料(表面近傍の絶縁ゾーン)は、第1のセラミック材料の1価元素の濃度と第2のセラミック材料の1価元素の濃度との間の、1価元素の濃度を有する。
特に、1価元素X+の濃度は、表面近傍の領域を起点としてアクティブ領域の方向に徐々に低下する(濃度勾配)。したがって、局所的な化学的差異を効果的に低減することができる。
一実施例によれば、第2及び/又は第3のセラミック材料の厚さは、1価元素の拡散挙動に適合されている。特に、厚さは、アクティブ領域内へのアクセプタの拡散が可能な限り少なくなるように選択されている。したがって、被覆層の厚さは、1価元素の拡散定数に適合されている。特に、厚さは、拡散定数が増加するにつれて減少する。低減された拡散に起因して、1価元素の規定された濃度勾配が生じ、これに関連して、電気的な特性の、とりわけ誘電率の、規定された勾配が生じる。
第2及び第3のセラミック材料の厚さは、部品の全高さ及びその内部構造に適合している。非アクティブな被覆層の第2及び第3のセラミック材料の割合が高いほど、有効性が増大することが、設計原理と見なされている。他方において、それにより、焼結の際に1価元素がアクティブ領域内に拡散する危険性が増大する。例えば、100μmの安全距離が有効であり得る。換言すれば、最後に印刷された積層体の後に、第1のセラミック材料から成る更なる100μmが、「拡散バッファ」として存在する。しかしながら、より小さな安全距離も考えられる。これに代えて、最後に印刷された層の後に、第2及び第3のセラミック材料が直接的に続いてもよい。
更なる態様によれば、多層バリスタの製造方法が記述される。好ましくは、当該方法によって、上述した多層バリスタが製造される。多層バリスタ又は方法に関して開示されている全ての特性は、それぞれの特性がそれぞれの態様の文脈において明示的に言及されない場合であっても、それぞれの他の態様に関して対応して開示されており、その逆も同様である。方法は、以下のステップを含む:
A)第1のセラミック材料を製造するために、第1の又は一次のセラミック粉末を準備する。第2のセラミック材料を製造するために、少なくとも1つの第2の又は改質されたセラミック粉末を準備する。
セラミック粉末は、実質的にZnOを含む。第2のセラミック粉末は、1価の元素X+の、例えばLi+、Na+、K+又はAg+のドーピング、特に僅かなドーピングをを含む。第1のセラミック粉末は、1価元素のドーピングを含んでいなくてもよく、又は1価元素の僅かなドーピングを含んでいてもよい。特に、第1のセラミック粉末中の1価元素の濃度は、第2のセラミック粉末中の1価元素の濃度より、何倍も低い。ドーパントは、小さな拡散定数を有する。
例えば、カリウムのドーピング(例えば、K2O、KC4H5O6又はK2Co3)が存在し得る。特に、後者は、高い融点及び高い分解温度のために、焼結中にほとんど損失が生じないことを特徴とする。これに代えて、例えばLi又はNaをドーピングとして使用することもできる。Na及びLiは、空気中での過酸化物形成をほとんど又は全く生じにくく、当該金属の融点は非常に高い。したがって、焼結中の損失を少なく保つことができる。
ドーパントは、低い濃度でしか出現しない。セラミック粉末は、1価元素X+の濃度において、50ppm≦Δc(X+)≦5000ppmだけ異なっている。ここで、Δcは、完成した多層バリスタのアクティブ領域と表面近傍の領域との間に生じる最大の濃度差を示す。
代替的な実施形態において、付加的に、第3のセラミック材料を製造するために、第3のセラミック粉末を準備することができる。ここで、第3のセラミック粉末中の1価元素X+の濃度は、第2のセラミック粉末中よりも小さいが、第1のセラミック粉末中よりも大きい。第3のセラミック粉末は、すなわち中程度の濃度の1価元素を含む。
B)溶剤中でセラミック粉末をスラリー化すると共に、グリーンシートを引き延ばし又は形成する。
C)内部電極を形成するために、グリーンシートの一部に、金属ペースト、例えば銀及び/又はパラジウムを部分印刷する。ここで、その他のグリーンシートよりも1価元素X+の濃度が小さいグリーンシートには、部分的に金属ペーストが印刷される。特に、そのグリーンシート、すなわち第1のセラミック粉末から製造されたグリーンシートに、最も低い濃度の1価元素が印刷される。
更に、ファラデー電極又は保護電極を形成するために、最低の又は中程度の濃度の1価元素を含む更なるグリーンシートに、金属ペーストを印刷することができる。
D)印刷された及び印刷されていないグリーンシートを積み重ねる。その場合、グリーンシートは、第2のセラミック材料が多層バリスタの被覆層を形成するように、積み重ねられる。第3のセラミック材料が存在する場合、グリーンシートは、第3のセラミック材料から成るグリーンシートが、第1及び第3のセラミック材料から成るグリーンシートの間に配置されるように、積み重ねられる。
グリーンシートは、特に、1価元素X+の規定された濃度勾配が形成されるように積み重ねられ、濃度は、第2のセラミック材料(被覆層)を起点として第1のセラミック材料(アクティブ領域)に至るまで、減少する。
E)グリーンシートを、積層し、脱炭し、焼結する。好ましくは、グリーンシートは、1100℃で焼結される。
F)多層バリスタの電気的な接触のために、外部電極を塗布する。外部電極は、単層として(CNタイプ)又は複層として、形成することができる。3層の外部電極の場合、電気メッキで、次いで付加的なNi層及びはんだ付け可能なSn層が塗布される。電気メッキの前に、部品には、保護層(グレージング)を設けなければならない。
当該方法においては、改質されたセラミック材料が特に重要である。改質されたセラミック材料は、一次のセラミック材料と同じ方法によって製造されることが意図され、種々のセラミック材料が、積み重ねステップ、積層ステップ及び焼結ステップにおいて一緒に処理されることが意図されるので、材料の機械的及び熱的な特性が互いに良好に適合していることが重要である。同時に、電気的な特性は、大きく異なる要求に適合されなければならない。
ここでは、多層バリスタの容量を低減するために、低い比誘電率を有する被覆層又はカバーのコンセプトが利用される。従来の解決策は、その製造のために労力のかかる方法及び/又は付加的なプロセスステップを必要とするか、又は、浮遊容量の低減に適していない。焼結が完了した部品内へのリチウムの拡散は、特別な課題である。その場合、十分な浸透深さを達成するためには、高濃度のリチウム化合物(例えば、Li2CO3)で処理する必要があるが、他方では、それにより、リチウムがアクティブボリューム内にまで浸透し、部品の機能性を危険にさらすという危険性が存在する。
それに反して、化学組成が大きく異なるセラミックが被覆層として使用される場合、製造における労力に加えて、被覆層とバリスタセラミックとの間の結合が最小限であるという欠点が存在する。機械的な特性(弾性率、強度、熱膨張など)は、部分的に互いに大きく異なる。なぜなら、電気的な特性の十分な差異が必要とされるからである。それにより、部品全体の機械的な安定性が、悪影響を受ける。
これらの欠点は、上述した方法及びその結果として得られる多層バリスタによって、効果的に回避される。
以下に記述される図面は、縮尺どおりと解釈されてはならない。むしろ、より良好な図示のために、個々の寸法が拡大、縮小あるいは歪曲されて示されている可能性がある。
互いに同一の、又は、同一の機能を担う構成要素は、同一の参照符号で示されている。
第1の実施例による多層バリスタの断面図である。 別の実施例による多層バリスタの断面図である。 第3の実施例による多層バリスタの断面図である。
図1は、多層バリスタ1の第1の実施形態を示す。多層バリスタ1は、セラミック体2を有する。セラミック体2内には、多数の内部電極5が形成されている。図1では、2つの内部電極5のみが示されている。もちろん、多層バリスタ1は、2つより多くの内部電極5を有することができる。内部電極5は、銀、パラジウム、白金、又は、これらの金属の合金を含む。
この実施例では、内部電極5は交互に配置されており、多層バリスタ1の内部領域においてオーバーラップしている。オーバーラップ領域は、多層バリスタ1のアクティブ領域3を形成している。
多層バリスタ1は、更に、表面近傍の領域4を有する。表面近傍の領域4は、最小限の電気伝導性しか有していない。表面近傍の領域4は、図1から見て取れるように、多層バリスタ1の上面1a及び下面1bに隣接している。表面近傍の領域4は、多層バリスタ1の被覆層又は絶縁領域を有する。
多層バリスタ1は、この実施例では、更に、2つの外部電極9を有する。しかしながら、多層バリスタ1は、2つより多くの外部電極9を有することもできる。外部電極9は、多層バリスタ1の電気的な接触のために、内部電極5に電気的に接続されている。外部電極9は、多層バリスタ1の側面に形成されている。更に、外部電極9は、多層バリスタ1の下面1b及び上面1aの一部の上にも形成されている。
図示された実施例によれば、外部電極は単層として構築されている。
これに代えて、外部電極9は、複層として構築することもできる(明示的には図示せず)。好ましくは、それぞれの外部電極9は、この場合、内部電極5の接触のための、第1の又は内部の層を有する。第1の層は、好ましくは銀を含む。それぞれの外部電極9は、拡散バリアとして、第2の又は中間の層を有する。第2の層は、好ましくはニッケルを含む。それぞれの外部電極9は、回路基板上への多層バリスタ1のはんだ付けを可能にする、第3の又は外部の層を有する。第3の層は、好ましくはスズを含む。この実施例では、バリスタ1には、電気メッキの前に、保護層(好ましくは、ガラス)が設けられなければならない。特に、この場合、上面1a及び下面1bの上に(すなわち、以下で述べる第2のセラミック材料7を覆って)別の保護層(電気メッキ保護、例えばガラス)が塗布されている(明示的には図示せず)。このガラス層は、セラミック体2を化学的に隔離し、したがってバリスタ1の耐久性を高める。
セラミック体2は、図1による実施例では、2つのセラミック材料又はバリスタセラミック6、7を含む。
第1の又は一次のセラミック材料6は、多層バリスタ1の内部領域に形成されている。特に、アクティブ領域3は、第1のセラミック材料6を含む。第2の又は改質されたセラミック材料7は、多層バリスタ1の周縁領域に形成されている。特に、第2のセラミック材料は、表面近傍の領域4に、したがって実質的に非アクティブ領域に配置されている。しかしながら、第2のセラミック材料7に加えて、非アクティブ領域は、図1から分かるように、第1のセラミック材料6の一部も含んでいる。
セラミック材料6、7は、ZnOを含む。特に、ZnOは、セラミック材料6、7の主成分である。更に、セラミック材料6、7は、酸化ビスマス又は希土類酸化物(例えば、酸化プラセオジム)のようなバリスタを形成する酸化物、及び、バリスタ特性を改善する別の酸化物を含むことができる。
セラミック材料6、7は、化学的にほぼ同一である。特に、セラミック材料6、7は、化学的に、99%以上一致している。しかしながら、セラミック材料6、7は、異なる誘電率ε0r又は比誘電率εrを有する。特に、セラミック材料6、7の誘電率ε0r又は比誘電率εrは、5倍以上互いに異なっている。その場合、第1のセラミック材料6の、したがってアクティブ領域3における誘電率は、第2のセラミック材料7の、したがって表面近傍の領域4における誘電率よりも大きい。
これは、セラミック材料6、7が、1価元素X+(ここで、X+は、Li+、Na+、K+又はAg+を表す)の濃度において互いに異なることによって、達成される。
例えば、例えば、セラミック材料は、最大50ppm<Δc(X+)<5000ppmだけ、互いに異なっている。ここで、Δcは、アクティブ領域3と表面近傍の領域4との間に生じる最大の濃度差を示す。好ましくは、表面近傍の領域4における1価元素の濃度は、100ppm~1000ppmだけ、アクティブ領域3におけるよりも高い。
1価元素Li+、Na+、K+、Ag+は、半導体ZnOにおいて、「アクセプタドーピング」として作用する。したがって、上述のドーピングは、(レシピにかかわらず)全てのZnO系バリスタセラミックに適用することができる。
全体として、セラミック材料6、7は、比較的低い拡散定数を有するアクセプタで、ドープされなければならない。更に、セラミック材料6、7を区別するドーパントは、低い濃度で現れなければならない。
アクティブ領域3における濃度X+(第1のセラミック材料6中の1価元素の濃度)が低いレベル(X+<100ppm)であると、有利である。換言すれば、アクティブ領域3において、1価元素X+の濃度は、非アクティブ領域又は表面近傍の領域4におけるよりも、はるかに低い。
1価元素X+の低い濃度は、大きな(又は比較的大きな)誘電率と同時に現れる。したがって、アクティブ領域3は、表面近傍の領域4よりも高い誘電率/比誘電率を有する。1価元素X+の濃度が増大すると、誘電率は低下する。全体として、少量の1価元素を添加した際に既に、誘電率の顕著な低下が達成される。
要約すると、2つのセラミック材料6、7は、1価元素X+の最高濃度が表面近傍の領域4に、最低濃度がアクティブ領域3に、それぞれ存在するように、組み合わされる。したがって、第2のセラミック材料7は、アクセプタドーピング及び低い比誘電率を有する絶縁被覆層として機能する。表面近傍の領域4を起点として、濃度は、アクティブ領域3の方向に徐々に低下する(濃度勾配)。それにより、積層バリスタ1の寄生容量/浮遊容量が著しく低減される。
セラミック材料6、7は化学的にほぼ同一であるので、セラミックの焼結の際、機械的な問題(亀裂、曲げ)及び化学的な問題(反応ゾーン、拡散ゾーン)には至らない。
図2は、多層バリスタ1の第2の実施形態を示す。内部電極5及び外部電極9の設計及び配置に関しては、図1に関連した説明を参照されたい。
図1に示された多層バリスタとは対照的に、この実施例における多層バリスタは、異なる濃度の1価元素X+を含む、3つのセラミック材料/バリスタセラミック6、7、8を有する。第1の又は一次のセラミック材料6は、既に図1に関連して説明したように、アクティブ領域3に配置されている。第2及び第3のセラミック材料(改質されたセラミック材料)7、8は、表面近傍の領域4に配置されている。その場合、第3のセラミック材料8は、第1及び第2のセラミック材料6、7の間に配置されている。
第1のセラミック材料6は、1価元素の低い濃度を有する。したがって、第1のセラミック材料6は、高い誘電率を有する。第2のセラミック材料7は、第1のセラミック材料6よりも高い1価元素の濃度を有する。第3のセラミック材料8中の1価元素の濃度は、第1のセラミック材料6と第2のセラミック材料7との間にある。特に、第1のセラミック材料6は、1価元素の最低濃度を有し、第2のセラミック材料7は、1価元素の最高濃度を有する。第3のセラミック材料8は、中程度の濃度を有する。それにより、濃度勾配が生じる。
その場合、第2及び第3のセラミック材料7、8中のアクセプタの濃度は、例えば、アクティブなセラミック層(第1の又は一次のセラミック材料6)中よりも、50ppm~5000ppm高い。第2及び第3のセラミック材料7、8は、アクセプタドーピング及び低い比誘電率を有する絶縁被覆層又は絶縁ゾーンとして機能する。
図3は、多層バリスタ1の第3の実施形態を示す。外部電極9の設計及び配置に関しては、図1に関連した説明を参照されたい。図1及び2に示された実施形態とは対照的に、この実施例における内部電極5は、先端と先端が対向した状態(Spitze-zu-Spitze-Lage)で配置されている。内部電極5の先端間の領域は、多層バリスタ1のアクティブ領域3を形成する。加えて、多層バリスタ1は、金属製の保護電極又はファラデー電極10を有し、これにより、静電気放電に対する多層バリスタ1の保護機能が高められる。
図2に関連して説明した多層バリスタと同様に、この実施例における多層バリスタ1は、異なる濃度の1価元素X+を含む、3つのセラミック材料6、7、8を有する。
ファラデー電極10は、セラミック材料6、7、8間の拡散を防止するのに寄与する。低減された拡散に起因して、規定された濃度勾配が生じ、これに関連して、電気的な特性の、とりわけ誘電率の、規定された勾配が生じる。被覆層(第2及びび第3のセラミック材料7、8)の厚さは、アクティブ領域3内へのアクセプタの拡散が可能な限り少なくなるように、選択される。被覆層の厚さは、多層バリスタ1の主延在方向(Hauptausdehnung)に対して垂直な、第2のセラミック材料7又は第3のセラミック材料8のそれぞれの広がりと理解される。
全体として、第2及び第3のセラミック材料7、8中のアクセプタの濃度は、アクティブなセラミック層(第1のセラミック材料6)中よりも50ppm~5000ppm(好ましくは、100ppm~1000ppm)高い。第2及び第3のセラミック材料7、8は、アクセプタドーピング及び低い比誘電率を有する絶縁被覆層として機能する。セラミック材料6、7、8の更なる設計上の特徴に関しては、図2についての説明を参照されたい。
この発明の特別な利点は、改質されたバリスタセラミック7、8(第2又は第3のセラミック材料7、8)及び元のバリスタセラミック(第1の又は一次のセラミック材料6)が、化学的に互いに著しく異なることがない状態で、それらの電気的な特性が大きく異なることである。したがって、材料は、その他の点ではほぼ同一であり、問題なく処理することができる。
以下において、多層バリスタ1の、特に上記実施例による多層バリスタの、製造方法が説明される。方法は、以下のステップを含む:
A)第1のステップにおいて、個別成分から成るセラミック粉末が準備される。その場合、第1のセラミック材料(一次のセラミック材料)6を形成するために、第1のセラミック粉末が準備される。更に、第2のセラミック材料(改質されたセラミック材料)7を形成するために、第2のセラミック粉末が準備される。一実施例では、第3のセラミック材料(改質されたセラミック材料)8を形成するために、第3のセラミック粉末を準備することもできる(図2及び3参照)。セラミック粉末は、化学的に99%以上同一である。セラミック粉末は、基材として実質的にZnOを含む。表1は、セラミック粉末の基材のあり得る組成を示す。もちろん、他の組成も考えられ、それぞれ、ZnOがセラミック材料の主成分である。
Figure 2022552069000002
しかしながら、セラミック粉末は、1価元素X+の濃度において異なる。特に、セラミック粉末は、濃度X+が50ppm≦Δc(X+)≦5000ppmだけ異なる。
その場合、第1の又は一次のセラミック粉末は、アクセプタ/1価元素の最小濃度を有する。好ましくは、第1のセラミック粉末中の1価元素X+の濃度は、<100ppmである。第2のセラミック粉末は、アクセプタ/1価元素の最大濃度を有する。第3のセラミック粉末は、アクセプタ/1価元素の中程度の/その間にある濃度を有する。
第2のステップB)において、セラミック粉末からのグリーンシートの形成が行われる。このために、粉末は、先ず粉砕され、噴霧乾燥され、脱炭される。脱炭された粉末は、有機バインダ及び分散剤によってスラリー化され、続いてグリーンシートへと引き延ばされる。シートは、適当な形状に切り整えられる。
更なるステップC)において、内部電極5を形成するために、金属ペースト(好ましくは、銀及び/又はパラジウム)の、グリーンシートの一部への部分印刷が行われる。その場合、後にアクティブ領域3に配置されるグリーンシートのみに、部分的に金属ペーストが印刷される。換言すれば、第1のセラミック粉末から製造されたグリーンシートのみに、金属ペーストが印刷される。
任意に、保護電極10を形成するために、グリーンシートの一部の上に、別の金属ペースト(好ましくは、銀及び/又はパラジウム)を印刷することもできる(図3参照)。好ましくは、この金属ペーストは、1価元素の最小の及び/又は中程度の濃度を有するグリーンシートの上に印刷される(図3)。
更なるステップD)において、印刷されたグリーンシート及び印刷されていないグリーンシートの積み重ねが行われる。積み重ねは、最終的な多層バリスタ1が、1価元素X+の規定された濃度勾配を有するように行われ、濃度は、第2のセラミック材料7を起点として第3のセラミック材料8(図2及び3)を通り第1のセラミック材料6に至るまで、減少する。
更なるステップにおいて、グリーンシートの積層、脱炭及び焼結が行われる。その場合、焼結温度は、好ましくは1100℃である。
最後のステップにおいて、外部電極9の塗布が行われる。
当該方法により、非常に低い浮遊容量、したがって低い容量を有する多層バリスタ1が製造される。
この発明の利点は、製造が非常に僅かな労力しか伴わないことである。改質されたバリスタセラミック(第2又は第3のセラミック材料7、8)は、製造において、元の/一次のバリスタセラミック(第1のセラミック材料6)と全く同様に扱われる。なぜなら、これらの材料は、化学的に僅かしか異ならないからである。したがって、材料の粉末、スラリー及びシート特性は非常に類似しており、同様に処理することができる。同じことが、箔の積層体への加工及び部品の仕上げ(切断、脱炭、焼結)にも当てはまる。材料を互いに区別する元素、例えばカリウムは、小さな濃度差(濃度勾配)しか有さないので、当該元素のアクティブ領域内への拡散は、焼結中においてさえ無視することができる。したがって、被覆層は、十分に大きな厚さで寸法決めすることができ、それにより、遮蔽効果が増強される。
被覆層の特性評価のために、前述の試験方法で、基材(表1参照)を出発点として改質(以下の表2に従ってドーピングを変えた変形例)が行われ、それらの比誘電率が測定された。そのために、粉末混合物が、それぞれ粉砕され、蒸発させられ、脱炭された。脱炭された粉末は、有機バインダと共に顆粒化され、ディスク(直径15mm、高さ1mm)へとプレスされた。ディスクは焼結され、0.3mmの高さまで研磨された。最後に、ディスクは、両面に円形(直径5mm)状に銀ペーストが印刷され、焼き付けられた。
ディスクの容量が、1V及び1kHzで測定された(表2参照)。平板コンデンサの容量の公式で、セラミックの誘電率又は比誘電率を決定することができた:εr=(C*d)/(A*ε0)。
Figure 2022552069000003
特性評価試験方法によって、多層バリスタで本発明を試験するのに適した、低減された比誘電率を有する、あり得る組成物が準備された。
最後に、以下において本発明の試験を簡潔に要約する。
3つのセラミック粉末が製造されたが、これらは、カリウム及びランタン含有量のみがppmの範囲で異なっていた(表2参照)。全ての粉末の主成分は、酸化亜鉛であった(表1参照)。
第1のセラミック粉末は、組成において、基材(表1参照)に合致していた。第2のセラミック粉末には、付加的に1000ppmのカリウムがドープされた。第3のセラミック粉末には、付加的に1000ppmのカリウム及び1000ppmのランタンがドープされた。
このようにして製造された粉末混合物が、粉砕され、噴霧乾燥され、脱炭された。脱炭された粉末は、有機バインダ及び分散剤によってスラリー化され、シートへと引き延ばされた。シートは、適当な形状に切り整えられ、パラジウムペーストが印刷され、積層され、多層部品へと切断された。
試験のために、2つの内部電極(120ミクロンの電極間隔及び0.8mm2のオーバーラップ面積)を有する1206 ML-バリスタの最も単純な設計(図1参照)が選択された。3種類のセラミックシートによって、3種類の部品が製造された。
第1のタイプの部品は、一貫して基材から成っていた(=基準タイプ)。第2のタイプの部品は、根本的に、第2のセラミック(増大されたカリウム濃度を有する)から成る被覆層を有する基材から成っていた。第3のタイプの部品は、根本的に、第3セラミック(増大されたカリウム濃度を有し、ランタンがドープされた)から成る被覆層を有する基材から成っていた。
このようにして製造された部品は、それぞれ1100℃で焼結された。その際、研磨パターンにおいて、被覆層が、欠陥なし(亀裂等なし)でコア層と共に焼結されたことが示された。最後に、部品は、銀層から成る外部電極でメタライズされ、焼き付けられた。
部品の容量が、1V及び1MHzで測定された。第1のタイプの部品(基準タイプ)は、17.7±3.1pFの容量を有していた。第2のタイプの部品(増大されたカリウム濃度を有する被覆層)は、13.2±1.3pFの容量を有していた。これは、25%の容量の減少に相当する。第3のタイプの部品(増大されたカリウム濃度を有し、ランタンがドープされた被覆層)は、11.1±2.4pFの容量を有していた。これは、37%の容量の減少に相当する。したがって、本発明の適用の最も単純な方法が既に多層バリスタの総容量の著しい減少をもたらすことを、示すことができた。
部品の電流/電圧特性曲線が、10nA~1mAの範囲で静電流を増大させながら、測定された。第1のタイプの部品(基準タイプ)の1mAにおけるバリスタ電圧は、2159±144Vmm-1であった。第2のタイプの部品の1mAにおけるバリスタ電圧は、2210±172Vmm-1であった。これは、バリスタ電圧の僅か2%の変化に相当する。第3のタイプの部品の1mAにおけるバリスタ電圧は、2273±183Vmm-1であった。これは、バリスタ電圧の5%の変化に相当する。
すなわち、バリスタ電圧(Uv@1mA)が、被覆層/改質されたバリスタセラミックの使用によってほとんど影響されないことが明らかである。このことから、バリスタのアクティブボリュームが、被覆層によって影響されず又は損傷さえされなかったと結論することができる。
ここで提示された主題の記載は、個々の特定の実施形態に限定されない。むしろ、個々の実施形態の特徴は、技術的に意味のある限り、任意に互いに組み合わせられ得る。
1 多層バリスタ
1a 上面
1b 下面
2 セラミック体
3 アクティブ領域
4 表面近傍の領域
5 内部電極
6 第1のセラミック材料
7 第2のセラミック材料
8 第3のセラミック材料
9 外部電極
10 保護電極

Claims (32)

  1. 以下のステップを含む多層バリスタ(1)の製造方法。
    A)第1のセラミック材料(6)を製造するための第1のセラミック粉末と、第2のセラミック材料(7)を製造するための少なくとも1つの第2のセラミック粉末と、を準備するステップであって、前記セラミック粉末は、1価元素X+の濃度が50ppm≦Δc(X+)≦5000ppmだけ互いに異なっており、X+=(Li+、Na+、K+又はAg+)であり、Δcは、前記多層バリスタ(1)のアクティブ領域(3)と表面近傍の領域(4)との間で生じる最大の濃度差である、ステップ;
    B)セラミック粉末をスラリー化し、グリーンシートを形成するステップ;
    C)内部電極(5)を形成するために、前記グリーンシートの一部に金属ペーストを部分印刷するステップ;
    D)印刷された及び印刷されていないグリーンシートを積み重ねるステップ;
    E)前記グリーンシートを、積層し、脱炭し、焼結するステップ;
    F)外部電極(10)を塗布するステップ
  2. ステップC)において、その他のグリーンシートよりも1価元素X+の濃度が小さい前記グリーンシートに、部分的に金属ペーストが印刷される、請求項1に記載の方法。
  3. 前記グリーンシートは、ステップD)において、前記第2のセラミック材料(7)が前記多層バリスタ(1)の被覆層を形成するように、積み重ねられる、請求項1又は2に記載の方法。
  4. 前記セラミック粉末は、ZnOを主成分として含む、請求項1~3のいずれか1項に記載の方法。
  5. 前記セラミック材料(6、7)は、バリスタを形成する酸化物又は希土類酸化物、及び、バリスタ特性を改善する別の酸化物を含む、請求項1~4のいずれか1項に記載の方法。
  6. 前記セラミック材料(6、7)には、付加的にPr、La又はYがドープされている、請求項1~5のいずれか1項に記載の方法。
  7. 前記セラミック材料(6、7)は、カリウム及びランタン含有量がppmの範囲で異なっている、請求項1~6のいずれか1項に記載の方法。
  8. 前記表面近傍の領域(4)に配置された前記第2のセラミック材料(7)には、1000ppmのカリウムがドープされる、請求項1~7のいずれか1項に記載の方法。
  9. 前記第2のセラミック材料(7)には、付加的に1000ppmのLaがドープされる、請求項8に記載の方法。
  10. ランタンをドープされた前記第2のセラミック材料(7)は、カリウムのみをドープされた前記第2のセラミック材料(7)と比較して、低減された浮遊容量を有する、請求項8又は9に記載の方法。
  11. 前記第1のセラミック材料(6)は、1価元素X+の最低濃度を有し、前記第2のセラミック材料(7)は、1価元素X+の最高濃度を有する、請求項1~10のいずれか1項に記載の方法。
  12. ステップA)において、第3のセラミック材料(8)を製造するための第3のセラミック粉末が準備され、前記第3のセラミック粉末中の1価元素X+の濃度は、前記第2のセラミック粉末中よりは小さいが、前記第1のセラミック粉末中よりは大きい、請求項1~11のいずれか1項に記載の方法。
  13. 前記グリーンシートは、ステップD)において、前記多層バリスタ(1)が1価元素X+の規定された濃度勾配を有するように積み重ねられ、濃度は、前記第2のセラミック材料(7)を起点として前記第1のセラミック材料(6)に至るまで、減少する、請求項1~12のいずれか1項に記載の方法。
  14. 多層バリスタ(1)であって、
    多数の内部電極(5)と、アクティブ領域(3)及び表面近傍の領域(4)と、少なくとも1つの第1のセラミック材料(6)及び少なくとも1つの第2のセラミック材料(7)と、を有するセラミック体(2)を有し、
    前記セラミック材料(6、7)は、1価元素X+の濃度が50ppm≦Δc(X+)≦5000ppmだけ互いに異なっており、X+=(Li+、Na+、K+又はAg+)であり、Δcは、前記アクティブ領域(3)と前記表面近傍の領域(4)との間で生じる最大の濃度差である、多層バリスタ(1)。
  15. 前記第1のセラミック材料(6)は前記アクティブ領域(3)に配置されており、前記第2のセラミック材料(7)は前記セラミック体(2)の絶縁被覆層を形成する、請求項14に記載の多層バリスタ(1)。
  16. 前記セラミック材料(6、7)は、バリスタを形成する酸化物又は希土類酸化物、及び、バリスタ特性を改善する別の酸化物を含む、請求項14又は15に記載の多層バリスタ(1)。
  17. 前記セラミック材料(6、7)には、付加的にPr、La又はYがドープされている、請求項16に記載の多層バリスタ(1)。
  18. 前記第2のセラミック材料(7)には、1000ppmのカリウムがドープされている、請求項14~17のいずれか1項に記載の多層バリスタ(1)。
  19. 前記第2のセラミック材料(7)には、付加的に1000ppmのLaがドープされている、請求項18に記載の多層バリスタ(1)。
  20. ランタンをドープされた前記第2のセラミック材料(7)は、カリウムのみをドープされた前記第2のセラミック材料(7)と比較して、低減された浮遊容量を有する、請求項18又は19に記載の多層バリスタ(1)。
  21. 前記セラミック体(2)は少なくとも3つのセラミック材料(6、7、8)を含み、第3のセラミック材料(8)は、前記第1のセラミック材料(6)と前記第2のセラミック材料(7)との間に配置されている、請求項14~20のいずれか1項に記載の多層バリスタ(1)。
  22. 1価元素X+の最高濃度は前記表面近傍の領域(4)に存在し、1価元素X+の最低濃度は前記アクティブ領域(3)に存在する、請求項14~21のいずれか1項に記載の多層バリスタ(1)。
  23. 前記第1のセラミック材料(6)は、1価元素X+の最低濃度を有し、前記第2のセラミック材料(7)は、1価元素X+の最高濃度を有する、請求項14~22のいずれか1項に記載の多層バリスタ(1)。
  24. 前記第3のセラミック材料(8)は、1価元素X+の中程度の濃度を有する、請求項21を引用する請求項23に記載の多層バリスタ(1)。
  25. 前記セラミック材料(6、7、8)は、化学的に1%以下だけ互いに異なる、請求項14~24のいずれか1項に記載の多層バリスタ(1)。
  26. 前記第1及び第2のセラミック材料(6、7)の比誘電率εrは、5倍以上互いに異なっている請求項14~25のいずれか1項に記載の多層バリスタ(1)。
  27. 前記第2のセラミック材料(7)及び前記第3のセラミック材料(8)の比誘電率εrは、前記第1のセラミック材料(6)の比誘電率εrよりも小さい、請求項21に記載の多層バリスタ(1)。
  28. 前記アクティブ領域(3)における1価元素X+の濃度は、100ppm未満である、請求項14~27のいずれか1項に記載の多層バリスタ(1)。
  29. 1価元素X+の濃度は、前記表面近傍の領域(4)を起点として前記アクティブ領域(3)の方向に徐々に低下する、請求項14~28のいずれか1項に記載の多層バリスタ(1)。
  30. 前記第2及び/又は第3のセラミック材料(7、8)の厚さは、前記1価元素の拡散挙動に適合されている、請求項14~29のいずれか1項に記載の多層バリスタ(1)。
  31. 前記セラミック材料(6、7、8)はZnOをベースとする、請求項14~30のいずれか1項に記載の多層バリスタ(1)。
  32. 請求項1~13のいずれか1項に記載の方法によって製造されている、請求項14~31のいずれか1項に記載の多層バリスタ(1)。
JP2022512767A 2020-08-26 2021-07-26 多層バリスタ及び多層バリスタの製造方法 Pending JP2022552069A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024008292A JP2024045288A (ja) 2020-08-26 2024-01-23 多層バリスタ及び多層バリスタの製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102020122299.8A DE102020122299B3 (de) 2020-08-26 2020-08-26 Vielschichtvaristor und Verfahren zur Herstellung eines Vielschichtvaristors
DE102020122299.8 2020-08-26
PCT/EP2021/070804 WO2022042971A1 (de) 2020-08-26 2021-07-26 Vielschichtvaristor und verfahren zur herstellung eines vielschichtvaristors

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024008292A Division JP2024045288A (ja) 2020-08-26 2024-01-23 多層バリスタ及び多層バリスタの製造方法

Publications (1)

Publication Number Publication Date
JP2022552069A true JP2022552069A (ja) 2022-12-15

Family

ID=77179996

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022512767A Pending JP2022552069A (ja) 2020-08-26 2021-07-26 多層バリスタ及び多層バリスタの製造方法
JP2024008292A Pending JP2024045288A (ja) 2020-08-26 2024-01-23 多層バリスタ及び多層バリスタの製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024008292A Pending JP2024045288A (ja) 2020-08-26 2024-01-23 多層バリスタ及び多層バリスタの製造方法

Country Status (6)

Country Link
US (1) US11901100B2 (ja)
EP (1) EP4205148A1 (ja)
JP (2) JP2022552069A (ja)
CN (1) CN114521274A (ja)
DE (1) DE102020122299B3 (ja)
WO (1) WO2022042971A1 (ja)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6057905A (ja) 1983-09-09 1985-04-03 マルコン電子株式会社 積層型電圧非直線抵抗器
JP3735151B2 (ja) 1996-03-07 2006-01-18 Tdk株式会社 積層型チップバリスタ及びその製造方法
TW394961B (en) 1997-03-20 2000-06-21 Ceratech Corp Low capacitance chip varistor and fabrication method thereof
JP3945010B2 (ja) 1998-04-21 2007-07-18 株式会社村田製作所 積層型バリスタおよびその製造方法
DE10026258B4 (de) 2000-05-26 2004-03-25 Epcos Ag Keramisches Material, keramisches Bauelement mit dem keramischen Material und Verwendung des keramischen Bauelements
JP4020816B2 (ja) * 2003-03-28 2007-12-12 Tdk株式会社 チップ状電子部品およびその製造方法
US6813137B2 (en) 2002-10-29 2004-11-02 Tdk Corporation Chip shaped electronic device and a method of producing the same
JP2005051052A (ja) 2003-07-29 2005-02-24 Matsushita Electric Ind Co Ltd バリスタおよびその製造方法
US7167352B2 (en) * 2004-06-10 2007-01-23 Tdk Corporation Multilayer chip varistor
JP4262141B2 (ja) * 2004-06-10 2009-05-13 Tdk株式会社 積層型チップバリスタ及びその製造方法
JP4715248B2 (ja) 2005-03-11 2011-07-06 パナソニック株式会社 積層セラミック電子部品
JP4492578B2 (ja) * 2006-03-31 2010-06-30 Tdk株式会社 バリスタ素体及びバリスタ
US7683753B2 (en) * 2007-03-30 2010-03-23 Tdk Corporation Voltage non-linear resistance ceramic composition and voltage non-linear resistance element
JP4683068B2 (ja) 2008-04-21 2011-05-11 Tdk株式会社 積層型チップバリスタ
JP5652465B2 (ja) 2012-12-17 2015-01-14 Tdk株式会社 チップバリスタ
JP2016003166A (ja) 2014-06-18 2016-01-12 株式会社村田製作所 セラミック組成物およびチップバリスタ
TWI667667B (zh) * 2016-09-26 2019-08-01 立昌先進科技股份有限公司 一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件
DE102017105673A1 (de) 2017-03-16 2018-09-20 Epcos Ag Varistor-Bauelement mit erhöhtem Stoßstromaufnahmevermögen
DE102018116221B4 (de) 2018-07-04 2022-03-10 Tdk Electronics Ag Vielschichtvaristor mit feldoptimiertem Mikrogefüge und Modul aufweisend den Vielschichtvaristor

Also Published As

Publication number Publication date
WO2022042971A1 (de) 2022-03-03
US20220406493A1 (en) 2022-12-22
US11901100B2 (en) 2024-02-13
DE102020122299B3 (de) 2022-02-03
EP4205148A1 (de) 2023-07-05
CN114521274A (zh) 2022-05-20
JP2024045288A (ja) 2024-04-02

Similar Documents

Publication Publication Date Title
TWI437593B (zh) 陶瓷電子零件及其製造方法
TWI406309B (zh) 積層陶瓷電子零件
US8331079B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101482216B1 (ko) 전자부품
US20050276001A1 (en) Multilayer chip varistor
KR102084737B1 (ko) 복합 소자의 제조 방법, 이에 의해 제조된 복합 소자 및 이를 구비하는 전자기기
US20110141658A1 (en) Multilayer ceramic capacitor
KR100709914B1 (ko) 적층형 칩 배리스터
WO2005098877A1 (ja) 静電気対策部品
JP2020167231A (ja) 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
KR20210060319A (ko) 세라믹 전자 부품 및 그 제조 방법
WO2015045721A1 (ja) 積層セラミック電子部品
KR102067177B1 (ko) 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP3838457B2 (ja) セラミックス複合積層部品
TW201330712A (zh) 積層陶瓷電子零件
CN113764186A (zh) 电子部件、电路板装置以及制造电子部件的方法
KR20140046301A (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP5696623B2 (ja) チップバリスタ
JP4030180B2 (ja) セラミックス複合積層部品
JP2022552069A (ja) 多層バリスタ及び多層バリスタの製造方法
JP2005353845A (ja) 積層型チップバリスタ
JP4262141B2 (ja) 積層型チップバリスタ及びその製造方法
JP4683068B2 (ja) 積層型チップバリスタ
JP2018182107A (ja) 積層セラミックコンデンサおよびその製造方法
JP2007158266A (ja) 積層型電子部品およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230824

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20231018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20240124