JP2022523280A - シフトレジスタ及びその駆動方法、ゲート駆動回路並びに表示装置 - Google Patents
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Abstract
Description
30 ゲート駆動回路
100 補償選択回路
200 保持回路
300_1 シフトレジスタ回路
300_N シフトレジスタ回路
310_1 ブランキング入力回路
310_N ブランキング入力回路
330_1 出力回路
330_N 出力回路
Claims (22)
- シフトレジスタであって、補償選択回路、保持回路及びN個のシフトレジスタ回路を備え、Nは1よりも大きい自然数であり、
前記保持回路は、ブランキング入力信号を保持するように構成され、
前記N個のシフトレジスタ回路の各々は、
前記ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第1ノードに提供するように構成されるブランキング入力回路と、
前記第1ノードの電圧に応じて、シフト信号出力端子からシフト信号を出力し、第1駆動信号出力端子から第1駆動信号を出力するように構成される出力回路と、を備え、
前記補償選択回路は、補償選択制御信号及び前記N個のシフトレジスタ回路のうちの1個のシフトレジスタ回路により出力される前記シフト信号に応じて、第1制御ノードを経由して前記保持回路及び前記N個のシフトレジスタ回路に前記ブランキング入力信号を提供するように構成されるシフトレジスタ。 - 前記保持回路は第1コンデンサを備え、
前記第1コンデンサは、第1端子が前記第1制御ノードに結合され、もう1つの端子が第2電圧端子に結合されて第2電圧を受信する請求項1に記載のシフトレジスタ。 - 前記補償選択回路は第1トランジスタを備え、
前記第1トランジスタの制御電極は補償選択制御信号端子に結合されて前記補償選択制御信号を受信し、前記第1トランジスタの第1電極は前記N個のシフトレジスタ回路のうちの1個のシフトレジスタ回路の前記シフト信号出力端子に結合され、前記第1トランジスタの第2電極は前記第1制御ノードに結合される請求項1に記載のシフトレジスタ。 - 前記ブランキング入力回路は第2トランジスタ及び第3トランジスタを備え、
前記第2トランジスタの制御電極は前記第1制御ノードに結合され、前記第2トランジスタの第1電極は前記第1電圧端子に結合されて第1電圧を前記ブランキングプルダウン信号として受信し、前記第2トランジスタの第2電極は前記第3トランジスタの第1電極に結合され、
前記第3トランジスタの制御電極は第1クロック信号端子に結合されて第1クロック信号を前記ブランキング制御信号として受信し、前記第3トランジスタの第2電極は前記第1ノードに結合される請求項1に記載のシフトレジスタ。 - 前記出力回路は第19トランジスタ、第22トランジスタ及び第2コンデンサを備え、
前記第19トランジスタの制御電極は前記第1ノードに結合され、前記第19トランジスタの第1電極は第4クロック信号端子に結合されて第4クロック信号を受信し、前記第19トランジスタの第2電極は前記シフト信号出力端子に結合され、
前記第22トランジスタの制御電極は前記第1ノードに結合され、前記第22トランジスタの第1電極は前記第4クロック信号端子に結合されて第4クロック信号を受信し、前記第22トランジスタの第2電極は前記第1駆動信号出力端子に結合され、
前記第2コンデンサは前記第1ノードと前記シフト信号出力端子との間に結合される請求項1に記載のシフトレジスタ。 - 各前記シフトレジスタ回路は表示入力回路をさらに備え、
前記表示入力回路は、表示入力信号に応じて表示プルダウン信号を前記第1ノードに提供するように構成される請求項1に記載のシフトレジスタ。 - 前記表示入力回路は第4トランジスタを備え、
前記第4トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第4トランジスタの第1電極は第1電圧端子に結合されて第1電圧を前記表示プルダウン信号として受信し、前記第4トランジスタの第2電極は前記第1ノードに結合される請求項6に記載のシフトレジスタ。 - 各前記シフトレジスタ回路は第1制御回路、プルアップ回路及び第2制御回路をさらに備え、
前記第1制御回路は、前記第1ノードの電圧に応じてプルアップノードの電圧を制御するように構成され、
前記プルアップ回路は、前記プルアップノードの電圧に応じて、第2電圧端子からの第2電圧を前記第1ノード、前記シフト信号出力端子及び前記第1駆動信号出力端子に提供するように構成され、
前記第2制御回路は、前記ブランキング制御信号及び前記第1制御ノードの電圧に応じて前記プルアップノードの電圧を制御し、前記表示入力信号に応じて前記プルアップノードの電圧を制御するように構成される請求項1~7のいずれか一項に記載のシフトレジスタ。 - 前記プルアップノードは第1プルアップノードを備え、
前記第1制御回路は、第7トランジスタ、及び第8トランジスタを備え、
前記第7トランジスタの制御電極及び第1電極は第3電圧端子に結合され、前記第7トランジスタの第2電極は前記第1プルアップノードに結合され、
前記第8トランジスタの制御電極は前記第1ノードに結合され、前記第8トランジスタの第1電極は前記第1プルアップノードに結合され、前記第8トランジスタの第2電極は前記第2電圧端子に結合され、
前記プルアップ回路は、第9トランジスタ、第20トランジスタ、及び第23トランジスタを備え、
前記第9トランジスタの制御電極は前記第1プルアップノードに結合され、前記第9トランジスタの第1電極は前記第1ノードに結合され、前記第9トランジスタの第2電極は前記第2電圧端子に結合され、
前記第20トランジスタの制御電極は前記第1プルアップノードに結合され、前記第20トランジスタの第1電極は前記シフト信号出力端子に結合され、前記第20トランジスタの第2電極は前記第2電圧端子に結合され、
前記第23トランジスタの制御電極は前記第1プルアップノードに結合され、前記第23トランジスタの第1電極は前記第1駆動信号出力端子に結合され、前記第23トランジスタの第2電極は前記第2電圧端子に結合され、
前記第2制御回路は、第13トランジスタ、第14トランジスタ、及び第15トランジスタを備え、
前記第13トランジスタの制御電極は第1クロック信号端子に結合されて第1クロック信号を前記ブランキング制御信号として受信し、前記第13トランジスタの第1電極は前記第1プルアップノードに結合され、
前記第14トランジスタの制御電極は前記第1制御ノードに結合され、前記第14トランジスタの第1電極は前記第13トランジスタの第2電極に結合され、前記第14トランジスタの第2電極は前記第2電圧端子に結合され、
前記第15トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第15トランジスタの第1電極は前記第1プルアップノードに結合され、前記第15トランジスタの第2電極は前記第2電圧端子に結合される請求項8に記載のシフトレジスタ。 - 前記プルアップノードは第2プルアップノードをさらに備え、
前記第1制御回路は、第10トランジスタ、及び第11トランジスタをさらに備え、
前記第10トランジスタの制御電極及び第1電極は第4電圧端子に結合され、前記第10トランジスタの第2電極は前記第2プルアップノードに結合され、
前記第11トランジスタの制御電極は前記第1ノードに結合され、前記第11トランジスタの第1電極は前記第2プルアップノードに結合され、前記第11トランジスタの第2電極は前記第2電圧端子に結合され、
前記プルアップ回路は、第12トランジスタ、第21トランジスタ、及び第24トランジスタをさらに備え、
前記第12トランジスタの制御電極は前記第2プルアップノードに結合され、前記第12トランジスタの第1電極は前記第1ノードに結合され、前記第12トランジスタの第2電極は前記第2電圧端子に結合され、
前記第21トランジスタの制御電極は前記第2プルアップノードに結合され、前記第21トランジスタの第1電極は前記シフト信号出力端子に結合され、前記第21トランジスタの第2電極は前記第2電圧端子に結合され、
前記第24トランジスタの制御電極は前記第2プルアップノードに結合され、前記第24トランジスタの第1電極は前記第1駆動信号出力端子に結合され、前記第24トランジスタの第2電極は前記第2電圧端子に結合され、
前記第2制御回路は、第16トランジスタ、第17トランジスタ、及び第18トランジスタをさらに備え、
前記第16トランジスタの制御電極は第1クロック信号端子に結合されて第1クロック信号を前記ブランキング制御信号として受信し、前記第16トランジスタの第1電極は前記第2プルアップノードに結合され、
前記第17トランジスタの制御電極は前記第1制御ノードに結合され、前記第17トランジスタの第1電極は前記第16トランジスタの第2電極に結合され、前記第17トランジスタの第2電極は前記第2電圧端子に結合され、
前記第18トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第18トランジスタの第1電極は前記第2プルアップノードに結合され、前記第18トランジスタの第2電極は前記第2電圧端子に結合される請求項9に記載のシフトレジスタ。 - 各前記シフトレジスタ回路はリセット回路をさらに備え、
前記リセット回路は、ブランキングリセット信号端子からのブランキングリセット信号に応じて前記第1ノードをリセットし、表示リセット信号端子からの表示リセット信号に応じて前記第1ノードをリセットするように構成される請求項8に記載のシフトレジスタ。 - 前記リセット回路は第5トランジスタ及び第6トランジスタを備え、
前記第5トランジスタの制御電極は前記ブランキングリセット信号端子に結合され、前記第5トランジスタの第1電極は前記第1ノードに結合され、前記第5トランジスタの第2電極は前記第2電圧端子に結合され、
前記第6トランジスタの制御電極は前記表示リセット信号端子に結合され、前記第6トランジスタの第1電極は前記第1ノードに結合され、前記第6トランジスタの第2電極は前記第2電圧端子に結合される請求項11に記載のシフトレジスタ。 - 前記出力回路は第25トランジスタ及び第3コンデンサをさらに備え、
前記第25トランジスタの制御電極は前記第1ノードに結合され、前記第25トランジスタの第1電極は第5クロック信号端子に結合されて第5クロック信号を受信し、前記第25トランジスタの第2電極は第2駆動信号出力端子に結合され、
前記第3コンデンサは前記第1ノードと前記第2駆動信号出力端子との間に結合される請求項10に記載のシフトレジスタ。 - 前記プルアップ回路は第26トランジスタ及び第27トランジスタをさらに備え、
前記第26トランジスタの制御電極は前記第1プルアップノードに結合され、前記第26トランジスタの第1電極は前記第2駆動信号出力端子に結合され、前記第26トランジスタの第2電極は前記第2電圧端子に結合され、
前記第27トランジスタの制御電極は前記第2プルアップノードに結合され、前記第27トランジスタの第1電極は前記第2駆動信号出力端子に結合され、前記第27トランジスタの第2電極は前記第2電圧端子に結合される請求項13に記載のシフトレジスタ。 - 前記シフトレジスタは1個の補償選択回路及び1個の保持回路を備える請求項1に記載のシフトレジスタ。
- ゲート駆動回路であって、M個の請求項1~15のいずれか一項に記載のシフトレジスタ及び第1サブクロック信号線を備え、
前記第1サブクロック信号線は各シフトレジスタに補償選択制御信号を提供するゲート駆動回路。 - 第2サブクロック信号線及びブランキングリセット信号線をさらに備え、
第i個のシフトレジスタ回路により出力されるシフト信号は、表示入力信号として第i+2個のシフトレジスタ回路に提供され、
前記第2サブクロック信号線は各シフトレジスタ回路に第1クロック信号を提供し、
前記ブランキングリセット信号線は各シフトレジスタ回路にブランキングリセット信号を提供し、
第i+3個のシフトレジスタ回路により出力されるシフト信号は、表示リセット信号として第i個のシフトレジスタ回路に提供される請求項16に記載のゲート駆動回路。 - 第3サブクロック信号線、第4サブクロック信号線、第5サブクロック信号線及び第6サブクロック信号線をさらに備え、
前記第3サブクロック信号線は第4i-3個のシフトレジスタ回路に第4クロック信号を提供し、
前記第4サブクロック信号線は第4i-2個のシフトレジスタ回路に第4クロック信号を提供し、
前記第5サブクロック信号線は第4i-1個のシフトレジスタ回路に第4クロック信号を提供し、
前記第6サブクロック信号線は第4i個のシフトレジスタ回路に第4クロック信号を提供する請求項16又は17に記載のゲート駆動回路。 - 第7サブクロック信号線、第8サブクロック信号線、第9サブクロック信号線及び第10サブクロック信号線をさらに備え、
前記第7サブクロック信号線は第4i-3個のシフトレジスタ回路に第5クロック信号を提供し、
前記第8サブクロック信号線は第4i-2個のシフトレジスタ回路に第5クロック信号を提供し、
前記第9サブクロック信号線は第4i-1個のシフトレジスタ回路に第5クロック信号を提供し、
前記第10サブクロック信号線は第4i個のシフトレジスタ回路に第5クロック信号を提供する請求項16又は17に記載のゲート駆動回路。 - 請求項16~19のいずれか一項に記載のゲート駆動回路を備えるアレイ基板。
- 請求項20に記載のアレイ基板を備える表示装置。
- 請求項1~15のいずれか一項に記載のシフトレジスタを駆動するための方法であって、
補償選択制御信号及びN個のシフト信号のうちの1個のシフト信号に応じて、ブランキング入力信号を提供するステップと、
前記ブランキング入力信号を保持するステップと、
前記ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第1ノードに提供するステップと、
前記第1ノードの電圧に応じて、N個のシフト信号出力端子からN個のシフト信号を出力し、N個の第1駆動信号出力端子からN個の第1駆動信号を出力するステップと、を含むシフトレジスタを駆動するための方法。
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