JP2022519276A - 半導体デバイス、半導体デバイスの製造方法、および処理システム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 238000004519 manufacturing process Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 98
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 239000002184 metal Substances 0.000 claims abstract description 52
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 50
- 239000003989 dielectric material Substances 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 28
- 239000002019 doping agent Substances 0.000 claims description 22
- 238000004140 cleaning Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 105
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000005137 deposition process Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000005121 nitriding Methods 0.000 description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- GNKTZDSRQHMHLZ-UHFFFAOYSA-N [Si].[Si].[Si].[Ti].[Ti].[Ti].[Ti].[Ti] Chemical compound [Si].[Si].[Si].[Ti].[Ti].[Ti].[Ti].[Ti] GNKTZDSRQHMHLZ-UHFFFAOYSA-N 0.000 description 2
- WYEMLYFITZORAB-UHFFFAOYSA-N boscalid Chemical compound C1=CC(Cl)=CC=C1C1=CC=CC=C1NC(=O)C1=CC=CN=C1Cl WYEMLYFITZORAB-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 229910052914 metal silicate Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- IWTIUUVUEKAHRM-UHFFFAOYSA-N germanium tin Chemical compound [Ge].[Sn] IWTIUUVUEKAHRM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/456—Ohmic electrodes on silicon
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/67005—Apparatus not specifically provided for elsewhere
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- H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
本開示は、一般に、半導体デバイスを形成するための方法、半導体デバイス、および処理チャンバに関する。この方法は、ソース／ドレイン領域を処理システム内で形成することと、ドープされた半導体層を処理システム内でソース／ドレイン領域上に形成することと、金属ケイ化物層を形成することと、誘電体材料を形成することと、誘電体材料にトレンチを形成することと、トレンチを導体で充填することと、を含む。ソース／ドレイン領域、ドープされた半導体層、および金属ケイ化物層は、真空を破壊することなく形成される。半導体デバイスは、複数の層を含み、半導体デバイスは、接触抵抗が低減されている。処理システムは、方法を実行し、半導体デバイスを形成するように構成される。本開示の実施形態は、ソース／ドレインコンタクト形成の様々な工程を同じ処理システム内で実行できる統合されたプロセスを使用することにより、接触抵抗が低減されたソース／ドレインコンタクトの形成を可能にする。【選択図】図２Ｈ
Description
［０００１］本開示の実施形態は、概して、装置および方法に関し、より具体的には、半導体デバイス、半導体デバイスを製造する方法、および処理システムに関する。
［０００２］トランジスタは、最新のデジタルプロセッサやメモリデバイスの基本的なデバイス要素であり、また大電力パワーエレクトロニクスでの用途が見出されている。現在、異なる用途に使用できる様々な半導体デバイス（トランジスタなど）の設計またはタイプがある。様々なトランジスタタイプには、例えば、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、垂直チャネルまたはトレンチ電界効果トランジスタ、およびスーパージャンクションまたはマルチドレイントランジスタが含まれる。ＭＯＳＦＥＴファミリのトランジスタに登場したトランジスタの１つのタイプは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）である。
［０００３］ＦｉｎＦＥＴは、バルク半導体基板、例えば、シリコン基板上に製造することができ、基板の表面に沿って長さ方向に走り、基板表面に垂直な高さ方向に延びるフィンのような構造を備える。フィンの幅は狭い（例えば、２５０ナノメートル未満）。フィンは、絶縁層を通過できる。導電性ゲート材料とゲート絶縁体を含むゲート構造を、フィンの領域上に形成することができる。フィンの上部が、ゲート構造の両側でドープされて、ゲートに隣接するソース／ドレイン領域を形成する。
［０００４］ＦｉｎＦＥＴは、より小さなサイズへの相補型ＭＯＳＦＥＴのスケーリングに適した静電特性を備えている。フィンは３次元構造であるので、トランジスタのチャネルをフィンの３つの表面に形成でき、これにより、ＦｉｎＦＥＴは、基板上に占める所与の表面積に対して高い電流スイッチング能力を発揮できる。チャネルとデバイスを基板表面より高くすることができるので、従来のプレーナ型ＭＯＳＦＥＴと比較して、隣接するデバイス間の電界結合を減らすことができる。
［０００５］半導体の設計、製造、および動作における重要な課題は、接触抵抗である。例えば、ＦｉｎＦＥＴデバイスのソースおよびドレイン領域は、ソース／ドレインコンタクトトレンチを形成するためのエッチングプロセスによって侵食され、接触抵抗が増加する可能性がある。接触抵抗の増加の結果、半導体基板上に形成されたトランジスタやその他のデバイス構造を含む回路デバイスの性能が低下する。
［０００６］したがって、接触抵抗が低減された半導体デバイスを形成するための改善された半導体処理方法が必要である。
［０００７］本開示の実施形態は、概して、半導体デバイス、半導体デバイスを製造する方法、および処理システムに関する。この方法により、接触抵抗が低減された半導体デバイスが得られる。この方法は、処理システムで実行することができる。
［０００８］一実施形態では、半導体デバイスを形成するための方法が提供される。この方法は、基板内にソース／ドレイン領域を形成することと、ドープされた半導体層をソース／ドレイン領域上に形成することと、処理システム内で、ドープされた半導体層上に金属ケイ化物層を形成することと、金属ケイ化物層の上方に誘電体材料を形成することと、金属ケイ化物層の一部を露出させるように、誘電体材料にトレンチを形成することと、トレンチを導体で充填することと、を含む。ソース／ドレイン領域、ドープされた半導体層、および金属ケイ化物層は、真空を破壊することなく形成される。
［０００９］別の実施形態では、半導体デバイスが提供される。半導体デバイスは、半導体構造から延びるソース／ドレイン領域、ソース／ドレイン領域上に配置され、ソース／ドレイン領域を包み込むドープされた半導体層、ドープされた半導体層上に配置され、ソース／ドレイン領域を包み込む金属ケイ化物層、および金属ケイ化物層上に配置された導体を含む。
［００１０］さらに別の実施形態では、処理システムが提供される。処理システムは、移送チャンバ、移送チャンバに連結された複数のプロセスチャンバ、およびコントローラを含む。コントローラは、ソース／ドレイン領域を形成すること、ドープされた半導体層をソース／ドレイン領域上に形成すること、およびドープされた半導体層上に金属ケイ化物層を形成することを含むプロセスを処理システム内で実行させるように構成される。ソース／ドレイン領域、ドープされた半導体層、および金属ケイ化物層は、真空を破壊することなく形成される。
［００１１］本開示の上記の特徴が詳細に理解されるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、そのいくつかが、添付の図面に示されている。しかしながら、添付の図面は、例示的な実施形態のみを示し、したがって、その範囲を限定すると見なされるべきではなく、他の同等に有効な実施形態を認めることができることに留意されたい。
［００１５］理解を容易にするため、可能な場合には、図に共通する同一の要素を示すために同一の参照番号が使用されている。一実施形態の要素および特徴は、さらに列挙することなく、他の実施形態に有益に組み込まれ得ることが企図される。
［００１６］本明細書に記載の実施形態は、半導体デバイスを形成する方法、半導体デバイス、および処理システムを含む。この方法は、ソース／ドレイン領域を形成することと、ドープされた半導体層を形成することと、ドープされた半導体層上に金属ケイ化物層を形成することと、誘電体材料を形成することと、誘電体材料にトレンチを形成することと、トレンチを導体で充填することと、を含む。ソース／ドレイン領域、ドープされた半導体層、および金属ケイ化物層は、真空を破壊することなく形成される。この方法から半導体デバイスを形成することができる。半導体デバイスは、複数の層を含み、半導体デバイスは、接触抵抗が低減されている。処理システムは、方法を実行し、半導体デバイスを形成するように構成される。ドープされた半導体層は、ソース／ドレイン領域よりも高いドーパント濃度を有し、より高いドーパント濃度は、接触抵抗の低下につながる。本明細書に開示される実施形態は、接触抵抗が低減された半導体デバイスに有用であり得るが、これに限定されない。
［００１７］上記は、本開示に記載されている技術の概要を大まかに示している。本開示のコンセプトは、プレーナ型トランジスタデバイス、またはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）、水平ゲートオールアラウンド（ＨＧＡＡ）ＦＥＴ、垂直ゲートオールアラウンド（ＶＧＡＡ）ＦＥＴ、ナノワイヤチャネルＦＥＴ、歪み半導体デバイスなどの３次元トランジスタデバイスに対して実施できることが企図されている。
［００１８］本明細書で使用される場合、「約」という用語は、表示値からの＋／－１０％の変動を指す。そのような変動が、本明細書で提供される任意の値に含まれ得ることが理解されるべきである。
［００１９］図１は、一実施形態による、半導体デバイスを形成するための方法１００の工程の流れ図である。図２Ａ～図２Ｈは、一実施形態による、基板２００の断面図を示す。方法１００の工程が、図１および図２Ａ～図２Ｄと併せて説明されているが、当業者は、方法の工程を任意の順序で実行するように構成された任意のシステムが、本明細書に記載の実施形態の範囲内にあることを理解するであろう。方法１００は、本明細書に提示されていない他の任意の半導体構造を形成するために利用できることに留意されたい。当業者は、半導体デバイスおよび関連する構造を形成するための完全なプロセスが、図面に示されているわけではなく、本明細書に記載されているわけでもないことを認識すべきである。
［００２０］方法１００は、基板２００をプロセスチャンバに配置することにより、工程１０２で開始する。一例では、プロセスチャンバは、エッチングチャンバである。図２Ａに示されるように、基板２００は、半導体層２０２、半導体層２０２から延びる少なくとも１つの半導体構造２０４、および半導体層２０２上で、隣接する半導体構造２０４の間に配置された誘電体材料２０６を含む。半導体構造２０４は、半導体フィンであり得る。半導体層２０２は、シリコン、ゲルマニウム、シリコンゲルマニウム、ＩＩＩ／Ｖ族化合物半導体、ヒ化ガリウム（ＧａＡｓ）および／もしくはヒ化インジウムガリウム（ＩｎＧａＡｓ）、または他の半導体材料から製造することができる。半導体層２０２は、ｐ型またはｎ型ドーパントでドープすることができる。例えば、半導体層２０２は、ホウ素（Ｂ）などのｐ型ドーパントでドープされているか、またはリン（Ｐ）および／もしくはヒ素（Ａｓ）などのｎ型ドーパントでドープされている。半導体構造２０４は、半導体層２０２と同じ材料から製造することができる。半導体構造２０４は、半導体層２０２と統合することができる。誘電体材料２０６は、シャロートレンチアイソレーション（ＳＴＩ）領域を含むことができ、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、炭窒化ケイ素（ＳｉＣＮ）、それらの混合物、または任意の他の適切な誘電体材料から製造することができる。
［００２１］工程１０４において、少なくとも１つの半導体構造２０４の一部が除去されて、半導体構造２０４の残りの部分の表面２０７が露出される。半導体構造２０４の表面２０７は、図２Ｂに示されるように、誘電体材料２０６の表面２０９から凹ませることができる。他の実施形態では、表面２０７は、誘電体材料２０６の表面２０９と同一平面上にある。半導体構造２０４の一部の除去は、エッチングチャンバ内で実行されるエッチングプロセスによって行うことができる。
［００２２］工程１０６において、ソース／ドレイン領域２０８が、半導体構造２０４の表面２０７上に形成される。ソース／ドレイン領域２０８は、図２Ｃに示されるように、ソース領域またはドレイン領域であり得る。ソース／ドレイン領域２０８は、統合されたソースおよびドレイン領域２０８を含むことができる。いずれの例においても、ソース／ドレイン領域２０８は、半導体構造２０４の表面２０７上にエピタキシャル成長させた半導体材料から製造される。ソース／ドレイン領域２０８は、処理システムのエピタキシャル堆積チャンバ内で形成することができる。基板２００は、ソース／ドレイン領域２０８を横切って配置された複数のゲート（図示せず）を含むことができる。
［００２３］本明細書に記載の１つ以上の実施形態を含むか、またはそれらと組み合わせることができる一実施形態では、ソース／ドレイン領域２０８は、シリコン、ゲルマニウム、シリコンゲルマニウム、またはヒ化ガリウム（ＧａＡｓ）および／もしくはヒ化インジウムガリウム（ＩｎＧａＡｓ）などのＩＩＩ／Ｖ族化合物半導体、またはその他の適切な半導体から製造される。ソース／ドレイン領域２０８は、ｐ型またはｎ型ドーパントでドープすることができる。一例では、ソース／ドレイン領域２０８は、Ｂなどのｐ型ドーパントでドープされる。あるいは、ソース／ドレイン領域２０８は、Ｐおよび／またはＡｓなどのｎ型ドーパントでドープされる。ソース／ドレイン領域２０８は、ケイ化チタン、ケイ化タングステン、ケイ化モリブデン、ケイ化ルテニウム、ケイ化コバルト、または上記の任意の組み合わせなどの金属ケイ化物から製造することができる。
［００２４］金属ケイ化物のソース／ドレイン領域２０８は、半導体のソース／ドレイン領域２０８と比較して抵抗が低減されている。ソース／ドレイン領域２０８は、半導体構造２０４の表面２０７上で選択的にエピタキシャル成長し、異なる表面平面上での異なる成長速度のために、ファセット２１０、２１２、２１４、２１６は、図２Ｃに示されるように、ソース／ドレイン領域２０８が菱形を有するように形成され得る。
［００２５］ソース／ドレイン領域２０８を形成する前に、半導体構造２０４の表面２０７上で前洗浄プロセスを実行することができる。半導体構造２０４の表面２０７上の炭素または酸化物汚染物質などの汚染物質を除去するために、前洗浄プロセスが実行される。前洗浄プロセスは、ドライエッチング、ウェットエッチング、またはそれらの組み合わせなどの任意の適切なエッチングプロセスを含むことができる。前洗浄プロセスは、等方性または指向性であり得る。一例では、前洗浄プロセスは、遠隔プラズマ源を使用するプロセスチャンバ内で実行される。前洗浄プロセスの実行に適したプロセスチャンバの一例は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＡＫＴＩＶ Ｐｒｅ－Ｃｌｅａｎ（商標）チャンバまたはＳＩＣＯＮＩ（登録商標）洗浄チャンバである。あるいは、前洗浄プロセスは、誘導結合プラズマ（ＩＣＰ）源を使用するエッチングチャンバなどのエッチングチャンバ内で実行される。エッチングチャンバの一例は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能な改良されたデカップルドプラズマ窒化（ＤＰＮ）チャンバであり得る。しかしながら、他の製造業者からの他の適切に構成されたチャンバもまた、前洗浄プロセスを実行するために実施され得ることが企図される。
［００２６］工程１０８で、ドープされた半導体層２２０が、図２Ｄに示されるように、処理システム内でソース／ドレイン領域２０８上に形成される。ドープされた半導体層２２０は、選択的エピタキシャル堆積プロセスによって形成することができる。ドープされた半導体層２２０は、ソース／ドレイン領域２０８と同じ処理システム内で形成される。一例では、ドープされた半導体層２２０は、ソース／ドレイン領域２０８と同じエピタキシャル堆積チャンバ内で形成される。別の例では、ドープされた半導体層２２０は、処理システムの別のエピタキシャル堆積チャンバ内で形成される。ソース／ドレイン領域２０８およびドープされた半導体層２２０は、同じ処理システム内で形成されるので、プロセス（例えば、工程１０６および工程１０８）間に真空破壊はない。したがって、プロセス間で前洗浄プロセスは必要ない。
［００２７］ドープされた半導体層２２０は、ファセット２１０、２１２、２１４、２１６上に形成されるが、誘電体材料２０６上には形成されない。ドープされた半導体層２２０は、エピタキシャル堆積プロセスによって形成されるので、ドープされた半導体層２２０は、ソース／ドレイン領域２０８のファセット２１０、２１２、２１４、２１６を共形に覆う。言い換えれば、共形のドープされた半導体層２２０は、ソース／ドレイン領域２０８を包み込む。選択的エピタキシャル堆積プロセスは、基板が約４５０°Ｃ未満の温度に維持されている間に実行できる。ドープされた半導体層２２０は、ドープされた半導体層２２０のドーパント濃度がソース／ドレイン領域２０８のドーパント濃度よりもかなり高いことを除いて、ソース／ドレイン領域２０８と同じ材料から製造することができる。例えば、ドープされた半導体層２２０は、Ｂおよび／もしくはガリウム（Ｇａ）でドープされたゲルマニウムスズ（ＧｅＳｎ）、Ｂでドープされたシリコンゲルマニウム（ＳｉＧｅ）、Ｂおよび／もしくはＧａでドープされたゲルマニウム（Ｇｅ）、またはＰおよび／もしくはＡｓでドープされたシリコンから製造することができる。一例では、ドープされた半導体層２２０は、第１の層および第２の層を含み、第１の層は、Ａｓでドープされたシリコン層であり、第２の層は、Ｐでドープされたシリコン層である。
［００２８］一実施形態によれば、ドープされた半導体層２２０は、ドーパントソークプロセスによって形成される。ドーパントソークプロセス中に、各ファセット２１０、２１２、２１４、２１６から所定の深さまでなどの、ソース／ドレイン領域２０８の外側部分が、ドープされた半導体層２２０に変換される。例えば、ソース／ドレイン領域２０８のファセット２１０、２１２、２１４、２１６が、ドーパントソークプロセス中に、Ｇａ、Ｂ、Ｐ、および／またはＡｓなどの１種以上のドーパントを含む１種以上のガスに曝される。ドープされた半導体層２２０は、約１Åから約１０ｎｍの範囲の厚さを有することができる。ソース／ドレイン領域２０８のドーパント濃度は、ドープされた半導体層２２０のドーパント濃度よりも低い。ドープされた半導体層２２０におけるドーパント濃度の増加は、接触抵抗を減少させる。
［００２９］ドープされた半導体層２２０は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能な減圧（ＲＰ）エピチャンバ内で形成することができる。しかしながら、他の製造業者からの他の適切に構成されたチャンバもまた、ドープされた半導体層２２０を形成するために選択的エピタキシャル堆積またはドーパントソークプロセスを実行するように実施され得ることが企図される。
［００３０］工程１１０において、金属ケイ化物層２２２が、図２Ｅに示されるように、処理システム内で、ドープされた半導体層２２０上に形成される。一例では、金属ケイ化物層２２２は、化学気相堆積（ＣＶＤ）プロセスによって形成される。別の例では、金属ケイ化物層２２２は、エピタキシャル堆積プロセスによって形成される。例えば、金属ケイ化物層２２２は、選択的エピタキシャル堆積プロセスの結果として、ドープされた半導体層２２０上に形成されるが、誘電体材料２０６上には形成されない。金属ケイ化物層２２２は、エピタキシャル堆積プロセスによって形成されるので、金属ケイ化物層２２２は、ソース／ドレイン領域２０８のファセット２１０、２１２、２１４、２１６を共形に覆う。言い換えれば、共形の金属ケイ化物層２２２は、ソース／ドレイン領域２０８を包み込む。
［００３１］金属ケイ化物層２２２は、ケイ化チタン、ケイ化コバルト、ケイ化ルテニウム、ケイ化タングステン、ケイ化モリブデン、上記の任意の組み合わせ、または他の適切な金属ケイ化物を含むことができる。一例では、金属ケイ化物層２２２は、ドープされた半導体層２２０と同じプロセスチャンバ内で形成される。別の例では、金属ケイ化物層２２２は、エピタキシャル堆積チャンバなどの、処理システムの別のプロセスチャンバ内で形成される。ドープされた半導体層２２０および金属ケイ化物層２２２は、同じ処理システム内で形成されるので、プロセス（例えば、工程１０８および工程１１０）間に真空破壊はない。プロセス間で前洗浄プロセスは必要ない。
［００３２］任意選択のキャップ層が、金属ケイ化物層２２２上に形成されてもよい。キャップ層は、誘電体を含むことができる。キャップ層は、窒化チタン、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化マンガン、または上記の任意の組み合わせなどの窒化物または酸化物材料から製造することができる。いくつかの実施形態では、キャップ層は、金属ケイ化物層２２２を窒化することによって形成され、キャップ層は、金属窒化ケイ素層である。窒化プロセスは、窒素原子が金属ケイ化物層２２２の露出表面に存在する原子と化学的に反応して表面窒化物層（例えば、キャップ層）を形成するように、金属ケイ化物層２２２を窒素含有プラズマまたは窒素含有周囲環境に曝露することを含むことができる。窒化プロセスは、誘導結合プラズマ（ＩＣＰ）源、容量結合プラズマ（ＣＣＰ）源、またはそれらの組み合わせなどのプラズマ源を使用して、プラズマチャンバ内で実行することができる。窒化プロセスは、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能な改良されたデカップルドプラズマ窒化（ＤＰＮ）チャンバ、または他の適切なチャンバ内で実行することができる。
［００３３］工程１１２において、コンタクトエッチング停止層（ＣＥＳＬ）２２４が、図２Ｆに示されるように、誘電体材料２０６および金属ケイ化物層２２２上に形成される。ＣＥＳＬ２２４は、例えば、窒化ケイ素、酸窒化ケイ素、炭窒化ケイ素、またはそれらの組み合わせなどの誘電体材料から製造される。
［００３４］工程１１４において、誘電体材料２２６が、図２Ｆに示されるように、ＣＥＳＬ２２４上に形成される。誘電体材料２２６は、層間誘電体であり得、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、またはそれらの組み合わせなどの誘電体材料から製造することができる。
［００３５］工程１１６において、トレンチ２２８が誘電体材料２２６に形成されて、図２Ｇに示されるように、ファセット２１０、２１２上に配置された金属ケイ化物層２２２の一部を露出させる。トレンチ２２８は、ソース／ドレイン領域２０８のファセット２１０、２１２上に配置された誘電体材料２２６およびＣＥＳＬ２２４の一部を除去することによって形成され、金属ケイ化物層２２２の一部が露出される。トレンチ２２８は、任意の適切な除去プロセスによって形成することができる。一例では、トレンチ２２８は、反応性イオンエッチング（ＲＩＥ）プロセスによって形成される。トレンチ２２８は、ＲＩＥチャンバまたは他の適切なエッチングチャンバ内で形成することができる。
［００３６］工程１１８において、導体２３０が、図２Ｈに示されるように、トレンチ２２８を充填するためにトレンチ２２８内に形成される。導体２３０は、金属などの導電性材料から製造される。一例では、導体２３０は、コバルトを含む。導体２３０は、１つ以上の堆積プロセスによって形成することができる。例えば、導体２３０は、最初にシード層を形成し、次にシード層上にバルクフィルを形成することによって形成される。シード層とバルクフィルは、同じ材料から製造される。導体２３０は、化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）などの任意の適切な堆積方法によって形成することができる。こうして、方法１００は、半導体デバイス２９０の形成をもたらす。
［００３７］工程１０６、１０８、および１１０は、トランジスタのソース／ドレインコンタクトの接触抵抗を低減するために実行される。いくつかの実施形態では、工程１０８および１１０のうちの１つ以上の工程が、低減された接触抵抗を依然として達成しながら省略され得る。
［００３８］本明細書に記載の１つ以上の実施形態を含むか、またはそれと組み合わせることができる一実施形態では、工程１０６が実行され、続いて工程１１２が実行され、工程１０８および１１０は実行されない。例えば、金属ケイ化物ソース／ドレイン領域２０８が形成された後、ＣＥＳＬ２２４が、ソース／ドレイン領域２０８上に形成され、ドープされた半導体層２２０および金属ケイ化物層２２２は、ソース／ドレイン領域２０８とＣＥＳＬ２２４の間に形成されない。
［００３９］図３は、一実施形態による、処理システム３００の概略上面図を示す。処理システム３００は、方法１００を実行するように構成される。本明細書で提供される教示に従って適切に改良することができる処理システムの例には、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から市販されているＥＮＤＵＲＡ（登録商標）、ＰＲＯＤＵＣＥＲ（登録商標）またはＣＥＮＴＵＲＡ（登録商標）統合処理システムまたは他の適切な処理システムが含まれる。他の処理システム（他の製造業者からのものを含む）が、本明細書に記載の態様から利益を得るように適合され得ることが企図される。
［００４０］示されるように、処理システム３００は、複数のプロセスチャンバ３０２、３１４、３１６、第１の移送チャンバ３０４、通過チャンバ３０６、第２の移送チャンバ３１０、ファクトリインターフェース（ＦＩ）３２０、ポッド３３０、およびシステムコントローラ３８０を含む。複数のプロセスチャンバ３０２は、第１の移送チャンバ３０４に連結されている。第１の移送チャンバ３０４はまた、通過チャンバ３０６の第１の対に連結されている。第１の移送チャンバ３０４は、通過チャンバ３０６とプロセスチャンバ３０２との間で基板を移送するための中央に配置された移送ロボット（図示せず）を有する。通過チャンバ３０６は、第２の移送チャンバ３１０に連結されており、第２の移送チャンバ３１０は、前洗浄プロセスを実行するように構成されたプロセスチャンバ３１４および選択的エピタキシャル堆積プロセス（工程１０６、１０８、１１０）を実行するように構成されたプロセスチャンバ３１６に連結されている。第２の移送チャンバ３１０は、一組のロードロックチャンバ３１２とプロセスチャンバ３１４またはプロセスチャンバ３１６との間で基板を移送するための中央に配置された移送ロボット（図示せず）を有する。ファクトリインターフェース３２０は、ロードロックチャンバ３１２によって第２の移送チャンバ３１０に接続されている。ファクトリインターフェース３２０は、ロードロックチャンバ３１２の反対側で１つ以上のポッド３３０に連結されている。ポッド３３０は、通常、クリーンルームからアクセス可能な正面開口式一体型ポッド（ＦＯＵＰ）である。
［００４１］動作中、基板は、最初にプロセスチャンバ３１４に移送され、そこで前洗浄プロセスが実行されて、半導体構造の露出表面から炭素または酸化物汚染物質などの汚染物質が除去される。次に、基板は、プロセスチャンバ３１６に移送され、そこで工程１０６、１０８、および１１０が実行される。いくつかの実施形態では、プロセスチャンバ３１４および／またはプロセスチャンバ３１６は、１つ以上のプロセスチャンバ３０２のいずれかと切り替えることができる。いくつかの実施形態では、工程１０６、１０８、１１０は、異なるプロセスチャンバ３０２において実行される。例えば、工程１０６は、第１のプロセスチャンバ３０２で実行され、工程１０８は、第２のプロセスチャンバ３０２で実行され、工程１１０は、第３のプロセスチャンバ３０２で実行される。
［００４２］次に、基板は、１つ以上のプロセスチャンバ３０２に移送され、そこで、工程１１２から工程１１８が実行される。工程１０６、１０８、１１０、１１２、１１４、１１６、１１８の全てが、同じ処理システム３００内で実行されるので、基板が様々なチャンバに移送されるときに真空が破壊されず、汚染の可能性が減少し、堆積されたエピタキシャル膜の品質が向上する。
［００４３］システムコントローラ３８０が、処理システム３００またはその構成要素を制御するために処理システム３００に連結されている。例えば、システムコントローラ３８０は、処理システム３００のチャンバ３０２、３０４、３０６、３１０、３１２、３１４、３１６、ファクトリインターフェース３２０、およびポッド３３０の直接制御を使用して、処理システム３００の動作を制御する。別の例では、システムコントローラ３８０は、チャンバ３０２、３０４、３０６、３１０、３１２、３１４、３１６、ファクトリインターフェース３２０、およびポッド３３０に関連付けられた個々のコントローラを制御する。動作中、システムコントローラ３８０は、それぞれのチャンバからのデータ収集およびフィードバックが、処理システム３００の性能を調整するのを可能にする。
［００４４］システムコントローラ３８０は、一般に、中央処理装置（ＣＰＵ）３８２、メモリ３８４、およびサポート回路３８６を含む。ＣＰＵ３８２は、産業環境で使用することができる任意の形態の汎用プロセッサの１つであり得る。メモリ３８４、非一時的なコンピュータ可読媒体、または機械可読記憶装置が、ＣＰＵ３８２によってアクセス可能であり、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などのメモリ、フロッピーディスク、ハードディスク、またはローカルもしくはリモートの任意の他の形態のデジタルストレージのうちの１つ以上であり得る。サポート回路３８６は、ＣＰＵ３８２に連結され、キャッシュ、クロック回路、入力／出力サブシステム、電源などを含むことができる。システムコントローラ３８０は、メモリ３８４に格納された方法１００を実行するように構成されている。本開示で開示された様々な実施形態は、一般に、例えば、コンピュータプログラム製品またはソフトウェアルーチンとしてメモリ３８４（または特定のプロセスチャンバのメモリ）に格納されたコンピュータ命令コードを実行することによって、ＣＰＵ３８２の制御下で実施することができる。すなわち、コンピュータプログラム製品は、メモリ３８４（または非一時的なコンピュータ可読媒体または機械可読記憶装置）上に有形に具現化される。コンピュータ命令コードがＣＰＵ３８２によって実行されるとき、ＣＰＵ３８２は、様々な実施形態に従って工程を実行するようにチャンバを制御する。
［００４５］上記のように、方法は、処理システム内でソース／ドレイン領域を形成することと、処理システム内でソース／ドレイン領域上に、ドープされた半導体層を形成することと、処理システム内で、ドープされた半導体層上に金属ケイ化物層を形成することと、金属ケイ化物層の上方に誘電体材料を形成することと、金属ケイ化物層の一部を露出させるように、誘電体材料にトレンチを形成することと、トレンチを導体で充填することと、を含む。ソース／ドレイン領域、ドープされた半導体層、および金属ケイ化物層は、真空を破壊することなく形成される。半導体デバイスは、複数の層を含み、半導体デバイスは、接触抵抗が低減されている。処理システムは、方法を実行し、半導体デバイスを形成するように構成される。
［００４６］本開示の実施形態は、ソース／ドレインコンタクト形成の様々な工程を同じ処理システム内で実行できる統合されたプロセスを使用することにより、接触抵抗が低減されたソース／ドレインコンタクトの形成を可能にする。いくつかの実施形態では、ソース／ドレイン領域の形成後、ドープされた半導体層が、ソース／ドレイン領域上に形成される。ドープされた半導体層は、ソース／ドレイン領域よりも高いドーパント濃度を有し、より高いドーパント濃度は、接触抵抗の低下につながる。
［００４７］上記は、本開示の実施形態に向けられているが、本開示の他のさらなる実施形態が、その基本的な範囲から逸脱することなく考案されることができ、その範囲は、以下の特許請求の範囲によって決定される。
［００４３］システムコントローラ３８０が、処理システム３００またはその構成要素を制御するために処理システム３００に連結されている。例えば、システムコントローラ３８０は、処理システム３００のチャンバ３０２、３０４、３０６、３１０、３１２、３１４、３１６、ファクトリインターフェース３２０、およびポッド３３０の直接制御を使用して、処理システム３００の動作を制御する。別の例では、システムコントローラ３８０は、チャンバ３０２、３０４、３０６、３１０、３１２、３１４、３１６、ファクトリインターフェース３２０、およびポッド３３０に関連付けられた個々のコントローラを制御する。動作中、システムコントローラ３８０は、それぞれのチャンバからのデータ収集およびフィードバックが、処理システム３００の性能を調整するのを可能にする。いくつかの実施形態では、フィードバック、収集されたデータ、および／またはシステム性能もしくは制御に関連する任意のデータを、ＧＵＩディスプレイ３６０に表示することができる。
Claims (15)
- 半導体デバイスを形成するための方法であって、
ソース／ドレイン領域を基板上に形成することと、
ドープされた半導体層を前記ソース／ドレイン領域上に形成することと、
処理システム内で金属ケイ化物層を前記ドープされた半導体層上に形成することと、
誘電体材料を前記金属ケイ化物層の上方に形成することと、
前記金属ケイ化物層の一部を露出させるように、前記誘電体材料にトレンチを形成することと、
前記トレンチを導体で充填することと、
を含み、前記ソース／ドレイン領域、前記ドープされた半導体層、および前記金属ケイ化物層が、真空を破壊することなく形成される、方法。 - 前記方法が、単一の処理システム内で実行される、請求項１に記載の方法。
- 前記ドープされた半導体層が、前記ソース／ドレイン領域を包み込む、請求項１に記載の方法。
- 前記金属ケイ化物層が、前記ソース／ドレイン領域を包み込む、請求項１に記載の方法。
- 半導体構造から延びるソース／ドレイン領域、
前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域を包み込むドープされた半導体層、
前記ドープされた半導体層上に配置され、前記ソース／ドレイン領域を包み込む金属ケイ化物層、および
前記金属ケイ化物層上に配置された導体、
を備える半導体デバイス。 - 前記ソース／ドレイン領域が、シリコン、ゲルマニウム、シリコンゲルマニウム、またはＩＩＩ／Ｖ族化合物半導体を含む、請求項５に記載の半導体デバイス。
- 前記ソース／ドレイン領域が、ドーパントでドープされている、請求項６に記載の半導体デバイス。
- 前記ドープされた半導体層が、前記ソース／ドレイン領域よりも高いドーパント濃度を有する、請求項７に記載の半導体デバイス。
- 前記ソース／ドレイン領域が、金属ケイ化物を含む、請求項５に記載の半導体デバイス。
- 前記金属ケイ化物層の一部上に配置されたコンタクトエッチング停止層を、さらに備える、請求項５に記載の半導体デバイス。
- 前記コンタクトエッチング停止層が、誘電体材料を含む、請求項１０に記載の半導体デバイス。
- 移送チャンバ、
前記移送チャンバに連結された複数のプロセスチャンバ、および
コントローラ、
を備える処理システムであって、前記コントローラが、
ソース／ドレイン領域を形成することと、
ドープされた半導体層を前記ソース／ドレイン領域上に形成することと、
金属ケイ化物層を前記ドープされた半導体層上に形成することと、
を含むプロセスであって、前記ソース／ドレイン領域、前記ドープされた半導体層、および前記金属ケイ化物層が、真空を破壊することなく形成されるプロセスを、前記処理システム内で実行させるように構成されている、処理システム。 - 前記プロセスが、誘電体材料を前記金属ケイ化物層の上方に形成することと、前記金属ケイ化物層の一部を露出させるように、前記誘電体材料にトレンチを形成することと、前記トレンチを導体で充填することと、をさらに含む、請求項１２に記載の処理システム。
- 前記プロセスが、前記金属ケイ化物層上にキャップ層を形成することをさらに含み、前記キャップ層が、誘電体材料を含む、請求項１３に記載の処理システム。
- 前洗浄チャンバをさらに備える、請求項１２に記載の処理システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962803374P | 2019-02-08 | 2019-02-08 | |
| US62/803,374 | 2019-02-08 | ||
| PCT/US2020/015202 WO2020163104A1 (en) | 2019-02-08 | 2020-01-27 | Semiconductor device, method of making a semiconductor device, and processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022519276A true JP2022519276A (ja) | 2022-03-22 |
| JP7266105B2 JP7266105B2 (ja) | 2023-04-27 |
Family
ID=71946380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021545405A Active JP7266105B2 (ja) | 2019-02-08 | 2020-01-27 | 半導体デバイス、半導体デバイスの製造方法、および処理システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US11152479B2 (ja) |
| JP (1) | JP7266105B2 (ja) |
| KR (2) | KR20210111894A (ja) |
| CN (1) | CN113678260A (ja) |
| TW (1) | TWI828854B (ja) |
| WO (1) | WO2020163104A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7508801B1 (en) | 2003-03-21 | 2009-03-24 | Cisco Systems, Inc. | Light-weight access point protocol |
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| US7960236B2 (en) | 2006-12-12 | 2011-06-14 | Applied Materials, Inc. | Phosphorus containing Si epitaxial layers in N-type source/drain junctions |
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| US9153583B2 (en) | 2011-12-20 | 2015-10-06 | Intel Corporation | III-V layers for N-type and P-type MOS source-drain contacts |
| US9059024B2 (en) | 2011-12-20 | 2015-06-16 | Intel Corporation | Self-aligned contact metallization for reduced contact resistance |
| US9245798B2 (en) | 2012-04-26 | 2016-01-26 | Applied Matrials, Inc. | Semiconductor reflow processing for high aspect ratio fill |
| US10535735B2 (en) | 2012-06-29 | 2020-01-14 | Intel Corporation | Contact resistance reduced P-MOS transistors employing Ge-rich contact layer |
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-
2020
- 2020-01-27 JP JP2021545405A patent/JP7266105B2/ja active Active
- 2020-01-27 WO PCT/US2020/015202 patent/WO2020163104A1/en active Application Filing
- 2020-01-27 KR KR1020217028041A patent/KR20210111894A/ko active Application Filing
- 2020-01-27 US US16/773,848 patent/US11152479B2/en active Active
- 2020-01-27 CN CN202080012731.1A patent/CN113678260A/zh active Pending
- 2020-01-27 KR KR1020247014313A patent/KR20240063193A/ko active Search and Examination
- 2020-02-07 TW TW109103807A patent/TWI828854B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN113678260A (zh) | 2021-11-19 |
| TW202046452A (zh) | 2020-12-16 |
| WO2020163104A1 (en) | 2020-08-13 |
| KR20210111894A (ko) | 2021-09-13 |
| US20200258997A1 (en) | 2020-08-13 |
| KR20240063193A (ko) | 2024-05-09 |
| JP7266105B2 (ja) | 2023-04-27 |
| US11152479B2 (en) | 2021-10-19 |
| TWI828854B (zh) | 2024-01-11 |
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Legal Events
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