JP2022515020A - 半導体検出器及びこれを製造する方法 - Google Patents

Abstract

本開示には、限界寸法走査電子顕微鏡（ＣＤ－ＳＥＭ）及びレビューＳＥＭシステムにおいて使用される検出器が記載される。一実施形態では、検出器は、ｐｎ接合と、走査ビームをターゲットに通過させる穴とを有する半導体構造を備える。検出器はまた、（例えばターゲットから後方散乱する）電子又は電磁放射を検出するためのアクティブエリアを提供するｐｎ接合のための上部電極（２５０）（例えば、アノード又はカソード）を備える。上部電極は、ドープ層（２３０）と、ドープ層の下にあり、アクティブエリアを変化させることなく上部電極の直列抵抗を減らすための埋め込み部分（２６０）とを有する。別の実施形態では、半導体構造の穴の側壁の近くに分離構造を形成して、アクティブエリアを側壁から電気的に分離することができる。上部電極の埋め込み部分を形成するための方法も記載される。【選択図】 図２Ｃ

Description

関連出願の相互参照
[0001] この出願は、２０１８年１２月３１日出願の米国出願６２／７８６，８６５及び２０１９年１０月２９日出願の米国出願６２／９２７，４５１の優先権を主張し、参照によりその全体が本明細書に組み込まれる。

[0002] 本開示は、概して、例えば走査電子顕微鏡（ＳＥＭ）システムなどで使用され得るような放射検出器に関する。

[0003] 放射検出器は様々な用途で使用される。本文及び他のどこかで使用される「放射」という用語は、電磁波や移動粒子を指す。例えば、集積回路（ＩＣ）部品を製造するのに用いられる製造プロセスにおいて、未完成の回路部品又は完成した回路部品は、指定された設計に従って製造され、欠陥がないことを確かめるために検査される。光学顕微鏡や、ＳＥＭなどの荷電粒子（例えば電子）ビーム顕微鏡を使用する検査システムを採用することができる。ＩＣ部品の様々なフィーチャの物理的大きさが減少し続けるとき、これらの検査システムにより達成される精度及び歩留まりがより重要になる。現在、これらのシステムは、検査されているターゲットからの後方散乱電子又は二次電子を検出するのに使用される半導体放射検出器、又は単に半導体検出器の感度及び速度によって少なくとも部分的に制限される傾向がある。したがって、半導体検出器の性能を向上させることが非常に望ましい。

[0004] 以下は、本開示の様々な実施形態の１つ以上の態様の簡略化された概要を、このような態様の基本的な理解を提供するために示す。この概要は、熟考された全ての態様の広範な概要ではなく、全ての態様の重要な要素又は決定的な要素を特定することも、一部又は全ての態様の範囲を線引きすることも意図されていない。その唯一の目的は、後で示されるより詳細な説明の前置きとして、簡略化された形で１つ以上の態様のいくつかの概念を示すことである。

[0005] ある実施形態の態様には、走査ビームをターゲットに通過させる穴を備えた半導体構造を有する検出器が記載されており、半導体構造はｐｎ接合を含む。検出器はまた、ｐｎ接合のための上部電極を有し、上部電極は、電子又は電磁放射を検出するためのアクティブエリアを提供し、上部電極は、ドープ層と、ドープ層の下にある埋め込み部分とを備え、埋め込み部分は、検出のために設けられたアクティブエリアを変化させることなく上部電極の直列抵抗を減らすように構成される。

[0006] 別の実施形態の態様には、走査ビームをターゲットに通過させる穴を備えた半導体構造を有する検出器が記載されており、半導体構造はｐｎ接合を含む。検出器はまた、ｐｎ接合のための上部電極を有し、上部電極は電子又は電磁放射を検出するためのアクティブエリアを提供し、上部電極はドープ層を備える。検出器はまた、半導体構造の穴の側壁の近くに形成された分離構造を有し、分離構造は、アクティブエリアを穴の側壁から電気的に分離するように構成される。

[0007] さらに別の実施形態の態様には、走査ビームをターゲットに通過させる穴を備えた半導体構造を有する検出器が記載されており、半導体構造はｐｎ接合を含む。検出器はまた、ｐｎ接合のための上部電極を有し、上部電極は、電子又は電磁放射を検出するためのアクティブエリアを提供し、上部電極は、ドープ層と、ドープ層の下にある埋め込み部分とを備え、埋め込み部分は、検出のために設けられたアクティブエリアを変化させることなく上部電極の直列抵抗を減らすように構成される。検出器はまた、半導体構造の穴の側壁の近くに形成された分離構造を有し、分離構造は、アクティブエリアを穴の側壁から電気的に分離するように構成される。

[0008] さらに別の実施形態の態様には、半導体検出器に上部電極の埋め込み部分を形成する方法であって、上部電極のアクティブエリアを有する半導体構造の表面にドーパント層を堆積させること、及び、次に上部電極の埋め込み部分を形成するために、熱処理を施してドーパントをドーパント層から半導体構造内及び上部電極の検出層の下に打ち込むことを含む方法が記載されている。

[0009] 別の実施形態の別の態様によれば、放射を受けることに応答して電気信号を生成するための要素と、要素に電気的に接続され、温度Ｔを超える処理温度に耐えることができない少なくとも１つの構造を備えた回路とを備えた半導体検出器を製造する方法であって、方法が、回路の温度Ｔに耐えることができる第１の部分を作製するステップと、温度Ｔで処理ステップを行うステップと、回路の温度Ｔに耐えることができない構造を含む第２の部分を作製するステップとを含む方法が開示される。温度Ｔで処理ステップを行うことは、高温化学蒸着を行うことを含むことがある。高温化学蒸着を行うことは、ホウ素の高温化学蒸着を行うことを含むことがある。ホウ素の高温化学蒸着を行うことは、純ホウ素の高温化学蒸着を含むことがある。回路の第１の部分を作製することは、ＣＭＯＳ回路の部分的作製を含むことがある。回路の第２の部分を作製することは、ＣＭＯＳ回路の作製を完了することを含む。温度Ｔは７００℃を上回ることがある。

[0010] 別の実施形態の別の態様によれば、放射を受けることに応答して信号を生成するための要素と、要素に電気的に接続され、７００℃を超える処理温度Ｔに耐えることができない少なくとも１つの構造を備えたＣＭＯＳ回路とを備えた半導体検出器を製造する方法であって、方法が、ＣＭＯＳ回路の温度Ｔに耐えることができる第１の部分を作製するステップと、温度ＴでＨＴ ＰｕｒｅＢ ＣＶＤ処理ステップを行うステップと、ＣＭＯＳ回路の温度Ｔに耐えることができない構造を含む第２の部分を作製するステップとを含む方法が開示される。

[0011] 別の実施形態の別の態様によれば、単一ダイ画像半導体放射検出器を製造するためのプロセスであって、プロセスが、開始ウェーハを提供するステップと、開始ウェーハの処理面に対して、処理温度Ｔに耐えることができる回路の形成に限定された第１の部分回路形成ステップを行って、第１の部分回路層を形成するステップと、第１の部分回路層に第１の接合ウェーハを接合するステップと、開始ウェーハの一部分をエッチング除去して第１の部分回路層を露出させるステップと、第１の部分回路層上にホウ素層を堆積させるステップと、ホウ素層に第２の接合ウェーハを接合するステップと、第１の部分回路層から第１の接合ウェーハを剥離するステップと、第１の部分回路層に対して、処理温度Ｔに耐えることができない回路構造を形成することを含む第２の部分回路形成ステップを行って、完成した回路層を形成するステップと、完成した回路層に第３の接合層を接合するステップと、ホウ素層から第２の接合ウェーハを剥離するステップとを含むプロセスが開示される。第１の部分回路形成ステップを行うことは、第１の部分ＣＭＯＳ回路形成ステップを行うことを含むことがある。第１の部分回路層に対して第２の部分回路形成ステップを行って、完成した回路層を形成することは、第１の部分回路層に対して第２の部分ＣＭＯＳ回路形成ステップを行って、完成したＣＭＯＳ回路層を形成することを含むことがある。第１の部分回路層上にホウ素層を堆積させることは、ＨＴ ＰｕｒｅＢ ＣＶＤを用いることを含む。温度Ｔは７００℃を上回ることがある。

[0012] 別の実施形態の別の態様によれば、放射を受けることに応答して信号を生成するための要素と、要素に電気的に接続され、７００℃を超える処理温度Ｔに耐えることができない少なくとも１つの構造を備えたＣＭＯＳ回路とを備えた単一ダイ半導体検出器であって、検出器が、ＣＭＯＳ回路の温度Ｔに耐えることができる第１の部分を作製するステップと、温度ＴでＨＴ ＰｕｒｅＢ ＣＶＤ処理ステップを行うステップと、ＣＭＯＳ回路の温度Ｔに耐えることができない構造を含む第２の部分を作製するステップと、を含む方法によって製造される単一ダイ半導体検出器が開示される。

[0013] 上記の及び関連する目的を達成するために、実施形態の態様は、以下に記述されかつ請求項に具体的に指摘されている特徴を含む。以下の記述及び添付図面は、１つ以上の態様のある例示的な特徴を詳細に述べる。しかし、これらの特徴は、種々の態様の原理が使用されうる種々の方法のうちのほんの少数を示すにすぎず、この記述は、このような態様の全て及びそれらの同等物を含むことが意図されている。

[0014] ＳＥＭシステムにおける半導体検出器を示す図である。 [0015] オフアクシスＳＥＭシステムにおける半導体検出器を示す図である。 [0016] 本開示の一部の態様に係る、上部電極上に外部Ａｌグリッドを備えた半導体検出器の部分断面図を示す図である。 [0017] 本開示の一部の態様に係る、上部電極の埋め込み部分を有する半導体検出器の部分断面図を示す図である。 [0018] 本開示の一部の態様に係る、上部電極の埋め込み部分及びキャッピング層を有する半導体検出器の部分断面図を示す図である。 [0019] 本開示の一部の態様に係る、検出面におけるシミュレートされた電子位置分布のプロットである。 [0020] 本開示の一部の態様に係る、穴の周囲に大きな「デッドエリア」を有する半導体検出器の部分断面図を示す図である。 [0021] 本開示の一部の態様に係る、穴の周囲に小さな「デッドエリア」を生成するための分離構造を有する半導体検出器の部分断面図を示す図である。 [0021] 本開示の一部の態様に係る、穴の周囲に小さな「デッドエリア」を生成するための分離構造を有する半導体検出器の部分断面図を示す図である。 [0022] 本開示の一部の態様に係る、複数の埋め込みセクションが放射状に配置される上部電極の埋め込み部分の例の上面図を示す図である。 [0023] 本開示の一部の態様に係る、複数の埋め込みセクションが格子状に配置される上部電極の埋め込み部分の例の上面図を示す図である。 [0024] 本開示の一部の態様に係る、半導体検出器に上部電極の埋め込み部分を形成する方法の例を示すフローチャートである。 [0025] 本開示の一部の態様に係る、半導体検出器を形成する方法の例を示す図である。 [0026] 本開示の一部の態様に係る、半導体検出器を形成する方法の例を示す図である。 [0026] 本開示の一部の態様に係る、半導体検出器を形成する方法の例を示す図である。 [0026] 本開示の一部の態様に係る、半導体検出器を形成する方法の例を示す図である。 [0026] 本開示の一部の態様に係る、半導体検出器を形成する方法の例を示す図である。 [0027] 本開示の一部の態様に係る、半導体検出器を形成する方法の例を示すフローチャートである。

[0028] 上述のように、光学顕微鏡や、ＳＥＭなどの荷電粒子（例えば電子）ビーム顕微鏡を使用する検査システムは、完成したＩＣ部品又は未完成のＩＣ部品の検査（例えば、半導体ウェーハ検査又はダイ検査）のために採用することができる。ＩＣ部品の限界寸法が減少し続ける結果、トランジスタの数がますます増え、また、検査システムの全体のスループットもより高く押し上げられるとき、これらの検査システムにより達成される精度、歩留まり、及び速度がより重要になる。これらのシステムの主要な部品の１つは、検査されているターゲットからの後方散乱電子又は二次電子を検出することにより、製造プロセスから生じるエラーや不整合を評価するのに使用される半導体検出器である。スループットが高くなると、より高感度又は高速の半導体検出器が、十分な情報をより高速で検出できるようにするのに役立つことがある。改善された感度、高帯域、又は本明細書に記載の他の特徴を有する半導体検出器が、検査システムにおける精度、歩留まり、又は速度の向上を可能にすることがある。この開示は、半導体検出器の感度を、例えばそのアクティブエリアを大きくすることにより向上させる技術や、半導体検出器の帯域幅を、例えばその直列抵抗を減らして時定数を短くすることにより向上させる技術などの様々な技術を説明する。

[0029] これから、添付の図面に例が示される実施形態の例示的な態様について詳しく参照する。以下の記述は、異なる図面中の同じ数字が、別段示されない限り同じかあるいは類似の要素を示す添付図面を参照する。実施形態の例示的な態様の以下の記述に記載された実施例（implementation）は、本開示と一致する全ての実施例を表すわけではない。そうではなく、それらは請求項に記載された本開示に関連する実施形態の態様と一致する構造及びプロセスの例に過ぎない。例えば、本開示の一部の態様が、電子走査及び電子検出を用いる検査システムとの関連で説明されているが、これらの態様は、他のタイプの検査システムにも適用可能であることがある。

[0030] 図１Ａは、ＳＥＭシステム（例えば検査システム）の全体像を示すダイアグラム１００ａを示している。ＳＥＭシステムは、電子ビームシステム又はｅビームシステムと呼ばれることもある。ダイアグラム１００は、走査ビーム１１５（例えば電子ビーム）を提供するソース１１０を含み、走査ビーム１５０は検出器１２０（例えば半導体検出器）の穴１２５を通過し、ターゲット１３０（例えば、検査されるウェーハ又はダイ）に向けられる。穴１２５は、検出器１２０の中央か、検出器１２０のどこか他の場所に位置することができる。検出器１２０は、ソース１１０とターゲット１３０の間に配列されていることから、検出器１２０はインレンズ検出器と呼ばれることがある。垂直方向に沿ったソース１１０及び検出器１２０の位置決めにより形成される軸は、ＳＥＭシステムの光軸と呼ばれることがある。

[0031] 走査ビーム１５０は、ターゲット１３０の上面上の１つ以上のフィーチャを特徴付けるために用いられ、検出器１２０の下向きの面に到達して検出される後方散乱電子又は二次電子１３５をもたらす。次に、検出器１２０により受け取られた電子１３５に基づいて、検出器１２０は、ターゲット１３０の検査されたフィーチャと関連付けられた情報を伝達する信号（図示せず）を生成及び提供することができる。その後、この情報は、走査されたターゲットのＳＥＭ画像を生成するのに用いられる。一部の実施例では、複数のターゲットの検査を可能にするために、２つ以上の走査ビーム１５０がソース１１０によって生成及び提供されることがある。

[0032] 図１Ｂは、オフアクシスＳＥＭシステムの全体像を示すダイアグラム１００ｂを示している。この例では、検出器１２０は、走査ビーム１１５の主軸１４０と異なる副軸１７０に配置することができる。このような場合、検出器１２０はオフアクシス検出器と呼ぶことができ、走査ビーム１１５が通過する穴１２５を有する必要がない。

[0033] ダイアグラム１００ｂに示すＳＥＭシステムはまた、ソース１１０（又は類似の電子源又は放射源）と、銃アパーチャプレート１４５と、集光レンズ１５０と、ソース変換ユニット１５５と、一次投影システム１６０と、ターゲット１３０とを備え、これらの全てが主軸１４０と整合されている。ビームセパレータ１７５及び偏光走査ユニット１８０が一次投影システム１６０の内部に配置されることがある。一次投影システム１６０はまた、対物レンズ１８５を備えることがある。ダイアグラム１００ｂのＳＥＭシステムはまた、検出器１２０と共に副軸１７０と整合される二次撮像システム１６５を備える。

[0034] ビームセパレータ１７５は、二次電子１３５（例えば、二次電子１３５を含むビーム）を二次撮像システム１６５の方向に角度ａだけ偏向させるように構成されることがある。角度ａは、主軸１４０と副軸１７０との間の角度として決定されることがあり、したがって、角度ａは、オンアクシス走査ビーム１１５と、ビームセパレータ１７５により二次撮像システム１６５及びオフアクシス検出器１２０の方向に導かれる二次電子１３５との間の分離角を表すことがある。一部の実施例では、角度ａは５度～２５度の範囲内に設定されることがある。

[0035] 現在のインレンズ検出器、すなわちオフアクシス検出器１２０は、直径約２０ミリメートル（ｍｍ）の単一シリコンＰＩＮフォトダイオードを備え、直径が約０．５ｍｍで一次電子ビーム（例えば走査ビーム１１５）を通過させる穴１２５を有する二次電子（ＳＥ）検出器であってよい。この開示では、「約」又は「およそ」という用語が使用される場合、公称値に対する値を指すことがあり、ここではこれら２つの値の差は、１％未満、１％～５％、１％～１０％、又は１％～２０％であってよい。

[0036] 典型的には、ＰＩＮフォトダイオード表面の上部に、直列抵抗を改善し、迷光（例えば、レーザから発生し、ＳＥＭシステムのコラム内部で散乱した光）を反射する、約５０ナノメートル（ｎｍ）のアルミニウム（Ａｌ）コーティングが存在する。

[0037] 検出器１２０（例えば、単一シリコンＰＩＮフォトダイオード）としての半導体検出器の使用は、電子ビーム（ｅビーム）ウェーハ検査システムのためのインレンズ検出器として顕著に行われている。一方、シンチレータ及び光電子増倍管（ＰＭＴ）から構成されるＥｖｅｒｈａｒｔ－Ｔｈｏｒｎｌｅｙ検出器（Ｅ－Ｔ検出器）が、限界寸法ＳＥＭ（ＣＤ－ＳＥＭ）及びレビューＳＥＭシステムのために使用されている。Ｅ－Ｔ検出器の代わりに半導体検出器を使用することによって、ウェーハ検査システムが、一般に１０～１００倍高いビーム電流及び撮像のための高い検出帯域幅を有する高い検査スループットで動作することができる。したがって、半導体検出器は、たとえＥ－Ｔ検出器より比較的高いノイズフロアを有していたとしても、優れた帯域幅と、放射線損傷に対する堅牢性とにとって自然な選択であった。

[0038] 半導体ウェーハ設計の絶え間なく続く小型化（例えば、限界寸法、すなわちＣＤの縮小）に伴い、現在ではｅビームウェーハ検査システムも、ＳＥＭ画像の必要な分解能を確保するために非常に低いビーム電流で動作することが多い。この傾向が続けば、ＳＥＭ走査に使用される半導体検出器のノイズフロアは、ＳＮＲが半導体検出器により生成される小さい出力電流を抑え込むのを防ぐために低減することが必要になる。

[0039] 典型的なウェーハ検査システムでは、検査されるウェーハ（例えばターゲット１３０）が、以下に示す式に従ってＶボルトの入射エネルギ（Ｖｌｅ）を得るために、負の高電圧Ｖｗにバイアスされるリターディング対物レンズＳＥＭコラム構成が用いられる。
Ｖｌｅ＝Ｖｃ－Ｖｗ
ここで、Ｖｃは電子ビームカソードの加速電圧である。走査ビーム１１５に反応してウェーハ表面から放出された二次電子（例えば電子１３５）は（Ｖｃ－Ｖｗ）ｅＶに加速され、そのような運動エネルギで検出器１２０の表面に衝突する。

[0040] 一例では、カソード電圧Ｖｃは、検出器１２０に入射する電子（例えば電子１３５）の運動エネルギが最小限約８ＫｅＶ超に維持されるように、－１０キロボルト（ＫＶ）以上であってよい。検出器１２０の表面まで進んだ電子は、ｐ＋＋層及びｎ－ｐ接合の厚さと、散乱光子を反射するのに使用される上層アルミニウムコーティングを貫通する空乏領域に到達しなければならない。電子運動エネルギが８ＫｅＶ未満に低下した場合、電子１個当たりの信号電流の変化が小さくなるにつれて量子効率が急激に低下し、ＳＥＭ画像のＳＮＲが低下する。しかしながら、ＳＥＭシステムを構築する際の特定のニーズ、並びにシステム信頼性及びシステム費用について、カソード電圧を６ＫＶ未満に維持することが望ましい場合があり得る。それらの状況では、ＳＥＭ画像のＳＮＲ低下を最小限に抑えるために、検出器１２０が、入射する電子の大部分がエネルギ損失を最小限にとどめて空乏領域に到達できるようにする必要がある場合がある。

[0041] オフアクシス検出器（例えば、図１Ｂのダイアグラム１００ｂの副軸上の検出器１２０）は穴を有する必要がないが、インレンズ又はオンアクシス検出器（例えば、図１Ａのダイアグラム１００ａのインレンズ検出器１２０）は、一次電子ビーム（例えば走査ビーム１１５）が通過する穴（例えば穴１２５）を有する必要がある。穴内径（ＩＤ）面とアクティブ検出面との間の距離は、追加の暗電流が最小限に抑えられるように適切に設計されなければならない。

[0042] 上述のように、ｅビーム検査システムの検出器は、比較的大きいビーム電流が用いられる場合、高い検査スループットのための高い帯域幅をサポートする必要がある。検出器の帯域幅は、接合静電容量及び直列抵抗に少なくとも部分的に依存する。したがって、リターディング対物レンズＳＥＭコラムを、６ＫＶといった低い値に固定されたカソード電圧で使用したい場合、検出器の表面に到達した電子が、高い量子効率を維持するために空乏領域にも到達する確率を減らすことなく、直列抵抗を低減又は低下させてインレンズ検出器により短い時定数を与える（例えば、応答を速くしたり、帯域幅を高くしたりする）ことが望ましい。

[0043] ＣＤ－ＳＥＭ用途には、解決する必要がある検出器設計に関わるいくつかの課題がある。ＣＤ－ＳＥＭ用途では、良好な分解能を維持するために低いビーム電流又はプローブ電流が必要とされる結果、非常に低い総ビーム線量がもたらされる。この状況では、非常に低い回路ノイズレベルを有することが、許容可能なＳＮＲ、ひいては良好な画像品質を維持するのに必要とされる。プリアンプ回路と組み合わせた既存のＰＩＮフォトダイオード検出器のノイズ特性は、これらの要件を満たさない。現在のプリアンプ設計では、検出器の静電容量は、帯域幅だけでなくノイズにも影響を及ぼす重要な要因である。

[0044] これらの問題の少なくとも一部に対処するために、検出器に薄層を追加して収集効率を高めることができる。一部の実施例では、この薄層はホウ素（Ｂ）を含み、ホウ素層を備えた検出器はｐｕｒｅ－Ｂ検出器と呼ぶことができる。ホウ素層は、典型的には数ナノメートルの純粋又はほぼ純粋な非晶質ホウ素である。純粋又はほぼ純粋な形で他の元素を使用し、純ホウ素層と同様の機能性を提供する層を使用することもできる。ただし、このような検出器は、依然として低い静電容量要件及び高速の応答時間要件を満たさなければならない。低いビーム電流又はプローブ電流、低い入射エネルギ、及び高い帯域幅要求のため、検出器１２０により生成される対応する信号（例えば二次電子又はＳＥ電子）は、既存のプラットフォームにおけるよりもはるかに低い。したがって、検出器の収集効率をできるだけ高く維持すること（ｐｕｒｅ－Ｂ検出器の提案されるホウ素層は、ホウ素層固有の設計特性によってこの問題に対処する）、及び、穴１２５の縁部に対するアクティブエリアの「安全マージン」及び検出器の異なるセグメント間の分離エリアを含み得る、未使用エリア又はデッドエリアを減らすことによって充填率（例えば、検出器の検出エリア又はアクティブエリア）を最大化することが望ましい。

[0045] 一部の例では、ターゲット１３０の上面から出てくる二次電子又は後方散乱電子は、約５ＫｅＶの場によって光軸に沿って後方加速されることになる。検出器１２０の表面上の二次電子の空間分布は、曲線の広がりが運転状態に依存するものの、分布が光軸を中心とした、おおよそガウス形状である（例えば図３参照）。信号電力を増大させ、これによってＳＮＲを向上させるために、依然として低い漏れ電流を維持しながら、デッドエリアをできるだけ小さくすることが好ましい。

[0046] 電子検出に適用される純ホウ素層を使用する態様は、ナノメートル厚のホウ素層の高いシート抵抗（例えば、約１０ｋＧｘｃｍ）である。高速応答電子検出では、単位面積当たりの低い静電容量と共に、より速い応答時間を得ることができるように、上部電極（例えばアノード）上の低い直列抵抗が一般に好ましい。上部電極上の純Ｂ層の直列抵抗を減らすための現在の解決策は、ホウ素層の上部にアルミニウム（Ａｌ）グリッドを形成することであり（例えば図２Ａ参照）、これはアルミニウムグリッドに付着する電子が空乏領域へ到達せず、また検出されないため、アクティブエリアの損失をもたらす。アルミニウムグリッドはまた、入射電子の検出を妨げ得るトポグラフィをアクティブエリア上に生成する。

[0047] 図２Ａは、上部電極２５０上に外部アルミニウム（Ａｌ）グリッド２４０を備えた半導体検出器（例えば検出器１２０）の部分断面図を示すダイアグラム２００ａを示している。半導体検出器は、インレンズ／オンアクシス半導体検出器（例えば図１Ａ参照）又はオフアクシス半導体検出器（例えば図１Ｂ参照）であってよい。ダイアグラム２００ａでは、検出器１２０は、半導体構造２１０（例えばシリコンベースのフォトダイオード）及び上部電極２５０を備える。半導体構造２１０は、高抵抗（ＨＲ）半導体層であってよく、空乏領域（図示せず）を生成するｐｎ接合（図示せず）を含む。ｐｎ接合は、半導体構造２１０にＰＩＮフォトダイオードを形成するためのｐｉｎ接合であってよい。図２Ａにはまた、上部電極２５０と半導体構造２１０との間に分離層２２０が示されている。

[0048] 上部電極２５０は、電子（又は電磁放射）を検出するためのアクティブエリア２４５を提供する。つまり、上部電極２５０は、ターゲット１３０に面し、ターゲット１３０から二次電子又は後方散乱電子１３５を受け取る検出器１２０の表面に配置される。上部電極２５０は、検出層と呼ぶことができ、純ホウ素がドープされ、検出器１２０の収集効率を向上させるために以上で考察したホウ素層を提供することができるドープ層２３０を備える。

[0049] 上述のように、アルミニウムグリッド２４０を使用することによって、アルミニウムグリッド２４０が、アルミニウムグリッド２４０に付着する電子がｐｎ接合の空乏領域に到達することを防ぎ、検出されないため、アクティブエリア２４５の損失が生じる。また、アルミニウムグリッド２４０は、入射電子の検出を妨げ得る、アクティブエリア上のトポグラフィ（例えば、検出器１２０の表面上の高さの差）も生成する。

[0050] １つの代替案は、上部電極２５０の「埋め込みグリッド」又は「埋め込み部分」の形成であろう（例えば図２Ｂ参照）。埋め込みグリッドは、アクティブエリア又は検出エリア２４５の損失を引き起こさず、アクティブエリア２４５上にトポグラフィが存在せず、またアクティブエリア２４５上にアルミニウムのような軟質材料が使用されないため、ホウ素層（例えばドープ層２３０）を用いてフォトダイオードの直列抵抗を減らすアルミニウムグリッド２４０よりも優れた解決策であることが期待される。

[0051] 図２Ｂは、上部電極２５０の埋め込み部分２６０を有する半導体検出器（例えば検出器１２０）の部分断面図を示すダイアグラム２００ｂを示している。この例では、ダイアグラム２００ａに示すようなアルミニウムグリッド２４０はない。その代わりに、上部電極２５０は、ドープ層２３０（例えばホウ素層、又は同様の機能性を有する他の層）と、ドープ層２３０の下にある埋め込み部分２６０とを備え、埋め込み部分２６０は、検出のために設けられたアクティブエリア２４５を変化させることなく上部電極２５０の直列抵抗を減らすように構成される。

[0052] 一実施形態の態様では、図２Ｂの半導体検出器は、半導体構造２１０がシリコンベースの半導体構造であり、上部電極２５０がアノード電極であり、ドープ層２３０がｐ型ドーパントでドープされている。上部電極２５０の埋め込み部分２６０は、ドープ層２３０と同じ型のドーパントの熱処理によって形成される（例えば図６参照）。したがって、この場合、上部電極２５０の埋め込み部分２６０は低抵抗（ＬＲ）ｐ型領域である一方、半導体構造２１０は高抵抗（ＨＲ）ｎ型層である。上部電極２５０の埋め込み部分２６０を形成するのに使用されるドーパントは、そのうちの１つが化学蒸着（ＣＶＤ）プロセスであり得る各種の注入プロセスによって半導体構造２１０に堆積させることができる。また、上述のように、ドープ層２３０のｐ型ドーパントにはホウ素が含まれる。一部の実施例では、ドープ層２３０のｐ型ドーパントは、例えば周期表のホウ素と同じ列から少なくとも一部が選択され得る異なる元素（又は合成元素又は合金）であることがある。

[0053] 別の実施形態の態様では、図２Ｂの半導体検出器は、半導体構造２１０がここでもまたシリコンベースの半導体構造であり、上部電極２５０がここではカソード電極であり、ドープ層２３０がｎ型ドーパントでドープされている。この実施形態では、ドープ層２３０は、ｎ型ドープであるためホウ素層ではないが、上部電極２５０がアノード電極である場合にホウ素層が果たすのと同じ又は類似の役割を果たす。上部電極２５０の埋め込み部分２６０は、ここでもまたドープ層２３０と同じ型のドーパントの熱処理によって形成され（例えば図６参照）、上部電極２５０の埋め込み部分２６０を形成するのに使用されるドーパントは、ＣＶＤプロセスによって半導体構造２１０上に堆積させることもできる。したがって、この場合、上部電極２５０の埋め込み部分２６０はＬＲｎ型領域である一方、半導体構造２１０はＨＲｐ型層である。上部電極２５０の埋め込み部分２６０及びドープ層２３０に使用される同じ型のドーパントは、異なるｎ型ドーパントであってよい。また、ドープ層２３０のｎ型ドーパントは、ヒ素、リン、又はアンチモンのうちの１つ以上を含むことができる。

[0054] 図２Ａ及び図２Ｂそれぞれのダイアグラム２００ａ及び２００ｂから、上部電極２５０が、半導体構造２１０の周囲上に配設され、上部電極のドープ層２３０と部分的に重なる上部電極金属コンタクト２７０を備えることもでき、上部電極２５０の埋め込み部分２６０が、電子（又は電磁放射）の検出からｐｎ接合により生成された電流を上部電極金属コンタクト２７０で得られるようにすることが理解されるべきである。

[0055] 上部電極２５０の直列抵抗を減らす目的は、代替的又は付加的に、（例えば、上部電極２５０がアノード電極である場合に）上部電極２５０の純ホウ素層（例えばドープ層２３０）を、薄い低抵抗（ＬＲ）層で、及び／又は制御された上部電極（例えばアノード）ドーピングドライブインで覆うことによって達成される場合がある。対応する電子の相対利得の低減は、対象の電子エネルギについて無視できることが予想されるため、このアプローチは収集効率にあまり影響を及ぼさないはずである。これらの３つの代替オプション、すなわち、埋め込みグリッド又は埋め込み部分の使用、薄いＬＲキャッピング層、及び上部電極ドライブインは、個別に又はいくつか組み合わせて使用して検出器１２０の直列抵抗を減らすことができる。

[0056] 図２Ｃは、上部電極２５０の埋め込み部分２６０及びキャッピング層２８０を備えた半導体検出器（例えば検出器１２０）の部分断面図を示すダイアグラム２００ｃを示している。ダイアグラム２００ｃに示すように、１つ以上のＬＲ層を含み得るキャッピング層２８０はドープ層２３０の上方に配設される。また、キャッピング層２８０は導電材料で作ることができる。

[0057] 図２Ａから図２Ｃに示す半導体検出器のそれぞれが、ターゲット（例えばターゲット１３０）からの二次電子及び／又は後方散乱電子を検出するように構成された二次電子（ＳＥ）検出器であるか、又はターゲット（例えばターゲット１３０）により生成されるか又はターゲットから後方散乱される電磁放射を検出するように構成された放射検出器であってよいことが理解されるべきである。

[0058] 特定の電子検出器の性能に直接的な影響を与える、この開示の別の関連態様は、一次ビーム（例えば走査ビーム１１５）が通過する穴（例えば、図１のダイアグラム１００の穴１２５）の周囲の「デッドエリア」の広がりである。理想的には、このデッド領域は、二次電子（ＳＥ）の位置分布が穴の周囲にかなり集中するためできるだけ小さい方がよい。図３は、検出面におけるシミュレートされた電子位置分布のプロット３００を示しており、大部分の電子が検出器の中央に到達し、穴の周囲の「デッドエリア」が大きければ大きいほど、検出される電子の数が少なくなることが図から明らかである。したがって、この開示の別の態様は、検出器１２０の「デッドエリア」をできるだけ減らして全体効率及び／又は感度を向上させる。

[0059] 既存の半導体検出器設計では、この「デッドエリア」の低減の限界は、高速応答（例えば、接合静電容量の減少）に必要な深い空乏領域の横方向の広がりである。実際、（例えば、穴１２５に最も近い検出器１２０のセグメントにおける）漏れ電流の大幅な増加を防ぐために空乏層が穴１２５の表面に達しないことが最も好ましい。

[0060] 図４Ａは、穴１２５の周囲に大きい「デッドエリア」４１０ａを有する半導体検出器（例えば検出器１２０）の部分断面図を示すダイアグラム４００ａを示している。この例の「デッドエリア」４１０ａは、上部電極２５０の上部電極金属コンタクト２７０間の領域に及び、この領域は穴１２５及び隣接するエリアを含む。この例では、第１の層４２０及び第２の層４２５が、印加される逆バイアスに基づいて第２の層４２５へと延びる一定の空乏長（例えば、空乏領域４２０の深さ又は厚さ）を有する空乏領域４２７を生成するｐｎ接合を形成し、この空乏長は、半導体構造２１０のｐｎ接合の接合静電容量を低下させるのに十分な大きさである。これは半導体検出器の応答時間及び帯域幅を増加させる。一部の実施例では、第１の層４２０はｐ型ドープ層であり、第２の層４２５はｎ型ドープ層（例えば、高抵抗ｎ型素子層）である一方、他の実施例では、第１の層４２０はｎ型ドープ層であり、第２の層４２５はｐ型ドープ層である。一方、大きい空乏領域４２７は横方向にも延びる。空乏領域４２７が穴１２５の側壁４３０に到達して漏れ電流を増加させないように、上部電極２５０は、そのアクティブエリアが穴１２５から離れたところから始まることによって、既存の半導体検出器設計に見られる大きい「デッドエリア」４１０ａを生成するように構成される。

[0061] 本開示は、ダイアグラム４００ａに記載されたものと異なるアプローチを提案する。図４Ｂ及び図４Ｃは、それぞれ、穴１２５の周囲に小さい、又はより小さい「デッドエリア」を生成するための分離構造を備えた半導体検出器（例えば検出器１２０）の部分断面図を示すダイアグラム４００ｂ及び４００ｃを示している。例えば、ダイアグラム４００ｂの「デッドエリア」４１０ｂ及びダイアグラム４００ｃの「デッドエリア」４１０ｃは、ダイアグラム４００ａの「デッドエリア」４１０ａよりも小さい。

[0062] 例えば、ダイアグラム４００ｂでは、半導体構造２１０に、空乏領域４２７を穴１２５の側壁４３０から分離する分離構造４４０が含まれる。分離構造４４０は、穴１２５の側壁４３０の近くに形成され、空乏領域４２０が穴１２５の方向へ横方向に延びることを制限する無欠陥停止面を提供するドープ側壁４５０を有する深いトレンチ４４５を備える。深いトレンチ４４５は、例えば誘電材料（例えば酸化物）などの絶縁材料が充填されることがある。ドープ側壁４５０のドーピングは、第２の層４２５と反対のドーピング又はドーピング型であることがある。これにより、穴１２５と上部電極２５０により提供されるアクティブエリアとの間の「デッドエリア」４１０を数十ミクロンに縮小することができ、したがって、より小さい「デッドエリア」４１０を有することが、二次電子及び／又は後方散乱電子（例えば電子１３５）の検出を大幅に改善することが期待される。この例では、分離構造４４０と穴１２５の側壁４３０との間の距離は６０ミクロン未満であってよい。したがって、深いトレンチ４４０及び側壁４５０を有する分離構造４４０は、穴１２５の側壁４３０と実質的に平行であるが接触しないことができる。

[0063] ダイアグラム４００ｃでは、半導体構造２１０に、空乏領域４２０を穴１２５の側壁４３０から分離する分離構造４６０が含まれる。分離構造４６０は、穴１２５の側壁４３０のごく近くに形成され、穴１２５の側壁４３０と実質的に平行かつ隣接し、空乏領域４２７が穴１２５の方向へ横方向に延びることを制限するドープ層を備える。つまり、分離構造４６０の材料、ドーピング、及び／又は構造特性は、空乏領域４２７が横方向に延びることを穴１２５の側壁４３０のできるだけ近くに抑制するように構成される。これにより、穴１２５と上部電極２５０により提供されるアクティブエリアとの間の「デッドエリア」４１０ｃを縮小することができ、二次電子及び／又は後方散乱電子（例えば電子１３５）の検出が改善される。この例では、分離構造４６０と穴１２５の側壁４３０との間の距離は１ミクロン未満であってよい。しかしながら、一部の例では、分離構造４６０は穴１２５の側壁４３０と直接接触することができる。

[0064] 図２Ｂに関連して以上で説明した実施形態と同様に、図４Ｂ及び図４Ｃの半導体検出器（例えば検出器１２０）は、シリコンベースの半導体構造である半導体構造２１０と、アノード電極である上部電極２５０と、ｐ型ドーパント（例えばホウ素）がドープされたドープ層２３０とを有するか、あるいはシリコンベースの半導体構造である半導体構造２１０と、カソード電極である上部電極２５０と、ｎ型ドーパント（例えば、ヒ素、リン、又はアンチモンのうちの１つ以上）がドープされたドープ層２３０とを有することができる。これらの各場合において、上部電極２５０の埋め込み部分（図４Ｂ及び図４Ｃには示されていない）は、ドープ層２３０と同じ型のドーパントの熱処理によって形成することができる。

[0065] 上記の様々な特徴に加えて、半導体検出器（例えば検出器１２０）は複数のセグメントを有することができる。各セグメントには、同じセグメントにより収集された電子の分解能を有することを可能にする位置感知機能を備えた新しいアノード（又はカソード）が導入される。以下に説明するように、様々な分解能プロファイルを使用することができる。

[0066] 例えば、図５Ａは、複数の埋め込みセクションが放射状に配置される上部電極２５０の埋め込み部分２６０の例の上面図を示すダイアグラム５００ａを示している。すなわち、上部電極２５０の埋め込み部分２６０は、上部電極２５０により提供されるアクティブエリア２４５に複数の埋め込みセクションを含み、これらのセクションは、ダイアグラム５００ａに示すように放射形状を形成するように配置される。

[0067] 別の例では、図５Ｂは、複数の埋め込みセクションが格子状に配置される上部電極２５０の埋め込み部分２６０の例の上面図を示すダイアグラム５００ｂを示している。すなわち、上部電極２５０の埋め込み部分２６０は、上部電極２５０により提供されるアクティブエリア２４５に複数の埋め込みセクションを含み、これらのセクションは、ダイアグラム５００ｂに示すように格子形状を形成するように配置される。

[0068] 他の例では、トープ電極２５０の埋め込み部分２６０を形成する種々のセクションは、ダイアグラム５００ａ（図５Ａ）及び５００ｂ（図５Ｂ）の例のように互いに交わる必要がない。例えば、種々のセクションは、重なること、互いに交差すること、及び／又は接することがない複数の線（例えば、直線、曲線）を含むことができる。また、トープ電極２５０の埋め込み部分２６０を形成する種々のセクションは、ダイアグラム５００ａ（図５Ａ）の放射形状に示すものと同様の曲線セクション、ダイアグラム５００ｂ（図５Ｂ）の格子形状に示すものと同様の直線セクション、又は曲線セクション及び直線セクションの両方の組み合わせを含むことができる。

[0069] 上部電極２５０の埋め込み部分２６０は、放射形状、格子形状、又は何か他の形状に構成されるかにかかわらず、ドープ層２３０と同じ型のドーパントの熱処理によって形成され、場合によっては、ドーパントは同じであるが、いつもそうである必要はない（例えば、図２Ｂの説明参照）。

[0070] 図６は、半導体検出器（例えば検出器１２０）における上部電極２５０の埋め込み部分２６０を形成する方法６００の例を示すフローチャートである。

[0071] 方法６００は、６１０において、上部電極２５０のアクティブエリア（例えばアクティブエリア２４５）を有する半導体構造（例えば半導体構造２１０）の表面にドーパント層を堆積させることを含む。ドーパント層は、ドープ層２３０などのドープ層と異なる。

[0072] 方法６００は、６２０において、ドーパント層の上方にキャッピング層（例えばキャッピング層２８０）を堆積させることを任意選択で含み、キャッピング層は熱処理を施す前に堆積される。典型的には、キャッピング層は誘電体層である。

[0073] 方法６００は、６３０において、熱処理（例えば加熱処理）を施してドーパントをドーパント層から半導体構造内及び上部電極２５０の検出層（例えばドープ層２３０）の下に打ち込み、上部電極２５０の埋め込み部分２６０を形成することを含む。

[0074] 方法６００のある態様では、ドーパント層を堆積させることは、ドーパント層をＣＶＤプロセスによって堆積させることを含む。

[0075] 方法６００の別の態様では、上部電極２５０はアノード電極であってよく、ドーパント層のドーパントは、ｐ型ドーパント（例えばホウ素）を含むことができる。また、検出層のドーパントは、ドーパント層のドーパントと同じ型であってよい。

[0076] 方法６００の別の態様では、上部電極２５０はカソード電極であってよく、ドーパント層のドーパントは、ｎ型ドーパント（例えば、ヒ素、リン、又はアンチモンのうちの１つ以上）を含むことができる。また、検出層のドーパントは、ドーパント層のドーパントと同じ型であってよい。

[0077] 方法６００の別の態様では、半導体検出器はＳＥ検出器又は放射検出器であってよい。

[0078] 以上に図１から図６と関連して提供された説明によれば、本開示によりサポートされる実施例は、走査電子顕微鏡（ＳＥＭ）検査システムの二次電子を受けるためのアノードを形成するための、基板の第１の面にある第１の導電型の第１の層（例えばｐ型ドープ層）と、アノードの直列抵抗を減らすための、基板の第１の面にある第１の導電型の埋め込みセクション（例えば埋め込み部分２６０）と、第１の層及び第２の層を含むｐｎダイオードの形成を可能にするための第２の導電型の第２の層（例えばｎ型ドープ層）とを有する検出器を備える。実施例の別の態様では、埋め込みセクションを形成することは、基板にドーパントを注入することを含むことができ、ドーパントは、例えばホウ素であってよい。また、埋め込みセクションは格子形状（例えば図５Ａ参照）又はその他の形状を成すことができる。

[0079] 本開示によりサポートされるさらに別の実施例では、基板は、穴（例えば穴１２５）を有する半導体構造（例えば半導体構造２１０）であって、穴を取り囲む深いトレンチ分離（例えば分離構造４４０）も有する半導体構造と、ＳＥＭシステムの二次電子を受けるための、半導体構造の第１の面にある第１の導電型の第１の層（例えば、ｐ型又はｎ型ドープ層）と、第２の導電型の第２の層（例えばｎ型又はｐ型ドープ層）であって、第１の層及び第２の層を含むｐｎダイオードの半導体構造での形成を可能にするための、深いトレンチ分離に隣接する第２の層とを備える。

[0080] 上述のように、後方散乱電子を検出する撮像システムは、電子を確実かつ迅速に検出し得る検出器を備えることが非常に望ましい。そのような検出器は、理想的には単一ダイ上で、電子を検出する、すなわち電子を受けたことに応答して信号を生成する検出器と、信号を受信する回路とを結合する。しかしながら、検出器を高速化するために、高温純ホウ素化学蒸着を意味するＨＴ ＰｕｒｅＢ ＣＶＤと呼ばれるステップを製造プロセスにおいて用いるのが望ましい点で問題がある。その名のとおり、このステップは、回路が形成されたウェーハを非常に高い温度に暴露することを伴う。ＣＭＯＳ回路として知られている回路形式を使用することも望ましい。残念ながら、これらの高い温度はＣＭＯＳ回路が耐えられる温度を超えている。これは従来、基本的不適合性を示してきた。本明細書の開示の１つによれば、この基本的不適合性は、回路の形成を２つの部分、すなわち、（１）後の高温ステップに耐え抜くことができる構造の作製のみを含む第１の部分と、（２）高温ステップの後に行われる、前の高温ステップに耐え切れないと思われる構造を安全に作製できる第２の部分、とに分けることによって解決される。よって、一態様によれば、ＨＴ ＰｕｒｅＢ ＣＶＤ処理ステップが、標準的なＢＳＩ ＣＭＯＳプロセスに組み込まれ、高感度で、堅牢で、耐放射性があり、非常に高速で電力効率の良い検出器／撮像装置及び読み出し電子回路が提供される。換言すれば、得られる検出器は、最適な画像品質のために、より高い感度を有し、応答時間がより速く、より高い信号対雑音比を有することになる。プロセスはまた、検出器内でより多くの機能を提供することを可能にする。

[0081] 換言すれば、上記のように、ある実施形態の態様によれば、インレンズＳＥ検出器が、一次電子ビームを通過させるためのセンタ穴を有する単一シリコンＰＩＮ検出器として構成されることがある。ダイオード表面の上部に、直列抵抗を向上させると共に、レーザビームから発生しコラム内部で散乱する迷光を反射するためのアルミニウムコーティングが存在する。ＳＥ検出器は、画像チャネル全体の第１のステージであり、その信号対雑音比（ＳＮＲ）がチャネルの残りの部分についてのＳＮＲの上限を決定する。

[0082] ＥＵＶ／ＤＵＶ光子及び低エネルギ電子などの低侵入深さの放射のための単一ダイ撮像装置の製造のための標準的なＣＭＯＳプロセスと共に低温（ＬＴ）ＰｕｒｅＢプロセスを用いるための技術が存在する。「Sensor and Lithographic Apparatus」と題する、２０１６年５月３日発行の米国特許第９，３３１，１１７号参照（その開示は参照によりその全体が本明細書に組み込まれる）。ＬＴ ＰｕｒｅＢプロセスと標準的なＣＭＯＳプロセスの統合は、単一ダイ上での低い侵入深さの放射を撮像するための多画素検出器（撮像装置）の作製を可能にする。しかしながら、ＬＴ ＰｕｒｅＢプロセスは、非常に高いシート抵抗が特徴であるが、高速撮像が不可能である。

[0083] 低エネルギ（低侵入深さ）の電子を検出可能な超高速画素化放射検出器の技術的要求が存在する。このような検出器を作製するための１つの解決策は、単一シリコンダイ上でＨＴ ＰｕｒｅＢプロセスと標準的なＣＭＯＳプロセスとを組み合わせることである。ＨＴ ＰｕｒｅＢプロセスは、例えばＤＵＶ及びＥＵＶ光子のような、荷電及び非荷電の低侵入深さの粒子、又はＰｕｒｅＢ技術（結晶シリコン上へのＣＶＤによるホウ素堆積）が有益な高い読み出し速度である低エネルギ電子を検出するための浅いｐｎ接合と、シリコンの上部の薄くて高密度な保護パッシベーション非晶質ホウ素層とを提供する。放射応答素子と同じシリコンダイ上にＣＭＯＳ読み出し電子回路を配置することは、信号経路を短くし、寄生抵抗及び寄生容量を減らし、電力効率が良く、非常に速い信号処理を可能にする。

[0084] しかしながら、これらの利益を得ることにとっての１つの技術的課題は、ＨＴ ＰｕｒｅＢプロセスにおけるシリコン上へのホウ素の化学蒸着（ＣＶＤ）のための温度は、典型的には７００℃を上回ることである。このような温度では、ＣＭＯＳ部が初めに処理される場合に破壊される可能性がある。

[0085] ある実施形態の態様によれば、この技術的課題は、ダイのＣＭＯＳ処理を２つの部分、すなわち（１）純ホウ素のＨＴ ＣＶＤの前に行われる第１の部分と、（２）純ホウ素のＨＴ ＣＶＤの後に行われる第２の部分とに分けることによって克服される。ＨＴ ＣＶＤホウ素の前に作製されるＣＭＯＳ構造は、最大８００℃の温度でのさらなるダイ処理に耐えられるものとして選択される。次に、ＨＴ ＰｕｒｅＢ ＣＶＤプロセスが（例えば約７５０℃で）実施され、続いてＣＭＯＳプロセスの残りの耐えられない高温ステップが行われる。このように、ウェーハ処理ステップの温度についての順序は、各ステップが前のステップよりも低い温度を用いるように配列されることがある。

[0086] このような処理順序を実現するための１つの方法は、一時的なウェーハ接合－剥離を用いる。図７には、一時的なウェーハ接合－剥離を用いる統合されたホウ素のＨＴ ＣＶＤによる単一ダイＣＭＯＳイメージセンサ（ＣＩＳ）の全体の処理順序の例が示されている。プロセスは、開始ウェーハＷ１である初期構造７００から始まる。次に、初期ＣＭＯＳ処理７０２が開始ウェーハＷ１の１つの表面に対して行われて中間構造７１０を得る。この初期ＣＭＯＳ処理は、後で実行される高温ＣＶＤステップに耐性があるＣＭＯＳ回路を形成するステップを含むことができる。例えば、この初期ＣＭＯＳ処理は、ポリシリコンゲートの形成までを含むことができる。次に、開始ウェーハＷ１の初期ＣＭＯＳ構造７０２を有する部分に第１の接合ウェーハＢＷ１を接合して中間構造７２０を得る。次に、初期ウェーハＷ１のＣＭＯＳ構造７０２以外の部分をエッチング除去して中間構造７３０を形成する。次に、ＨＴ ＰｕｒｅＢ ＣＶＤを用いてＣＭＯＳ層７０２上にホウ素層７４２を堆積させて中間構造７４０を形成する。次に、ホウ素層７４２に第２の接合ウェーハＢＷ２を接合して中間構造７５０を得る。次に、第１の接合ウェーハＢＷ１をＣＭＯＳ層７０２から剥離して中間構造７６０を形成する。次に、ＣＭＯＳ処理の第２の部分を行ってＣＭＯＳ構造層７７２を作製し、中間構造７７０を得る。次に、ＣＭＯＳ構造層７７２に第３の接合ウェーハＢＷ３を接合して中間構造７８０を得る。最終的に、接合層ＢＷ２をホウ素層７４２から剥離して最終構造７９０を得る。この最終構造が追加の処理ステップを経ることがあることが理解されるであろう。各接合／剥離ステップは、適切な接合／剥離技術が、接合／剥離ステップの前後の適切な熱処理シーケンスについて選ばれなければならない。

[0087] 図８Ａから図８Ｄは、図７の全体的なプロセスをより詳細に示している。図８Ａの最上部分は、開始ウェーハＷ１の１つの表面に適用されて中間構造７１０を得るための初期ＣＭＯＳ処理７０２を示す。この初期ＣＭＯＳ処理は、後に実行される高温ＣＶＤステップに耐えるＣＭＯＳ回路を形成するステップを含むことができる。例えば、この初期ＣＭＯＳ処理は、ポリシリコンゲートの形成までを含むことができる。図中で下方に進む図８Ａの次の部分は、開始ウェーハＷ１の初期ＣＭＯＳ構造７０２を有する部分に第１の接合ウェーハＢＷ１を接合して中間構造７２０を得ることを示す。下方に進む図８Ａの次の部分は、初期ウェーハＷ１のＣＭＯＳ層７０２以外の部分をエッチング除去して中間構造７３０を形成することを示す。

[0088] 図８Ｂを参照すると、図８Ｂの最上部分は、ＨＴ ＰｕｒｅＢ ＣＶＤを用いてＣＭＯＳ層７０２上にホウ素層７４２を堆積させて中間構造７４０を形成することを示す。図中で下方に進む図８Ｂの次の部分は、ホウ素層７４２に第２の接合ウェーハＢＷ２を接合して中間構造７５０を得ることを示す。

[0089] 図８Ｃを参照すると、図８Ｃの最上部分は、第１の接合ウェーハＢＷ１をＣＭＯＳ層７０２から剥離して中間構造７６０を形成することを示す。図中で下方に進む図８Ｃの次の部分は、ＣＭＯＳ処理の第２の部分を行ってＣＭＯＳ構造層７７２を作製し、中間構造７７０を得ることを示す。

[0090] 図８Ｄの最上部分は、ＣＭＯＳ構造層７７２に第３の接合ウェーハＢＷ３を接合して中間構造７８０を得ることを示す。最終的に、第２の接合ウェーハＢＷ２をホウ素層７４２から剥離して最終構造７９０を得る。

[0091] 図９は、ある実施形態の一態様に係る、一時的なウェーハ接合－剥離を用いて単一ダイＣＭＯＳ検出器を製造するためのプロセスのステップを示すフローチャートである。ステップＳ１０において、初期ＣＭＯＳ処理が開始ウェーハに対して行われる。この処理は、後のステップ、具体的には高温ＣＶＤ堆積ステップの高熱に耐える構造のみを形成するために実行される。ステップＳ２０において、開始ウェーハの処理された面に第１の接合ウェーハが接合される。ステップＳ３０において、開始ウェーハをエッチングして部分的にＣＭＯＳ処理された表面を露出させる。ステップＳ４０において、ＣＭＯＳ処理された表面上に、例えばＨＴ ＰｕｒｅＢ ＣＶＤを用いて純ホウ素などの材料の層を堆積させる。ステップＳ５０において、ホウ素層に第２の接合ウェーハが接合される。ステップＳ６０において、第１の接合ウェーハは、第２の接合ウェーハとその層の結合体から剥離される。ステップＳ７０において、ＣＭＯＳ処理層に対して追加のＣＭＯＳ処理が行われる。このステップでは、ＨＴ ＰｕｒｅＢ ＣＶＤなどの高温ステップは既に行われているため、このステップに耐性がない構造を形成することができる。ステップＳ８０において、ＣＭＯＳ処理された層に第３の接合ウェーハが接合される。ステップＳ９０において、第２の接合ウェーハは、第３のボディウェーハとその層の結合体から剥離される。

[0092] 実施形態は以下の条項を使用してさらに記述されることがある。
１．ｐｎ接合を有する半導体構造と、
ｐｎ接合のための上部電極と、を備えた検出器であって、上部電極が、電子又は電磁放射を検出するためのアクティブエリアを提供し、上部電極が、ドープ層と、少なくとも部分的にドープ層の下にあり、上部電極の直列抵抗を減らすように構成された埋め込み部分とを備えた検出器。
２．検出器が、走査電子顕微鏡（ＳＥＭ）検査システムにおけるインレンズ又はオンアクシス動作用に構成され、
半導体構造が、走査ビームをターゲットに通過させる穴を有する、条項１の検出器。
３．埋め込み部分が、検出のために設けられたアクティブエリアを変化させることなく、上部電極の直列抵抗を減らすように構成された、条項１の検出器。
４．半導体構造がシリコンベースの半導体構造であり、
上部電極がアノード電極であり、
ドープ層にｐ型ドーパントがドープされている、条項１の検出器。
５．上部電極の埋め込み部分が、ドープ層と同じ型のドーパントの熱処理によって形成された、条項４の検出器。
６．上部電極の埋め込み部分を形成するのに使用されるドーパントが、化学蒸着プロセスによって半導体構造上に堆積された、条項５の検出器。
７．ドープ層のｐ型ドーパントがホウ素を含む、条項４の検出器。
８．半導体構造がシリコンベースの半導体構造であり、
上部電極がカソード電極であり、
ドープ層にｎ型ドーパントがドープされている、条項１の検出器。
９．上部電極の埋め込み部分が、ドープ層と同じ型のドーパントの熱処理によって形成された、条項８の検出器。
１０．上部電極の埋め込み部分を形成するのに使用されるドーパントが、化学蒸着プロセスによって半導体構造上に堆積された、条項９の検出器。
１１．上部電極の埋め込み部分及びドープ層の同じ型のドーパントが、異なるｎ型ドーパントである、条項９の検出器。
１２．ドープ層のｎ型ドーパントが、ヒ素、リン、又はアンチモンのうちの１つ以上を含む、条項８の検出器。
１３．半導体構造の周囲上に配設され、上部電極のドープ層と部分的に重なる上部電極金属コンタクトをさらに備え、上部電極の埋め込み部分が、上部電極の直列抵抗を減らして、電子又は電磁放射の検出からｐｎ接合により生成された電流を上部電極金属コンタクトで得られるようにした、条項１の検出器。
１４．ドープ層の上方に配設されたキャッピング層をさらに備えた、条項１の検出器。
１５．キャッピング層が導電層である、条項１４の検出器。
１６．ｐｎ接合がｐｉｎ接合である、条項１の検出器。
１７．検出器が二次電子（ＳＥ）検出器であり、電子の検出がターゲットからの後方散乱電子の検出を含み、又は
検出器が放射検出器であり、電磁放射の検出がターゲットからの後方散乱電磁放射の検出を含む、条項１の検出器。
１８．上部電極の埋め込み部分が、上部電極により提供されるアクティブエリアに複数の埋め込みセクションを含む、条項１の検出器。
１９．複数の埋め込みセクションが互いに交わらない、条項１８の検出器。
２０．複数の埋め込みセクションが直線セクション、曲線セクション、又はその両方を含む、条項１９の検出器。
２１．複数の埋め込みセクションが格子状に配置されている、条項１９の検出器。
２２．複数の埋め込みセクションが放射状に配置されている、条項１９の検出器。
２３．検出器がＳＥＭ検査システムにおけるオフアクシス動作用に構成される、条項１の検出器。
２４．走査ビームをターゲットに通過させる穴を有し、ｐｎ接合を有する半導体構造と、
ｐｎ接合のための上部電極であって、電子又は電磁放射を検出するためのアクティブエリアを提供し、ドープ層を備えた上部電極と、
半導体構造の穴の側壁の近くに形成され、アクティブエリアを穴の側壁から電気的に分離するように構成された分離構造と、を備えた検出器。
２５．穴が半導体構造の中央に形成される、条項２４の検出器。
２６．分離構造が、ｐｎ接合により形成された空乏領域が穴の側壁に到達するのを制限するように構成されることによって、アクティブエリアを穴の側壁から電気的に分離するように構成された、条項２４の検出器。
２７．分離構造と穴の側壁との間の距離が６０ミクロン未満である、条項２４の検出器。
２８．分離構造が、穴の側壁と実質的に平行であるが接触しない深いトレンチ構造である、条項２４の検出器。
２９．深いトレンチ構造が、ドープされた側壁を備え、ｐｎ接合により形成された空乏領域が穴の側壁に到達することを制限することによって、アクティブエリアを電気的に分離するための無欠陥停止面を提供する、条項２８の検出器。
３０．分離構造が、穴の側壁に実質的に平行で隣接したドープ層である、条項２４の検出器。
３１．分離構造と穴の側壁との間の距離が１ミクロン未満である、条項３０の検出器。
３２．ドープ層が穴の側壁と接触している、条項３０の検出器。
３３．半導体構造がシリコンベースの半導体構造であり、
上部電極がアノード電極であり、
ドープ層にｐ型ドーパントがドープされている、条項２４の検出器。
３４．ドープ層のｐ型ドーパントがホウ素を含む、条項３３の検出器。
３５．半導体構造がシリコンベースの半導体構造であり、
上部電極がカソード電極であり、
ドープ層にｎ型ドーパントがドープされている、条項２４の検出器。
３６．ドープ層のｎ型ドーパントが、ヒ素、リン、又はアンチモンのうちの１つ以上を含む、条項３５の検出器。
３７．ｐｎ接合がｐｉｎ接合である、条項２４の検出器。
３８．検出器が二次電子（ＳＥ）検出器であり、電子の検出がターゲットからの後方散乱電子の検出を含む、又は
検出器が放射検出器であり、電磁放射の検出がターゲットからの後方散乱電磁放射の検出を含む、条項２４の検出器。
３９．検出器が、走査電子顕微鏡（ＳＥＭ）検査システムにおけるインレンズ又はオンアクシス動作用に構成された、条項２４の検出器。
４０．走査ビームをターゲットに通過させる穴を有し、ｐｎ接合を有する半導体構造と、
ｐｎ接合のための上部電極であって、電子又は電磁放射を検出するためのアクティブエリアを提供し、ドープ層と、少なくとも部分的にドープ層の下にあり、後方散乱の検出のために設けられたアクティブエリアを変化させることなく上部電極の直列抵抗を減らすように構成された埋め込み部分とを備えた上部電極と、
半導体構造の穴の側壁の近くに形成され、アクティブエリアを穴の側壁から電気的に分離するように構成された分離構造と、を備えた検出器。
４１．穴が半導体構造の中央に形成された、条項４０の検出器。
４２．半導体構造がシリコンベースの半導体構造であり、
上部電極がアノード電極であり、
ドープ層にｐ型ドーパントがドープされており、
上部電極の埋め込み部分がドープ層と同じ型のドーパントの熱処理によって形成された、条項４０の検出器。
４３．上部電極の埋め込み部分を形成するのに使用されるドーパントが、化学蒸着プロセスによって半導体構造上に堆積された、条項４２の検出器。
４４．ドープ層のｐ型ドーパントがホウ素を含む、条項４２の検出器。
４５．半導体構造がシリコンベースの半導体構造であり、
上部電極がカソード電極であり、
ドープ層にｎ型ドーパントがドープされており、
上部電極の埋め込み部分がドープ層と同じ型のドーパントの熱処理によって形成された、条項４０の検出器。
４６．上部電極の埋め込み部分を形成するのに使用されるドーパントが、化学蒸着プロセスによって半導体構造上に堆積された、条項４５の検出器。
４７．上部電極の埋め込み部分及びドープ層の同じ型のドーパントが、異なるｎ型ドーパントである、条項４５の検出器。
４８．ドープ層のｎ型ドーパントが、ヒ素、リン、又はアンチモンのうちの１つ以上を含む、条項４５の検出器。
４９．分離構造が、
ドープされた側壁を備えた、穴の側壁と実質的に平行であるが接触しない深いトレンチ構造である、又は
穴の側壁に実質的に平行で隣接したドープ層である、条項４０の検出器。
５０．検出器が二次電子（ＳＥ）検出器であり、電子の検出がターゲットからの後方散乱電子の検出を含む、又は 検出器が放射検出器であり、電磁放射の検出がターゲットからの後方散乱電磁放射の検出を含む、条項４０の検出器。
５１．検出器が、走査電子顕微鏡（ＳＥＭ）検査システムにおけるインレンズ又はオンアクシス動作用に構成された、条項４０の検出器。
５２．半導体検出器に上部電極の埋め込み部分を形成する方法であって、方法が、
上部電極のアクティブエリアを有する半導体構造の表面にドーパント層を堆積させること、及び
上部電極の直列抵抗を減らす複数の埋め込みセクションを含む上部電極の埋め込み部分を形成するために、熱処理を施してドーパントをドーパント層から半導体構造内及び上部電極の検出層の少なくとも部分的に下に打ち込むこと、を含む方法。
５３．複数の埋め込みセクションを形成することが、
互いに交わらない複数の埋め込みセクション、
直線セクション、曲線セクション、又はその両方を含む複数の埋め込みセクション、
格子状に配置された複数の埋め込みセクション、又は
放射状に配置された複数の埋め込みセクション、
を形成することを含む、条項５２の方法。
５４．ドーパント層の堆積が、化学蒸着プロセスによってドーパント層を堆積させることを含む、条項５２の方法。
５５．ドーパント層の上方にキャッピング層を堆積させることをさらに含み、キャッピング層が、熱処理を施すのに先立って堆積される、条項５２の方法。
５６．キャッピング層が誘電体層である、条項５２の方法。
５７．上部電極がアノード電極であり、
ドーパント層のドーパントがｐ型ドーパントを含む、条項５２の方法。
５８．ｐ型ドーパントがホウ素を含む、条項５７の方法。
５９．検出層のドーパントが、ドーパント層のドーパントと同じ型である、条項５７の方法。
６０．上部電極がカソード電極であり、
ドープ層のドーパントがｎ型ドーパントを含む、条項５２の方法。
６１．ｎ型ドーパントがヒ素、リン、又はアンチモンのうちの１つ以上を含む、条項６０の方法。
６２．検出層のドーパントが、ドーパント層のドーパントと同じ型である、条項６０の方法。
６３．検出器が、アクティブエリア上方の電子を検出するように構成された二次電子（ＳＥ）検出器である、又は
検出器が、アクティブエリア上方の電磁放射を検出するように構成された放射検出器である、条項５２の方法。
６４．走査電子顕微鏡（ＳＥＭ）検査システムの二次電子を受けるためのアノードを形成するための、基板の第１の面にある第１の導電型の第１の層と、
アノードの直列抵抗を減らすための、基板の第１の面にある第１の導電型の埋め込みセクションと、
第１の層及び第２の層を含むｐｎダイオードの形成を可能にするための第２の導電型の第２の層と、
を備えた検出器。
６５．埋め込みセクションの形成が基板にドーパントを注入することを含む、条項６４の検出器。
６６．ドーパントがホウ素を含む、条項６５の検出器。
６７．埋め込みセクションが格子を形成する、条項６４の検出器。
６８．穴を備え、穴を取り囲む深いトレンチ分離を備えた半導体構造と、
ＳＥＭシステムの二次電子を受けるための、半導体構造の第１の面にある第１の導電型の第１の層と、
第２の導電型の第２の層であって、第１の層及び第２の層を含むｐｎダイオードの半導体構造での形成を可能にするための、深いトレンチ分離に隣接する第２の層と、を備えた基板。
６９．半導体検出器を製造する方法であって、半導体検出器が、放射を受けることに応答して信号を生成するための要素と、要素に電気的に接続され、温度Ｔを超える処理温度に耐えることができない少なくとも１つの構造を備えた回路とを備え、方法が、
回路の温度Ｔに耐えることができる第１の部分を作製するステップと、
温度Ｔで処理ステップを行うステップと、
回路の温度Ｔに耐えることができない構造を含む第２の部分を作製するステップと、を含む方法。
７０．温度Ｔで処理ステップを行うことが、高温化学蒸着を行うことを含む、条項６９の方法。
７１．高温化学蒸着を行うことが、ホウ素の高温化学蒸着を行うことを含む、条項７０の方法。
７２．ホウ素の高温化学蒸着を行うことが、純ホウ素の高温化学蒸着を行うことを含む、条項７１の方法。
７３．回路の第１の部分を作製することが、ＣＭＯＳ回路の部分的作製を含む、条項６９から７２のいずれか一項の方法。
７４．回路の第２の部分を作製することが、ＣＭＯＳ回路の作製を完了することを含む、条項６９から７３のいずれか一項の方法。
７５．温度Ｔが７００℃を上回る、条項６９から７４のいずれか一項の方法。
７６．半導体検出器を製造する方法であって、半導体検出器が、放射を受けることに応答して信号を生成するための要素と、要素に電気的に接続され、７００℃を超える処理温度Ｔに耐えることができない少なくとも１つの構造を備えたＣＭＯＳ回路とを備え、方法が、
ＣＭＯＳ回路の温度Ｔに耐えることができる第１の部分を作製するステップと、
温度ＴでＨＴ ＰｕｒｅＢ ＣＶＤ処理ステップを行うステップと、
ＣＭＯＳ回路の温度Ｔに耐えることができない構造を含む第２の部分を作製するステップと、を含む方法。
７７．単一ダイ半導体検出器を製造するためのプロセスであって、プロセスが、
開始ウェーハを提供するステップと、
開始ウェーハの処理面に対して、処理温度Ｔに耐えることができる回路の形成に限定された第１の部分回路形成ステップを行って、第１の部分回路層を形成するステップと、
第１の部分回路層に第１の接合ウェーハを接合するステップと、
開始ウェーハの一部分をエッチング除去して第１の部分回路層を露出させるステップと、
第１の部分回路層上にホウ素層を堆積させるステップと、
ホウ素層に第２の接合ウェーハを接合するステップと、
第１の部分回路層から第１の接合ウェーハを剥離するステップと、
第１の部分回路層に対して、処理温度Ｔに耐えることができない回路構造を形成することを含む第２の部分回路形成ステップを行って、完成した回路層を形成するステップと、
完成した回路層に第３の接合層を接合するステップと、
ホウ素層から第２の接合ウェーハを剥離するステップと、を含むプロセス。
７８．第１の部分回路形成ステップを行うことが、第１の部分ＣＭＯＳ回路形成ステップを行うことを含む、条項７７のプロセス。
７９．第１の部分回路層に対して、第２の部分回路形成ステップを行って完成した回路層を形成することが、第１の部分回路層に対して、第２の部分ＣＭＯＳ回路形成ステップを行って完成したＣＭＯＳ回路層を形成することを含む、条項７７又は７８のプロセス。
８０．第１の部分回路層上にホウ素層を堆積させることが、ＨＴ ＰｕｒｅＢ ＣＶＤを用いることを含む、条項７７から７９のいずれか一項のプロセス。
８１．温度Ｔが７００℃を上回る、条項７７から８０のいずれか一項のプロセス。
８２．放射を受けることに応答して信号を生成するための要素と、要素に電気的に接続され、７００℃を超える処理温度Ｔに耐えることができない少なくとも１つの構造を備えたＣＭＯＳ回路とを備えた単一ダイ半導体検出器であって、半導体検出器が、
ＣＭＯＳ回路の温度Ｔに耐えることができる第１の部分を作製するステップと、
温度ＴでＨＴ ＰｕｒｅＢ ＣＶＤ処理ステップを行うステップと、
ＣＭＯＳ回路の温度Ｔに耐えることができない構造を含む第２の部分を作製するステップと、を含む方法によって作製される、単一ダイ半導体検出器。

[0093] この開示は、図１から図９及びこれらの各説明を含み、ＳＥＭシステムで使用される半導体検出器の感度、効率、及び帯域幅を向上させる種々の技術を提供する。例えば、この開示には、純ホウ素技術（例えば、カソード電極のための純ホウ素層又は同様な層）と組み合わせて上部電極の「埋め込みグリッド」又は「埋め込み部分」を使用して、アクティブエリアにフィルタリング／吸収金属スタック（例えばアルミニウムグリッド２４０）を使用しない場合に（極端紫外線ＥＵＶ用途の場合と同様）、電子検出における低雑音及び高速応答を達成することが記載されている。また、この開示には、アクティブエリアを最大化するための分離構造の使用、及び半導体検出器のセグメント内に入射する電子の新しい位置決め分解能（例えば放射形状）が記載されている。

[0094] 図面に関連して説明した種々のダイアグラムは、様々な実施形態の可能な実施例のアーキテクチャ、構成、機能性、及び動作の例を示す。フローチャートに関して、各ブロックは、方法又はプロセス全体の一部分を表すことがある。一部の代替的な実施例では、フローチャートのブロックに記載された機能が、記載された順序から外れて、及び／又は異なるブロックの機能と同時に行われることがあることも留意されるべきである。

[0095] 説明した実施形態が相互に排他的ではないこと、及び１つの例示的な実施形態と関連して説明された要素、コンポーネント、材料、又はステップが、所望の設計目的を達成するための適切な方法で、他の実施形態と組み合わせられる、又は他の実施形態から取り除かれることがあることが理解されるべきである。

[0096] 本明細書では、特に別段の記載がなければ、「又は」という用語は、実行不可能な場合を除き、全ての可能な組み合わせを包含する。例えば、コンポーネントがＡ又はＢを含みことがあると記載される場合、特に別段の記載がなければ、又は実行不可能でなければ、コンポーネントは、ＡもしくはＢ、又はＡ及びＢを含むことがある。第２の例として、コンポーネントがＡ、Ｂ、又はＣを含むことがあると記載される場合、特に別段の記載がなければ、又は実行不可能でなければ、コンポーネントは、Ａ、Ｂ、もしくはＣ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又はＡ、Ｂ、及びＣを含むことがある。

[0097] また、本明細書及び添付の請求項で使用される冠詞「a」及び「an」は、別段の定めがない、又は単数形に関する文脈から明らかでない限り、一般に「one or more」（１つ以上）を意味すると解釈されるべきである。

[0098] 請求項における図番又は図参照ラベルの使用は、請求項の解釈を容易にすることが意図される。こうした使用は、請求項の範囲を対応する図に示される実施形態又は実施例に必ずしも制限するものであると解釈されるべきでない。

[0099] 説明した態様又は実施形態の本質を説明するために述べられ、示された部品の詳細、材料、及び配置構成における種々の変更が、以下の請求項に表される範囲から逸脱することなく、当業者によって行われることがあることがさらに理解されるであろう。

Claims (15)

1. ｐｎ接合を有する半導体構造と、
   前記ｐｎ接合のための上部電極と、を備えた検出器であって、前記上部電極が、電子又は電磁放射を検出するためのアクティブエリアを提供し、前記上部電極が、ドープ層と、少なくとも部分的に前記ドープ層の下にあり、前記上部電極の直列抵抗を減らすように構成された埋め込み部分とを備えた検出器。
2. 前記検出器が、走査電子顕微鏡（ＳＥＭ）検査システムにおけるインレンズ又はオンアクシス動作用に構成され、
   前記半導体構造が、走査ビームをターゲットに通過させる穴を有する、請求項１の検出器。
3. 前記埋め込み部分が、検出のために設けられた前記アクティブエリアを変化させることなく、前記上部電極の直列抵抗を減らすように構成された、請求項１の検出器。
4. 前記半導体構造がシリコンベースの半導体構造であり、
   前記上部電極がアノード電極であり、
   前記ドープ層にｐ型ドーパントがドープされている、請求項１の検出器。
5. 前記上部電極の前記埋め込み部分が、前記ドープ層と同じ型のドーパントの熱処理によって形成された、請求項４の検出器。
6. 前記上部電極の前記埋め込み部分を形成するのに使用される前記ドーパントが、化学蒸着プロセスによって前記半導体構造上に堆積された、請求項５の検出器。
7. 前記ドープ層の前記ｐ型ドーパントがホウ素を含む、請求項４の検出器。
8. 前記半導体構造がシリコンベースの半導体構造であり、
   前記上部電極がカソード電極であり、
   前記ドープ層にｎ型ドーパントがドープされている、請求項１の検出器。
9. 前記上部電極の前記埋め込み部分が、前記ドープ層と同じ型のドーパントの熱処理によって形成された、請求項８の検出器。
10. 前記上部電極の前記埋め込み部分を形成するのに使用される前記ドーパントが、化学蒸着プロセスによって前記半導体構造上に堆積された、請求項９の検出器。
11. 前記上部電極の前記埋め込み部分及び前記ドープ層の前記同じ型のドーパントが、異なるｎ型ドーパントである、請求項９の検出器。
12. 前記ドープ層の前記ｎ型ドーパントが、ヒ素、リン、又はアンチモンのうちの１つ以上を含む、請求項８の検出器。
13. 前記半導体構造の周囲上に配設され、前記上部電極のドープ層と部分的に重なる上部電極金属コンタクトをさらに備え、前記上部電極の前記埋め込み部分が、前記上部電極の前記直列抵抗を減らして、前記電子又は電磁放射の検出から前記ｐｎ接合により生成された電流を前記上部電極金属コンタクトで得られるようにした、請求項１の検出器。
14. 前記ドープ層の上方に配設されたキャッピング層をさらに備えた、請求項１の検出器。
15. 前記キャッピング層が導電層である、請求項１４の検出器。

Images