KR20210092818A

KR20210092818A - 반도체 검출기 및 그 제조 방법

Info

Publication number: KR20210092818A
Application number: KR1020217019390A
Authority: KR
Inventors: 지안파올로 로리토; 스토얀 니티아노브; 신칭 리앙; 케니치 카나이
Original assignee: 에이에스엠엘 네델란즈 비.브이.
Priority date: 2018-12-31
Filing date: 2019-12-06
Publication date: 2021-07-26
Also published as: TW202247225A; CN113228223B; US20200212246A1; JP2022515020A; KR20240008377A; WO2020141042A1; TW202405859A; JP2024036614A; TWI820862B; CN113228223A; JP2022167895A; JP7108792B2; TW202101514A; US11843069B2; KR102619433B1; US20240234620A9; TWI820274B; JP7434443B2; US20240136462A1

Abstract

본 개시내용은 임계 치수 주사 전자 현미경(CD-SEM) 및 리뷰 SEM 시스템에서 사용되는 검출기를 기재한다. 일 실시예에서, 검출기는 스캐닝 빔이 타겟으로 통과하는 홀 및 p-n 접합을 갖는 반도체 구조체를 포함한다. 검출기는 또한 전자 또는 전자기 방사선(예를 들어, 타겟으로부터의 후방 산란)을 검출하기 위한 활성 영역을 제공하는 p-n 접합을 위한 상부 전극(예컨대, 애노드 또는 캐소드)을 포함한다. 상부 전극은 도핑된 층을 가지며, 또한 활성 영역을 변화시키지 않으면서 상부 전극의 직렬 저항을 감소시키기 위해 도핑된 층 아래에 매립된 부분을 가질 수 있다. 다른 실시예에서, 절연 구조체는 측벽으로부터 활성 영역을 전기적으로 절연하기 위해 홀의 측벽 근처의 반도체 구조체에서 형성될 수 있다. 상부 전극의 매립부를 형성하는 방법이 또한 설명된다.

Description

반도체 검출기 및 그 제조 방법

관련 출원에 대한 교차 -참조

본 출원은 2018년 12월 31일에 출원된 미국 출원 제62/786,865호, 및 2019년 10월 29일에 제출된 미국 출원 제62/927,451호의 우선권을 주장하며, 이는 그 전문이 본원에 참조로 포함된다.

기술분야

본 발명은 일반적으로, 예를 들어 주사 전자 현미경(SEM) 시스템에서 사용될 수 있는 방사선 검출기에 관한 것이다.

방사선 검출기는 다양한 용도에 사용된다. 여기서 및 다른 곳에서, 용어 "방사선"은 전자기파 및 이동 입자를 지칭하는데 사용된다. 예를 들어, 집적 회로(IC) 부품을 제조하기 위해 사용되는 제조 공정에서, 마무리되지 않거나 마무리된 회로 부품이 특정 설계에 따라 제조되고 결함이 없는 것을 보장하기 위해 검사된다. 광학 현미경 또는 하전된 입자 (예를 들어, 전자) 빔 현미경, 예컨대 SEM을 이용하는 검사 시스템이 사용될 수 있다. IC 구성요소의 다양한 피처의 물리적 크기가 계속해서 축소됨에 따라, 이들 검사 시스템에 의해 달성되는 정확도 및 수율이 보다 중요해진다. 현재, 이들 시스템은 검사되는 타겟으로부터 나오는 후방 산란 또는 2차 전자를 검출하는 데 사용되는 반도체 방사선 검출기 또는 단순히 반도체 검출기의 감도 및 속도에 의해 적어도 부분적으로 제한되는 경향이 있다. 따라서, 반도체 검출기의 성능의 개선이 매우 바람직하다.

다음은 이러한 양태들의 기본적인 이해를 제공하기 위해 본 발명의 다양한 실시예들의 하나 이상의 양태들의 단순화된 요약을 제시한다. 이 요약은 모든 고려된 양태의 광범위한 개요가 아니며, 모든 양태의 핵심 또는 중요 요소를 확인하거나 임의의 또는 모든 양태의 범위를 기술하지 않도록 의도된다. 이의 유일한 목적은 하나 이상의 측면의 일부 개념을 이후에 제시되는 보다 상세한 설명에 대한 서두로서 단순화된 형태로 제공하는 것이다.

일 실시예의 양태는 스캐닝 빔이 타겟으로 통과하는 홀을 갖는 반도체 구조체를 갖는 검출기를 설명하며, 반도체 구조체는 p-n 접합을 포함한다. 검출기는 또한 p-n 접합을 위한 상부 전극을 가지며, 여기서 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상부 전극은 도핑된 층 및 도핑된 층 아래에 매립된 부분을 포함하고, 여기서 매립된 부분은 검출을 위해 제공된 활성 영역을 변화시키지 않으면서 상부 전극의 직렬 저항을 감소시키도록 구성된다.

다른 실시예의 양태는 스캐닝 빔이 타겟으로 통과하는 홀을 갖는 반도체 구조를 갖는 검출기를 설명하고, 여기서 반도체 구조는 p-n 접합을 포함한다. 검출기는 또한 p-n 접합을 위한 상부 전극을 가지며, 여기서 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상부 전극은 도핑된 층을 포함한다. 검출기는 또한 홀의 측벽 근처의 반도체 구조체에 형성된 절연(isolation) 구조체를 가지며, 절연 구조체는 홀의 측벽과 활성 영역을 전기적으로 절연하도록 구성된다.

또 다른 실시예의 양태는 스캐닝 빔이 타겟으로 통과하는 홀을 갖는 반도체 구조체를 갖는 검출기를 설명하고, 여기서 반도체 구조체는 p-n 접합을 포함한다. 검출기는 또한 p-n 접합을 위한 상부 전극을 가지며, 여기서 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상부 전극은 도핑된 층 및 도핑된 층 아래에 매립된 부분을 포함하고, 여기서 매립된 부분은 검출을 위해 제공된 활성 영역을 변화시키지 않으면서 상부 전극의 직렬 저항을 감소시키도록 구성된다. 검출기는 또한 홀의 측벽 근처의 반도체 구조체에 형성된 절연 구조체를 가지며, 절연 구조체는 홀의 측벽과 활성 영역을 전기적으로 절연하도록 구성된다.

또 다른 실시예의 양태는 반도체 검출기에 상부 전극의 매립된 부분을 형성하는 방법을 설명하며, 이 방법은 상부 전극의 활성 영역을 갖는 반도체 구조물의 표면 상에 도펀트 층을 침착(deposit)시키는 단계, 및 이어서 열 처리를 적용하여 도펀트 층으로부터 반도체 구조물 내로 그리고 상부 전극의 검출 층 아래로 도펀트를 구동시켜 상부 전극의 매립 부분을 형성하는 단계를 포함한다.

다른 실시예의 다른 양태에 따르면, 방사선을 수신하는 것에 응답하여 전기 신호를 생성하는 요소 및 요소에 전기적으로 연결되는 회로를 포함하는 반도체 검출기를 제조하는 방법이 개시되며, 회로는 온도(T)를 초과하는 처리 온도를 견딜 수 없는 적어도 하나의 구조를 포함하고, 상기 방법은, 상기 회로의 제1 부분을 제조하는 단계 - 상기 제1 부분은 온도(T)를 견딜 수 있음 - , 상기 온도(T)에서 처리 단계를 수행하는 단계, 및 상기 회로 회로의 제2 부분을 제조하는 단계를 포함하며, 상기 제2 부분은 온도(T)를 견뎌낼 수 없는 구조체를 포함한다. 고온 화학 증착을 수행하는 것은 붕소의 고온 화학 증착을 실행하는 것을 포함할 수 있다. 붕소의 고온 화학적 증착을 수행하는 것은 순수한 붕소의 고온의 화학적 증착을 포함할 수 있다. 회로의 제1 부분을 제조하는 것은 CMOS 회로의 부분 제조를 포함할 수 있다. 회로의 제2 부분을 제조하는 단계는 CMOS 회로의 제조를 완료하는 단계를 포함한다. 온도(T)는 700℃ 초과일 수 있다.

다른 실시예의 다른 양태에 따르면, 반도체 검출기를 제조하는 방법이 개시되며, 상기 검출기는 700℃를 초과하는 처리 온도(T)를 견딜 수 없는 적어도 하나의 구조체를 포함하는, 방사선에 응답하여 신호를 생성하기 위한 요소 및 요소에 전기적으로 접속된 CMOS 회로를 포함하고, 방법은 CMOS 회로의 제1 부분을 제조하는 단계를 포함하고, 제1 부분은 온도(T)를 견뎌낼 수 있으며, 온도(T)에서 HT PureB CVD 처리 단계를 수행하고, 및 CMOS 회로의 제2 부분을 제조하고, 제2 부분은 온도(T)에 견딜 수 없는 구조체를 포함한다.

다른 실시예의 다른 양태에 따르면, 단일-다이 이미지 반도체 방사선 검출기를 제조하는 방법이 개시되며, 방법은, 초기 웨이퍼를 제공하는 단계, 제1 부분 회로 층을 형성하기 위해 초기 웨이퍼의 처리된 면 상에서 제1 부분 회로 형성 단계를 수행하고, 제1 부분 회로 형성 단계는 처리 온도(T)를 견딜 수 있는 회로의 형성으로 제한되며, 제1 본딩 웨이퍼를 제1 부분 회로 층에 본딩하고, 초기 웨이퍼의 일부를 에칭하여 제1 부분 회로 층을 노출시키고, 제1 부분 회로 층 상에 붕소 층을 침착시키고, 제1 부분 회로 층으로부터 제1 본딩 웨이퍼를 디본딩시키고, 제1 부분 회로 층 상에 제2 부분 회로 형성 단계를 수행하여 완전 회로 층을 형성하고, 제2 부분 회로 형성 단계는 처리 온도(T)를 견딜 수 없는 회로 구조체를 형성하는 것을 포함하고, 제3 본딩 층을 완전 회로 층에 본딩하고, 제2 본딩 웨이퍼를 붕소 층으로부터 디본딩하는 것을 포함한다. 제1 부분 회로 형성 공정을 수행하는 것은, 제1 부분 CMOS 회로 형성 단계를 수행하는 것을 포함할 수 있다. 제1 부분 회로 층 상에 제2 부분 회로 형성 단계를 수행하여 완전 회로층을 형성하는 것은, 제1 부분 회로 층 상에 제2 부분 CMOS 회로 형성 단계를 수행하여 완전 CMOS 회로 층을 형성하는 것을 포함할 수 있다. 제1 부분 회로 층 상에 붕소 층을 침착시키는 것은 HT PureB CVD를 사용하는 것을 포함한다. 온도(T)는 700℃ 초과일 수 있다.

다른 실시예의 다른 양태에 따르면, 방사선에 응답하여 신호를 생성하기 위한 요소 및 요소에 전기적으로 접속된 CMOS 회로를 포함하는 단일-다이 반도체 검출기가 개시되며, CMOS 회로는 700℃를 초과하는 처리 온도(T)를 견딜 수 없는 적어도 하나의 구조체를 포함하고, 검출기는 CMOS 회로의 제1 부분을 제조 - 제1 부분은 온도(T)를 견뎌낼 수 있음 - 하고, 온도(T)에서 HT PureB CVD 처리 단계를 수행하고, 그리고 CMOS 회로의 제2 부분을 제조 - 제2 부분은 온도(T)를 견딜 수 없는 구조체들을 포함함 - 하는 단계들을 포함하는 방법에 의해 제조된다.

상기 및 관련 목적을 달성하기 위해, 실시예들의 양태는 이하 기재되고 특히 청구범위에서 지적된 특징을 포함한다. 하기 설명 및 첨부된 도면은 하나 이상의 양태의 특정한 예시적인 특징을 상세히 설명한다. 그러나, 이들 특징은 다양한 양태의 원리가 사용될 수 있는 다양한 방식 중 몇 가지를 나타내지만, 이러한 설명은 이러한 모든 양태 및 이들의 등가물을 포함하는 것으로 의도된다.

도 1a는 SEM 시스템의 반도체 검출기를 도시하는 도면이다.
도 1b는 오프-액시스 SEM 시스템에서의 반도체 검출기를 도시하는 도면이다.
도 2a는 본 개시내용의 일부 양태에 따른, 상부 전극 상에 외부 Al 그리드를 갖는 반도체 검출기의 부분 단면도를 예시하는 도면이다.
도 2b는 본 개시내용의 일부 양태에 따른, 상부 전극의 매립된 부분을 갖는 반도체 검출기의 부분 단면도를 예시하는 도면이다.
도 2c는 본 개시내용의 일부 양태에 따른, 상부 전극 및 캡핑 층의 매립된 부분을 갖는 반도체 검출기의 부분 단면도를 예시하는 도면이다.
도 3은 본 개시내용의 일부 양태에 따른, 검출기 평면 상의 시뮬레이션된 전자 위치 분포의 플롯이다.
도 4a는 본 개시내용의 일부 양태에 따른, 홀 주위에 큰 "데드 영역"을 갖는 반도체 검출기의 부분 단면도를 예시하는 도면이다.
도 4b 및 도 4c는 본 개시내용의 일부 양태에 따른, 홀 주위에 작은 "데드 영역"을 생성하기 위한 절연 구조를 갖는 반도체 검출기의 부분 단면도를 예시하는 도면이다.
도 5a는 본 개시내용의 일부 양태에 따라, 다수의 매립된 섹션들이 방사상 구성으로 배열되는 상부 전극의 매립된 부분의 예의 평면도를 예시하는 도면이다.
도 5b는 본 개시내용의 일부 양태에 따라, 다수의 매립된 섹션들이 그리드 구성으로 배열되는 상부 전극의 매립된 부분의 예의 평면도를 예시하는 도면이다.
도 6은 본 개시내용의 일부 양태에 따른, 반도체 검출기에서 상부 전극의 매립된 부분을 형성하는 방법의 예를 예시하는 흐름도이다.
도 7은 본 개시내용의 일부 양태에 따른 반도체 검출기를 형성하는 방법의 예를 예시하는 차트이다.
도 8a 내지 도 8d는 본 개시내용의 일부 양태에 따른 반도체 검출기를 형성하는 방법의 예를 예시하는 차트이다.
도 9는 본 개시내용의 일부 양태에 따른, 반도체 검출기를 형성하는 방법의 예를 예시하는 흐름도이다.

앞서 언급된 바와 같이, 광학 현미경 또는 하전된 입자(예를 들어, 전자) 빔 현미경, 예컨대 SEM을 이용하는 검사 시스템은 마무리된 또는 마무리되지 않은 IC 컴포넌트들(예컨대, 반도체 웨이퍼 또는 다이 검사)의 검사에 사용될 수 있다. IC 컴포넌트들의 임계 치수들이 계속 축소되고, 그 결과 트랜지스터들의 수가 점점 증가하고, 검사 시스템들의 전체 스루풋이 또한 더 높아짐에 따라, 이들 검사 시스템들에 의해 달성되는 정확도, 수율, 및 속도가 더 중요해진다. 이들 시스템의 핵심 컴포넌트들 중 하나는 검사되는 타겟으로부터 나오는 후방 산란 또는 2차 전자를 검출함으로써 제조 공정으로부터 발생하는 임의의 오류 또는 불일치를 프로파일링하기 위해 사용되는 반도체 검출기이다. 더 높은 처리량으로, 더 민감하거나 더 빠른 반도체 검출기는 충분한 정보가 더 높은 속도에서 검출되는 것을 보장하는 것을 도울 수 있다. 개선된 감도 또는 더 높은 대역폭, 또는 본 명세서에 기재된 다른 특징을 갖는 반도체 검출기는 검사 시스템에서 정확도, 수율 또는 속도의 개선을 가능하게 할 수 있다. 본 개시내용은, 가령 활성 면적을 증가시킴으로써 반도체 검출기의 감도를 개선하기 위한 기술, 또는 가령 직렬 저항을 감소시켜 시간 상수를 단축시킴으로써 반도체 디스플레이의 대역폭을 개선하기 위한 기술과 같은 다양한 기술들을 기재한다.

이하, 실시예의 예시적인 양태를 상세히 참조할 것이며, 그 예가 첨부 도면에 도시되어 있다. 이하의 설명은 첨부 도면을 참조하고, 다른 도면에서 동일한 숫자는 달리 나타내지 않는 한 동일하거나 유사한 요소를 나타낸다. 실시예들의 예시적인 양태들의 다음의 설명에서 설명된 구현예들은 본 개시내용과 일치하는 모든 구현예들을 나타내지 않는다. 대신에, 이들은 단지 특허청구범위에 기재된 바와 같은 개시내용과 관련된 실시예의 양태와 일치하는 구조 및 공정의 예이다. 예를 들어, 개시내용의 일부 양태가 전자 스캐닝 및 검출을 사용하는 검사 시스템의 맥락에서 기재되지만, 이들 측면은 또한 다른 유형의 검사 시스템에 적용될 수 있다.

도 1a는 SEM 시스템(예컨대, 검사 시스템)의 일반적인 표현을 예시하는 도면(100a)을 도시한다. SEM 시스템은 또한 전자빔 시스템 또는 e-빔 시스템으로 지칭될 수 있다. 도면(100)은, 스캐닝 빔(115)(예를 들어, 전자 빔)을 제공하는 소스(110)를 포함하고, 스캐닝 빔(150)은 검출기(120)(예를 들면, 반도체 검출기)의 홀(125)을 통과하고, 타겟(130)을 목표로 한다(예컨대, 검사되는 웨이퍼 또는 다이). 홀(125)은 검출기(120)의 중심에 또는 검출기(220)의 일부 다른 위치에 위치될 수 있다. 소스(110)와 타겟(130) 사이의 검출기(120)의 정렬 때문에, 검출기(220)는 인-렌즈 검출기(in-lens detector)로 지칭될 수 있다. 수직 방향을 따라 소스(110) 및 검출기(120)의 포지셔닝에 의해 형성된 축은 SEM 시스템의 광학 축으로 지칭될 수 있다.

스캐닝 빔(150)은, 검출을 위해 검출기(120)의 하향-대향(down-facing) 표면에 도달하는 후방산란 또는 2차 전자들(135)을 초래하는, 타겟(130)의 상부 표면 상의 하나 이상의 피처들을 특성화하기 위해 사용된다. 검출기(120)에 의해 수신된 전자들(135)에 기초하여, 그 후, 검출기(120)는 타겟(130)의 검사된 피처들과 연관된 정보를 전달하는 신호(미도시)를 생성하고 제공할 수 있고, 이 정보는 후속하여 스캐닝된 타겟의 SEM 이미지를 생성하기 위해 사용된다. 일부 구현들에서, 다수의 타겟들의 검사를 허용하기 위해, 소스(110)에 의해 하나 초과의 스캐닝 빔(150)이 생성되고 제공될 수 있다.

도 1b는 오프-액시스 SEM 시스템의 일반적인 표현을 예시하는 도면(100b)을 도시한다. 이 예에서, 검출기(120)는 스캐닝 빔(115)의 1차 축(140)과 상이한 2차 축(170)에 배치될 수 있다. 그러한 경우에, 검출기(120)는 오프-액시스 검출기(off-axis detector)로 지칭될 수 있고, 스캐닝 빔(115)이 통과하도록 홀(125)을 가질 필요가 없다.

도면(100b)에 도시된 SEM 시스템은 또한 소스(110)(또는 유사한 전자 또는 방사선 소스), 건 어퍼처 플레이트(145), 콘덴서 렌즈(150), 소스 변환 유닛(155), 1차 투영 시스템(160), 및 타겟(130)을 포함하고, 이들 모두는 1차 축(140)과 정렬된다. 빔 분리기(175) 및 편향 스캐닝 유닛(180)이 1차 투영 시스템(160) 내부에 배치될 수 있다. 1차 투영 시스템(160)은 또한 대물 렌즈(185)를 포함할 수 있다. 도면(100b)의 SEM 시스템은 또한 검출기(120)와 함께 2차 축(170)과 정렬된 2차 이미징 시스템(165)을 포함한다.

빔 분리기(175)는 2차 이미징 시스템(165)의 방향으로 각도(α)만큼 2차 전자들(135)(예를 들어, 또는 2차 전자들(135)을 갖는 빔들)을 편향시키도록 구성될 수 있다. 각도(α)는 1차 축(140)과 2차 축(170) 사이의 각도로서 결정될 수 있고, 그에 따라, 각도(α)는 2차 이미징 시스템(165) 및 오프-액시스 검출기(120)의 방향으로 빔 분리기(175)에 의해 지향된 2차 전자(135)와 온-액시스 스캐닝 빔(115) 사이의 분리 각도를 나타낼 수 있다. 일부 구현들에서, 각도(α)는 5 내지 25도의 범위 내에서 설정될 수 있다.

인-렌즈 또는 오프-액시스 검출기(120)는 1차 전자 빔이 통과하도록 하는 직경 약 0.5 mm의 홀(125)을 갖는 직경 약 20 mm의 단일 실리콘 PIN 포토다이오드(예를 들어, 스캐닝 빔(115))를 포함하는 2차 전자(SE) 검출기일 수 있다. 본 개시 내용에서, 용어 "약" 또는 "대략"은, 사용되는 경우에, 공칭 값에 대한 값을 지칭할 수 있고, 여기서 이들 2개의 값 사이의 차이는 1% 미만, 1% 내지 5%, 1% 및 10%, 또는 1% 내지 20%일 수 있다.

통상적으로 PIN 포토다이오드 표면의 상부에 약 50 나노미터(nm)의 알루미늄(Al) 코팅이 존재하여 직렬 저항을 개선할 뿐만 아니라 임의의 미광(예를 들어, 레이저로부터 나와 SEM 시스템의 칼럼 내부에 산란되는 광)을 반사한다.

검출기(120)를 위한 반도체 검출기(예를 들어, 단일 실리콘 PIN 포토다이오드)의 사용은 전자 빔(e-빔) 웨이퍼 검사 시스템을 위한 인-렌즈 검출기로서 우세하게 사용되어 왔다. 한편, 임계 치수 SEM(CD-SEM) 및 리뷰 SEM 시스템에는 신틸레이터와 광전자 증배관(photomultiplier, PMT)으로 이루어지는 Everhart-Thornley 검출기(E-T-검출기)가 사용되고 있다. E-T 검출기 대신에 반도체 검출기를 사용함으로써, 웨이퍼 검사 시스템은 일반적으로 이미징을 위한 높은 검출 대역폭 및 10 내지 100배 더 높은 빔 전류로 높은 검사 처리량으로 동작할 수 있다. 따라서, 반도체 검출기는 E-T 검출기보다 상대적으로 더 높은 노이즈 플로어(noise floor)를 가질 수 있음에도 불구하고 방사선 손상에 대한 우수한 대역폭 및 강건성에 대한 자연적인 선택이었다.

반도체 웨이퍼 설계의 계속되는 소형화(예를 들어, 임계 치수 또는 CD의 감소)에 의해, e-빔 웨이퍼 검사 시스템조차도 SEM 이미지의 필요한 해상도를 확보하기 위해 매우 낮은 빔 전류에서 현재 종종 작동된다. 이러한 경향이 계속됨에 따라, SEM 스캐닝을 위해 사용되는 반도체 검출기의 노이즈 플로어는, SNR이 반도체 검출기에 의해 생성되는 작은 출력 전류를 압도하는 것을 방지하기 위해 저하되어야 할 것이다.

전형적인 웨이퍼 검사 시스템에서, 검사되는 웨이퍼(예를 들어, 타겟(130))가 Vw에서 음의 고전압으로 바이어스되어, 아래에 도시된 식을 유지하면서 V 볼트의 랜딩 에너지(Vle)를 달성하는 지연 대물 렌즈 SEM 칼럼 구성이 사용된다:

Vle = Vc - Vw,

여기서, Vc는 전자 빔 캐소드의 가속 전압이다. 스캐닝 빔(115)에 응답하여 웨이퍼 표면으로부터 방출된 2차 전자들(예컨대, 전자(135)들)은 (Vc-Vw) eV로 가속되고, 이러한 운동 에너지로 검출기(120)의 표면을 타격한다.

일 예에서, 캐소드 전압(Vc)은 검출기(120)(예컨대, 전자들(135))로 유입되는 전자들의 운동 에너지가 8 KeV보다 최소로 초과하게 유지되도록 -10 kV 또는 그 초과일 수 있다. 검출기(120)의 표면으로 오는 전자들은 p++ 층 및 n-p 접합 두께를 통과하는 고갈 영역뿐만 아니라 산란된 광자들을 반사하는데 사용되는 상부 알루미늄 코팅에 도달해야 한다. 전자 운동 에너지가 8 KeV 미만으로 내려가면, 전자당 신호 전류의 변동이 작아짐에 따라 양자 효율이 급격하게 저하되어, SEM 이미지의 SNR이 저하된다. 그러나, 시스템 신뢰성 및 비용뿐만 아니라 SEM 시스템을 구성함에 있어서 특정 요구에 대해, 캐소드 전압을 6 KV 미만으로 유지하는 것이 바람직할 수 있다. 이러한 상황에서, SEM 이미지 SNR 열화를 최소화하기 위해, 검출기(120)가 유입 전자의 대부분이 최소 에너지 손실로 고갈 영역에 도달하게 할 필요가 있을 수 있다.

오프-액시스 검출기(예를 들어, 도 1b의 도면(100b)에서 2차 축선의 검출기(120))가 홀을 가질 필요가 없지만, 인-렌즈 또는 온-액시스 검출기(예컨대, 도1a의 도면(100a)에서 인-렌즈 검출기(120))는 1차 전자 빔(예컨대 주사 빔(115))이 통과하도록 홀(예컨대 홀(125))을 필요로 하며, 여기서 홀 내경(ID) 표면과 활성 검출 표면 사이의 거리는, 추가적인 암전류가 최소화되도록 적절하게 설계되어야 한다.

전술한 바와 같이, e-빔 검사 시스템의 검출기는 비교적 더 큰 빔 전류가 사용되는 높은 검사 처리량을 위해 높은 대역폭을 지지할 필요가 있다. 검출기의 대역폭은 접합 용량 및 직렬 저항에 적어도 부분적으로 의존한다. 따라서, 지연 대물 렌즈 SEM 칼럼이 6 KV와 같은 낮은 값으로 고정된 캐소드 전압으로 사용되어야 하는 경우, 높은 양자 효율을 유지하기 위해 검출기의 표면에 도달하는 전자가 또한 고갈 영역에 도달할 확률을 감소시키지 않으면서 인-렌즈 검출기에 더 짧은 시간 상수(예를 들어, 더 빠른 응답, 더 높은 대역폭)를 제공하도록 직렬 저항을 감소시키거나 낮추는 것이 바람직하다.

CD-SEM 적용의 경우, 해상될 필요가 있는 검출기 디자인과 관련된 몇몇 난제가 존재한다. CD-SEM 적용의 경우, 양호한 해상도를 유지하기 위해 낮은 빔 또는 프로브 전류가 필요하며, 이는 매우 낮은 총 빔 투여량을 초래한다. 이러한 상황에서, 매우 낮은 회로 소음 수준을 갖는 것은 허용가능한 SNR 및 따라서 양호한 이미지 품질을 유지하는데 필요하다. 프리앰프 회로와 조합된 기존의 PIN 포토다이오드 검출기의 노이즈 성능은 이러한 요건을 충족시키지 못한다. 현재의 프리앰프 디자인에서, 검출기 커패시턴스는 대역폭뿐만 아니라 노이즈에 영향을 미치는 중요한 인자이다.

이러한 문제들 중 적어도 일부를 해결하기 위해, 수집 효율을 개선하기 위해 검출기에 얇은 층을 첨가할 수 있다. 일부 구현들에서, 이러한 얇은 층은 붕소(B)를 포함하고, 붕소 층을 갖는 검출기는 Pure-B 검출기로서 지칭될 수 있다. 붕소 층은 전형적으로 수 나노미터의 순수한 또는 거의 순수한 무정형(amorphous) 붕소이다. 순수한 또는 거의 순수한 형태의 다른 요소를 사용하고 순수한 붕소 층과 유사한 기능을 제공하는 층이 또한 사용될 수 있다. 그러나, 이러한 검출기는 여전히 낮은 커패시턴스 및 빠른 응답 시간 요건을 충족시켜야 한다. 낮은 빔 또는 프로프 전류, 낮은 랜딩 에너지, 및 높은 대역폭 요구 때문에, 검출기(120)에 의해 생성된 상응하는 신호(예를 들어, 2차 전자 또는 SE 전자)는 기존의 플랫폼에서보다 훨씬 더 낮다. 따라서, Pure-B 검출기에서 제안된 붕소 층은 붕소 층 특유의 설계 특성 덕분에 검출기의 수집 효율을 가능한 한 높게 유지하고, 홀(125)의 에지에 대한 활성 영역의 임의의 "안전성 마진" 및 검출기의 상이한 세그먼트들 사이의 임의의 절연 영역을 포함할 수 있는 임의의 미사용 또는 데드 영역을 감소시킴으로써 충전 인자(예를 들어, 검출기의 검출 또는 활성 영역)를 최대화하는 것이 바람직하다.

일부 경우들에서, 타겟(130)의 상부 표면으로부터 나오는 2차 또는 후방 산란된 전자들은 광축을 따라 약 5 KeV 전계에 의해 다시 가속될 것이다. 검출기(120)의 표면 상의 2차 전자의 공간 분포는 곡선 밖으로의 확산이 진행 조건, 광축에 집중된 분포에 따라 좌우되지만 대략 가우스 형상이다(예를 들어, 도 3 참조). 신호 전력을 증가시켜 SNR을 개선하기 위해, 낮은 누설 전류를 여전히 유지하면서 데드 영역을 가능한 한 작게 하는 것이 바람직할 것이다.

전자 검출에 적용되는 순수한 붕소 층을 사용하는 양태는 나노미터-얇은 붕소 층의 높은 시트 저항(예를 들어, 10 kΩ x cm의 오더 내)이다. 신속-반응 전자 검출기의 경우, 상부 전극(예를 들어, 애노드) 상의 낮은 직렬 저항이 일반적으로 바람직하며, 따라서 단위 면적당 낮은 커패시턴스와 함께 더 빠른 응답 시간이 달성될 수 있다. 상부 전극 상의 순수한 B 층의 직렬 저항을 감소시키기 위한 현재의 해결책은 붕소 층의 상부 상에 알루미늄 (Al) 그리드를 형성하는 것이고(예를 들어, 도 2a 참조), 이는 알루미늄 그리드 상에 랜딩하는 전자들이 고갈 영역에 도달하지 않고 검출되지 않을 것이기 때문에 활성 영역의 손실을 초래한다. 알루미늄 그리드는 또한 유입되는 전자의 검출을 방해할 수 있는 활성 영역 상의 토포그래피를 생성한다.

도 2a는 상부 전극(250) 상에 외부 알루미늄(Al) 그리드(240)를 갖는 반도체 검출기(예를 들어, 검출기(120))의 부분 단면도를 도시하는 도면(200a)을 나타낸다. 반도체 검출기는 인-렌즈/온-액시스 반도체 검출기(예를 들어, 도 1a 참조) 또는 오프-액시드(off-axis) 반도체 검출기일 수 있다. 도면(200a)에서, 검출기(120)는 반도체 구조체(210)(예를 들어, 실리콘-기반 포토다이오드) 및 상부 전극(250)을 포함한다. 반도체 구조체(210)는 고 저항률(HR) 반도체 층일 수 있고, 고갈 영역(미도시)을 생성하는 p-n 접합부(미도시)를 포함한다. p-n 접합부는 반도체 구조체(210)에서 PIN 포토다이오드를 형성하기 위한 p-i-n 접합일 수 있다. 또한 도 2a에는 상부 전극(250)과 반도체 구조체(210) 사이의 절연 층(220)이 도시되어 있다.

상부 전극(250)은 전자(또는 전자기 방사선)를 검출하기 위한 활성 영역(245)을 제공한다. 즉, 상부 전극(250)은 타겟(130)을 향하는 검출기(120)의 표면 상에 배치되고 타겟(130)으로부터 2차 또는 후방 산란된 전자(135)를 수용한다. 상부 전극(250)은, 검출기(120)의 수집 효율을 개선하기 위해 앞서 논의된 붕소 층을 제공하도록 순수한 붕소로 도핑될 수 있는. 검출 층으로 지칭될 수 있는 도핑된 층(230)을 포함한다.

위에서 언급된 바와 같이, 알루미늄 그리드(240)를 사용함으로써, 활성 영역(245)의 손실이 초래되는데, 그 이유는 알루미늄 그리드 (240)가 p-n 접합부의 고갈 영역에 도달하는 것으로부터 알루미늄 그리드 상에 랜딩하는 전자들을 차단하고 검출되지 않을 것이기 때문이다. 더욱이, 알루미늄 그리드(240)는 또한 활성 영역 상에 토포그래피(예를 들어, 검출기(120)의 표면 상의 높이의 변동)를 생성하고, 이는 들어오는 전자들의 검출을 방해할 수 있다.

하나의 대안은 상부 전극(250)의 "매립된 그리드" 또는 "매립된 부분"의 형성일 것이다(예를 들어, 도 2b 참조). 매립된 그리드는 붕소 층(예를 들어, 도핑된 층(230))을 갖는 포토다이오드의 직렬 저항을 감소시키기 위해 알루미늄 그리드(240)보다 더 우수한 해결책일 것으로 예상되는데, 이는 활성 또는 검출 영역(245)의 손실을 야기하지 않을 것이고, 활성 영역(245) 상에 토포그래피가 없을 것이고, 알루미늄과 같은 연질 재료가 활성 영역 (245) 상에 사용되지 않을 것이기 때문이다.

도 2b는 상부 전극(250)의 매립된 부분(260)을 갖는 반도체 검출기(예를 들어, 검출기(120))의 부분 단면도를 도시하는 도면(200b)을 나타낸다. 이 예에서, 도 200a에 도시된 바와 같이 알루미늄 그리드(240)가 없다. 대신에, 상부 전극(250)은 도핑된 층(230)(예를 들어, 붕소 층 또는 유사한 기능을 갖는 다른 층) 및 도핑된 층(230) 아래에 매립된 부분(260)을 포함하며, 여기서 매립된 부분(260)은 검출을 위해 제공된 활성 영역(245)을 변화시키지 않고 상부 전극 (250)의 직렬 저항을 감소시키도록 구성된다.

일 실시예의 양태에서, 도 2b의 반도체 검출기에 있어서, 반도체 구조체(210)는 실리콘계 반도체 구조체이고, 상부 전극(250)은 애노드 전극이고, 도핑된 층(230)은 p형 도펀트로 도핑된다. 상부 전극(250)의 매립된 부분(260)은 도핑된 층(230)과 동일한 유형의 도펀트의 열 처리에 의해 형성된다(예를 들어, 도 6 참조). 따라서, 이 경우에, 상부 전극(250)의 매립 부분(260)은 낮은 저항률(LR) p형 영역인 반면, 반도체 구조체(210)는 높은 저항률(HR) n형 층이다. 상부 전극(250)의 매립 부분(260)을 형성하기 위해 사용되는 도펀트는 다양한 유형의 주입 공정들에 의해 반도체 구조체(210) 상에 침착될 수 있고, 주입 공정들 중 하나는 화학 증착(CVD) 공정일 수 있다. 또한, 전술한 바와 같이, 도핑된 층(230)의 p-형 도펀트는 붕소를 포함한다. 일부 구현들에서, 도핑된 층(230)의 p-타입 도펀트는 상이한 원소(또는 화합물 원소 또는 합금)일 수 있으며, 이는 예를 들어, 붕소와 같은 주기율표의 동일한 칼럼으로부터 적어도 부분적으로 선택될 수 있다.

다른 실시예의 양태에서, 도 2b의 반도체 검출기에 있어서, 반도체 구조체(210)는 다시 실리콘계 반도체 구조체이고, 상부 전극(250)은 이제 캐소드 전극이고, 도핑된 층(230)은 n형 도펀트로 도핑된다. 이 실시예에서, 도핑된 층(230)은 n형 도핑되기 때문에 붕소 층이 아니고, 상부 전극(250)이 애노드 전극일 때 붕소 층이 갖는 것과 동일하거나 유사한 역할을 한다. 상부 전극(250)의 매립된 부분(260)은 도핑된 층(230)(예를 들어, 도 6 참조)과 동일한 유형의 도펀트의 열 처리에 의해 다시 형성되고, 상부 전극(250)의 매립된 부분(260)을 형성하기 위해 사용되는 도펀트는 또한 CVD 공정에 의해 반도체 구조체(210) 상에 침착될 수 있다. 따라서, 이 경우에, 상부 전극(250)의 매립 부분(260)은 LR n형 영역인 반면, 반도체 구조체(210)는 HR p형 층이다. 상부 전극(250) 및 도핑된 층(230)의 매립된 부분(260)에 사용되는 동일한 유형의 도펀트들은 상이한 n 형 도펀트들일 수 있다. 더욱이, 도핑된 층(230)의 n 형 도펀트는 비소, 인, 또는 안티몬 중 하나 이상을 포함할 수 있다.

도 2a 및 도 2b 각각에서의 도면(200a 및 200b)로부터, 상부 전극(250)은 또한 반도체 구조체(210)의 주연부 위에 배치되고 상부 전극의 도핑된 층(230)과 부분적으로 중첩되는 상부 전극 금속 접점(270)을 포함할 수 있고, 여기서 상부 전극(250)의 매립된 부분(260)은 전자(또는 전자기 방사선)의 검출로부터의 p-n 접합에 의해 생성된 전류가 상부 전극 금속 접점(270)에서 이용될 수 있게 한다.

상부 전극(250)의 직렬 저항을 감소시키는 목적은, 대안적으로 또는 부가적으로, (예를 들어, 상부 전극(250)이 애노드 전극일 때) 상부 전극(250)의 순수 붕소 층을 얇은 저 저항률(LR) 층들 및/또는 제어된 상부 전극(예를 들면, 애노드) 도핑 드라이브-인으로 캡핑함으로써 달성될 수 있다. 전자 상대 이득(electron relative gain)의 상응하는 감소는 관심 전자 에너지에 대해 무시할만한 것으로 예상되며, 따라서 이러한 접근법은 임의의 유의한 방식으로 수집 효율에 영향을 미치지 않아야 한다. 이들 3개의 대안적인 옵션, 즉 매립된 그리드 또는 매립된 부분, 얇은 LR 캡핑 층, 및 상부 전극 드라이브-인의 사용은 검출기(120)의 직렬 저항을 감소시키기 위해 개별적으로 또는 일부 조합으로 사용될 수 있다.

도 2c는 상부 전극(250)의 매립된 부분(260) 및 캡핑 층(280)을 갖는 반도체 검출기(예를 들어, 검출기(120))의 부분 단면도를 예시하는 도면(200c)을 나타낸다. 도면(200c)에 도시된 바와 같이, 하나 이상의 LR 층을 포함할 수 있는 캡핑 층(280)이 도핑된 층(330) 위에 배치된다. 또한, 캡핑 층(280)은 전도성 재료로 제조될 수 있다.

도 2a 내지 도 2c에 도시된 각각의 반도체 검출기는 타겟(예를 들어, 타겟(130))으로부터 2차 전자 및/또는 후방 산란된 전자를 검출하도록 구성된 2 차 전자(SE) 검출기일 수 있거나, 타겟에 의해 생성되거나 후방 산란된 전자기 방사선을 검출하도록 구성된 방사선 검출기일 수도 있음을 이해해야 한다.

특정 전자 검출기의 성능에 직접적인 영향을 미치는 본 개시내용의 다른 관련 양태는 1차 빔이 통과하는(가령, 스캐닝 빔(115)) 홀(예를 들어, 도 1의 도면(100)의 홀(125)) 주위의 "데드 영역(dead area)"의 정도이다. 이상적으로 이러한 데드 영역은 2차 전자(SE) 위치 분포가 홀 주위에 심하게 집중되기 때문에 가능한 한 작아야 한다. 도 3은 검출기 평면 상의 시뮬레이션된 전자 위치 분포의 플롯(300)을 나타내며, 여기서 대부분의 전자가 검출기의 중심에 도달하고, 홀 주위의 "데드 영역"이 클수록 검출될 전자의 수가 적어진다는 것이 명백하다. 따라서, 본 개시내용의 다른 양태는 검출기(120) 내의 임의의 "데드 영역"을 가능한 한 많이 감소시켜 그의 전체 효율 및/또는 감도를 개선하는 것이다.

기존의 반도체 검출기 설계에서, 이러한 "데드 영역"의 감소에 대한 한계는 빠른 응답(예를 들어, 감소된 접합 용량)에 필요한 깊은 고갈 영역의 측방향 범위이다. 사실상, (예를 들어, 홀(125)에 가장 가까운 검출기(120)의 세그먼트에서) 누설 전류의 상당한 증가를 방지하기 위해 결핍층이 홀(125)의 표면에 도달하지 않는 경우가 가장 좋다.

도 4a는 홀(125) 주위에 큰 "데드 영역"(410a)을 갖는 반도체 검출기(예를 들어, 검출기(120))의 부분 단면도를 도시하는 도면(400a)를 나타낸다. 이 예의 "데드 영역"(410a)은 상부 전극(250)의 상부 전극 금속 접점들(270) 사이의 영역을 포함하고, 이 영역은 홀(125) 및 인접 영역을 포함한다. 이 예에서, 제1 층(420) 및 제2 층(425)은 적용되는 역방향 바이어스에 기초하여 제2층(424) 내로 연장되는 특정 공핍 길이(예를 들어, 공핍 영역(420)의 깊이 또는 두께)를 갖는 공핍 영역(427)을 생성하는 p-n 접합부를 형성하고, 이 공핍 길이는 반도체 구조체(210) 내의 p- n 접합부의 접합 커패시턴스를 낮추기에 충분히 크다. 이는 반도체 검출기의 응답 시간 및 밴드폭을 증가시킨다. 일부 구현들에서, 제1 층(420)은 p 형 도핑된 층이고, 제2 층(425)은 n 형 도핑된 층(예컨대, 고 저항률 n 형 디바이스 층)인 반면, 다른 구현들에서는, 제1 층(520)이 n 형 도핑된 층이며, 제2 층(425)은 p 형 도핑된 층이다. 그러나, 큰 공핍 영역(427)은 또한 측 방향으로 연장된다. 누설 전류의 증가를 야기하는 홀(125)의 측벽들(430)에 도달하는 것을 방지하기 위해, 상부 전극(250)은, 그것의 활성 영역이 홀(125)로부터 멀리 시작되도록 구성되고, 따라서 기존의 반도체 검출기 설계들에서 발견되는 큰 "데드 영역"(410a)을 생성한다.

본 개시내용은 도면(400a)에 기재된 것과 상이한 접근법을 제안한다. 도 4b 및 도 4c는 홀(125) 주위에 작거나 더 작은 "데드 영역"을 생성하기 위한 절연 구조를 갖는 반도체 검출기(예를 들어, 검출기(120))의 부분 단면도를 도시하는 도면(400b 및 400c)을 각각 나타낸다. 예를 들어, 도면(400b)의 "데드 영역"(410b) 및 도면(400c)의 "데드 영역"(410c)은 도면(400a)의 "데드 영역"(410a)보다 작다.

예를 들어, 도면(400b)에서, 절연 구조(440)가 반도체 구조(210)에 포함되어, 공핍 영역(들)(427)을 홀(125)의 측벽들(430)로부터 절연시킨다. 절연 구조(440)는 홀(125)의 측벽들(430) 근처에 형성되고, 도핑된 측벽들(450)을 갖는 딥 트렌치(445)를 포함하여, 공핍 영역(420)의 측 방향 연장을 홀(135) 방향으로 한정하는 결함이 없는 정지 평면을 제공한다. 딥 트렌치(445)는, 예를 들어, 유전체 재료(예를 들어, 산화물)와 같은 절연 재료로 충전될 수 있다. 도핑된 측벽들(450)의 도핑은, 예를 들어, 제2 층(425)의 도핑 유형과 반대되는 도핑 또는 도핑 유형일 수 있다. 이는 홀(125)과 상부 전극(250)에 의해 제공되는 활성 영역 사이의 "데드 영역"(410)의 수십 미크론으로의 감소를 허용하고, 따라서, 더 작은 "데드 영역"(410)을 갖는 것은 2차 전자 및/또는 후방 산란된 전자(예를 들어, 전자(135))의 검출에서 상당한 개선을 제공할 것으로 예상된다. 이 예에서, 절연 구조(440)와 홀(125)의 측벽들(430) 사이의 거리는 60 미크론 미만일 수 있다. 따라서, 딥 트렌치(440) 및 측벽들(450)을 갖는 절연 구조(440)는 홀(125) 의 측벽들( 430)과 실질적으로 평행하지만 접촉하지 않을 수 있다.

도면(400c)에서, 홀(125)의 측벽들(430)로부터 결핍 영역(들)(420)을 절연시키기 위해, 절연 구조(460)가 반도체 구조체(210)에 포함된다. 절연 구조(460)는 홀(125)의 측벽들(430) 매우 근처에 형성되고, 홀(125)의 측벽과 실질적으로 평행하고 그에 인접하여, 그리고 공핍 영역(427)의 측 방향 연장을 홀(145)의 방향으로 한정하는 도핑된 층을 포함한다. 즉, 절연 구조(460)의 재료, 도핑, 및/또는 구조적 특징은 홀(125)의 측벽(430)에 가능한 가깝게 결핍 영역(427)의 측 방향 연장와 경계를 이루도록 구성된다. 이는 홀(125)과 상부 전극(250)에 의해 제공되는 활성 영역 사이의 "데드 영역"(410c)의 감소를 허용하고 2차 전자 및/또는 후방 산란된 전자(예를 들어, 전자(135))의 검출을 개선한다. 이 예에서, 절연 구조(460)와 홀(125)의 측벽들(430) 사이의 거리는 1 미크론 미만일 수 있다. 그러나, 일부 경우들에서, 절연 구조(460)는 홀(125)의 측벽들(430)과 직접 접촉할 수 있다.

도 2b와 관련하여 앞서 기재된 실시예에서와 같이, 도 4b 및 도 4c의 반도체 검출기(예를 들면, 검출기(120))는 규소계 반도체 구조체(210)를 가질 수 있고, 상부 전극(250)은 애노드 전극이고, 도핑된 층(230)은 p 형 도펀트(예컨대, 붕소)로 도핑될 수 있거나, 또는 대안적으로, 반도체 구조체(210)는 규소계 반도체 구조체이고, 상부 전극(250)은 캐소드 전극이고, 도핑 층(230)은 n 형 도펀트(예, 비소, 인 또는 안티몬 중 하나 이상)로 도핑된 것일 수 있다. 이들 각각의 경우에, 상부 전극(250)의 매립된 부분(도 4b 및 도 4c에 도시되지 않음)은 도핑 층(230)과 동일한 유형의 도펀트의 열 처리에 의해 형성될 수 있다.

전술한 다양한 특징들 이외에, 반도체 검출기(예컨대, 검출기(120))는 다수의 세그먼트들을 가질 수 있다. 각각의 세그먼트에서, 새로운 애노드(또는 캐소드) 전극에는 동일한 세그먼트에 의해 수집된 전자의 해상도를 가질 수 있게 하는 위치 감지 기능이 도입된다. 상이한 해상도 프로파일이 하기 기재된 바와 같이 사용될 수 있다.

예를 들어, 도 5a는 다수의 매립된 섹션들이 방사상 구성으로 배열되는 상부 전극(250)의 매립된 부분(260)의 예의 평면도를 예시하는 도면(500a)을 나타낸다. 즉, 상부 전극(250)의 매립된 부분(260)은 상부 전극(250)에 의해 제공된 활성 영역(245) 내에 다수의 매립된 섹션을 포함하고, 이들 섹션은 도면(500a)에 도시된 바와 같이 방사상 구성을 형성하도록 배열된다.

다른 예에서, 도 5b는 다수의 매립된 섹션들이 그리드 구성으로 배열되는 상부 전극(250)의 매립된 부분(260)의 예의 평면도를 예시하는 도면(500b)을 나타낸다. 즉, 상부 전극(250)의 매립된 부분(260)은 상부 전극(250)에 의해 제공된 활성 영역(245) 내에 다수의 매립된 섹션을 포함하고, 이들 섹션은 도면(500b)에 도시된 바와 같이 그리드 구성을 형성하도록 배열된다.

다른 예에서, 상부 전극(250)의 매립된 부분(260)을 형성하는 다양한 섹션들은 도면(500a)(도 5a) 및 도면(500b)(도 5b)의 예들에서와 같이 서로 교차할 필요가 없다. 예를 들어, 다양한 섹션들은 중첩되지 않고, 서로 교차하고, 및/또는 터치하지 않는 다수의 라인들(예를 들어, 직선들, 곡선들)을 포함할 수 있다. 더욱이, 상부 전극(250)의 매립 부분(260)을 형성하는 다양한 섹션들은 도면(500a)의 방사상 구성으로 도시된 것과 유사한 곡선 섹션들(도 5a), 도면(500b)의 그리드 구성으로 도시된 것들과 유사한 직선 섹션들(도 5b), 또는 곡선 섹션들과 직선 섹션들 둘 모두의 조합을 포함할 수 있다.

상부 전극(250)의 매립된 부분(260)은, 방사상 구성, 그리드 구성, 또는 일부 다른 구성으로 구성되든지 간에, 도핑된 층(230)과 동일한 유형의 도펀트의 열 처리에 의해 형성되고, 일부 경우에 도펀트는 동일하지만 항상 그럴 필요는 없다(예를 들어, 도 2b의 설명 참조).

도 6은 반도체 검출기(예를 들어, 검출기(120))에서 상부 전극(250)의 매립 부분(260)을 형성하는 방법(600)의 예를 도시하는 흐름도이다.

방법(600)은, 단계 610에서, 상부 전극(250)의 활성 영역(예를 들어, 활성 영역(245))을 갖는 반도체 구조체[예를 들어 반도체 구조체(210)]의 표면 상에 도펀트 층을 침착하는 단계를 포함한다. 도펀트 층은 도핑된 층(230) 과 같은 도핑 층과 상이하다.

방법(600)은 선택적으로 단계 620에서 도펀트 층 위에 캡핑 층(예를 들어, 캐핑 층(280))을 침착하는 단계를 포함하고, 캡핑 층은 열적 처리의 적용 전에 침착된다. 전형적으로, 캡핑 층은 유전체 층이다.

방법(600)은 단계 630에서, 도펀트 층으로부터 반도체 구조체 내로 그리고 상부 전극(250)의 검출 층(예를 들어, 도핑 층(230)) 아래에 도펀트들을 구동하기 위해 열적 처리(예컨대, 열 처리)를 적용하여, 최상부 전극(250)의 매립된 부분(260)을 형성하는 단계를 포함한다.

방법(600)의 일 양태에서, 도펀트 층의 침착은 CVD 공정에 의해 도펀트 층을 침착하는 것을 포함한다.

방법(600)의 다른 양태에서, 상부 전극(250)은 애노드 전극일 수 있고 도펀트 층 내의 도펀트들은 p 형 도펀트들(예를 들어, 붕소)을 포함할 수 있다. 또한, 검출 층의 도펀트는 도펀트 층의 도펀트와 동일한 유형일 수 있다.

방법(600)의 다른 양태에서, 상부 전극(250)은 캐소드 전극일 수 있고, 도펀트 층 내의 도펀트들은 n 형 도펀트들(예를 들어, 비소, 인, 또는 안티몬 중 하나 이상)을 포함할 수 있다. 또한, 검출 층의 도펀트는 도펀트 층의 도펀트와 동일한 유형일 수 있다.

방법(600)의 다른 양태에서, 반도체 검출기는 SE 검출기 또는 방사선 검출기이다.

도 1 내지 도 6과 관련하여 앞서 제공된 설명에 따르면, 본 개시내용에 의해 지지되는 구현은, 주사 전자 현미경(SEM) 검사 시스템의 2차 전자를 수용하기 위한 애노드를 형성하기 위해 기판의 제1 면 상에 제1 전도성 유형의 제1 층(예를 들어, p 형 도핑 층), 애노드의 직렬 저항을 감소시키기 위해 기판의 제1 면 상에 제1 전도성 유형의 매립 섹션(예를 들면, 매립 부분(260)), 및 제1 층과 제2 층을 포함하는 p-n 다이오드의 형성을 가능하게 하기 위해 제2 전도성 유형의 제2 층(예컨대, n-형 도핑 층)을 갖는 검출기를 포함한다. 구현의 다른 양태에서, 매립된 섹션의 형성은 기판 내에 도펀트를 주입하는 단계를 포함할 수 있고, 여기서 도펀트는 예를 들어 붕소일 수 있다. 또한, 매립된 섹션은 그리드(예를 들어, 도 5a 참조) 또는 다른 구성을 형성할 수 있다.

본 개시내용에 의해 지지되는 또 다른 구현에서, 기판은 홀(예를 들어, 홀(125))을 갖는 반도체 구조체(예컨대, 반도체 구조체(210))를 포함하고, 여기서 반도체 구조체는 또한 홀을 둘러싸는 딥 트렌치 절연(예를 들면, 절연 구조(440)), SEM 시스템의 2차 전자를 수용하기 위해 반도체 구조체의 제1 면 상의 제1 전도성 유형의 제1 층(예를들면, p 형 또는 n 형 도핑된 층); 및 제1 층과 제2 층을 포함하는 p-n 다이오드의 반도체 구조체에서의 형성을 가능하게 하기 위한 제2 전도성 유형(예를 들면, n 형 또는 p 형 도핑된 층)의 제2 층을 갖고, 제2 층은 딥 트렌치 절연에 인접한다.

전술한 바와 같이, 후방 산란된 전자를 검출하는 이미징 시스템에서, 전자를 확실하고 신속하게 검출할 수 있는 검출기를 갖는 것이 매우 바람직하다. 이러한 검출기는 전자를 검출하는, 즉 전자를 수용하는 것에 반응하여 신호를 생성하는 검출기와 신호를 수용하는 회로를 단일 다이 상에서 이상적으로 조합할 것이다. 그러나, 검출기를 빠르게 하기 위해서는, 고온 순수 붕소 화학 증착을 의미하는 HT PureB CVD로 불리는 제조 공정에서 단계를 사용하는 것이 바람직하다는 문제가 있다. 그 명칭이 암시하는 바와 같이, 단계는 회로가 형성되는 웨이퍼를 매우 높은 온도에 노출시키는 것을 포함한다. CMOS 회로로 알려진 회로의 유형을 사용하는 것이 또한 바람직하다. 불행하게도, 이러한 고온은 CMOS 회로가 견딜 수 있는 온도를 초과한다. 이는 과거에 기본적인 비상용성을 나타내었다. 본원의 개시내용 중 하나에 따르면, 이러한 기본적인 비상용성은 회로의 형성을 2개의 부분으로 나눔으로써 해소된다: (1) 나중의 고온 단계를 견딜 수 있는 구조의 생성만을 포함하는 제1 부분; 및 (2) 이전의 고온 단계를 견뎌내지 못했던 구조가 안전하게 제조될 수 있는 고온 단계 후에 수행되는 제2 부분. 따라서, 일 양태에 따르면, HT PureB CVD 처리 단계는 표준 BSI CMOS 공정에 통합되어, 고감도의, 강건하고, 방사선 경질이며, 매우 빠르고 전력 효율적인 검출기/이미징 장치(imager) 및 판독 전자기기의 제조를 가능하게 한다. 즉, 생성된 검출기는 최적의 이미지 품질을 위해 더 높은 감도, 더 빠른 응답 시간, 및 더 높은 신호 대 잡음 비를 가질 것이다. 공정은 또한 검출기 내에 더 많은 기능성을 제공하는 것을 허용한다.

다시 말해서, 설명된 바와 같이, 실시예의 양태에 따르면, 인-렌즈 SE 검출기는 1차 전자 빔이 통과하도록 허용하기 위해 중심 홀을 갖는 단일 실리콘 PIN 검출기로서 구성될 수 있다. 직렬 저항을 개선할 뿐만 아니라 칼럼 내부에서 레이저 빔 산란으로부터 나오는 미광(stray light)을 반사하는 알루미늄 코팅이 다이오드 표면의 상부에 존재한다. SE 검출기는 전체 이미지 채널에 대한 제1 스테이지이고, 이의 신호 대 잡음 비(SNR)는 채널의 나머지에 대한 SNR의 상한을 결정한다.

EUV/DUV 광자 및 저-에너지 전자와 같은 저-침투-깊이 방사선을 위한 단일-다이 이미징 장치의 제조를 위한 표준 CMOS 공정을 갖는 저온 (LT) PureB 공정을 사용하는 기술들이 있으며, 그 개시내용이 그 전문이 본원에 참조로 포함되는 미국 특허 제9,331,117호(2016년 5월 3일 발행)의 "센서 및 리소그래피 장치"를 참조한다. 표준 CMOS 공정과 LT PureB 공정의 통합은 저-침투-깊이 방사선을 이미징하기 위해 단일 다이 상에 다중-픽셀 검출기(이미징 장치)의 생성을 허용한다. 그러나, LT PureB 공정은 고속 이미징을 허용하지 않는 매우 높은 시트 저항을 특징으로 한다.

저-에너지(낮은 침투 깊이) 전자를 검출할 수 있는 매우 빠른 픽셀화된 방사선 검출기에 대한 기술적 요구가 존재한다. 이러한 검출기를 생성하기 위한 하나의 해결책은 단일 실리콘 다이 상에서 표준 CMOS 공정과 함께 HT PureB 공정을 조합하는 것이다. HT PureB 공정은 임의의 낮은 침투 깊이의 입자: 예를 들어 DUV 및 EUV 광자와 같이 하전 및 비하전된 것, 또는 순수B 기술(결정질 실리콘 상의 CVD 붕소 증착)이 유리한 높은 판독 속도인 저-에너지 전자, 및 실리콘의 상부 상의 얇고 조밀한 보호 및 패시베이션 비정질 붕소 층을 검출하기 위한 얕은 p-n 접합을 제공한다. 방사선 반응성 요소와 동일한 실리콘 다이 상에 CMOS 판독 전자 회로를 위치시키는 것은 신호 경로를 짧게 하고, 기생 저항 및 커패시턴스를 감소시키고, 전력-효율적이고 매우 빠른 신호 처리를 가능하게 한다.

그러나, 이러한 이점들을 달성하기 위한 하나의 기술적 도전은 HT PureB 공정에서 실리콘 상의 붕소의 화학 증착(CVD)을 위한 온도가 전형적으로 700℃ 초과라는 것이다. 이러한 온도는, 이것이 먼저 처리된다면, CMOS 부품을 파괴할 수 있다.

일 실시예의 양태에 따르면, 기술적 도전은 다이의 CMOS 처리를 2개의 부분들로 나눔으로써 극복된다: (1) 순수한 붕소의 HT CVD 이전에 수행될 제1 부분 및 (2) 순수한 붕소의 HT CVD 이후에 수행될 제2 부분. HT CVD 붕소 이전에 생성된 CMOS 구조는 800℃ 이하의 온도에서 추가의 다이 가공을 견딜 수 있는 구조이도록 선택된다. 다음으로, HT PureB CVD 공정은 (예를 들어, 약 750℃에서) 실현되고, 이어서 CMOS 공정의 남아있는 고온 내약성(high temperature intolerant) 단계가 이어진다. 이러한 방식으로, 온도에 대한 웨이퍼 처리 단계들의 시퀀스는 각각의 단계가 이전 단계들보다 더 낮은 온도들을 사용하도록 배열될 수 있다.

이러한 처리 시퀀스를 실현하기 위한 하나의 방법은 임시 웨이퍼 본딩-디본딩을 사용한다. 일시적인 웨이퍼 본딩-디본딩을 이용한 붕소의 통합된 HT CVD를 갖는 단일-다이 CMOS 이미지 센서(CIS)에 대한 전체 처리 시퀀스의 예가 도 7에 도시된다. 이 공정은 초기 웨이퍼(W1)인 초기 구조체(700)로 시작한다. 다음에, 초기 CMOS 처리(702)를 초기 웨이퍼(W1)의 일 면에 실시하여 중간 구조체(710)에 도달시킨다. 이러한 초기 CMOS 처리는 공정 후에 수행되는 고온 CVD 단계들을 견딜 수 있는 CMOS 회로를 형성하는 단계들을 포함할 수 있다. 예를 들어, 이러한 초기 CMOS 처리는 폴리실리콘 게이트의 형성까지 및 이를 포함할 수 있다. 다음에, 초기 CMOS 구조(702)를 갖는 초기 웨이퍼(W1)의 일부에 제1 본딩 웨이퍼(BW1)를 접합하여 중간 구조체(720)에 도달시킨다. 다음에, CMOS 구조(702)를 제외한 초기 웨이퍼(W1)의 부분을 에칭하여 중간 구조체(730)를 형성한다. 다음으로, 붕소 층(742)이 중간 구조체(740)를 형성하기 위해 HT PureB CVD를 사용하여 CMOS 층(702) 상에 증착된다. 다음으로, 제2 접합 웨이퍼(BW2)가 붕소 층(742)에 접합되어 중간 구조체(750)에 도달한다. 다음으로, 제1 본딩 웨이퍼(BW1)는 CMOS 층(702)으로부터 디본딩되어 중간 구조체(760)를 형성한다. 그 다음, CMOS 처리의 제2 부분은 CMOS 구조 층(772)을 생성하고 중간 구조체(770)에 도달하도록 수행된다. 이어서, 제3 본딩 웨이퍼(BW3)를 CMOS 구조층(772)에 접합하여 중간 구조체(780)에 도달시킨다. 마지막으로, 본딩 층(BW2)은 붕소 층(742)으로부터 디본딩되어 최종 구조체(790)에 도달한다. 이러한 최종 구조체는 추가적인 처리 단계를 거칠 수 있다는 것이 이해될 것이다. 각각의 본딩/디본딩 단계에 대해, 적절한 본딩/디본딩기술은 본딩/디본딩단계 전 및 후에 적절한 열 처리 시퀀스에 대해 선택되어야 한다.

도 8a 내지 도 8d는 도 7의 전체 공정을 보다 상세히 도시한다. 도 8a의 최상부 부분은 중간 구조체(710)에 도달하기 위해 초기 웨이퍼(W1)의 일 표면에 적용되는 초기 CMOS 처리(702)를 도시한다. 이러한 초기 CMOS 처리는 공정 후에 수행되는 고온 CVD 단계를 견딜 수 있는 CMOS 회로를 형성하는 단계를 포함할 수 있다. 예를 들어, 이러한 초기 CMOS 처리는 폴리실리콘 게이트의 형성까지 및 이를 포함할 수 있다. 도 8a의 다음 부분은 도면의 아래쪽으로 진행하여, 중간 구조체(720)에 도달하기 위해 초기 CMOS 구조(702)를 갖는 초기 웨이퍼(W1)의 부분에 결합되는 제1 본딩 웨이퍼(BW1)를 도시한다. 아래 방향으로 진행하는 도 8a의 다음 부분은 중간 구조체(730)를 형성하기 위해 에칭되는 CMOS 층(702)을 제외한 초기 웨이퍼(W1)의 부분을 도시한다.

도 8b를 참조하면, 도 8b의 최상부 부분은 중간 구조체(740)를 형성하기 위해 HT PureB CVD를 사용하여 CMOS 층(702) 상에 침착되는 붕소 층(742)을 도시한다. 도면에서 아래 방향으로 진행하는 도 8b의 다음 부분은 중간 구조체(750)에 도달하도록 붕소 층(742)에 접합된 제2 본딩 웨이퍼(BW2)를 도시한다.

도 8c로 돌아가서, 도8c의 최상부 부분은 중간 구조체(760)를 형성하기 위해 CMOS 층(702)으로부터 디본딩되는 제1 본딩 웨이퍼(BW1)를 도시한다. 도면에서 아래 방향으로 진행하는 도 8c의 다음 부분은 CMOS 처리의 제2 부분이 CMOS 구조 층(772)을 생성하고 중간 구조체(770)에 도달하도록 수행된다는 것을 보여준다.

도 8d의 최상부 부분은 중간 구조체(780)에 도달하기 위해 CMOS 구조 층(772)에 접합되는 제3 본딩 웨이퍼(BW3)를 도시한다. 마지막으로, 제2 본딩 웨이퍼(BW2)는 붕소 층(742)으로부터 박리되어 최종 구조체(790)에 도달한다.

도 9는 실시예의 일 양태에 따른 임시 웨이퍼 본딩-디본딩을 이용하여 단일-다이 CMOS 검출기를 제조하는 공정의 단계들을 도시하는 흐름도이다. 단계 S10에서, 초기 CMOS 처리가 초기 웨이퍼에 수행된다. 이러한 처리는 후속 단계, 특히 고온 CVD 증착 단계의 높은 열을 견딜 수 있는 구조만을 형성하기 위해 수행된다. 단계 S20에서, 제1 본딩 웨이퍼는 초기 웨이퍼의 처리된 측들에 접합된다. 단계 S30에서, 초기 웨이퍼는 부분적으로 CMOS 처리된 표면을 노출시키기 위해 에칭된다. 단계 S40 에서, 순수 붕소와 같은 재료의 층이, 예를 들어 HT PureB CVD 를 사용하여 CMOS 처리 표면 상에 성막된다. 단계 S50에서, 제2 본딩 웨이퍼가 붕소 층에 접합된다. 단계 S60에서, 제1 본딩 웨이퍼는 제2 본딩 웨이퍼와 그 층들의 조합으로부터 디본딩된다. 단계 S70에서, 부가적인 CMOS 처리가 CMOS 처리 층에 대해 수행된다. 이 단계에서, HT PureB CVD와 같은 고온 단계를 견디지 못하는 구조가 형성될 수 있는데, 이는 이러한 단계가 이미 수행되었기 때문이다. 단계 S80에서, 제3 본딩 웨이퍼는 CMOS 처리된 층에 접합된다. 단계 S90에서, 제2 본딩 웨이퍼는 제3 바디 웨이퍼와 그 층들의 조합으로부터 디본딩된다.

실시양태는 하기 조항을 사용하여 추가로 기재될 수 있다:

1. 검출기로서,

p-n 접합을 갖는 반도체 구조체; 및

p-n 접합을 위한 상부 전극을 포함하고,

상기 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상기 상부 전극은 도핑된 층 및 도핑된 층 아래에 적어도 부분적으로 매립된 부분을 포함하고, 상기 매립된 부분은 상기 상부 전극의 직렬 저항을 감소시키도록 구성되는, 검출기.

2. 제1 항에 있어서,

상기 검출기는 주사 전자 현미경(SEM) 검사 시스템에서 인-렌즈 또는 온-액시스 작동을 위해 구성되고,

상기 반도체 구조체는 타겟에 스캐닝 빔이 통과하는 홀을 갖는, 검출기.

3. 제1 항에 있어서, 상기 매립된 부분은 검출을 위해 제공된 상기 활성 영역을 변화시키지 않고 상기 상부 전극의 직렬 저항을 감소시키도록 구성되는, 검출기.

4. 제1 항에 있어서,

상기 반도체 구조체는 실리콘계 반도체 구조체이고,

상기 상부 전극은 애노드 전극이고,

상기 도핑된 층은 p 형 도펀트로 도핑된, 검출기.

5. 제4 항에 있어서, 상기 상부 전극의 매립된 부분은 도핑된 층과 동일한 유형의 도펀트의 열적 처리에 의해 형성되는, 검출기.

6. 제5 항에 있어서, 상기 상부 전극의 매립된 부분을 형성하기 위해 사용되는 도펀트는 화학 증착 공정에 의해 상기 반도체 구조체 상에 침착되는, 검출기.

7. 제4 항에 있어서, 상기 도핑된 층의 p 형 도펀트는 붕소를 포함하는, 검출기.

8. 제1 항에 있어서,

상기 반도체 구조체는 실리콘계 반도체 구조체이고,

상기 상부 전극은 캐소드 전극이고,

상기 도핑된 층은 n 형 도펀트로 도핑된, 검출기.

9. 제8 항에 있어서, 상기 상부 전극의 매립된 부분은 상기 도핑된 층과 동일한 유형의 도펀트의 열 처리에 의해 형성되는, 검출기.

10. 제9 항에 있어서, 상기 상부 전극의 매립된 부분을 형성하기 위해 사용되는 도펀트는 화학 증착 공정에 의해 상기 반도체 구조체 상에 침착되는, 검출기.

11. 제9 항에 있어서, 상기 상부 전극의 매립 부분과 동일한 유형의 도펀트와 상기 도핑된 층은 상이한 n 형 도펀트인, 검출기.

12. 제8 항에 있어서, 상기 도핑된 층의 n 형 도펀트는 비소, 인 또는 안티몬 중 하나 이상을 포함하는, 검출기.

13. 제1 항에 있어서, 상기 반도체 구조체의 주변부 위에 배치되고 상기 상부 전극의 도핑된 층과 부분적으로 중첩되는 상부 전극 금속 접점을 추가로 포함하고, 상기 상부 전극의 매립된 부분은 상기 상부 전극의 직렬 저항을 감소시켜, 상기 상부 전극 금속 접점에서 이용가능하도록 전자 또는 전자기 방사선의 검출로부터 p-n 접합에 의해 생성된 전류를 용이하게 하는, 검출기.

14. 제1 항에 있어서, 상기 도핑된 층 위에 배치된 캡핑 층을 추가로 포함하는, 검출기.

15. 제14 항에 있어서, 상기 캡핑 층은 전도성 층인, 검출기.

16. 제1 항에 있어서, 상기 p-n 접합은 p-i-n 접합인, 검출기.

17. 제1 항에 있어서,

상기 검출기는 2차 전자(SE) 검출기이고, 전자의 검출은 타겟으로부터 후방 산란된 전자의 검출을 포함하거나, 또는

상기 검출기는 방사선 검출기이고, 전자기 방사선의 검출은 타겟으로부터의 후방 산란된 전자기 방사선의 검출을 포함하는, 검출기.

18. 제1 항에 있어서, 상기 상부 전극의 매립된 부분은 상기 상부 전극에 의해 제공되는 활성 영역 내의 다수의 매립된 섹션을 포함하는, 검출기.

19. 제18 항에 있어서, 상기 다수의 매립된 섹션들은 서로 교차하지 않는, 검출기.

20. 제19 항에 있어서, 상기 다수의 매립된 섹션들은 직선 섹션들, 곡선 섹션들, 또는 둘 모두를 포함하는, 검출기.

21. 제19 항에 있어서, 상기 다수의 매립된 섹션들은 그리드 구성으로 배열되는, 검출기.

22. 제19 항에 있어서, 상기 다수의 매립된 섹션들은 방사상 구성으로 배열되는, 검출기.

23. 제1 항에 있어서, 상기 검출기는 SEM 검사 시스템에서 오프-액시스 작동을 위해 구성되는, 검출기.

24. 검출기로서,

타겟에 스캐닝 빔이 통과하는 홀을 갖고, p-n 접합을 갖는 반도체 구조체;

p-n 접합을 위한 상부 전극 - 상기 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상기 상부 전극은 도핑된 층을 포함함 -; 및

상기 홀의 측벽들 근처에서 상기 반도체 구조체에 형성되고, 상기 홀의 측벽들로부터 상기 활성 영역을 전기적으로 절연시키도록 구성된 절연 구조체

를 포함하는 검출기.

25. 제24 항에 있어서, 상기 홀이 상기 반도체 구조체의 중심에 형성되는, 검출기.

26. 제24 항에 있어서, 상기 절연 구조는 상기 홀의 측벽들에 도달하는 것으로부터 p-n 접합부에 의해 형성된 공핍 영역(depletion region)을 한정하도록 구성됨으로써 상기 홀의 측벽으로부터 상기 활성 영역을 전기적으로 절연하도록 구성되는, 검출기.

27. 제24 항에 있어서, 상기 절연 구조체와 상기 홀의 측벽 사이의 거리가 60 미크론 미만인, 검출기.

28. 제24 항에 있어서, 상기 절연 구조체는 상기 홀의 측벽에 실질적으로 평행하지만 접촉하지 않는 딥 트렌치 구조체인, 검출기.

29. 제28 항에 있어서, 상기 딥 트렌치 구조체는 도핑된 측벽들을 포함하고, 상기 홀의 측벽들에 도달하는 것으로부터 p-n 접합에 의해 형성된 공핍 영역을 한정함으로써 상기 활성 영역을 전기적으로 절연시키기 위한 무결함 정지 평면을 제공하는, 검출기.

30. 제24 항에 있어서, 상기 절연 구조체는 상기 홀의 측벽들에 실질적으로 평행하고 인접한 도핑된 층인, 검출기.

31. 제30 항에 있어서, 상기 절연 구조체와 상기 홀의 측벽 사이의 거리가 1 미크론 미만인, 검출기.

32. 제30 항에 있어서, 상기 도핑된 층은 상기 홀의 측벽들과 접촉하는, 검출기.

33. 제24 항에 있어서,

상기 반도체 구조체는 실리콘계 반도체 구조체이고,

상기 상부 전극은 애노드 전극이고,

상기 도핑된 층은 p 형 도펀트로 도핑된, 검출기.

34. 제33 항에 있어서, 상기 도핑된 층의 p 형 도펀트는 붕소를 포함하는, 검출기.

35. 제24 항에 있어서,

상기 반도체 구조체는 실리콘계 반도체 구조체이고,

상기 상부 전극은 캐소드 전극이고,

상기 도핑된 층은 n 형 도펀트로 도핑된, 검출기.

36. 제35 항에 있어서, 상기 도핑된 층의 n 형 도펀트는 비소, 인, 또는 안티몬 중 하나 이상을 포함하는, 검출기.

37. 제24 항에 있어서, 상기 p-n 접합부는 p-i-n 접합인, 검출기.

38. 제24 항에 있어서,

39. 제24 항에 있어서, 상기 검출기는 주사 전자 현미경(SEM) 검사 시스템에서 인-렌즈 또는 온-액시스 작동을 위해 구성되는, 검출기.

40. 검출기로서,

타겟에 주사 빔이 통과하는 홀을 갖고, p-n 접합을 갖는 반도체 구조체;

p-n 접합을 위한 상부 전극 - 상기 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상기 상부 전극은 도핑된 층 및 도핑된 층 아래에 적어도 부분적으로 매립된 부분을 포함하고, 상기 매립된 부분은 후방산란의 검출을 위해 제공되는 활성 영역을 변화시키지 않으면서 상기 상부 전극의 직렬 저항을 감소시키도록 구성됨 -; 및

상기 홀의 측벽들 근처에서 상기 반도체 구조물에 형성되고, 상기 홀을 갖는 측벽들로부터 상기 활성 영역을 전기적으로 절연시키도록 구성된 절연 구조물

을 포함하는, 검출기.

41. 제40 항에 있어서, 상기 홀이 상기 반도체 구조체의 중심에 형성되는, 검출기.

42. 제40 항에 있어서,

상기 반도체 구조체는 실리콘계 반도체 구조체이고,

상기 상부 전극은 애노드 전극이고,

상기 도핑된 층은 p 형 도펀트로 도핑되고,

상기 상부 전극의 매립된 부분은 도핑된 층과 동일한 유형의 도펀트의 열 처리에 의해 형성되는, 검출기.

43. 제42 항에 있어서, 상기 상부 전극의 매립된 부분을 형성하기 위해 사용되는 도펀트는 화학 증착 공정에 의해 상기 반도체 구조체 상에 침착되는, 검출기.

44. 제42 항에 있어서, 상기 도핑된 층의 p 형 도펀트는 붕소를 포함하는, 검출기.

45. 제40 항에 있어서,

상기 반도체 구조체는 실리콘계 반도체 구조체이고,

상기 상부 전극은 캐소드 전극이고,

상기 도핑된 층은 n 형 도펀트로 도핑되고,

상기 상부 전극의 매립된 부분은 상기 도핑된 층과 동일한 유형의 도펀트의 열 처리에 의해 형성되는, 검출기.

46. 제45 항에 있어서, 상기 상부 전극의 매립된 부분을 형성하기 위해 사용되는 도펀트는 화학 증착 공정에 의해 상기 반도체 구조체 상에 침착되는, 검출기.

47. 제45 항에 있어서, 상기 상부 전극의 매립된 부분과 동일한 유형의 도펀트 및 상기 도핑된 층은 상이한 n 형 도펀트인, 검출기.

48. 제45 항에 있어서, 상기 도핑된 층의 n 형 도펀트는 비소, 인 또는 안티몬 중 하나 이상을 포함하는, 검출기.

49. 제40 항에 있어서, 상기 절연 구조체는:

상기 홀의 측벽과 실질적으로 평행하지만 접촉하지 않는 도핑된 측벽을 갖는 딥 트렌치 구조체, 또는

상기 홀의 측벽들에 실질적으로 평행하고 인접한 도핑된 층인, 검출기.

50. 제40 항에 있어서,

51. 제40 항에 있어서, 상기 검출기는 주사 전자 현미경(SEM) 검사 시스템에서 인-렌즈 또는 온-액시스 작동을 위해 구성되는, 검출기.

52. 반도체 검출기에 상부 전극의 매립된 부분을 형성하는 방법으로서,

상기 상부 전극의 활성 영역을 갖는 반도체 구조체의 표면 상에 도펀트 층을 침착시키는 단계; 및

상기 도펀트 층으로부터 상기 반도체 구조체 내로 그리고 상기 상부 전극의 매립 부분을 형성하기 위해 상기 상부 전극의 검출 층 아래에 적어도 부분적으로 도펀트를 구동하기 위한 열적 처리를 적용하는 단계

를 포함하고, 상기 상부 전극의 매립된 부분은 상기 상부 전극의 직렬 저항을 감소시키는 다수의 매립 섹션을 포함하는, 방법.

53. 제52 항에 있어서, 상기 다수의 매립 섹션을 형성하는 단계는:

서로 교차하지 않는 다수의 매립된 섹션,

직선 섹션, 곡선 섹션, 또는 둘 모두를 포함하는 다수의 매립된 섹션

그리드 구성으로 배열된 다수의 매립된 섹션들, 또는

방사상 구성으로 배열된 다수의 매립된 섹션들

을 형성하는 것을 포함하는, 방법.

54. 제52 항에 있어서, 상기 도펀트 층의 침착은 화학 증착 공정에 의해 도펀트 층을 침착시키는 단계를 포함하는, 방법.

55. 제52 항에 있어서, 상기 도펀트 층 위에 캡핑 층을 침착시키는 단계를 추가로 포함하며, 상기 캡핑 층은 열 처리의 적용 전에 침착되는, 방법.

56. 제52 항에 있어서, 상기 캡핑 층은 유전체 층인, 방법.

57. 제52 항에 있어서,

상기 상부 전극은 애노드 전극이고,

상기 도펀트 층 내의 도펀트들은 p 형 도펀트들을 포함하는, 방법.

58. 제57 항에 있어서, p 형 도펀트는 붕소를 포함하는, 방법.

59. 제57 항에 있어서, 검출 층의 도펀트는 도펀트 층의 도펀트와 동일한 유형인, 방법.

60. 제52 항에 있어서,

상기 상부 전극은 캐소드 전극이고,

상기 도핑된 층 내의 도펀트는 n 형 도펀트를 포함하는, 방법.

61. 제60 항에 있어서, 상기 n 형 도펀트가 비소, 인 또는 안티몬 중 하나 이상을 포함하는, 방법.

62. 제60 항에 있어서, 검출 층의 도펀트는 도펀트 층의 도펀트와 동일한 유형인, 방법.

63. 제52 항에 있어서,

상기 검출기는 활성 영역에 걸쳐 전자를 검출하도록 구성된 2차 전자(SE) 검출기이거나, 또는

상기 검출기는 활성 영역에 걸쳐 전자기 방사선을 검출하도록 구성된 방사선 검출기인, 방법.

64. 검출기로서,

주사 전자 현미경(SEM) 검사 시스템의 2차 전자를 수용하기 위한 애노드를 형성하기 위한 기판의 제1 측 상의 제1 전도성 유형의 제1 층;

상기 애노드의 직렬 저항을 감소시키기 위해 기판의 제1 측 상의 제1 전도성 유형의 매립 섹션; 및

제1 층 및 제2 층을 포함하는 p-n 다이오드의 형성을 가능하게 하는 제2 전도성 유형의 제2 층

을 포함하는 검출기.

65. 제64 항에 있어서, 상기 매립 섹션의 형성은 기판에 도펀트를 주입하는 단계를 포함하는, 검출기.

66. 제65 항에 있어서, 상기 도펀트는 붕소를 포함하는, 검출기.

67. 제64 항에 있어서, 상기 매립 섹션은 그리드를 형성하는, 검출기.

68. 기판으로서,

홀을 포함하는 반도체 구조체 - 상기 반도체 구조체는 상기 홀을 둘러싸는 딥 트렌치 절연체를 포함함 -;

SEM 시스템의 2차 전자를 수용하기 위해 상기 반도체 구조체의 제1 측 상의 제1 전도성 유형의 제1 층; 및

제1 층 및 제2 층을 포함하는 p-n 다이오드의 반도체 구조체에서의 형성을 가능하게 하는 제2 전도성 유형의 제2 층 - 상기 제2 층은 딥 트렌치 절연체에 인접함 -

을 포함하는, 기판.

69. 반도체 검출기의 제조 방법으로서, 상기 반도체 검출기는 방사선을 수신하는 것에 응답하여 신호를 발생시키는 요소, 및 상기 요소에 전기적으로 접속된 회로를 포함하고, 상기 회로는 온도 T를 초과하는 처리 온도를 견딜 수 없는 적어도 하나의 구조체를 포함하고, 상기 방법은,

상기 온도 T를 견딜 수 있는 회로의 제1 부분을 제조하고;

상기 온도 T에서 처리 단계를 수행하고; 그리고

상기 온도 T를 견딜 수 없는 회로의 제2 부분을 제조하는

단계들을 포함하는, 방법.

70. 제69 항에 있어서, 상기 온도 T에서 처리 단계를 수행하는 단계는 고온 화학 증착을 수행하는 단계를 포함하는, 방법.

71. 제70 항에 있어서, 상기 고온 화학 증착을 수행하는 단계는 붕소의 고온 화학 증착을 실행하는 단계를 포함하는, 방법.

72. 제71 항에 있어서, 상기 붕소의 고온 화학 증착을 수행하는 단계는 순수 붕소(pure boron)의 고온 화학 증착을 포함하는, 방법.

73. 제69 항 내지 제72 항 중 어느 한 항에 있어서, 상기 회로의 제1 부분을 제작하는 단계는 CMOS 회로의 부분 제작을 포함하는, 방법.

74. 제69 항 내지 제73 항 중 어느 한 항에 있어서, 상기 회로의 제2 부분을 제작하는 단계는 CMOS 회로의 제작을 완료하는 단계를 포함하는, 방법.

75. 제69 항 내지 제74 항 중 어느 한 항에 있어서, 상기 온도 T가 700℃ 초과인, 방법.

76. 반도체 검출기를 제조하는 방법으로서, 상기 반도체 검출기는 방사선에 응답하여 신호를 발생시키는 요소 및 상기 요소에 전기적으로 접속된 CMOS 회로를 포함하고, 상기 CMOS 회로는 700℃를 초과하는 처리 온도 T를 견딜 수 없는 적어도 하나의 구조체를 포함하고, 상기 방법은,

상기 CMOS 회로의 온도 T를 견딜 수 있는 제1 부분을 제조하고;

상기 온도 T에서 HT PureB CVD 처리 단계를 수행하고; 및

상기 CMOS 회로의 온도 T를 견딜 수 없는 구조체를 포함하는 제2 부분을 제조하는

단계들을 포함하는, 방법.

77. 단일-다이 반도체 검출기를 제조하는 공정으로서,

초기 웨이퍼를 제공하는 단계;

제1 부분 회로 층을 형성하기 위해 초기 웨이퍼의 처리된 면 상에 제1 부분 회로 형성 단계를 수행하는 단계 - 상기 제1 부분 회로 형성 단계는 처리 온도 T를 견딜 수 있는 회로의 형성으로 제한됨 - ;

제1 본딩 웨이퍼를 상기 제1 부분 회로 층에 본딩시키는 단계;

상기 초기 웨이퍼의 일부를 에칭하여 상기 제1 부분 회로 층을 노출시키는 단계;

상기 제1 부분 회로 층 상에 붕소 층을 침착시키는 단계;

제2 본딩 웨이퍼를 상기 붕소 층에 본딩시키는 단계;

상기 제1 본딩 웨이퍼를 상기 제1 부분 회로 층으로부터 디본딩시키는 단계;

상기 제1 부분 회로 층 상에 제2 부분 회로 형성 공정을 수행하여 완성된 회로 층을 형성하는 단계 - 상기 제2 부분 회로 형성 공정은 상기 처리 온도 T에 견딜 수 없는 회로 구조체를 형성하는 것을 포함함 - ;

제3 본딩 층을 상기 완성된 회로 층에 본딩시키는 단계; 및

상기 제2 본딩 웨이퍼를 상기 붕소 층으로부터 디본딩시키는 단계

를 포함하는 공정.

78. 제77 항에 있어서, 상기 제1 부분 회로 형성 단계를 수행하는 단계는 제1 부분 CMOS 회로 형성 단계의 수행을 포함하는, 공정.

79. 제77 항 또는 제78 항에 있어서, 상기 제1 부분 회로 층 상에 상기 제2 부분 회로 형성 단계를 수행하여 완성된 회로 층을 형성하는 단계는 상기 제1 부분 회로 층 상에 제2 부분 CMOS 회로 형성 단계를 수행하여 완성된 CMOS 회로 층을 형성하는 단계를 포함하는, 공정.

80. 제77 항 내지 제79 항 중 어느 한 항에 있어서, 상기 제1 부분 회로 층 상에 붕소 층을 침착시키는 단계는 HT PureB CVD를 사용하는 단계를 포함하는, 공정.

81. 제77 항 내지 제80 항 중 어느 한 항에 있어서, 상기 온도 T가 700℃ 초과인, 공정.

82. 방사선 수신에 응답하여 신호를 생성하기 위한 요소 및 상기 요소에 전기적으로 연결된 CMOS 회로를 포함하는 단일-다이 반도체 검출기로서, 상기 CMOS 회로는 700 ℃를 초과하는 처리 온도 T를 견딜 수 없는 하나 이상의 구조체를 포함하고, 상기 반도체 검출기는,

상기 온도 T를 견딜 수 있는 CMOS 회로의 제1 부분을 제조하는 단계;

상기 온도 T에서 HT PureB CVD 처리 단계를 수행하는 단계; 및

상기 CMOS 회로의 온도 T를 견딜 수 없는 구조체를 포함하는 제2 부분을 제조하는 단계

를 포함하는 방법에 의해 제조되는, 반도체 검출기.

도 1 내지 도 9 및 이들의 각각의 설명을 포함하는 본 개시내용은 SEM 시스템에서 사용되는 반도체 검출기의 감도, 효율 및 대역폭을 개선하는 다양한 기술을 제공한다. 예를 들어, 본 개시내용은 전자 검출에서 낮은 노이즈 및 고속 응답을 달성하기 위해 순수 붕소 기술(예를 들어, 순수 붕소 층 또는 캐소드 전극에 대한 유사한 층)과 조합된 상부 전극의 "매립된 그리드(buried grid)" 또는 "매립된 부분"의 사용을 기재하고, 여기서 여과/흡수 금속 스택(예를 들면, 알루미늄 그리드(240))이 활성 영역에서 사용되지 않는다(극자외선, EUV, 적용의 경우에서와 같이). 또한, 본 개시내용은 반도체 검출기의 세그먼트 내의 유입 전자의 새로운 위치 결정 해상도(예를 들어, 방사상 구성)뿐만 아니라 활성 영역을 최대화하기 위한 절연 구조의 사용을 기재한다.

도면과 관련하여 설명된 다양한 다이어그램들은 다양한 실시예들의 가능한 구현들의 아키텍쳐, 배열, 기능, 및 동작의 예들을 예시한다. 흐름도와 관련하여, 각각의 블록은 전체 방법 또는 공정의 일부를 나타낼 수 있다. 또한, 일부 대안적인 구현예에서, 흐름도의 블록에서 언급된 기능은 언급된 순서로부터 및/또는 상이한 블록의 기능과 동시에 발생할 수 있음을 주목해야 한다.

설명된 실시예는 상호 배타적이지 않고, 일 예시적인 실시예와 관련하여 설명된 요소, 구성요소, 재료, 또는 단계는 원하는 설계 목적을 달성하기에 적합한 방식으로 다른 실시예와 조합되거나 제거될 수 있다는 것이 이해되어야 한다.

본원에 사용된 용어 "또는"은, 달리 구체적으로 언급되지 않는 한, 실현불가능한 경우를 제외하고는 모든 가능한 조합을 포괄한다. 예를 들어, 컴포넌트가 A 또는 B를 포함할 수 있다고 언급되는 경우, 달리 구체적으로 언급되거나 또는 실현가능하지 않은 한, 컴포넌트는 A, 또는 B, 또는 A 및 B를 포함할 수 있다. 제2 예로서, 컴포넌트가 A, B, 또는 C를 포함할 수 있다고 언급되는 경우, 달리 구체적으로 언급되거나 또는 실현가능하지 않는 한, 컴포넌트는 A, 또는 B, 또는 C, 또는 A 및 B, 혹은 A 및 C, 혹은 B 및 C 또는 A와 B 및 C를 포함할 수도 있다.

추가로, 본 출원 및 첨부된 청구범위에서 사용되는 단수 표현은 달리 명시되지 않는 한 또는 문맥상 단수 형태에 관한 것이 명백하지 않는 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.

청구항에서 도면 번호 또는 도면 부호 라벨의 사용은 청구항의 해석을 용이하게 하도록 의도된다. 그러한 사용은 그러한 청구범위의 범주를 대응하는 도면에 도시된 실시 형태 또는 실시 형태로 반드시 제한하는 것으로 해석되어서는 안 된다.

기재된 측면 또는 실시양태의 특성을 설명하기 위해 기재되고 예시된 부분의 세부사항, 물질 및 배열에서의 다양한 변화가 하기 청구범위에서 표현된 바와 같은 범주로부터 벗어나지 않으면서 관련 기술분야의 통상의 기술자에 의해 이루어질 수 있다는 것이 추가로 이해될 것이다.

Claims

검출기로서,
p-n 접합을 갖는 반도체 구조체; 및
p-n 접합을 위한 상부 전극을 포함하고,
상기 상부 전극은 전자 또는 전자기 방사선을 검출하기 위한 활성 영역을 제공하고, 상기 상부 전극은 도핑된 층 및 도핑된 층 아래에 적어도 부분적으로 매립된 부분을 포함하고, 상기 매립된 부분은 상기 상부 전극의 직렬 저항을 감소시키도록 구성되는, 검출기.
제1 항에 있어서,
상기 검출기는 주사 전자 현미경(SEM) 검사 시스템에서 인-렌즈 또는 온-액시스 작동을 위해 구성되고,
상기 반도체 구조체는 타겟에 스캐닝 빔이 통과하는 홀을 갖는, 검출기.
제1 항에 있어서, 상기 매립된 부분은 검출을 위해 제공된 상기 활성 영역을 변화시키지 않고 상기 상부 전극의 직렬 저항을 감소시키도록 구성되는, 검출기.
제1 항에 있어서,
상기 반도체 구조체는 실리콘계 반도체 구조체이고,
상기 상부 전극은 애노드 전극이고,
상기 도핑된 층은 p 형 도펀트로 도핑된, 검출기.
제4 항에 있어서, 상기 상부 전극의 매립된 부분은 도핑된 층과 동일한 유형의 도펀트의 열적 처리에 의해 형성되는, 검출기.
제5 항에 있어서, 상기 상부 전극의 매립된 부분을 형성하기 위해 사용되는 도펀트는 화학 증착 공정에 의해 상기 반도체 구조체 상에 침착되는, 검출기.
제4 항에 있어서, 상기 도핑된 층의 p 형 도펀트는 붕소를 포함하는, 검출기.
제1 항에 있어서,
상기 반도체 구조체는 실리콘계 반도체 구조체이고,
상기 상부 전극은 캐소드 전극이고,
상기 도핑된 층은 n 형 도펀트로 도핑된, 검출기.
제8 항에 있어서, 상기 상부 전극의 매립된 부분은 상기 도핑된 층과 동일한 유형의 도펀트의 열 처리에 의해 형성되는, 검출기.
제9 항에 있어서, 상기 상부 전극의 매립된 부분을 형성하기 위해 사용되는 도펀트는 화학 증착 공정에 의해 상기 반도체 구조체 상에 침착되는, 검출기.
제9 항에 있어서, 상기 상부 전극의 매립 부분과 동일한 유형의 도펀트와 상기 도핑된 층은 상이한 n 형 도펀트인, 검출기.
제8 항에 있어서, 상기 도핑된 층의 n 형 도펀트는 비소, 인 또는 안티몬 중 하나 이상을 포함하는, 검출기.
제1 항에 있어서, 상기 반도체 구조체의 주변부 위에 배치되고 상기 상부 전극의 도핑된 층과 부분적으로 중첩되는 상부 전극 금속 접점을 추가로 포함하고, 상기 상부 전극의 매립된 부분은 상기 상부 전극의 직렬 저항을 감소시켜, 상기 상부 전극 금속 접점에서 이용가능하도록 전자 또는 전자기 방사선의 검출로부터 p-n 접합에 의해 생성된 전류를 용이하게 하는, 검출기.
제1 항에 있어서, 상기 도핑된 층 위에 배치된 캡핑 층을 추가로 포함하는, 검출기.
제14 항에 있어서, 상기 캡핑 층은 전도성 층인, 검출기.