TWI820862B

TWI820862B - 半導體偵測器

Info

Publication number: TWI820862B
Application number: TW111130529A
Authority: TW
Inventors: 詹保羅羅瑞托; 史多元耐田諾; 心清梁; 金井建一
Original assignee: 荷蘭商Ａｓｍｌ荷蘭公司
Priority date: 2018-12-31
Filing date: 2019-12-17
Publication date: 2023-11-01
Also published as: KR20210092818A; KR102619433B1; US20200212246A1; US11843069B2; JP2024036614A; TWI820274B; JP7108792B2; WO2020141042A1; JP2022515020A; TW202247225A; KR20240008377A; US20240136462A1; JP7434443B2; JP2022167895A; TW202101514A; TW202405859A; CN113228223A

Abstract

本發明描述一種用於臨界尺寸掃描電子顯微鏡(CD-SEM)中且再檢測SEM系統的偵測器。在一項實施例中，該偵測器包括一半導體結構，該半導體結構具有一p-n接面及一掃描射束被傳遞至一目標所通過之一孔。該偵測器亦包括用於該p-n接面之一頂部電極(例如陽極或陰極)，該頂部電極提供用於偵測電子或電磁輻射(例如來自該目標之後向散射)之一作用區域。該頂部電極具有一摻雜層且亦可具有該摻雜層之下之一內埋部分，以在不改變該作用區域的情況下減少該頂部電極之一串聯電阻。在另一實施例中，一隔離結構可在該半導體結構中在該孔之側壁附近形成，以將該作用區域與該等側壁電隔離。亦描述一種用於形成該頂部電極之該內埋部分之方法。

Description

半導體偵測器

本發明大體而言係關於諸如可用於例如掃描電子顯微鏡(SEM)系統中之輻射偵測器。

在多種應用中使用輻射偵測器。在此處及別處，術語「輻射」用以指電磁波及移動粒子。舉例而言，在用以製造積體電路(IC)組件之製造製程中，檢測未完成或已完成的電路組件以確保其係根據指定設計而製造且無缺陷。可使用利用光學顯微鏡或帶電粒子(例如電子)射束顯微鏡，諸如SEM之檢測系統。隨著IC組件之各種特徵之實體大小持續縮小，藉由此等檢查系統達成之準確度及良率變得愈來愈重要。當前，此等系統趨向於至少部分地受到用以偵測來自正被檢測之目標之反向散射或二次電子的半導體輻射偵測器(或簡言之半導體偵測器)的敏感度及速度限制。因此，高度需要半導體偵測器之效能之改良。

下文呈現本發明之各種實施例之一或多個態樣的簡化概述以便提供對此類態樣之基本理解。此概述並非所有預期態樣之廣泛綜述，且既不意欲識別所有態樣之關鍵或決定性元素，亦不意欲描繪任何或所有態樣之範疇。其唯一目的為以簡化形式呈現一或多個態樣之一些概念以作為隨後呈現之更詳細描述的序言。

一實施例之態樣描述一種偵測器，其具有一半導體結構，該半導體結構具有一掃描射束被傳遞至一目標所通過之一孔，其中該半導體結構包括一p-n接面。該偵測器亦具有用於該p-n接面之一頂部電極，其中該頂部電極提供用於偵測電子或電磁輻射之一作用區域，其中該頂部電極包括一摻雜層及該摻雜層之下之一內埋部分，且其中該內埋部分經組態以在不改變經提供用於偵測之該作用區域的情況下減少該頂部電極之一串聯電阻。

另一實施例之態樣描述一種偵測器，其具有一半導體結構，該半導體結構具有一掃描射束被傳遞至一目標所通過之一孔，其中該半導體結構包括一p-n接面。該偵測器亦具有用於該p-n接面之一頂部電極，其中該頂部電極提供用於偵測電子或電磁輻射之一作用區域，且其中該頂部電極包括一摻雜層。該偵測器亦具有在該半導體結構中在該孔之側壁附近形成的一隔離結構，其中該隔離結構經組態以將該作用區域與該孔之該等側壁電隔離。

又一實施例之態樣描述一種偵測器，其具有一半導體結構，該半導體結構具有一掃描射束被傳遞至一目標所通過之一孔，其中該半導體結構包括一p-n接面。該偵測器亦具有用於該p-n接面之一頂部電極，其中該頂部電極提供用於偵測電子或電磁輻射之一作用區域，其中該頂部電極包括一摻雜層及該摻雜層之下之一內埋部分，且其中該內埋部分經組態以在不改變經提供用於偵測之該作用區域的情況下減少該頂部電極之一串聯電阻。該偵測器亦具有在該半導體結構中在該孔之側壁附近形成的一隔離結構，其中該隔離結構經組態以將該作用區域與該孔之該等側壁電隔離。

又一實施例之態樣描述一種在半導體偵測器中形成一頂部電極之一內埋部分之方法，該方法包括：將一摻雜劑層沈積於一半導體結構之具有該頂部電極之一作用區域的一表面上；且接著施加一熱處理以將來自該摻雜劑層之摻雜劑驅動至該半導體結構中且至少部分地驅動於該頂部電極之一偵測層之下以形成該頂部電極之該內埋部分。

根據另一實施例之另一態樣，揭示一種製造一半導體偵測器之方法，該半導體偵測器包含用於回應於接收到輻射而產生一信號之一元件以及電連接至該元件之電路，該電路包括不能夠耐受超過一溫度T之一處理溫度的至少一個結構，該方法包含以下步驟：製造該電路之一第一部分，該第一部分能夠耐受該溫度T；在該溫度T下執行一處理步驟；及製造該電路之一第二部分，該第二部分包括不能夠耐受該溫度T之結構。在該溫度T下執行一處理步驟可包含執行高溫化學氣相沈積。執行高溫化學氣相沈積可包含執行硼之高溫化學氣相沈積。執行硼之高溫化學氣相沈積可包含純硼之高溫化學氣相沈積。製造該電路之一第一部分可包含部分製造CMOS電路。製造該電路之一第二部分包含完成CMOS電路之製造。該溫度T可高於700℃。

根據另一實施例之另一態樣，揭示一種製造一半導體偵測器之方法，該偵測器包含用於回應於接收到輻射而產生一信號之一元件以及電連接至該元件之CMOS電路，該CMOS電路包括不能夠耐受超過700℃之一處理溫度T的至少一個結構，該方法包含以下步驟：製造該CMOS電路之一第一部分，該第一部分能夠耐受該溫度T；在該溫度T下執行一 HT PureB CVD處理步驟；及製造該CMOS電路之一第二部分，該第二部分包括不能夠耐受該溫度T之結構。

根據另一實施例之另一態樣，揭示用於製造一單晶粒半導體輻射偵測器之製程，該製程包含以下步驟：提供一起始晶圓；在該起始晶圓之一經處理側面上執行一第一部分電路形成步驟以形成一第一部分電路層，該第一部分電路形成步驟被限制至形成能夠耐受一處理溫度T之電路；將一第一接合晶圓接合至該第一部分電路層；蝕刻掉該起始晶圓之一部分以曝露該第一部分電路層；將一硼層沈積於該第一部分電路層上；將一第二接合晶圓接合至該硼層；自該第一部分電路層剝離(debond)該第一接合晶圓；在該第一部分電路層上執行一第二部分電路形成步驟以形成一完整的電路層，該第二部分電路形成步驟包含形成不能夠耐受該處理溫度T之電路結構；將一第三接合層接合至該完整的電路層；及自該硼層剝離該第二接合晶圓。執行一第一部分電路形成步驟可包含執行一第一部分CMOS電路形成步驟。在該第一部分電路層上執行一第二部分電路形成步驟以形成一完整的電路層可包含在該第一部分電路層上執行一第二部分CMOS電路形成步驟以形成一完整的CMOS電路層。將一硼層沈積於該第一部分電路層上包含使用HT PureB CVD。該溫度T可高於700℃。

根據另一實施例之另一態樣，揭示一種單晶粒半導體偵測器，其包含用於回應於接收到輻射而產生一信號之一元件以及電連接至該元件之CMOS電路，該CMOS電路包括不能夠耐受超過700℃之一處理溫度T的至少一個結構，該偵測器係藉由包含以下步驟之一方法來製造：製造該CMOS電路之一第一部分，該第一部分能夠耐受該溫度T；在該溫度T下執行一HT PureB CVD處理步驟；及製造該CMOS電路之一第二部分，該第二部分包括不能夠耐受該溫度T之結構。

為實現前述及相關目的，實施例之態樣包含在下文中描述且在申請專利範圍中特別指出之特徵。以下描述及附加圖式詳細闡述一或多個態樣之某些說明性特徵。然而，此等特徵僅指示可使用各種態樣之原理之各種方式中的幾種，且此描述意欲包括所有此類態樣及其等效者。

100a:圖解

100b:圖解

110:源

115:掃描射束

120:透鏡內或離軸偵測器

125:孔

130:目標

135:反向散射或二次電子

140:主軸

145:槍孔徑板

150:聚光透鏡

155:源轉換單元

160:初級投影系統

165:二次成像系統

170:副軸

175:射束分離器

180:偏轉掃描單元

185:物鏡

200a:圖解

200b:圖解

200c:圖解

210:半導體結構

220:隔離層

230:摻雜層

240:外部鋁(Al)柵格

245:作用區域

250:頂部電極

260:內埋部分

270:頂部電極金屬接點

280:罩蓋層

300:標繪圖

400a:圖解

400b:圖解

410a:非作用區域

410b:非作用區域

410c:非作用區域

420:第一層

425:第二層

427:空乏區

430:側壁

440:隔離結構

445:深溝槽

450:摻雜側壁

460:隔離結構

500a:圖解

500b:圖解

600:方法

610:步驟

620:步驟

630:步驟

700:初始結構

702:初始CMOS處理

710:中間結構

720:中間結構

730:中間結構

740:中間結構

742:硼層

750:中間結構

760:中間結構

770:中間結構

772:CMOS結構層

780:中間結構

790:最終結構

BW1:第一接合晶圓

BW2:第二接合晶圓

BW3:第三接合晶圓

S10:步驟

S20:步驟

S30:步驟

S40:步驟

S50:步驟

S60:步驟

S70:步驟

S80:步驟

S90:步驟

W1:起始晶圓

α:角度

圖1A為說明SEM系統中之半導體偵測器的圖解。

圖1B為說明離軸SEM系統中之半導體偵測器的圖解。

圖2A為說明根據本發明之一些態樣的在頂部電極上具有外部Al柵格的半導體偵測器之部分橫截面圖的圖解。

圖2B為說明根據本發明之一些態樣的具有頂部電極之內埋部分的半導體偵測器之部分橫截面圖的圖解。

圖2C為說明根據本發明之一些態樣的具有頂部電極之內埋部分以及罩蓋層的半導體偵測器之部分橫截面圖的圖解。

圖3為根據本發明之一些態樣的偵測器平面上之經模擬電子位置分佈之標繪圖。

圖4A為說明根據本發明之一些態樣的在孔周圍具有大「非作用區域」的半導體偵測器之部分橫截面圖的圖解。

圖4B及圖4C為說明根據本發明之一些態樣的具有隔離結構以在孔周圍產生小「非作用區域」的半導體偵測器的部分橫截面圖之圖解。

圖5A為說明根據本發明之一些態樣的頂部電極之內埋部分之實例的俯視圖之圖解，在該頂部電極中多個內埋區段(section)經配置成徑向配置。

圖5B為說明根據本發明之一些態樣的頂部電極之內埋部分之實例的俯視圖之圖解，在該頂部電極中多個內埋區段經配置成柵格組態。

圖6為說明根據本發明之一些態樣的形成半導體偵測器中之頂部電極之內埋部分的方法之實例的流程圖。

圖7為說明根據本發明之一些態樣的形成半導體偵測器之方法之實例的圖表。

圖8A至圖8D為說明根據本發明之一些態樣的形成半導體偵測器之方法之實例的圖表。

圖9為說明根據本發明之一些態樣的形成半導體偵測器之方法之實例的流程圖。

如上文所提及，利用光學顯微鏡或帶電粒子(例如電子)射束顯微鏡(諸如SEM)之檢測系統可用於檢測已完成或未完成的IC組件(例如半導體晶圓或晶粒檢測)。隨著IC組件之臨界尺寸持續縮小，導致電晶體之數目不斷增加，且隨著檢測系統之總產出率被推向更高，由此等檢測系統達成之準確度、良率及速度變得更重要。此等系統之關鍵組件中之一者為半導體偵測器，該半導體偵測器用以藉由偵測來自正被檢測之目標之反向散射或二次電子來剖面探測由製造製程產生的任何誤差或不一致性。隨著產出率更高，更敏感或更快速之半導體偵測器可有助於確保以較高速度偵測到足夠資訊。具有改良之敏感度或較高頻寬之半導體偵測器或本文中所描述之其他特徵可實現檢測系統中之準確度、良率或速度的改良。本發明描述各種技術，諸如，用於藉由例如增加半導體偵測器之作用區域來改良半導體偵測器之敏感度，或用於藉由例如減少半導體偵測器之串聯電阻以縮短其時間常數來改良半導體偵測器之頻寬的技術。

現在將詳細參考實施例之實例態樣，在隨附圖式中說明該等實施例之實例。以下描述參考隨附圖式，其中除非另外表示，否則不同圖式中之相同編號表示相同或相似元件。實施例之實例態樣之以下描述中所闡述的實施方案並不表示符合本發明的所有實施方案。取而代之，其僅僅為符合與申請專利範圍中所敍述之揭示內容相關的實施例之態樣的結構及製程之實例。舉例而言，儘管在使用電子掃描及偵測之檢測系統之內容背景中描述本發明之一些態樣，然而，此等態樣亦可適用於其他類型之檢測系統。

圖1A展示說明SEM系統(例如檢測系統)之一般表示的圖解100a。SEM系統亦可被稱作電子射束系統(electron beam system/e-beam system)。圖解100a包括源110，該源提供掃描射束115(例如電子射束)，該掃描射束115穿過偵測器120(例如半導體偵測器)之孔125且瞄準目標130(例如正被檢測之晶圓或晶粒)。孔125可位於偵測器120之中心，或處於偵測器120部位某其他部位處。由於偵測器120在源110與目標130之間對準，故偵測器120可被稱作透鏡內偵測器。由源110及偵測器120沿著豎直方向之定位所形成之軸線可被稱作SEM系統之光軸。

掃描射束115用以特性化目標130之頂面上之一或多個特徵，從而產生反向散射或二次電子135，該等反向散射或二次電子到達偵測器120之面朝下表面以供偵測。基於由偵測器120接收之電子135，偵測器120可接著產生及提供傳達與目標130之經檢測特徵相關聯的資訊之信號(圖中未繪示)，其中此資訊隨後用以產生經掃描目標之SEM影像。在一些實施中，源110可產生及提供多於一個掃描射束115以允許檢測多個目標。

圖1B展示說明離軸SEM系統之一般表示的圖解100b。在此實例中，偵測器120可被置放於與掃描射束115之主軸140不同的副軸170中。在此狀況下，偵測器120可被稱作離軸偵測器且無需具有供掃描射束115穿過之孔125。

圖解100b中所展示之SEM系統亦包括源110(或相似電子或輻射源)、槍孔徑板145、聚光透鏡150、源轉換單元155、初級投影系統160及目標130，其皆與主軸140對準。射束分離器175及偏轉掃描單元180可置放於初級投影系統160內部。初級投影系統160亦可包括物鏡185。圖解100b中之SEM系統亦包括二次成像系統165，該二次成像系統165連同偵測器120一起與副軸170對準。

射束分離器175可經組態以使二次電子135(例如，或具有二次電子135之射束)在二次成像系統165之方向上以角度α偏轉。可將角度α判定為主軸140與副軸170之間的角度，因而，角度α可表示軸上掃描射束115與由射束分離器175在二次成像系統165及離軸偵測器120之方向上導向的二次電子135之間的分離角度。在一些實施中，角度α可經設定為在5度至25度之範圍內。

當前透鏡內或離軸偵測器120可為二次電子(SE)偵測器，其包括直徑約為20毫米(毫米)之單個矽PIN光電二極體，與直徑約為0.5毫米的用以使初級電子射束穿過(例如掃描射束115)的孔125。在本發明中，術語「約」或「大致」在使用時可指相對於標稱值之值，其中此兩個值之間的差可小於1%、介於1%與5%之間、介於1%與10%之間，或介於1%與20%之間。

在PIN光電二極體表面之頂部上通常存在約50奈米(nm)之鋁(Al)塗層，以改良串聯電阻以及反射任何雜散光(例如來自雷射且在SEM系統之柱內部散射的光)。

用於偵測器120(例如單個矽PIN光電二極體)之半導體偵測器之使用已主要被用作用於電子射束(electron beam/e-beam)晶圓檢測系統之透鏡內偵測器。另一方面，由閃爍體及光電倍增(PMT)管組成的埃弗哈特-索恩利偵測器(E-T偵測器)已用於臨界尺寸SEM(CD-SEM)及再檢測SEM系統。藉由使用半導體偵測器來代替E-T偵測器，晶圓檢測系統可通常以高檢測產出率操作，其具有高10至100倍的射束電流及用於成像之高偵測頻寬。因此，儘管半導體偵測器相比於E-T偵測器可具有相對較高雜訊底限，但半導體偵測器由於其優良頻寬及抗輻射損傷之穩固性而成為自然的選擇。

隨著半導體晶圓設計之不斷小型化(例如臨界尺寸或CD之減小)，即使電子束晶圓檢測系統現在亦經常在極低射束電流下進行操作以確保SEM影像之必需的解析度。隨著此趨勢繼續，將必須降低用於SEM掃描之半導體偵測器之雜訊底限，以便防止SNR超過由半導體偵測器產生之小輸出電流。

在典型晶圓檢測系統中，使用延遲物鏡SEM柱組態，其中正被檢測之晶圓(例如目標130)經偏壓至處於Vw之負高電壓，以達成為V伏特之導降能量(Vle)以與以下所展示之表達式保持一致：Vle=Vc-Vw, 其中Vc為電子射束陰極之加速電壓。回應於掃描射束115而自晶圓表面發射的二次電子(例如電子135)經加速至(Vc-Vw)eV且藉由此動能撞擊偵測器120之表面。

在一項實例中，陰極電壓Vc可為-10千伏(kV)或更大使得入射至偵測器120之電子(例如電子135)之動能最小地保持高於8KeV。到達偵測器120之表面的電子必須到達空乏區，該空乏區穿過p++層及n-p接面厚度以及用以反射散射光子之頂部鋁塗層。若電子動能下降至低於8keV，則量子效率急劇下降，此係因為每電子之信號電流變化減小，從而使SEM影像之SNR劣化。然而，可存在如下情況：為了建構SEM系統之特定需要以及系統可靠性及成本，需要將陰極電壓保持低於6KV。在彼等情形下，可能有必要使偵測器120允許大多數入射電子以最小能量損失到達空乏區，以便最小化SEM影像SNR降級。

雖然離軸偵測器(例如圖1B之圖解100b中之副軸中的偵測器120)無需具有孔，但透鏡內或軸上偵測器(例如圖1A之圖解100a中之透鏡內偵測器120)需要孔(例如孔125)以供初級電子射束(例如掃描射束115)穿過，其中孔內徑(ID)表面與作用中偵測表面之間的距離必須經適當地設計，使得最小化額外暗電流。

如上文所提及，電子束檢測系統之偵測器需要支援高頻寬以實現高檢測產出率，其中使用相對較大射束電流。偵測器之頻寬至少部分地取決於接面電容及串聯電阻。因此，若延遲物鏡SEM柱將與固定處於低值(諸如6KV)之陰極電壓一起使用，則需要減少或降低串聯電阻以為透鏡內偵測器提供較短時間常數(例如較快速回應、較高頻寬)，而不降低達到偵測器之表面的電子亦到達空乏區以維持高量子效率的機率。

對於CD-SEM應用，存在與需求被解析之偵測器設計相關的若干挑戰。對於CD-SEM應用，需要低射束或探測電流以維持良好解析度，此產生極低的總射束劑量。在此情形下，需要具有極低電路雜訊位準以維持可接受的SNR且因此維持良好影像品質。與前置放大器電路結合之現有PIN光電二極體偵測器之雜訊效能並不滿足此等要求。在當前前置放大器設計中，偵測器電容為不僅影響頻寬而且影響雜訊的重要因數。

為了解決此等問題中之至少一些，可將薄層添加至偵測器以改良收集效率。在一些實施中，此薄層包括硼(B)，且具有硼層之偵測器可被稱作純B偵測器。硼層通常為幾奈米的純或幾乎純之非晶硼。亦可使用使用呈純或幾乎純形式之其他元素且提供與純硼層之功能性相似的功能性之層。然而，此偵測器仍必須滿足低電容及快速回應時間之要求。由於低射束或探測電流、低導降能量及高頻寬請求，由偵測器120產生之對應信號(例如二次電子或SE電子)與在現有平台中相比低得多。因此，需要將偵測器之收集效率保持儘可能地高一純B偵測器中之所提議之硼層歸功於硼層之獨特設計特性而滿足此問題一且藉由減少任何未使用或非作用區域而最大化填充因數(例如偵測器之偵測或作用區域)，該未使用或非作用區域可包括作用區域至孔125之邊緣之任何「安全裕度」及偵測器之不同分段(segment)之間的任何隔離區域。

在一些情況下，出自目標130之頂面之二次或反向散射電子將由沿著光軸約5keV場的場加速返回。偵測器120之表面上的二次電子之空間分佈之形狀大致為高斯的(參見例如圖3)，儘管曲線之散開取決於運行條件，該分佈亦以光軸為中心。為了增加信號功率，因此改良SNR，將傾向於使非作用區域儘可能地小，同時仍維持低洩漏電流。

使用如應用至電子偵測之純硼層的態樣為奈米薄硼層之高薄層電阻(例如大約10kΩ×cm)。對於快速回應電子偵測器，頂部電極(例如陽極)上之低串聯電阻通常較佳，使得連同每單位面積之低電容，可達成較快速回應時間。用以減少頂部電極上之純B層之串聯電阻的當前解決方案為在硼層之頂部上形成鋁(Al)柵格(參見例如圖2A)，此情形導致作用區域損失，此係由於導降於鋁柵格上之電子將不會使其到達空乏區且將不會被偵測到。鋁柵格亦在作用區域上產生構形，其可干擾入射電子之偵測。

圖2A展示說明在頂部電極250上具有外部鋁(Al)柵格240的半導體偵測器(例如偵測器120)之部分橫截面圖的圖解200a。該半導體偵測器可為透鏡內/軸上半導體偵測器(參見例如圖1A)或離軸半導體偵測器(參見例如圖1B)。在圖解200a中，偵測器120包括半導體結構210(例如矽基光電二極體)及頂部電極250。半導體結構210可為高電阻率(HR)半導體層且包括產生空乏區(圖中未繪示)之p-n接面(圖中未繪示)。p-n接面可為用以在半導體結構210中形成PIN光電二極體之p-i-n接面。圖2A中亦展示頂部電極250與半導體結構210之間的隔離層220。

頂部電極250提供用於偵測電子(或電磁輻射)之作用區域245。亦即，頂部電極250被置放於偵測器120之面向目標130之表面上且自目標130接收二次或反向散射電子135。頂部電極250包括摻雜層230(其可被稱作偵測層)，該摻雜層可摻雜有純硼以提供上文所論述之硼層以用於改良偵測器120之收集效率。

如上文所提及，藉由使用鋁柵格240，產生作用區域245之損失，此係因為鋁柵格240阻擋導降於鋁柵格240上之電子到達p-n接面之空乏區且將未被偵測到。此外，鋁柵格240亦在作用區域上產生構形(例如偵測器120之表面上之高度變化)，此可干擾入射電子之偵測。

一種替代方式將為形成頂部電極250之「內埋柵格」或「內埋部分」(參見例如圖2B)。該內埋柵格被預期為比鋁柵格240更好的解決方案以減少具有硼層(例如摻雜層230)之光電二極體之串聯電阻，此係因為其將不會造成作用或偵測區域245之損失，因此在作用區域245上將無構形，且在作用區域245上將不使用比如鋁之軟材料。

圖2B展示說明具有頂部電極250之內埋部分260的半導體偵測器(例如偵測器120)之部分橫截面圖的圖解200b。在此實例中，不存在如圖解200a中所展示之鋁柵格240。取而代之，頂部電極250包括摻雜層230(例如，硼層或具有相似功能性之其他層)及該摻雜層230之下之內埋部分260，其中該內埋部分260經組態以在不改變經提供用於偵測之作用區域245的情況下減少頂部電極250之串聯電阻。

在一項實施例之態樣中，對於圖2B中之半導體偵測器，半導體結構210係矽基半導體結構，頂部電極250係陽極電極，且摻雜層230摻雜有p型摻雜劑。頂部電極250之內埋部分260係藉由與摻雜層230相同類型之摻雜劑之熱處理而形成(參見例如圖6)。因此，在此狀況下，頂部電極250之內埋部分260係低電阻率(LR)p型區，而半導體結構210係高電阻率(HR)n型層。用以形成頂部電極250之內埋部分260之摻雜劑可藉由各種類型之植入製程沈積至半導體結構210上，該等植入製程中之一者可為化學氣相沈積(CVD)製程。此外，如上文所提及，摻雜層230之p型摻雜劑包括硼。在一些實施中，摻雜層230之p型摻雜劑可為不同元素(或複合元素或合金)，其可至少部分地選自例如元素週期表之與硼相同的行。

在另一實施例之態樣中，對於圖2B中之半導體偵測器，半導體結構210再次係矽基半導體結構，頂部電極250現在係陰極電極，且摻雜層230摻雜有n型摻雜劑。在此實施例中，摻雜層230並非硼層，此係由於其係n型摻雜的，但當頂部電極250係陽極電極時，其起到與硼層相同或相似的作用。頂部電極250之內埋部分260再次藉由與摻雜層230相同類型之摻雜劑的熱處理而形成(參見例如圖6)，且用以形成頂部電極250之內埋部分260之摻雜劑亦可藉由CVD製程而沈積至半導體結構210上。因此，在此狀況下，頂部電極250之內埋部分260係LR n型區，而半導體結構210係HR p型層。用於頂部電極250之內埋部分260及摻雜層230相同類型的摻雜劑可為不同的n型摻雜劑。此外，摻雜層230之n型摻雜劑可包括砷、磷或銻中之一或多者。

分別自圖2A及圖2B中之圖解200a及200b應理解，頂部電極250亦可包括安置於半導體結構210之周邊上方且與頂部電極之摻雜層230部分重疊的頂部電極金屬接點270，其中頂部電極250之內埋部分260使根據電子(或電磁輻射)之偵測由p-n接面產生的電流能夠在該頂部電極金屬接點270處可用。

替代地或另外，減少頂部電極250之串聯電阻之目標可藉由用薄的低電阻率(LR)層及/或用受控頂部電極(例如陽極)摻雜驅入來罩蓋頂部電極250之純硼層(例如摻雜層230)(例如當頂部電極250係陽極電極時)來達成。預期電子相對增益之對應減少對於所關注之電子能量而言可忽略，且因此此途徑應不以任何重要方式影響收集效率。此三個替代選項，亦即使用內埋柵格或內埋部分、薄LR罩蓋層及頂部電極驅入，可個別地或以某種組合使用以減少偵測器120之串聯電阻。

圖2C展示說明具有頂部電極250之內埋部分260以及罩蓋層280的半導體偵測器(例如偵測器120)之部分橫截面圖的圖解200c。如圖解200c中所展示，可包括一或多個LR層之罩蓋層280安置於摻雜層230上方。此外，罩蓋層280可由導電材料製成。

應理解，圖2A至圖2C中所展示之半導體偵測器中的每一者可為經組態以偵測來自目標(例如目標130)之二次電子及/或反向散射電子之二次電子(SE)偵測器，或可為經組態以偵測由目標(例如目標130)產生或自該目標反向散射的電磁輻射之輻射偵測器。

對特定電子偵測器之效能有直接影響的本發明之另一相關態樣為初級射束傳遞(例如掃描射束115)通過的孔(例如圖1A中之圖解100a中之孔125)周圍之「非作用區域」之範圍。理想地，此非作用區域應儘可能地小，此係由於二次電子(SE)位置分佈很大程度上集中於該孔周圍。圖3展示偵測器平面上之經模擬電子位置分佈的標繪圖300，其中顯而易見的是，大多數電子到達偵測器之中心，且孔周圍之「非作用區域」愈大，將被偵測到之電子之數目愈少。因此，本發明之另一態樣為儘可能地減小偵測器120中之任何「非作用區域」以改良總效率及/或敏感度。

在現有半導體偵測器設計中，對此「非作用區域」之減小的限制為快速回應所需之深空乏區之側向範圍(例減少之接面電容)。事實上，最佳的是耗盡層並未到達孔125之表面，以防止洩漏電流之顯著增加(例如在偵測器120之最接近孔125的分段中)。

圖4A展示說明在孔125周圍具有大「非作用區域」410a的半導體偵測器(例如偵測器120)之部分橫截面圖的圖解400a。此實例之「非作用區域」410a覆蓋頂部電極250之頂部電極金屬接點270之間的區，其中此區包括孔125及鄰近區域。在此實例中，第一層420及第二層425形成p-n接面，該p-n接面基於經施加之反向偏壓產生延伸至第二層425中的具有某一空乏長度(例如空乏區427之深度或厚度)之空乏區427，其中此空乏長度足夠大以降低半導體結構210中之p-n接面之接面電容。此增加了半導體偵測器之回應時間及頻寬。在一些實施中，第一層420係p型摻雜層且第二層425係n型摻雜層(例如高電阻率n型器件層)，而在其他實施中，第一層420係n型摻雜層且第二層425係p型摻雜層。然而，大空乏區427亦側向地延伸。為了防止空乏區427到達孔125之側壁430，此將造成洩漏電流增加，頂部電極250經組態以使得其作用區域遠離孔125開始，因此產生在現有半導體偵測器設計中發現的大「非作用區域」410a。

本發明提議與圖解400a中所描述之途徑不同的途徑。圖4B及圖4C分別展示說明具有隔離結構之半導體偵測器(例如偵測器120)的部分橫截面圖之圖解400b及400c，該隔離結構用以在該等半導體偵測器之孔125周圍產生小或較小「非作用區域」。舉例而言，圖解400b中之「非作用區域」410b及圖解400c中之「非作用區域」410c小於圖解400a中之「非作用區域」410a。

舉例而言，在圖解400b中，隔離結構440包括於半導體結構210中以將空乏區427與孔125之側壁430隔離。隔離結構440在孔125之側壁430附近形成，且包括深溝槽445與摻雜側壁450以提供無缺陷停止平面，該無缺陷停止平面限制空乏區427在孔125之方向上之側向延伸。深溝槽445可填充有例如絕緣材料，諸如介電材料(例如氧化物)。摻雜側壁450之摻雜可例如為與第二層425之摻雜相反的摻雜或摻雜類型。此允許將孔125與由頂部電極250提供之作用區域之間的「非作用區域」410b減小至幾十微米，且因此，吾人預期具有較小「非作用區域」410b將提供二次電子及/或反向散射電子(例如電子135)之偵測之顯著改良。在此實例中，隔離結構440與孔125之側壁430之間的距離可小於60微米。因此，具有深溝槽445及側壁450之隔離結構440可大體上平行於孔125之側壁430但不與孔125之側壁430接觸。

在圖解400c中，隔離結構460包括於半導體結構210中以將空乏區427與孔125之側壁430隔離。隔離結構460非常接近於孔125之側壁430形成且包括摻雜層，該摻雜層大體上平行於且鄰近於孔125之側壁430且限制空乏區427在孔125之方向上之側向延伸。亦即，隔離結構460之材料、摻雜及/或結構特性經組態以束縛空乏區427之側向延伸儘可能接近於孔125之側壁430。此允許減小孔125與由頂部電極250提供之作用區域之間的「非作用區域」410c且改良二次電子及/或反向散射電子(例如電子135)之偵測。在此實例中，隔離結構460與孔125之側壁430之間的距離可小於1微米。然而，在一些情況下，隔離結構460可與孔125之側壁430直接接觸。

如同以上結合圖2B所描述之實施例，圖4B及圖4C中之半導體偵測器(例如偵測器120)可具有作為矽基半導體結構之半導體結構210、作為陽極電極之頂部電極250，及摻雜有p型摻雜劑(例如硼)之摻雜層230，或替代地，可具有作為矽基半導體結構之半導體結構210、作為陰極電極之頂部電極250，及摻雜有n型摻雜劑(例如砷、磷或銻中之一或多者)之摻雜層230。在此等狀況中之每一狀況下，頂部電極250之內埋部分(圖4B及圖4C中未繪示)可藉由與摻雜層230相同類型之摻雜劑的熱處理而形成。

除了以上所描述之各種特徵以外，半導體偵測器(例如偵測器120)亦可具有多個分段。在每一分段中，引入具有位置感測功能性之新陽極(或陰極)電極，該位置感測功能性將允許具有由相同分段收集之電子之解析度。如下文所描述，可使用不同的解析度剖面。

舉例而言，圖5A展示說明頂部電極之內埋部分260之實例之俯視圖的圖解500a，其中多個內埋區段經配置成徑向組態。亦即，頂部電極之內埋部分260包括由頂部電極提供之作用區域245中之多個內埋區段，且此等區段經配置以形成如圖解500a中所展示之徑向組態。

在另一實例中，圖5B展示說明頂部電極之內埋部分260之實例之俯視圖的圖解500b，其中多個內埋區段經配置成柵格組態。亦即，頂部電極之內埋部分260包括由頂部電極提供之作用區域245中之多個內埋區段，且此等區段經配置以形成如圖解500b中所展示之柵格組態。

在其他實例中，與在圖解500a(圖5A)及500b(圖5B)中之實例中一樣，形成頂部電極之內埋部分260之各種區段無需相互交叉。舉例而言，各種區段可包括並不重疊、彼此交越及/或接觸之多條線(例如直線、曲線)。此外，形成頂部電極之內埋部分260之各種區段可包括與圖解500a(圖5A)之徑向組態中所展示之彎曲區段相似的彎曲區段、與圖解500b(圖5B)之柵格組態中所展示之筆直區段相似的筆直區段，或彎曲區段及筆直區段兩者之組合。

頂部電極之內埋部分260，無論是經組態成徑向組態、柵格組態抑或某其他組態，皆係藉由與摻雜層230相同類型之摻雜劑的熱處理而形成，其中在一些狀況下，摻雜劑相同，但無需總是為該狀況(參見例如圖2B之描述)。

圖6為說明形成半導體偵測器(例如偵測器120)中之頂部電極250之內埋部分260之方法600的實例之流程圖。

方法600在610處包括將摻雜劑層沈積於半導體結構(例如半導體結構210)之具有頂部電極250之作用區域(例如作用區域245)的表面上。該摻雜劑層與諸如摻雜層230之摻雜層不同。

方法600視情況包括在620處，將罩蓋層(例如罩蓋層280)沈積於摻雜劑層上方，其中該罩蓋層在施加熱處理之前被沈積。通常，該罩蓋層係介電層。

方法600包括在630處，施加熱處理(thermal treatment/heat treatment)以將來自摻雜劑層之摻雜劑驅動至半導體結構中以及頂部電極250之偵測層(例如摻雜層230)之下方以形成頂部電極250之內埋部分260。

在方法600之一態樣中，沈積摻雜劑層包括藉由CVD製程沈積摻雜劑層。

在方法600之另一態樣中，頂部電極250可為陽極電極且摻雜劑層中之摻雜劑可包括p型摻雜劑(例如硼)。此外，偵測層之摻雜劑可屬於與摻雜劑層之摻雜劑相同之類型。

在方法600之另一態樣中，頂部電極250可為陰極電極且摻雜劑層中之摻雜劑可包括n型摻雜劑(例如砷、磷或銻中之一或多者)。此外，偵測層之摻雜劑可屬於與摻雜劑層之摻雜劑相同之類型。

在方法600之另一態樣中，半導體偵測器可為SE偵測器或輻射偵測器。

根據上文結合圖1至圖6所提供之描述，由本發明支援之實施包括一種偵測器，其具有：基板之第一側面上的第一導電型之第一層(例如p型摻雜層)，其用以形成陽極以接收掃描電子顯微鏡(SEM)檢測系統之二次電子；基板之該第一側面上的該第一導電型之內埋部分(例如內埋部分260)，其用以減少陽極之串聯電阻；及第二導電型之第二層(例如n型摻雜層)，其用以使能夠形成包括該第一層及該第二層之p-n二極體。在該實施之另一態樣中，內埋部分之形成可包括將摻雜劑植入基板中，其中該摻雜劑可例如為硼。此外，內埋部分可形成柵格(參見例如圖5A)或其他組態。

在由本發明支援之又一實施中，一種基板包括具有孔(例如孔125)之半導體結構(例如半導體結構210)，其中該半導體結構亦具有包圍該孔之深溝槽隔離(例如隔離結構440)；該半導體結構之第一側面上的第一導電型之第一層(例如p型或n型摻雜層)，其用以接收SEM系統之二次電子；及第二導電型之第二層(例如n型或p型摻雜層)，其用以使能夠在該半導體結構中形成包括該第一層及該第二層之p-n二極體，其中該第二層鄰近於該深溝槽隔離。

如上文所提及，在偵測反向散射電子之成像系統中，高度需要具有能夠可靠地及快速地偵測電子之偵測器。此偵測器將理想地在單晶粒上組合偵測電子(亦即，回應於接收到電子而產生信號)之偵測器及接收信號之電路。然而，存在之問題在於：為了使偵測器快速，需要在製造製程中使用被稱為HT PureB CVD之步驟，該步驟代表高溫純硼化學氣相沈積。顧名思義，該步驟涉及將其上形成有電路之晶圓曝露至極高溫。亦需要使用被稱為CMOS電路之電路類型。令人遺憾的是，此等高溫超過 CMOS電路可耐受之溫度。在過去，此表示基本不相容性。根據本文中之揭示內容中之一者，此基本不相容性係藉由將電路之形成劃分為兩個部分來解析：(1)第一部分，其涉及僅產生以後可在高溫步驟中存活之結構；及(2)第二部分，其在高溫步驟之後被執行，其中可安全地製造在早先高溫步驟中未存活的結構。因此，根據一個態樣，將HT PureB CVD處理步驟整合於標準BSI CMOS製程中，從而允許生產高度敏感、穩固、輻射硬性、極快速及功率高效的偵測器/成像器以及讀出電子件。換言之，所得偵測器將具有較高敏感度及較快速回應時間，及較高信雜比以實現最佳影像品質。該製程亦准許在偵測器內提供更多功能性。

換言之，如所描述，根據一實施例之一態樣，透鏡內SE偵測器可經組態為單一矽PIN偵測器，其具有中心孔以准許初級電子射束穿過。在二極體表面之頂部上存在鋁塗層以改良串聯電阻，並且反射來自在柱內部散射的雷射光束之雜散光。SE偵測器為用於總影像通道之第一載物台，且其信雜比(SNR)判定通道之其餘部分之SNR的上限。

存在用於使用低溫(LT)PureB製程與標準CMOS製程以用於生產用於低穿透深度輻射(諸如EUV/DUV光子及低能量電子)之單晶粒成像器的技術，參看2016年5月3日發佈且標題為「Sensor and Lithographic Apparatus」之美國專利第9,331,117號，該專利之全部揭示內容特此係以引用方式併入。LT PureB製程與標準CMOS製程之整合准許在單晶粒上產生多像素偵測器(成像器)，以用於使低穿透深度輻射成像。然而，LT PureB製程係以極高的薄層電阻而特性化，其不允許高速成像。

對能夠偵測低能量(低穿透深度)電子之極其快速的像素化輻射偵測器存在技術需求。用於產生此偵測器之一種解決方案為在單一矽晶粒上組合HT PureB製程連同標準CMOS製程。HT PureB製程提供淺p-n接面，以用於偵測任何低穿透-深度粒子：帶電及不帶電的，比如(例如)DUV及EUV光子，或低能量電子，PureB技術(CVD硼沈積於結晶矽上)對於高讀出速度係有益的，且薄且緻密的保護及鈍化非晶硼層在矽之頂部上。將CMOS讀出電子電路定位於與輻射回應元件相同之矽晶粒上使得信號路徑較短，從而減少寄生電阻及電容，且實現高效功率及極快速信號處理。

然而，達成此等益處之一個技術挑戰為，用於在HT PureB製程中在矽上之硼之化學氣相沈積(CVD)的溫度通常高於700℃。若此溫度被首先處理，則此溫度可毀壞CMOS部件。

根據一實施例之一態樣，該技術挑戰係藉由將晶粒之CMOS處理劃分為兩個部分來克服：(1)將在純硼之HT CVD之前執行之第一部分，及(2)將在純硼之HT CVD之後執行之第二部分。在HT CVD硼之前產生之CMOS結構經選擇為可在高達800℃之溫度下耐受進一步晶粒處理的CMOS結構。接下來，實現HT PureB CVD製程(例如在約750℃下)，接著是CMOS製程之剩餘的高溫不耐受步驟。以此方式，晶圓處理步驟相對於溫度之順序可經配置使得每一步驟使用比先前步驟低的溫度。

用以實現此處理順序之一種方式使用暫時晶圓接合-剝離。圖7展示用於使用暫時晶圓接合-剝離藉由硼之整合式HT CVD而進行之單晶粒CMOS影像感測器(CIS)之總處理順序的實例。該製程開始於初始結構700，該初始結構係起始晶圓W1。接下來，在起始晶圓W1之一個表面上執行初始CMOS處理702以獲得中間結構710。此初始CMOS處理可包括形成CMOS電路之步驟，該CMOS電路將容許隨後在該製程中進行的高溫CVD步驟。舉例而言，此初始CMOS處理可直至並包括多晶矽閘極形成。接下來，將第一接合晶圓BW1接合至具有初始CMOS結構702的起始晶圓W1之部分，以獲得中間結構720。接下來，蝕刻掉除CMOS結構702之外的初始晶圓W1之部分以形成中間結構730。接下來，使用HT PureB CVD將硼層742沈積於CMOS層702上以形成中間結構740。接下來，將第二接合晶圓BW2接合至硼層742以獲得中間結構750。接下來，自CMOS層702剝離第一接合晶圓BW1以形成中間結構760。接著，執行CMOS處理之第二部分以產生CMOS結構層772且因此獲得中間結構770。接著，將第三接合晶圓BW3接合至CMOS結構層772以獲得中間結構780。最後，自硼層742剝離接合層BW2以獲得最終結構790。應理解，此最終結構可經歷額外處理步驟。對於每一接合/剝離步驟，必須相對於在接合/剝離步驟之前及之後之適當熱處理順序來選擇適當的接合/剝離技術。

圖8A至圖8D更詳細展示圖7之總製程。圖8A之最頂部部分展示應用至起始晶圓W1之一個表面以獲得中間結構710的初始CMOS處理702。此初始CMOS處理可包括形成CMOS電路之步驟，該CMOS電路將容許隨後在該製程中進行的高溫CVD步驟。舉例而言，此初始CMOS處理可直至並包括多晶矽閘極形成。該圖中向下進行的圖8A之下一部分展示第一接合晶圓BW1被接合至具有初始CMOS結構702的起始晶圓W1之部分，以獲得中間結構720。向下進行的圖8A之下一部分展示蝕刻掉除CMOS層702之外的初始晶圓W1之部分以形成中間結構730。

轉向圖8B，圖8B之最頂部部分展示使用HT PureB CVD將硼層742沈積於上CMOS層702上以形成中間結構740。該圖中向下進行的圖8B之下一部分展示第二接合晶圓BW2被接合至硼層742以獲得中間結構750。

轉向圖8C，圖8C之最頂部部分展示自CMOS層702剝離第一接合晶圓BW1以形成中間結構760。該圖中向下進行的圖8C之下一部分展示執行CMOS處理之第二部分以產生CMOS結構層772且因此獲得中間結構770。

圖8D之最頂部部分展示第三接合晶圓BW3被接合至CMOS結構層772以獲得中間結構780。最後，自硼層742剝離第二接合晶圓BW2以獲得最終結構790。

圖9為展示根據一實施例之一個態樣用於使用暫時晶圓接合-剝離來製造單晶粒CMOS偵測器之製程的步驟的流程圖。在步驟S10中，對起始晶圓執行初始CMOS處理。進行此處理以用於僅形成將容許隨後步驟(特定言之，高溫CVD沈積步驟)之高熱的結構。在步驟S20中，將第一接合晶圓接合至起始晶圓之經處理側面。在步驟S30中，蝕刻起始晶圓以曝露部分CMOS經處理之表面。在步驟S40中，使用例如HT PureB CVD將諸如純硼之材料層沈積於CMOS處理表面上。在步驟S50中，將第二接合晶圓接合至硼層。在步驟S60中，自第二接合晶圓及其層之組合剝離第一接合晶圓。在步驟S70中，對CMOS處理層執行額外CMOS處理。在此步驟中，因為已經執行了此等步驟，所以可形成將不容許諸如HT PureB CVD之高溫步驟之結構。在步驟S80中，將第三接合晶圓接合至CMOS經處理層。在步驟S90中，自第三接合晶圓與其層之組合剝離第二接合晶圓。

可使用以下條項進一步描述實施例：

1.一種偵測器，其包含：一半導體結構，其具有一p-n接面；及用於該p-n接面之一頂部電極，該頂部電極提供用於偵測電子或電磁輻射之一作用區域，該頂部電極包括一摻雜層及至少部分地在該摻雜層之下之一內埋部分，該內埋部分經組態以減少該頂部電極之一串聯電阻。

2.如條項1之偵測器，其中：該偵測器經組態以用於一掃描電子顯微鏡(SEM)檢測系統中之透鏡內或軸上操作，且該半導體結構具有一掃描射束被傳遞至一目標所通過之一孔。

3.如條項1之偵測器，其中該內埋部分經組態以在不改變經提供用於偵測之該作用區域的情況下減少該頂部電極之該串聯電阻。

4.如條項1之偵測器，其中：該半導體結構係一矽基半導體結構，該頂部電極係一陽極電極，且該摻雜層摻雜有一p型摻雜劑。

5.如條項4之偵測器，其中該頂部電極之該內埋部分係藉由與該摻雜層相同類型之一摻雜劑之一熱處理而形成。

6.如條項5之偵測器，其中用以形成該頂部電極之該內埋部分之該摻雜劑藉由一化學氣相沈積製程而沈積至該半導體結構上。

7.如條項4之偵測器，其中該摻雜層之該p型摻雜劑包括硼。

8.如條項1之偵測器，其中：該半導體結構係一矽基半導體結構，該頂部電極係一陰極電極，且該摻雜層摻雜有一n型摻雜劑。

9.如條項8之偵測器，其中該頂部電極之該內埋部分係藉由與該摻雜層相同類型之一摻雜劑之一熱處理而形成。

10.如條項9之偵測器，其中用以形成該頂部電極之該內埋部分之該摻雜劑藉由一化學氣相沈積製程而沈積至該半導體結構上。

11.如條項9之偵測器，其中用於該頂部電極之該內埋部分及該摻雜層相同類型的該等摻雜劑係不同的n型摻雜劑。

12.如條項8之偵測器，其中該摻雜層之該n型摻雜劑包括砷、磷或銻中之一或多者。

13.如條項1之偵測器，其進一步包含安置於該半導體結構之一周邊上方且與該頂部電極之該摻雜層部分重疊的一頂部電極金屬接點，其中該頂部電極之該內埋部分減少該頂部電極之該串聯電阻，以促進根據該等電子或該電磁輻射之該偵測由該p-n接面產生的電流在該頂部電極金屬接點處可用。

14.如條項1之偵測器，其進一步包含安置於該摻雜層上方之一罩蓋層。

15.如條項14之偵測器，其中該罩蓋層係一導電層。

16.如條項1之偵測器，其中該p-n接面係一p-i-n接面。

17.如條項1之偵測器，其中：該偵測器係一二次電子(SE)偵測器且該偵測該等電子包括該偵測來自該目標之反向散射電子，或該偵測器係一輻射偵測器且該偵測該電磁輻射包括該偵測來自該目標之反向散射電磁輻射。

18.如條項1之偵測器，其中該頂部電極之該內埋部分包括由該頂部電極提供之該作用區域中的多個內埋區段。

19.如條項18之偵測器，其中該多個內埋區段並不相互交叉。

20.如條項19之偵測器，其中該多個內埋區段包括筆直區段、彎曲區段或此兩者。

21.如條項19之偵測器，其中該多個內埋區段經配置成一柵格組態。

22.如條項19之偵測器，其中該多個內埋區段經配置成一徑向組態。

23.如條項1之偵測器，其中該偵測器經組態以用於一SEM檢測系統中之離軸操作。

24.一種偵測器，其包含：一半導體結構，其具有一掃描射束被傳遞至一目標所通過之一孔，該半導體結構具有一p-n接面；用於該p-n接面之一頂部電極，該頂部電極提供用於偵測電子或電磁輻射之一作用區域，且該頂部電極包括一摻雜層；及一隔離結構，其在該半導體結構中在該孔之側壁附近形成且經組態以將該作用區域與該孔之該等側壁電隔離。

25.如條項24之偵測器，其中該孔形成於該半導體結構之一中心處。

26.如條項24之偵測器，其中該隔離結構經組態以藉由經組態以限制由該p-n接面形成之一空乏區到達該孔之該等側壁而將該作用區域與該孔之該等側壁電隔離。

27.如條項24之偵測器，其中該隔離結構與該孔之該等側壁之間的一距離小於60微米。

28.如條項24之偵測器，其中該隔離結構為大體上平行於該孔之該等側壁但不與該孔之該等側壁接觸的一深溝槽結構。

29.如條項28之偵測器，其中該深溝槽結構包括摻雜側壁且提供一無缺陷停止平面，以藉由限制由該p-n接面形成之一空乏區到達該孔之該等側壁而電隔離該作用區域。

30.如條項24之偵測器，其中該隔離結構係大體上平行於及鄰近於該孔之該等側壁的一摻雜層。

31.如條項30之偵測器，其中該隔離結構與該孔之該等側壁之間的一距離小於1微米。

32.如條項30之偵測器，其中該摻雜層與該孔之該等側壁接觸。

33.如條項24之偵測器，其中：該半導體結構係一矽基半導體結構，該頂部電極係一陽極電極，且該摻雜層摻雜有一p型摻雜劑。

34.如條項33之偵測器，其中該摻雜層之該p型摻雜劑包括硼。

35.如條項24之偵測器，其中：該半導體結構係一矽基半導體結構，該頂部電極係一陰極電極，且該摻雜層摻雜有一n型摻雜劑。

36.如條項35之偵測器，其中該摻雜層之該n型摻雜劑包括砷、磷或銻中之一或多者。

37.如條項24之偵測器，其中該p-n接面係一p-i-n接面。

38.如條項24之偵測器，其中：該偵測器係一二次電子(SE)偵測器且該偵測該等電子包括該偵測來自該目標之反向散射電子，或該偵測器係一輻射偵測器且該偵測該電磁輻射包括該偵測來自該目標之反向散射電磁輻射。

39.如條項24之偵測器，其中該偵測器經組態以用於一掃描電子顯微鏡(SEM)檢測系統中之透鏡內或軸上操作。

40.一種偵測器，其包含：一半導體結構，其具有一掃描射束被傳遞至一目標所通過之一孔，該半導體結構具有一p-n接面；用於該p-n接面之一頂部電極，該頂部電極提供用於偵測電子或電磁輻射之一作用區域，該頂部電極包括一摻雜層及至少部分地在該摻雜層之下之一內埋部分，該內埋部分經組態以在不改變經提供用於該偵測該後向散射的該作用區域的情況下減少該頂部電極之一串聯電阻；及一隔離結構，其在該半導體結構中在該孔之側壁附近形成且經組態以將該作用區域與該孔之該等側壁電隔離。

41.如條項40之偵測器，其中該孔形成於該半導體結構之一中心處。

42.如條項40之偵測器，其中：該半導體結構係一矽基半導體結構，該頂部電極係一陽極電極，該摻雜層摻雜有一p型摻雜劑，且該頂部電極之該內埋部分係藉由與該摻雜層相同類型之一摻雜劑之一熱處理而形成。

43.如條項42之偵測器，其中用以形成該頂部電極之該內埋部分之該摻雜劑藉由一化學氣相沈積製程而沈積至該半導體結構上。

44.如條項42之偵測器，其中該摻雜層之該p型摻雜劑包括硼。

45.如條項40之偵測器，其中：該半導體結構係一矽基半導體結構，該頂部電極係一陰極電極，該摻雜層摻雜有一n型摻雜劑，且該頂部電極之該內埋部分係藉由與該摻雜層相同類型之一摻雜劑之一熱處理而形成。

46.如條項45之偵測器，其中用以形成該頂部電極之該內埋部分之該摻雜劑藉由一化學氣相沈積製程而沈積至該半導體結構上。

47.如條項45之偵測器，其中用於該頂部電極之該內埋部分及該摻雜層相同類型的該等摻雜劑係不同的n型摻雜劑。

48.如條項45之偵測器，其中該摻雜層之該n型摻雜劑包括砷、磷或銻中之一或多者。

49.如條項40之偵測器，其中該隔離結構係：具有摻雜側壁的大體上平行於該孔之該等側壁但不與該孔之該等側壁接觸的一深溝槽結構，或大體上平行於及鄰近於該孔之該等側壁的一摻雜層。

50.如條項40之偵測器，其中：該偵測器係一二次電子(SE)偵測器且該偵測該等電子包括該偵測來自該目標之反向散射電子，或該偵測器係一輻射偵測器且該偵測該電磁輻射包括該偵測來自該目標之反向散射電磁輻射。

51.如條項40之偵測器，其中該偵測器經組態以用於一掃描電子顯微鏡(SEM)檢測系統中之透鏡內或軸上操作。

52.一種在半導體偵測器中形成一頂部電極之一內埋部分之方法，該方法包含：將一摻雜劑層沈積於一半導體結構之具有該頂部電極之一作用區域的一表面上；及施加一熱處理以將來自該摻雜劑層之摻雜劑驅動至該半導體結構中且至少部分地驅動於該頂部電極之一偵測層之下以用於形成該頂部電極之該內埋部分，該頂部電極之該內埋部分包括多個內埋區段，其減少該頂部電極之一串聯電阻。

53.如條項52之方法，其中形成該多個內埋區段包括形成：並不相互交叉之多個內埋區段，包括筆直區段、彎曲區段或此兩者之多個內埋區段，配置成一柵格組態之多個內埋區段，或經配置成一徑向組態之多個內埋區段。

54.如條項52之方法，其中該沈積該摻雜劑層包括藉由一化學氣相沈積製程沈積該摻雜劑層。

55.如條項52之方法，其進一步包含將一罩蓋層沈積於該摻雜劑層上方，其中該罩蓋層在該施加該熱處理之前被沈積。

56.如條項52之方法，其中該罩蓋層係一介電層。

57.如條項52之方法，其中：該頂部電極係一陽極電極，且該摻雜劑層中之該等摻雜劑包括p型摻雜劑。

58.如條項57之方法，其中該等p型摻雜劑包括硼。

59.如條項57之方法，其中該偵測層之摻雜劑屬於與該摻雜劑層之該等摻雜劑相同之類型。

60.如條項52之方法，其中：該頂部電極係一陰極電極，且該摻雜層中之該等摻雜劑包括n型摻雜劑。

61.如條項60之方法，其中該等n型摻雜劑包括砷、磷或銻中之一或多者。

62.如條項60之方法，其中該偵測層之摻雜劑屬於與該摻雜劑層之該等摻雜劑相同之類型。

63.如條項52之方法，其中：該偵測器係經組態以偵測該作用區域上方之電子之一二次電子(SE)偵測器，或該偵測器係經組態以偵測該作用區域上方之電磁輻射之一輻射偵測器。

64.一種偵測器，其包含：一基板之一第一側面上的一第一導電型之一第一層，其用以形成一陽極以接收一掃描電子顯微鏡(SEM)檢測系統之二次電子；該基板之該第一側面上的該第一導電型之一內埋部分，其用以減少該陽極之一串聯電阻；及一第二導電型之一第二層，其用以使能夠形成包括該第一層及該第二層之一p-n二極體。

65.如條項64之偵測器，其中形成該內埋部分包括將一摻雜劑植入該基板中。

66.如條項65之偵測器，其中該摻雜劑包括硼。

67.如條項64之偵測器，其中該內埋部分形成一柵格。

68.一種基板，其包含：包括一孔之一半導體結構，該半導體結構包括包圍該孔之深溝槽隔離；該半導體結構之一第一側面上的一第一導電型之一第一層，其用以接收一SEM系統之二次電子；及一第二導電型之一第二層，其用以使能夠在該半導體結構中形成包括該第一層及該第二層之一p-n二極體，其中該第二層鄰近於該深溝槽隔離。

69.一種製造一半導體偵測器之方法，該半導體偵測器包含用於回應於接收到輻射而產生一信號之一元件以及電連接至該元件之電路，該電路包括不能夠耐受超過一溫度T之一處理溫度的至少一個結構，該方法包含以下步驟：製造該電路之一第一部分，該第一部分能夠耐受該溫度T；在該溫度T下執行一處理步驟；及製造該電路之一第二部分，該第二部分包括不能夠耐受該溫度T之結構。

70.如條項69之方法，其中在該溫度T下執行一處理步驟包含執行高溫化學氣相沈積。

71.如條項70之方法，其中執行高溫化學氣相沈積包含執行硼之高溫化學氣相沈積。

72.如條項71之方法，其中執行硼之高溫化學氣相沈積包含純硼之高溫化學氣相沈積。

73.如條項69至72中任一項之方法，其中製造該電路之一第一部分包含部分製造CMOS電路。

74.如條項69至73中任一項之方法，其中製造該電路之一第二部分包含完成CMOS電路之製造。

75.如條項69至74中任一項之方法，其中該溫度T高於700℃。

76.一種製造一半導體偵測器之方法，該半導體偵測器包含用於回應於接收到輻射而產生一信號之一元件以及電連接至該元件之CMOS電路，該CMOS電路包括不能夠耐受超過700℃之一處理溫度T的至少一個結構，該方法包含以下步驟：製造該CMOS電路之一第一部分，該第一部分能夠耐受該溫度T；在該溫度T下執行一HT PureB CVD處理步驟；及製造該CMOS電路之一第二部分，該第二部分包括不能夠耐受該溫度T之結構。

77.一種用於製造一單晶粒半導體偵測器之製程，該製程包含以下步驟：提供一起始晶圓；在該起始晶圓之一經處理側面上執行一第一部分電路形成步驟以形成一第一部分電路層，該第一部分電路形成步驟被限制至形成能夠耐受一處理溫度T之電路；將一第一接合晶圓接合至該第一部分電路層；蝕刻掉該起始晶圓之一部分以曝露該第一部分電路層；將一硼層沈積於該第一部分電路層上；將一第二接合晶圓接合至該硼層；自該第一部分電路層剝離該第一接合晶圓；在該第一部分電路層上執行一第二部分電路形成步驟以形成一完整的電路層，該第二部分電路形成步驟包含形成不能夠耐受該處理溫度T之電路結構；將一第三接合層接合至該完整的電路層；及自該硼層剝離該第二接合晶圓。

78.如條項77之製程，其中執行一第一部分電路形成步驟包含執行一第一部分CMOS電路形成步驟。

79.如條項77或78中任一項之製程，其中在第一部分電路層上執行一第二部分電路形成步驟以形成一完整的電路層包含在該第一部分電路層上執行一第二部分CMOS電路形成步驟以形成一完整的CMOS電路層。

80.如條項77至79中任一項之製程，其中將一硼層沈積於該第一部分電路層上包含使用HT PureB CVD。

81.如條項77至80中任一項之製程，其中該溫度T高於700℃。

82.一種單晶粒半導體偵測器，其包含用於回應於接收到輻射而產生一信號之一元件以及電連接至該元件之CMOS電路，該CMOS電路包括不能夠耐受超過700℃之一處理溫度T的至少一個結構，該半導體偵測器係藉由包含以下步驟之一方法來製造：製造該CMOS電路之一第一部分，該第一部分能夠耐受該溫度T；在該溫度T下執行一HT PureB CVD處理步驟；及製造該CMOS電路之一第二部分，該第二部分包括不能夠耐受該溫度T之結構。

本發明(其包括圖1至圖9及其各別描述)提供改良用於SEM系統中之半導體偵測器之敏感度、效率及頻寬的各種技術。舉例而言，本發明描述與純硼技術(例如純硼層或陰極電極之相似層)結合使用頂部電極之「內埋柵格」或「內埋部分」以在電子偵測中達成低雜訊及高速回應，其中無過濾/吸收金屬堆疊(例如，鋁柵格240用於作用區域中(正如在極紫外線EUV應用中之狀況))。此外，本發明描述使用隔離結構以最大化作用區域以及半導體偵測器之分段內之入射電子的新定位解析度(例如徑向組態)。

結合圖所描述之各個圖說明各種實施例之可能實施之架構、配置、功能性及操作的實例。關於流程圖，每一區塊可表示總方法或製程之一部分。亦應注意，在一些替代實施中，流程圖之區塊中所提及之功能可能不按所提及之次序發生及/或與不同區塊之功能同時發生。

應理解，所描述實施例並不相互排斥，且結合一個實例實施例所描述之元件、組件、材料或步驟可以合適之方式與其他實施例組合或自其他實施例消除以實現所要的設計目標。

如本文中所使用，除非另外特定陳述，否則術語「或」涵蓋所有可能組合，除非不可行。舉例而言，若陳述組件可包括A或B，則除非另外特定陳述或不可行，否則組件可包括A，或B，或A及B。作為第二實例，若陳述組件可包括A、B或C，則除非另外特定陳述或不可行，否則組件可包括A，或B，或C，或A及B，或A及C，或B及C，或A及B及C。

另外，除非另外指定或根據內容背景顯而易見係針對單數形式，否則如本申請案及所附申請專利範圍中所使用，冠詞「一」通常應被解釋為意謂「一或多個」。

申請專利範圍中圖編號或圖參考標記之使用意欲促進對申請專利範圍之解譯。此類使用並不被解釋為將彼等申請專利範圍之範疇必需限制至對應圖中所展示之實施例或實施方案。

應進一步理解，為了解釋所描述態樣或實施例之性質而已加以描述及說明的部件之細節、材料及配置之各種改變可由熟習此項技術者在不脫離如以下申請專利範圍中所描繪之範疇的情況下進行。