JP2022507090A - 制御回路とバルク弾性波フィルタの集積方法及び集積構造 - Google Patents
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Abstract
制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法及び集積構造である。該集積方法は、制御回路が形成される基板を提供するステップと、基板上に第１キャビティを形成するステップと、表面に入力電極、出力電極が設けられる、第２キャビティを含むＢＡＷ共振構造を提供するステップと、ＢＡＷ共振構造の表面を基板に向け、ＢＡＷ共振構造を基板にボンディングさせ且つ第１キャビティを封止するステップと、制御回路を入力電極、出力電極に電気的に接続させるステップと、を含む。本発明は、基板上に制御回路とＢＡＷフィルタに必要とするキャビティを形成し、さらに既存のＢＡＷ共振構造をキャビティに取り付け、制御回路のＢＡＷフィルタへの制御を実現することにより、従来のＢＡＷフィルタが個別デバイスとしてＰＣＢに集積されることによる電気的な接続プロセスが複雑で、挿入損耗が大きいなどという問題を回避でき、集積度が高く、プロセスコストを低減させることができることである。【選択図】図７
Description
本発明は、弾性波フィルタの技術分野に関し、特に制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法及び集積構造に関する。
ＢＡＷフィルタは、バルク弾性波理論に基づき、音響学共振を利用して電気的フィルタリングを実現するデバイスであり、電極間の圧電層（ＡｌＮ、ＺｎＯなど）の垂直方向での共振によってフィルタリングを行う。キャビティ型ＢＡＷフィルタは、現在最も応用に成功しているＢＡＷフィルタであり、その本体構造は、上部電極、圧電層及び下部電極で構成されるサンドイッチ構造であり、上部電極と下部電極の両側にいずれもキャビティが設けられ、音波信号が上部電極の最上端と下部電極の底端に進むとき、音響インピーダンスの大きな差により、音波の全反射を引き起こす。このようなＢＡＷフィルタは、音響リークが小さく、デバイスの高いＱ値を実現することができる。
パッケージングを行うとき、一般的には、単一のＢＡＷフィルタを個別デバイスにパッケージングし、さらにプリント回路板（ＰＣＢ）上に集積する。使用上のニーズのため、往々にして一つのＰＣＢ板上に複数のＢＡＷを集積する必要がある。このように単独してパッケージングしてからシステム集積を行う方式は、ＳＩＰ接線が複雑で、挿入損耗が大きいなどという問題をもたらし、且つ個別のスイッチ、選択、制御デバイスを導入してＢＡＷフィルタに対して制御を行う必要があり、プロセスの複雑度と製造コストを向上させる。
本発明の目的は、制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法及び相応の集積構造を提供し、従来のＢＡＷフィルタのパッケージングと集積プロセスにおいて、ＳＩＰ接線が複雑で、挿入損耗が大きいなどという問題を克服することである。
一方、本発明によれば、
制御回路が形成される基板を提供するステップと、
前記基板上に第１キャビティを形成するステップと、
表面に入力電極、出力電極が設けられ、第２キャビティを含むＢＡＷ共振構造を提供するステップと、
前記ＢＡＷ共振構造の前記表面を前記基板に向け、前記ＢＡＷ共振構造を前記基板にボンディングさせ且つ前記第１キャビティを封止するステップと、
前記制御回路を前記入力電極、前記出力電極に電気的に接続させるステップと、を含む制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法が提供される。
制御回路が形成される基板を提供するステップと、
前記基板上に第１キャビティを形成するステップと、
表面に入力電極、出力電極が設けられ、第２キャビティを含むＢＡＷ共振構造を提供するステップと、
前記ＢＡＷ共振構造の前記表面を前記基板に向け、前記ＢＡＷ共振構造を前記基板にボンディングさせ且つ前記第１キャビティを封止するステップと、
前記制御回路を前記入力電極、前記出力電極に電気的に接続させるステップと、を含む制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法が提供される。
選択的に、前記基板は、ベースと、前記ベース上に形成される第１誘電層とを含み、
前記基板上に前記第１キャビティを形成するステップは、
前記第１誘電層内に前記第１キャビティを形成するステップを含む。
前記基板上に前記第１キャビティを形成するステップは、
前記第１誘電層内に前記第１キャビティを形成するステップを含む。
選択的に、前記ベースは、ＳＯＩベース、シリコンベース、ケイ素ゲルマニウムベース、ゲルマニウム化シリコンベース、ガリウムヒ素ベースのうちのいずれか一つを含む。
選択的に、前記制御回路は、デバイス構造と、前記デバイス構造に電気的に接続される第１相互接続構造層を含み、前記第１相互接続構造層は、前記第１誘電層に位置し、前記入力電極、前記出力電極に電気的に接続される。
選択的に、前記デバイス構造は、ＭＯＳデバイスを含む。
選択的に、前記制御回路を前記入力電極、前記出力電極に電気的に接続させるステップは、
前記ＢＡＷ共振構造をボンディングした後に、前記第１相互接続構造層を前記入力電極、前記出力電極に電気的に接続させるステップを含み、又は、
前記ＢＡＷ共振構造をボンディングする前に、前記第１相互接続構造層上に第１再配線層及び第１溶接パッドを形成するステップと、
前記ＢＡＷ共振構造をボンディングした後に、前記第１溶接パッドを前記入力電極、前記出力電極に電気的に接続させ、前記入力電極、前記出力電極を前記第１溶接パッド、前記第１再配線層によって前記制御回路に電気的に接続させるステップと、を含む。
前記ＢＡＷ共振構造をボンディングした後に、前記第１相互接続構造層を前記入力電極、前記出力電極に電気的に接続させるステップを含み、又は、
前記ＢＡＷ共振構造をボンディングする前に、前記第１相互接続構造層上に第１再配線層及び第１溶接パッドを形成するステップと、
前記ＢＡＷ共振構造をボンディングした後に、前記第１溶接パッドを前記入力電極、前記出力電極に電気的に接続させ、前記入力電極、前記出力電極を前記第１溶接パッド、前記第１再配線層によって前記制御回路に電気的に接続させるステップと、を含む。
選択的に、前記ＢＡＷ共振構造の前記表面を前記基板に向け、前記ＢＡＷ共振構造を前記基板にボンディングさせ且つ前記第１キャビティを封止するステップは、
前記基板の表面における前記第１キャビティの外周に接着構造を形成するステップと、
前記接着構造によって前記ＢＡＷ共振構造を前記基板に接着させるステップと、を含む。
前記基板の表面における前記第１キャビティの外周に接着構造を形成するステップと、
前記接着構造によって前記ＢＡＷ共振構造を前記基板に接着させるステップと、を含む。
選択的に、前記接着構造は、ドライフィルムを含む。
選択的に、露光現像によって前記ドライフィルム内に前記第１キャビティを形成する。
選択的に、パターン化の接着層をシルクスクリーンすることによって、前記接着構造を形成する。
選択的に、前記基板の背面に、前記入力電極、前記出力電極、前記制御回路に電気的に接続させる第２再配線層を形成するステップをさらに含む。
選択的に、前記第２再配線層は、Ｉ／Ｏ溶接パッドを含む。
選択的に、前記ボンディングした後に、
前記基板と前記ＢＡＷ共振構造を覆うパッケージング層を形成するステップをさらに含む。
前記基板と前記ＢＡＷ共振構造を覆うパッケージング層を形成するステップをさらに含む。
選択的に、前記パッケージング層上に、前記入力電極、前記出力電極、前記制御回路に電気的に接続させる第３再配線層を形成するステップをさらに含む。
選択的に、前記入力電極と前記出力電極は、いずれも溶接パッドを含む。
他方、本発明によれば、
制御回路及び第１キャビティが形成される基板と、
表面に入力電極、出力電極が設けられ、第２キャビティを含み、その表面が前記基板に向かって前記基板にボンディングされ且つ前記第１キャビティを封止するＢＡＷ共振構造と、を含み、
前記制御回路が前記入力電極、前記出力電極に電気的に接続される制御回路とバルク弾性波（ＳＡＷ）フィルタの集積構造が提供される。
制御回路及び第１キャビティが形成される基板と、
表面に入力電極、出力電極が設けられ、第２キャビティを含み、その表面が前記基板に向かって前記基板にボンディングされ且つ前記第１キャビティを封止するＢＡＷ共振構造と、を含み、
前記制御回路が前記入力電極、前記出力電極に電気的に接続される制御回路とバルク弾性波（ＳＡＷ）フィルタの集積構造が提供される。
選択的に、前記基板は、ベースと、前記ベース上に形成される第１誘電層とを含み、前記第１キャビティが前記第１誘電層内に形成され、
又は、前記基板と前記ＢＡＷ共振構造が接着構造によってボンディングされ、前記第１キャビティが前記接着構造内に形成される。
又は、前記基板と前記ＢＡＷ共振構造が接着構造によってボンディングされ、前記第１キャビティが前記接着構造内に形成される。
選択的に、前記接着構造は、ドライフィルムである。
選択的に、前記ベースは、ＳＯＩベース、シリコンベース、ケイ素ゲルマニウムベース、ゲルマニウム化シリコンベース、ガリウムヒ素ベースのうちのいずれか一つを含む。
選択的に、前記制御回路は、デバイス構造と、前記デバイス構造に電気的に接続される第１相互接続構造層を含み、前記第１相互接続構造層は、前記第１誘電層に位置し、前記入力電極、前記出力電極に電気的に接続される。
選択的に、前記デバイス構造は、ＭＯＳデバイスを含む。
選択的に、前記基板上に第１再配線層と第１溶接パッドが形成され、前記第１溶接パッドが前記入力電極、前記出力電極に電気的に接続されることにより、前記入力電極、前記出力電極を前記第１溶接パッド、前記第１再配線層によって前記制御回路に電気的に接続させる。
選択的に、前記集積構造は、前記基板の背面に形成され、前記入力電極、前記出力電極、前記制御回路に電気的に接続される第２再配線層をさらに含む。
選択的に、前記第２再配線層は、Ｉ／Ｏ溶接パッドを含む。
選択的に、前記集積構造は、前記基板と前記ＢＡＷ共振構造を覆うパッケージング層をさらに含む。
選択的に、前記集積構造は、前記パッケージング層上に形成され、前記入力電極、前記出力電極、前記制御回路に電気的に接続される第３再配線層をさらに含む。
選択的に、前記入力電極と前記出力電極は、いずれも溶接パッドを含む。
本発明の有益な効果は、基板上に制御回路とＢＡＷフィルタに必要とするキャビティを形成し、さらに既存のＢＡＷ共振構造をキャビティに取り付け、制御回路のＢＡＷフィルタへの制御を実現することにより、従来のＢＡＷフィルタが個別デバイスとしてＰＣＢに集積されることによる電気的な接続プロセスが複雑で、挿入損耗が大きいなどという問題を回避でき、集積度が高く、プロセスコストを低減させることができることである。
本発明は、他の特性と利点を有し、これらの特性と利点は、明細書に組み込まれる添付図面と後の発明を実施するための形態の中に明らかであり、又は明細書に組み込まれる添付図面と後の発明を実施するための形態の中に詳細に説明され、これらの添付図面と発明を実施するための形態は、共同で本発明の特定の原理を解釈するために用いられる。
添付図面を結び付けて、本発明の例示的な実施例をより詳細に説明することによって、本発明の上記及び他の目的、特徴、並びに利点は、より明らかになり、そのうち、本発明の例示的な実施例では、一般的に同じ参照番号が同じ部品を表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表す。
本発明の第２実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法のＢＡＷ共振構造の電気的な接続を形成する各プロセスをそれぞれ表す。
本発明の第２実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法のＢＡＷ共振構造の電気的な接続を形成する各プロセスをそれぞれ表す。
本発明の第２実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法のＢＡＷ共振構造の電気的な接続を形成する各プロセスをそれぞれ表す。
以下で添付図面を参照しながら本発明をより詳細に説明する。添付図面では、本発明の好ましい実施例を説明したが、理解すべきことは、様々な形式で本発明を実現することができるが、本明細書に記載された実施例によって限定されるべきではない。逆に、これらの実施例を提供する目的は、本発明をより完全にし、且つ本発明の範囲を当業者に完全に伝達できることにすることである。
従来のＢＡＷフィルタのパッケージング集積において、接線が複雑で、挿入損耗が大きいなどという問題を解決するために、本発明の実施例は、制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法及び集積構造を提供する。
本発明の実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法は、
制御回路が形成される基板を提供するステップと、基板上に第１キャビティを形成するステップと、表面に入力電極、出力電極が設けられる、第２キャビティを含むＢＡＷ共振構造を提供するステップと、ＢＡＷ共振構造の表面を前記基板に向け、ＢＡＷ共振構造を前記基板にボンディングさせ且つ第１キャビティを封止するステップと、制御回路を入力電極、出力電極に電気的に接続させるステップと、を含む。
制御回路が形成される基板を提供するステップと、基板上に第１キャビティを形成するステップと、表面に入力電極、出力電極が設けられる、第２キャビティを含むＢＡＷ共振構造を提供するステップと、ＢＡＷ共振構造の表面を前記基板に向け、ＢＡＷ共振構造を前記基板にボンディングさせ且つ第１キャビティを封止するステップと、制御回路を入力電極、出力電極に電気的に接続させるステップと、を含む。
本発明の実施例によるパッケージング方法は、基板上に制御回路とＢＡＷフィルタに必要とする第１キャビティを形成し、さらに既存のＢＡＷ共振構造を第１キャビティに取り付け、制御回路のＢＡＷフィルタへの制御を実現することにより、従来のＢＡＷフィルタが個別デバイスとしてＰＣＢに集積されることによる電気的な接続プロセスが複雑で、挿入損耗が大きいなどという問題を回避でき、集積度が高く、プロセスコストを低減させることができる。
本発明の上記目の、特徴及び利点をより明らかに分かりやすくするために、以下では、添付図面を結び付けて本発明の具体実施例を詳細に説明する。本発明の実施例を詳述するとき、説明を容易にするために、例示図は、一般的な比率に従って局所的に増幅することなく、且つ前記例示図は、例示に過ぎず、それは、ここで本発明の保護範囲を制限すべきではない。なお、実際の製作中に長さ、広さ及び深さの三次元空間の大きさを含むべきである。
図１～図７は、本発明の第１実施例による制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法の各プロセスをそれぞれ表し、該集積方法は、以下のステップを含む：
Ｓ１：図１～図４に示すように、制御回路が形成される基板を提供する。
図１と図２に示すように、本実施例において、基板は、ベースと、ベース上に形成される第１誘電層４０１を含む。選択的に、ベースは、ＳＯＩベース、シリコンベース、ケイ素ゲルマニウムベース、ゲルマニウム化シリコンベース、ガリウムヒ素ベースのうちの一つを含む。当業者は、基板上に形成される制御回路に基づいてベースのタイプを選択してもよい。本実施例において、ベースは、ＳＯＩベースである。
ＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）は、即ちシリコンオンインシュレータであり、その構造は、絶縁シリコンベースにトップ層単結晶シリコン層を加える二層構造であってもよいし、絶縁層を中間層（埋込み層と呼ばれる）とするサンドイッチ構造であってもよい。デバイスを製作するとき、トップ層の薄シリコン層のみをデバイス製作層として、ソース、ドレイン、チャネル領域などの構造を形成し、シリコンベースは、支持のみの役割を果たす。サンドイッチ構造における埋込み層は、デバイス製作層とシリコンベースを電気的に隔離することにより、シリコンベースのデバイス性能への影響を減少する。ＳＯＩは、デバイス性能上に寄生容量を減少し、消費電力を低下させ、ラッチ効果を解消するなどという利点を有する。現在でＳＯＩベースを取得する典型的なプロセスは、スマートカット（Ｓｍａｒｔ－ｃｕｔＴＭ）プロセスである。本実施例は、ＳＯＩベースを選択することによりＳＯＩの上記利点を利用する。
依然として図１に示すように、本実施例において、ＳＯＩベースは、シリコンベース１０１と、シリコンベース１０１上に位置する絶縁層１０２と、絶縁層１０２上に位置するシリコントップ層１０３とを含み、又はＳＯＩベースは、絶縁層にトップ層シリコンを加える二層構造であってもよい。
依然として図２に示すように、第１誘電層４０１は、低Ｋ誘電材料層であり、例えばシリコン酸化層である。化学気相堆積（ＣＶＰ）によって第１誘電層４０１を形成してもよく、第１誘電層４０１は、ＢＡＷフィルタ動作に必要とする第１キャビティ４０２を形成するために用いられる。
本実施例において、制御回路は、デバイス構造及びデバイス構造に電気的に接続される第１相互接続構造層を含み、第１相互接続構造層が第１誘電層４０１に位置する。デバイス構造は、ＭＯＳデバイスを含み、例えばＭＯＳスイッチであり、ＭＯＳスイッチは、ｎＭＯＳ又はｐＭＯＳスイッチであってもよい。依然として図１に示すように、ＭＯＳスイッチは、ソース２０１、ドレイン２０２及びゲート２０３を含み、シリコントップ層１０３の表面のゲート誘電層２０４又はゲート誘電領域をさらに含み、ソース、ドレイン及びゲートを隔離する。浅ドープソースドレイン（Ｌｏｗ Ｄｏｓｅ Ｄｒａｉｎ、ＬＤＤと略称される）プロセスとソースドレイン注入（Ｓｏｕｒｃｅ／Ｄｒａｉｎ Ｉｍｐｌａｎｔａｔｉｏｎ、Ｓ／Ｄ ＩＭＰと略称される）によってトップ層シリコン内にソース２０１とドレイン２０２を形成する。
図３に示すように、選択的に、第１相互接続構造層は、デバイス構造に順に電気的に接続される第１導電ポスト４０４と第１回線層４０５を含む。本実施例において、まず第１誘電層４０１を貫通する第１ビアホール及び第１誘電層の表面に設けられる第１トレンチを形成し、次に第１ビアホールと第１トレンチ内に電気的に接続される材料を充填し、第１導電ポスト４０４と第１回線層４０５を形成する。
エッチングによって第１誘電層４０１を貫通する第１ビアホール及び第１誘電層４０１の表面に設けられる第１トレンチを形成してもよく、第１トレンチは、局所的に相互に接続される金属の経路を定義し、次に堆積（例えばスパッタリング）によって第１ビアホールと第１トレンチ内に電気的に接続される材料を充填し、電気的に接続される材料は好ましくは、銅、タングステン、チタンなどである。本実施例において、シリコントップ層１０３上にゲート誘電層２０４が形成されるため、第１ビアホールはさらに、ゲート誘電層２０４を貫通している。
図４に示すように、選択的に、第１相互接続構造層が入力電極、出力電極に直接的に電気的に接続されることに適しない、基板上に第１再配線層４０６及び第１溶接パッド４０７が形成され、第１再配線層４０６が制御回路の第１回線層４０５に電気的に接続される。堆積によって第１再配線層４０６を形成し、且つ同様に、エッチング、堆積によって第１溶接パッド４０７を形成してもよい。
Ｓ２：図５に示すように、基板上に第１キャビティを形成する。
図５に示すように、本実施例において、エッチングによって第１誘電層４０１上に内へ凹む第１キャビティ４０２を形成する。
依然として図５に示すように、選択的に、基板の表面に接着構造４０８を形成し、後続のＢＡＷ共振構造と基板とのボンディングを実現するために用いられる。接着構造４０８は、ドライフィルム又は他のタイプのチップ接続フィルムであってもよい。選択的に、基板上に第１キャビティを形成する前に、加熱加圧の条件下で、基板の表面に一層のドライフィルムを接着し、次にドライフィルムに対して図形化を行い、さらにドライフィルムに対して露光現像を行って第１誘電層４０１をエッチングすることによって、基板上に内へ凹む第１キャビティ４０２を形成し、保留されるドライフィルム部分は、接着構造４０８を形成する。選択的に、パターン化の接着層をシルクスクリーンすることによって、接着構造４０８を形成する。接着層の材料は、一般的にはエボキシ樹脂を採用する。シルクスクリーンの方法によって、基板の表面にパターン化の接着層を直接形成することができ、パターン化を実現するためにフォトマスク、露光と現像などのステップを必要としない。選択的に、基板上に第１再配線層４０６が形成されるとき、基板上に第１キャビティを形成する前に、加熱加圧の条件下で、第１再配線層４０６の表面に一層のドライフィルムを接着し、次にドライフィルムに対して図形化を行い、さらにドライフィルム、第１誘電層４０１をエッチングすることによって、基板上に内へ凹む第１キャビティ４０２を形成し、保留されるドライフィルム部分は、接着構造４０８を形成する。
選択的に、第１キャビティ４０２の深さが比較的に小さいとき、接着構造４０８内に第１キャビティ４０２を形成してもよい。
Ｓ３：図５に示すように、表面に入力電極、出力電極が設けられる、第２キャビティを含むＢＡＷ共振構造を提供するステップである。
図５に示すように、ＢＡＷ共振構造は、第１支持基材３０１と、第２支持基材３０２と、第１支持基材３０１と第２支持基材３０２との間に設けられる第１電極３０３と第２電極３０４と、第１電極３０３と第２電極３０４との間に設けられる圧電層３０５とを含み、第１支持基材３０１の外側面に入力電極と入力電極（図示せず）が設けられ、入力電極と入力電極は、それぞれ第１電極３０３と第２電極３０４に電気的に接続される。なお、ＢＡＷフィルタの正常な動作を保証するために、第２支持基材３０２の外側面にシリコンチップ３０６が設けられ、シリコンチップ３０６上に第２キャビティ３０７が設けられる。集積した後に、第２キャビティ３０７は、当技術分野で一般的に言及される下部キャビティとして使用され、第１キャビティ４０２は、当技術分野で一般的に言及される上部キャビティとして使用される。
第１電極３０３と第２電極３０４の材料は、Ｍｏ、Ａｌ等であってもよく、その厚さは、一般的には１００ｎｍ～２００ｎｍである。圧電層３０５の材料は、一般的にはＰＺＴ（チタン酸ジルコン酸鉛圧電セラミックス）、ＺｎＯ又はＡｌＮであり、その厚さは、一般的には１～２μｍである。第１支持基材３０１と第２支持基材３０２は、一般的にはＳｉ３Ｎ４、ＡｌＮ材料を採用し、その機械的強度が高く、化学的性能が安定的で、音速が比較的に高く、中心周波数への影響が小さい。第１支持基材３０１と第２支持基材３０２の厚さは、一般的には１００ｎｍ～２００ｎｍである。
Ｓ４：図５に示すように、ＢＡＷ共振構造の表面を基板に向け、ＢＡＷ共振構造を基板にボンディングさせ且つ第１キャビティを封止する。
選択的に、基板の表面、第１キャビティ４０２の周囲に環状の接着構造４０８が形成され、接着構造４０８によってＢＡＷ共振構造の第１支持基材３０１を基板に接着させることにより、ＢＡＷ共振構造を基板にボンディングさせ且つ第１キャビティ４０２を封止する。
Ｓ５：制御回路を入力電極、出力電極に電気的に接続させる。
ステップＳ１では言及されたように、制御回路は、デバイス構造及びデバイス構造に電気的に接続される第１相互接続構造層を含んでもよく、第１相互接続構造層が第１誘電層４０１に位置する。それに応じて、制御回路を入力電極、出力電極に電気的に接続させた即ちＢＡＷ共振構造をボンディングした後に、第１相互接続構造層を入力電極、出力電極に電気的に接続させる。
依然として図５に示すように、選択的に、基板上に第１再配線層４０６及び第１溶接パッド４０７が形成されてもよく、それに応じて、制御回路を入力電極、出力電極に電気的に接続させることは、
ＢＡＷ共振構造をボンディングする前に、第１相互接続構造層上に第１再配線層４０６及び第１溶接パッド４０７を形成するステップと、
ＢＡＷ共振構造をボンディングした後に、第１溶接パッド４０７を入力電極、出力電極に電気的に接続させ、入力電極、出力電極を第１溶接パッド４０７、第１再配線層４０６によって制御回路に電気的に接続させるステップと、を含む。
ＢＡＷ共振構造をボンディングする前に、第１相互接続構造層上に第１再配線層４０６及び第１溶接パッド４０７を形成するステップと、
ＢＡＷ共振構造をボンディングした後に、第１溶接パッド４０７を入力電極、出力電極に電気的に接続させ、入力電極、出力電極を第１溶接パッド４０７、第１再配線層４０６によって制御回路に電気的に接続させるステップと、を含む。
以上のステップＳ１～Ｓ５によって制御回路とＢＡＷフィルタの集積を実現した。本実施例において、該集積方法は、以下のステップＳ６－Ｓ８をさらに含んでもよい：
Ｓ６：図６に示すように、基板とＢＡＷ共振構造を覆うパッケージング層４０３を形成する。モールディング（ｍｏｌｄｉｎｇ）方法によってパッケージング層４０３を形成してもよく、モールディングに採用される材料は、エボキシ樹脂であってもよい。
Ｓ７：図７に示すように、シリコンベース１０１を除去し、集積構造を薄型化する。本実施例において、化学機械研磨（ＣＭＰ）によってシリコンベース１０１を除去してもよい。
Ｓ８：依然として図７に示すように、パッケージング層４０３上に第３再配線層４０９を形成し、入力電極、出力電極、制御回路に電気的に接続させる。
具体的には、パッケージング層４０３を貫通する第２ビアホールを形成し、第２ビアホール内に電気的に接続される材料を填充し、第２導電ポスト４１０を形成し、次にパッケージング層４０３上に第３再配線層４０９を形成し、第３再配線層４０９が第２導電ポスト４１０に電気的に接続される。第３再配線層４０９は、Ｉ／Ｏ溶接パッド４１１をさらに含む。同様に、エッチングによって第２ビアホールを形成し、堆積（例えばスパッタリング）によって第２ビアホール内に電気的に接続される材料（例えば銅）を充填し、第２導電ポスト４１０を形成してもよい。Ｉ／Ｏ溶接パッド４１１は、外部電源に接続されてもよい。
本実施例によって取得される集積構造は、図７に示すとおりである。
本発明の第２実施例による制御回路とＢＡＷフィルタの集積方法は、前述ステップＳ１～Ｓ７も含み、それと第１実施例との差別は、ステップＳ８である。図８～図１０に示すように、本発明の第２実施例による集積方法は、ステップＳ７の後に以下のステップを実行することを含む：
基板の背面に第２再配線層５０２を形成し、入力電極、出力電極、制御回路に電気的に接続させる。
具体的には、図８と図９に示すように、図８に示された、パッケージング層４０３が形成され且つシリコンベース１０１が除去された集積構造内に、絶縁層１０２、シリコントップ層１０３と第１誘電層４０１を貫通する第３ビアホールを形成し、第３ビアホール内に電気的に接続される材料を填充し、第３導電ポスト５０１を形成し、第３導電ポスト５０１が第１相互接続構造層４０５に電気的に接続され、絶縁層の表面に第２回線層５０２を形成し、第３導電ポスト５０１に電気的に接続させる。
絶縁層１０２の表面に第２回線層５０２、第３導電ポスト５０１に順に電気的に接続される第２再配線層５０３を形成し、第２再配線層５０３は、Ｉ／Ｏ溶接パッド４１１をさらに含む。
本発明の実施例は、制御回路とバルク弾性波（ＢＡＷ）フィルタの集積構造をさらに提供し、基板であって、基板に制御回路が形成され、基板上に第１キャビティが形成される基板と、ＢＡＷ共振構造であって、ＢＡＷ共振構造の表面に入力電極、出力電極が設けられ、ＢＡＷ共振構造は、第２キャビティを含み、ＢＡＷ共振構造の表面が基板に向いて基板にボンディングされ且つ第１キャビティを封止するＳＡＷ共振片と、を含み、制御回路が入力電極、出力電極に電気的に接続される。
本発明の実施例による集積構造は、基板に形成される制御回路によってＢＡＷフィルタへの制御を実現することにより、従来のＢＡＷフィルタが個別デバイスとしてＰＣＢに集積されることによる電気的な接続プロセスが複雑で、挿入損耗が大きいなどという問題を回避でき、集積度が高く、プロセスコストを低減させることができる。
図７に示すように、本発明の第１実施例による制御回路とＢＡＷフィルタの集積構造は、
基板であって、基板に制御回路が形成され、基板上に第１キャビティ４０２が形成される基板と、
ＢＡＷ共振構造であって、ＢＡＷ共振構造の表面に入力電極と出力電極３０２が設けられ、ＢＡＷ共振構造は、第２キャビティ３０７を含み、ＢＡＷ共振構造の表面が基板に向いて基板にボンディングされ且つ第１キャビティ４０２を封止するＳＡＷ共振構造と、を含み、
制御回路が入力電極と出力電極に電気的に接続される。
基板であって、基板に制御回路が形成され、基板上に第１キャビティ４０２が形成される基板と、
ＢＡＷ共振構造であって、ＢＡＷ共振構造の表面に入力電極と出力電極３０２が設けられ、ＢＡＷ共振構造は、第２キャビティ３０７を含み、ＢＡＷ共振構造の表面が基板に向いて基板にボンディングされ且つ第１キャビティ４０２を封止するＳＡＷ共振構造と、を含み、
制御回路が入力電極と出力電極に電気的に接続される。
本実施例において、基板は、ベースと、ベース上に形成される第１誘電層４０１とを含み、そのうち、ベースは、ＳＯＩベースであり、ＳＯＩベースは、絶縁層１０２と、絶縁層１０２上に位置するシリコントップ層１０３とを含む。
制御回路は、デバイス構造及びデバイス構造に電気的に接続される第１相互接続構造層を含む。デバイス構造は、ＭＯＳスイッチを含み、ＭＯＳスイッチは、ＳＯＩベースに形成されるシリコントップ層１０３内のソース２０１とドレイン２０２、及びシリコントップ層１０３上に形成されるゲート誘電層２０４とゲート２０３を含む。
第１相互接続構造層は、第１誘電層４０１に位置し、入力電極と出力電極３０２に電気的に接続され、具体的には、第１相互接続構造層は、デバイス構造に順に電気的に接続される第１導電ポスト４０４と第１回線層４０５を含む。第１キャビティ４０２が第１誘電層４０１内に形成される。
ＢＡＷ共振構造は、第１支持基材３０１と、第２支持基材３０２と、第１支持基材３０１と第２支持基材３０２との間に設けられる第１電極３０３と第２電極３０４と、第１電極３０３と第２電極３０４との間に設けられる圧電層３０５とを含み、第１支持基材３０１の外側面に入力電極と入力電極（図示せず）が設けられ、入力電極と入力電極は、それぞれ第１電極３０３と第２電極３０４に電気的に接続される。なお、ＢＡＷフィルタの正常な動作を保証するために、第２支持基材３０２の外側面にシリコンチップ３０６が設けられ、シリコンチップ３０６上に第２キャビティ３０７が設けられる。選択的に、入力電極と出力電極は、いずれも溶接パッドを含む。
本実施例において、集積構造は、基板上に形成される第１再配線層４０６及び第１溶接パッド４０７をさらに含み、第１溶接パッド４０７が入力電極、出力電極に電気的に接続され、入力電極、出力電極を第１溶接パッド４０７、第１再配線層４０６によって制御回路に電気的に接続させる。
基板とＢＡＷ共振構造は、環状の接着構造４０８によってボンディングされ、接着構造４０８が第１再配線層４０６上、第１キャビティ４０２の周囲に設けられ、選択的に、接着構造４０８は、ドライフィルム又はシルクスクリーンによって形成される接着層、又は他のチップ接続フィルムである。
本実施例において、集積構造は、基板とＢＡＷ共振構造を覆うパッケージング層４０３をさらに含む。
本実施例において、集積構造は、入力電極、出力電極、制御回路に電気的に接続される第３再配線層４０９をさらに含む。具体的には、第３再配線層４０９がパッケージング層４０３を貫通する第２導電ポスト４１０に電気的に接続され、第３再配線層４０９は、Ｉ／Ｏ溶接パッド４１１をさらに含む。
図１０に示すように、本発明の第２実施例による制御回路とＢＡＷフィルタの集積構造は、
基板であって、基板に制御回路が形成され、基板上に第１キャビティ４０２が形成される基板と、
ＢＡＷ共振構造であって、ＢＡＷ共振構造の表面に入力電極と出力電極３０２が設けられ、ＢＡＷ共振構造は、第２キャビティ３０７を含み、ＢＡＷ共振構造の表面が基板に向いて基板にボンディングされ且つ第１キャビティ４０２を封止するＳＡＷ共振構造と、を含み、
制御回路が入力電極と出力電極に電気的に接続される。
基板であって、基板に制御回路が形成され、基板上に第１キャビティ４０２が形成される基板と、
ＢＡＷ共振構造であって、ＢＡＷ共振構造の表面に入力電極と出力電極３０２が設けられ、ＢＡＷ共振構造は、第２キャビティ３０７を含み、ＢＡＷ共振構造の表面が基板に向いて基板にボンディングされ且つ第１キャビティ４０２を封止するＳＡＷ共振構造と、を含み、
制御回路が入力電極と出力電極に電気的に接続される。
本実施例において、基板は、ベースと、ベース上に形成される第１誘電層４０１とを含み、そのうち、ベースは、ＳＯＩベースであり、ＳＯＩベースは、絶縁層１０２と、絶縁層１０２上に位置するシリコントップ層１０３とを含む。
制御回路は、デバイス構造及びデバイス構造に電気的に接続される第１相互接続構造層を含む。デバイス構造は、ＭＯＳスイッチを含み、ＭＯＳスイッチは、ＳＯＩベースに形成されるシリコントップ層１０３内のソース２０１とドレイン２０２、及びシリコントップ層１０３上に形成されるゲート誘電層２０４とゲート２０３を含む。
第１相互接続構造層は、第１誘電層４０１に位置し、入力電極と出力電極３０２に電気的に接続され、具体的には、第１相互接続構造層は、デバイス構造に順に電気的に接続される第１導電ポスト４０４と第１回線層４０５を含む。第１キャビティ４０２が第１誘電層４０１内に形成される。
ＢＡＷ共振構造は、第１支持基材３０１と、第２支持基材３０２と、第１支持基材３０１と第２支持基材３０２との間に設けられる第１電極３０３と第２電極３０４と、第１電極３０３と第２電極３０４との間に設けられる圧電層３０５とを含み、第１支持基材３０１の外側面に入力電極と入力電極（図示せず）が設けられ、入力電極と入力電極は、それぞれ第１電極３０３と第２電極３０４に電気的に接続される。なお、ＢＡＷフィルタの正常な動作を保証するために、第２支持基材３０２の外側面にシリコンチップ３０６が設けられ、シリコンチップ３０６上に第２キャビティ３０７が設けられる。選択的に、入力電極と出力電極は、いずれも溶接パッドを含む。
本実施例において、集積構造は、基板上に形成される第１再配線層４０６及び第１溶接パッド４０７をさらに含み、第１溶接パッド４０７が入力電極、出力電極に電気的に接続され、入力電極、出力電極を第１溶接パッド４０７、第１再配線層４０６によって制御回路に電気的に接続させる。
基板とＢＡＷ共振構造は、環状の接着構造４０８によってボンディングされ、接着構造４０８が第１再配線層４０６上、第１キャビティ４０２の周囲に設けられ、選択的に、接着構造４０８は、ドライフィルム又はシルクスクリーンによって形成される接着層、又は他のチップ接続フィルムである。
本実施例において、集積構造は、基板とＢＡＷ共振構造を覆うパッケージング層４０３をさらに含む。
本実施例において、集積構造は、基板の背面に形成される、入力電極、出力電極、制御回路に電気的に接続される第２再配線層５０３をさらに含む。具体的には、第２再配線層５０３が絶縁層１０２の表面に設けられ、基板を貫通する第３導電ポスト５０１及び絶縁層の表面に設けられる第２回線層５０２に電気的に接続され、第３導電ポスト５０１が第１相互接続構造層４０５に電気的に接続され、第２再配線層５０３は、Ｉ／Ｏ溶接パッド４１１をさらに含む。
以上では、本発明の各実施例について記述したが、上記説明は例示的なものであり、網羅的なものではなく、且つ開示された実施例に限定されるものではない。説明された各実施例の範囲及び精神を逸脱することなく、当業者にとって、多くの修正及び変更は自明である。
１０１－シリコンベース、１０２－絶縁層、１０３－シリコントップ層、２０１－ソース、２０２－ドレイン、２０３－ゲート、２０４－ゲート誘電層、３０１－第１支持基材、３０２－第２支持基材、３０３－第１電極、３０４－第２電極、３０５－圧電層、３０６－シリコンチップ、３０７－第２キャビティ、４０１－第１誘電層、４０２－第１キャビティ、４０３－パッケージング層、４０４－第１導電ポスト、４０５－第１回線層、４０６－第１再配線層、４０７－第１溶接パッド、４０８－接着構造、４０９－第３再配線層、４１０－第２導電ポスト、４１１－Ｉ／Ｏ溶接パッド、５０１－第３導電ポスト、５０２－第２回線層、５０３－第２再配線層。
Claims (27)
- 制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法であって、
制御回路が形成される基板を提供するステップと、
前記基板上に第１キャビティを形成するステップと、
表面に入力電極、出力電極が設けられ、第２キャビティを含むＢＡＷ共振構造を提供するステップと、
前記ＢＡＷ共振構造の前記表面を前記基板に向け、前記ＢＡＷ共振構造を前記基板にボンディングさせ且つ前記第１キャビティを封止するステップと、
前記制御回路を前記入力電極、前記出力電極に電気的に接続させるステップと、を含む、ことを特徴とする制御回路とバルク弾性波（ＢＡＷ）フィルタの集積方法。 - 前記基板は、ベースと、前記ベース上に形成される第１誘電層とを含み、
前記基板上に前記第１キャビティを形成するステップは、
前記第１誘電層内に前記第１キャビティを形成するステップを含む、ことを特徴とする請求項１に記載の集積方法。 - 前記ベースは、ＳＯＩベース、シリコンベース、ケイ素ゲルマニウムベース、ゲルマニウム化シリコンベース、ガリウムヒ素ベースのうちのいずれか一つを含む、ことを特徴とする請求項２に記載の集積方法。
- 前記制御回路は、デバイス構造と、前記デバイス構造に電気的に接続される第１相互接続構造層を含み、
前記第１相互接続構造層は、前記第１誘電層に位置し、前記入力電極、前記出力電極に電気的に接続される、ことを特徴とする請求項２に記載の集積方法。 - 前記デバイス構造は、ＭＯＳデバイスを含む、ことを特徴とする請求項４に記載の集積方法。
- 前記制御回路を前記入力電極、前記出力電極に電気的に接続させるステップは、
前記ＢＡＷ共振構造をボンディングした後に、前記第１相互接続構造層を前記入力電極、前記出力電極に電気的に接続させるステップを含み、又は、
前記ＢＡＷ共振構造をボンディングする前に、前記第１相互接続構造層上に第１再配線層及び第１溶接パッドを形成するステップと、
前記ＢＡＷ共振構造をボンディングした後に、前記第１溶接パッドを前記入力電極、前記出力電極に電気的に接続させ、前記入力電極、前記出力電極を前記第１溶接パッド、前記第１再配線層によって前記制御回路に電気的に接続させるステップと、を含む、ことを特徴とする請求項４に記載の集積方法。 - 前記ＢＡＷ共振構造の前記表面を前記基板に向け、前記ＢＡＷ共振構造を前記基板にボンディングさせ且つ前記第１キャビティを封止するステップは、
前記基板の表面における前記第１キャビティの外周に接着構造を形成するステップと、
前記接着構造によって前記ＢＡＷ共振構造を前記基板に接着させるステップと、を含む、ことを特徴とする請求項１に記載の集積方法。 - 前記接着構造は、ドライフィルムを含む、ことを特徴とする請求項７に記載の集積方法。
- 露光現像によって前記ドライフィルム内に前記第１キャビティを形成する、ことを特徴とする請求項８に記載の集積方法。
- パターン化の接着層をシルクスクリーンすることによって、前記接着構造を形成する、ことを特徴とする請求項７に記載の集積方法。
- 前記基板の背面に第２再配線層を形成し、前記入力電極、前記出力電極、前記制御回路に電気的に接続させることをさらに含む、ことを特徴とする請求項１に記載の集積方法。
- 前記第２再配線層は、Ｉ／Ｏ溶接パッドを含む、ことを特徴とする請求項１１に記載の集積方法。
- 前記ボンディングした後に、
前記基板と前記ＢＡＷ共振構造を覆うパッケージング層を形成するステップをさらに含む、ことを特徴とする請求項１に記載の集積方法。 - 前記パッケージング層上に、前記入力電極、前記出力電極、前記制御回路に電気的に接続させる第３再配線層を形成するステップをさらに含む、ことを特徴とする請求項１３に記載の集積方法。
- 前記入力電極と前記出力電極は、いずれも溶接パッドを含む、ことを特徴とする請求項１に記載の集積方法。
- 制御回路とバルク弾性波（ＢＡＷ）フィルタの集積構造であって、
制御回路及び第１キャビティが形成される基板と、
表面に入力電極、出力電極が設けられ、第２キャビティを含み、その表面が前記基板に向かって前記基板にボンディングされ且つ前記第１キャビティを封止するＢＡＷ共振構造と、を含み、
前記制御回路が前記入力電極、前記出力電極に電気的に接続される、ことを特徴とする制御回路とバルク弾性波（ＳＡＷ）フィルタの集積構造。 - 前記基板は、ベースと、前記ベース上に形成される第１誘電層とを含み、前記第１キャビティが前記第１誘電層内に形成され、
又は、前記基板と前記ＢＡＷ共振構造が接着構造によってボンディングされ、前記第１キャビティが前記接着構造内に形成される、ことを特徴とする請求項１６に記載の集積構造。 - 前記接着構造は、ドライフィルムである、ことを特徴とする請求項１７に記載の集積構造。
- 前記ベースは、ＳＯＩベース、シリコンベース、ケイ素ゲルマニウムベース、ゲルマニウム化シリコンベース、ガリウムヒ素ベースのうちのいずれか一つを含む、ことを特徴とする請求項１７に記載の集積構造。
- 前記制御回路は、デバイス構造と、前記デバイス構造に電気的に接続される第１相互接続構造層を含み、
前記第１相互接続構造層は、前記第１誘電層に位置し、前記入力電極、前記出力電極に電気的に接続される、ことを特徴とする請求項１７に記載の集積構造。 - 前記デバイス構造は、ＭＯＳデバイスを含む、ことを特徴とする請求項２０に記載の集積構造。
- 前記基板上に第１再配線層と第１溶接パッドが形成され、
前記第１溶接パッドが前記入力電極、前記出力電極に電気的に接続されることにより、前記入力電極、前記出力電極を前記第１溶接パッド、前記第１再配線層によって前記制御回路に電気的に接続させる、ことを特徴とする請求項２０に記載の集積構造。 - 前記基板の背面に形成され、前記入力電極、前記出力電極、前記制御回路に電気的に接続される第２再配線層をさらに含む、ことを特徴とする請求項１６に記載の集積構造。
- 前記第２再配線層は、Ｉ／Ｏ溶接パッドを含む、ことを特徴とする請求項２３に記載の集積構造。
- 前記基板と前記ＢＡＷ共振構造を覆うパッケージング層をさらに含む、ことを特徴とする請求項１６に記載の集積構造。
- 前記パッケージング層上に形成され、前記入力電極、前記出力電極、前記制御回路に接続される第３再配線層をさらに含む、ことを特徴とする請求項２５に記載の集積構造。
- 前記入力電極と出力電極は、いずれも溶接パッドを含む、ことを特徴とする請求項１６に記載の集積構造。
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