JP2022140059A - 素子基板、液体吐出ヘッド及び記録装置 - Google Patents

Abstract

【課題】従来の素子基板では、記録素子を選択するモード、もしくはアンチヒューズ素子を選択するモードのいずれかに確定するために、少なくとも１ビット以上の信号データが必要となる。このため、記録素子、アンチヒューズ素子を選択する度に信号データ量が増えてしまい、特に記録素子を使用する印刷の場合には、信号データ量が増えてしまうと記録素子を選択する時間が増えてしまう。【解決手段】本発明の素子基板は、複数グループの記録素子と、複数グループのメモリ素子と、シリアルデータ信号を入力して保持する複数段のシフトレジスタと、前記シフトレジスタに保持されたシリアルデータをラッチするラッチ回路と、前記ラッチ回路の出力を入力し、前記記録素子或いは前記メモリ素子のブロックを選択する選択信号を出力するデコーダ回路と、入力されるビットデータ信号に応じて、前記デコーダ回路からの前記メモリ素子のブロックを選択する選択信号の出力をマスクするマスク回路とを有する。【選択図】 図７

Description

本発明は、記録素子及びメモリ素子を有する素子基板、及び当該素子基板を有する液体吐出ヘッド、及びこの液体吐出ヘッドを用いて記録を行う記録装置に関する。

近年、製品が完成した後、チップＩＤや設定パラメータ、更には、製品使用時の経時変化の状態等の様々な製品固有の情報等を記録するためのＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリを半導体基板に装着している。ＯＴＰメモリには、Ｐｏｌｙヒューズ素子とアンチヒューズ素子ＡＦを用いた２種類がある。アンチヒューズ素子を用いたメモリは、従来のＰｏｌｙヒューズメモリと比較してメモリモジュールを小さくすることができ、半導体基板の省スペース化に対し有利である。

また特許文献１に記載されている半導体基板を有する液体吐出ヘッドでは、さらなる半導体基板の省スペース化のため、シフトレジスタ回路とラッチ回路を含んだ一つの選択回路を有している。そして、その選択回路は、記録素子の選択用とアンチヒューズ素子の選択用の両方に使用できることが記載されている。

特開２０１８－１３４８０９号公報

しかしながら、特許文献１に記載の例では、記録素子を選択するモード、もしくはアンチヒューズ素子を選択するモードのいずれかに確定する必要がある。そして、その確定のために少なくとも１ビット以上の信号データが必要となる。このため、記録素子、アンチヒューズ素子を選択する度に信号データ量が増えてしまうという課題があった。

特に記録素子を使用する印刷の場合には、信号データ量が増えてしまうと記録素子を選択する時間が増えることになり、その結果、印刷スピードの低下が生じるという課題があった。

本発明の目的は、上記従来技術の課題の少なくとも一つを解決することにある。

本発明の目的は、記録動作時に、記録素子を選択するために素子基板に供給するデータ量の増大を抑える技術を提供することにある。

上記目的を達成するために本発明の一態様に係る素子基板は以下のような構成を備える。即ち、
複数グループの記録素子と、
複数グループのメモリ素子と、
シリアルデータ信号を入力して保持する複数段のシフトレジスタと、
前記シフトレジスタに保持されたシリアルデータをラッチするラッチ回路と、
前記ラッチ回路の出力を入力し、前記記録素子或いは前記メモリ素子のブロックを選択する選択信号を出力するデコーダ回路と、
入力されるビットデータ信号に応じて、前記デコーダ回路からの前記メモリ素子のブロックを選択する選択信号の出力をマスクするマスク回路と、を有し、
前記記録素子或いは前記メモリ素子のブロックは、前記複数グループに亘って、各グループでそれぞれ１つ選択される複数の記録素子或いはメモリ素子を含むことを特徴とする。

本発明によれば、記録動作時に、記録素子を選択するために素子基板に供給するデータ量の増大を抑えることが可能となる。

本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。

添付図面は明細書に含まれ、その一部を構成し、本発明の実施形態を示し、その記述と共に本発明の原理を説明するために用いられる。
実施形態に係る記録素子基板の回路構成の一部を示す図。 実施形態に係る基板に用いるメモリモジュールの構成を説明する回路図。 実施形態に係る容量素子Ｃａ及びメモリ素子用の駆動素子ＭＤ２に対応する部分の基板の断面構造の例を模式的に示す図。 本発明の実施形態１に係る記録素子基板の平面図。 本発明の実施形態２に係る記録素子基板の平面図。 本発明の実施形態に係るインクジェット記録装置、記録ヘッドユニット、及び記録ヘッドを説明する図。 実施形態１に係る制御データ供給回路２０１の回路構成の一例を示す図。 実施形態１に係る制御データ供給回路２０１ｂの回路構成の一例を示す図。 実施形態に係る記録装置の概略構成を示すブロック図。 実施形態１に係る記録装置が１ライン分の記録処理を行うときに記録ヘッドを制御する処理を説明するフローチャート（Ａ）と、実施形態１に係る記録装置がメモリモジュールへのアクセス処理を行うときに記録ヘッドを制御する処理を説明するフローチャート（Ｂ）。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これら複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一もしくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

なお、「記録」には、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も含まれ、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。また、本実施形態では「記録媒体」としてシート状の紙を想定するが、布、プラスチック・フィルム等であってもよい。

図６は、本発明の実施形態に係るインクジェット記録装置１０００、記録ヘッドユニット２０、及び記録ヘッド１０を説明する図である。

図６（ａ）は、実施形態に係るインクジェット記録装置１０００の概略斜視図である。図６（ａ）に示すように、リードスクリュー５００４は、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００８，５００９を介して回転する。キャリッジＨＣは記録ヘッドユニット２０を載置可能であり、リードスクリュー５００４の螺旋溝５００５に係合するピン（不図時）を有しており、リードスクリュー５００４が回転することによって図中の矢印ａ，ｂ方向に往復移動される。

図６（ｂ）は、実施形態に係る記録ヘッド１０を備える記録ヘッドユニット２０の一例を示す斜視図である。

記録ヘッドユニット２０は、記録ヘッド１０と、記録ヘッド１０に供給する記録剤（液体；インク）を収容する収容部２４を備え、これらが一体となったカードリッジを構成している。ここで記録ヘッド１０は、図６（ａ）に示す記録媒体Ｐに対向する面に設けられている。尚、これらは必ずしも一体である必要はなく、収容部２４が取り外し可能な形態を取ることもできる。また記録ヘッドユニット２０はテープ部材２２を備えている。このテープ部材２２は、記録ヘッド１０に電力を供給するための端子を有しており、インクジェット記録装置１０００の本体から接点２３を介して電力を受け取り、また各種信号をやり取りする。

図６（ｃ）は、実施形態に係る記録ヘッド１０の模式的な斜視図である。

液体吐出ヘッドとしての記録ヘッド１０は、記録素子基板１１と流路形成部材１２０とを備えている。記録素子基板１１には電気熱変換素子によって生じた熱エネルギーを記録剤に付与するための熱作用部１１７が複数配列して設けられている。また、流路形成部材１２０は、記録剤を吐出する吐出口１２１が熱作用部１１７に対応して複数配列して設けられた吐出口部材でもある。記録装置１０００の本体からテープ部材２２を介して記録素子基板１１に電力や信号が送られ、電気熱変換素子が駆動されて生じた熱エネルギーが熱作用部１１７を介して記録剤（液体）に付与されて、吐出口１２１から記録剤が吐出される。

図９は、実施形態に係る記録装置１０００の概略構成を示すブロック図である。

コントローラ９００は、この記録装置１０００の動作を制御する。コントローラ９００は、ＣＰＵ９０１、ＲＡＭ９０２、ＲＯＭ９０３、入出力インタフェース（Ｉ／Ｏ Ｉ／Ｆ）９０４を有している。ＣＰＵ９０１は、ＲＯＭ９０３に記憶されているプログラムを読み出して、そのプログラム実行することで、後述するフローチャートで示す処理を実行する。またＣＰＵ９０１は、この記録装置１０００の印刷処理などの各種動作を制御している。入出力インタフェース（Ｉ／Ｏ Ｉ／Ｆ）９０４は、前述の搬送モータ５０１３を回転駆動するモータドライバ９０５と接続されている。尚、実施形態に係る記録装置１０００は、これら以外に操作パネルや各種センサ、給紙部などを備えているが、ここではそれらを省略している。

次に、図１～図３を参照して、本発明の実施形態に係る半導体基板としての記録素子基板１１（以下、単に「基板１１」とも称する）に搭載される吐出モジュールとメモリモジュールの回路構成を説明する。

図１は、実施形態に係る記録素子基板１１の回路構成の一部を示す図である。

基板１１は、吐出モジュール２０４とメモリモジュール２０６とを含む。吐出モジュール２０４は、記録素子Ｒｈ（例えば、通電により熱を発生する電気－熱変換素子）と、記録素子Ｒｈを駆動するための記録素子用の駆動素子（トランジスタ）ＭＤ１と、記録素子選択用の論理積回路ＡＮＤ１とを含む。論理積回路ＡＮＤ１の出力がハイレベルになって駆動素子ＭＤ１がオンになり、記録素子Ｒｈに通電して駆動することにより、インクなどの記録剤が吐出口１２１から吐出されて記録を行うことができる。

またメモリモジュール２０６は、メモリ素子としてのアンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦに情報を書き込むためのメモリ素子用の駆動素子ＭＤ２と、メモリ素子選択用の論理積回路ＡＮＤ２とを含む。アンチヒューズ素子ＡＦは、過電圧が供給されることにより情報を固定的に保持し、１回だけプログラム可能なメモリとして機能する。

信号供給回路としての制御データ供給回路２０１から送信された論理データ信号に基づいて、記録素子Ｒｈやアンチヒューズ素子ＡＦの駆動が制御される。制御データ供給回路２０１は、詳細は図７を参照して後述するが、第一のシフトレジスタ回路５０１、第二のシフトレジスタ回路５０２、ラッチ回路５０３，５０４、データマスク回路５０５、デコーダ回路５０６などを含む。この制御データ供給回路２０１には、記録装置１０００本体や不図示のホストＰＣなどを介して、クロック信号ＣＬＫ、シリアルデータ信号ＤＡＴＡ１、アンチヒューズ切替え用のビットデータ信号ＤＡＴＡ２、ラッチ信号ＬＴ、記録素子制御信号ＨＥ（ヒートイネーブル信号：不図示）等の論理データ信号が入力され得る。また論理積回路ＡＮＤ１、論理積回路ＡＮＤ２、及び制御データ供給回路２０１には、ロジック用の電源電圧として、第一の電源電圧ＶＤＤ（例えば、３～５Ｖ）が供給される。

ここで制御データ供給回路２０１は、例えば、それぞれがｎ個の吐出モジュール２０４を有するｍ個のグループについて、各グループに含まれる吐出モジュール２０４を決められた順序で１つ選択して記録素子Ｒｈを駆動する（所謂、時分割駆動を行う）。制御データ供給回路２０１は、ｍビットのグループ選択信号２１０と、ｎビットのブロック選択信号２１１とを出力する。グループ選択信号２１０のうちの少なくとも１ビットと、ブロック選択信号２１１のうちの少なくとも１ビットと、を各々の吐出モジュール２０４が受信することで、記録素子Ｒｈは時分割駆動される。

また制御データ供給回路２０１は、其々がｘ個のメモリモジュール２０６を有するｙ個のグループについて、グループごとにメモリモジュール２０６を制御してアンチヒューズ素子ＡＦを時分割駆動制御する。具体的には、グループ選択信号２１０、ブロック選択信号２１２、の各信号の少なくとも１ビットずつを各々メモリモジュール２０６が受信することで、アンチヒューズ素子ＡＦを時分割制御する。このとき、吐出モジュール２０４及びメモリモジュール２０６は排他的に駆動され、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦが同一の時間において駆動されないよう論理構成される（詳細は後述する）。

記録素子選択用の論理積回路ＡＮＤ１には、対応するグループ選択信号２１０とブロック選択信号２１１と記録素子制御信号ＨＥが入力される。入力された信号に応答して論理積回路ＡＮＤ１の出力がオンになると、対応する記録素子用駆動素子ＭＤ１が導通状態となり、記録素子用駆動素子ＭＤ１と直列に接続された記録素子Ｒｈが駆動される。

ここで記録素子用の駆動素子ＭＤ１には、例えば、高耐圧ＭＯＳトランジスタであるＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄＭＯＳＦＥＴ）が用いられる。アンチヒューズメモリの場合、一般的に、記録素子の駆動電流とメモリ素子の駆動電流とでは、メモリ素子の駆動電流の方が小さく、ＤＭＯＳトランジスタの電流駆動能力も小さくて済む。従って、メモリ素子用の駆動素子ＭＤ２の面積は、記録素子用の駆動素子ＭＤ１の面積より小さくしてもよい。

また記録素子選択用の論理積回路ＡＮＤ１としては、例えばＭＯＳトランジスタが用いられる。ここで、吐出モジュール２０４には、記録素子駆動用の電源電圧として第２の電源電圧ＶＨ（例えば、２４Ｖ）が供給され、接地電位をＧＮＤＨとする。

また、メモリ選択用の論理積回路ＡＮＤ２には、対応するグループ選択信号２１０とブロック選択信号２１２とメモリ素子制御信号ＭＥ（不図示）が入力される。入力された信号に応じた信号がメモリ素子用の駆動素子ＭＤ２に出力され、駆動素子ＭＤ２の導通状態／非導通状態が切り替えられる。メモリ素子の駆動素子ＭＤ２には、記録素子の駆動素子ＭＤ１と同様に、ＤＭＯＳトランジスタが用いられる。またメモリ素子選択用の論理積回路ＡＮＤ２としては、ＭＯＳトランジスタが用いられる。メモリモジュール２０６には、アンチヒューズ素子ＡＦに情報を書き込むための第３の電源電圧ＶＩＤ（例えば、２４Ｖ）が供給され、接地電位をＧＮＤＨとする。図１に示すように、記録素子の駆動素子ＭＤ１とメモリ素子の駆動素子ＭＤ２とが共通のグランド配線を介して共通のＧＮＤＨパッドに接続されるように構成してもよい。

尚、電源電圧ＶＩＤと電源電圧ＶＨとは独立した電源ラインであるが、アンチヒューズ素子ＡＦへの書き込みに要する電圧の最小値が電源電圧ＶＨ以下の場合は、例えば降圧回路と併せて、電源電圧ＶＨを用いてもよい。

図２は、実施形態に係る基板１１に用いるメモリモジュール２０６の構成を説明する回路図である。

ここでは、メモリ選択用の論理積回路ＡＮＤ２を、ＮＡＮＤ回路３０６とインバータＩＮＶで構成している。インバータＩＮＶは、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１を有し、トランジスタＭＰ１及びＭＮ１にはＭＯＳＦＥＴを用いる。インバータＩＮＶには、ＮＡＮＤ回路３０６の出力信号Ｓｉｇが入力され、論理積回路ＡＮＤ２の出力信号Ｖｇがメモリ用駆動素子ＭＤ２のゲートに出力される。尚、図２は、図１に示した駆動素子ＭＤ２と論理積回路ＡＮＤ２との配置を左右逆にして示している。

アンチヒューズ素子ＡＦは、情報が書き込まれる前は、例えば容量素子Ｃａとして機能する。図２は、アンチヒューズ素子ＡＦに情報が書き込まれる前の状態を示しており、アンチヒューズ素子ＡＦは容量素子Ｃａで表されている。他の図においても同様に、アンチヒューズ素子ＡＦを容量素子Ｃａとして示す場合がある。

このようにアンチヒューズ素子ＡＦとしての容量素子Ｃａが、その一方の端においてメモリ用駆動素子ＭＤ２と直列に接続されている。そして容量素子Ｃａの他方の端には、情報の読み書きを行う際に電源電圧ＶＩＤが供給される。

またアンチヒューズ素子ＡＦと並列に接続された抵抗素子（抵抗値をＲｐとし、以下、単に「抵抗素子Ｒｐ」で示す）をさらに備える。これにより、メモリ素子用の駆動素子ＭＤ２が非導通状態であるにも拘わらず、アンチヒューズ素子ＡＦの両端に過電圧が印加されて、アンチヒューズ素子ＡＦに誤って情報が書き込まれるような事態が生じることを防ぐことができる。

図３は、実施形態に係る容量素子Ｃａ及びメモリ素子用の駆動素子ＭＤ２に対応する部分の基板１１の断面構造の例を模式的に示す図である。

例えば、Ｐ型シリコン基板１００上に、Ｐ型ウエル領域１０１とＮ型ウエル領域１０２ａ及び１０２ｂが形成されている。Ｐ型ウエル領域１０１は、ＮＭＯＳトランジスタＭＮ１のＰ型ウエルを形成する工程において同時に形成されればよく、このＰ型ウエルとＰ型ウエル領域１０１とは同様の不純物濃度分布を有している。Ｎ型ウエル領域１０２ａ及び１０２ｂと、ＰＭＯＳトランジスタＭＰ１のＮ型ウエルとの関係についても同様である。Ｎ型ウエル領域１０２ａ及び１０２ｂと、Ｐ型シリコン基板１００とのＰＮ接合におけるブレークダウン電圧ＶＢとしたときに、情報を書き込む際にブレークダウンが当該ＰＮ接合において生じないように、ＶＢ＞ＶＩＤとする。よって、それぞれの不純物濃度を考慮してＮ型ウエル領域１０２ａ及び１０２ｂを形成するとよい。

参照番号１０３は、ＬＯＣＯＳ構造を有するフィールド酸化膜を示す。ゲート酸化膜１０４は、トランジスタＭＰ１及びＭＮ１のゲート絶縁膜の形成と同時に形成される。メモリ用駆動素子ＭＤ２のゲート電極１０５ａと、アンチヒューズ素子ＡＦとして用いる容量素子Ｃａの電極１０５ｂとは、それぞれＰｏｌｙシリコンで形成される。これらは、トランジスタＭＰ１及びＭＮ１のゲート電極の形成と同時に形成される。高濃度のＮ型拡散領域１０６ａ～１０６ｃ及び高濃度のＰ型拡散領域１０７についても、同様にして、トランジスタＭＰ１及びＭＮ１のドレイン、ソース及びバルクのための高濃度の拡散領域の形成と同時に形成される。参照番号１０８はコンタクト部を示し、参照番号１０９ａ～１０９ｄは金属配線を示す。尚、金属配線１０９ａ～１０９ｄと各電極は、電気的に接続されていれば、その製造手法及び構造は限定しない。

次に、高耐圧ＮＭＯＳトランジスタの構成を説明する。

ゲート電極１０５ａは、ゲート酸化膜１０４を介して、隣接するＰウエル領域１０１とＮウエル領域１０２ａの上に配置される。Ｐウエル領域１０１とゲート電極１０５ａの重なる領域がチャネル領域となる。高濃度のＮ型拡散領域１０６ａはソース電極であって、高濃度のＰ型拡散領域１０７はバックゲート電極である。ドレインの電界緩和領域として、ゲート電極１０５の下部まで延在しているＮウエル領域１０２ａを配置する。Ｎウエル領域１０２ａ内に形成された高濃度のＮ型拡散領域１０６ｂがドレイン電極となる。更に、ゲート電極１０５ａのドレイン側はＮウエル領域１０２ａに形成されたフィールド酸化膜１０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。

これにより、高耐圧ＮＭＯＳトランジスタがオフ状態、即ち、ゲート電極の電圧がＧＮＤで、ドレイン電極の電圧が高電圧ＶＩＤまで上昇しても、ゲート－ドレイン耐圧が確保できる。

次に、アンチヒューズ素子ＡＦの構造を説明する。

Ｎウエル領域１０２ｂの上にゲート酸化膜１０４を介して電極１０５ｂをアンチヒューズ素子ＡＦの上部電極とし、高濃度Ｎ型拡散領域１０６ｃを下部電極とする。

図２では、上部電極の開口部のみに高濃度Ｎ型拡散領域１０６ｃが形成されているが、上部電極の下部全域に高濃度Ｎ型拡散領域が形成されていてもよい。更に、図２では、アンチヒューズ素子ＡＦの下部電極が高耐圧ＮＭＯＳトランジスタのドレインに接続されているが、上部電極が高耐圧ＮＭＯＳトランジスタのドレインに接続され、下部電極が高電圧ＶＩＤに接続されていてもよい。

尚、図２では、Ｎウエル領域とＰｏｌｙシリコンで形成される容量で示しているが、ＰＭＯＳトランジスタを用いた容量であっても構わない。

次に、各電極の接続状態を説明する。

金属配線１０９ａは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタのソース電極とバックゲート電極に接続されており、ＧＮＤ電位が与えられる。金属配線１０９ｂは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタのゲート電極に接続され、図１に示すインバータ回路ＩＮＶの出力信号Ｖｇが入力される。金属配線１０９ｃは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタＭＤ１のドレイン電極とアンチヒューズ素子ＡＦの下部電極に接続されている。金属配線層１０９ｄは、コンタクト部１０８を介してアンチヒューズ素子ＡＦの上部電極に接続され、書込み時の高電圧ＶＩＤが与えられる。

次に、アンチヒューズ素子ＡＦへの書込み時の動作を説明する。

アンチヒューズ素子ＡＦに情報を書込みたいときは、ＮＡＮＤ回路３０６の出力信号Ｓｉｇをロウレベルにすることにより、メモリ用駆動素子ＭＤ２をオン状態にする。これにより、アンチヒューズ素子ＡＦを構成するゲート酸化膜に、高電圧ＶＩＤが印加される。これによりゲート酸化膜が破壊され、アンチヒューズ素子ＡＦに情報が書込まれる。即ち、書き込み前にはアンチヒューズ素子ＡＦは容量素子Ｃａであったのに対し、書き込み後には抵抗素子となる。

このアンチヒューズ素子ＡＦに書込まれた情報を読出す方法は、アンチヒューズ素子ＡＦのインピーダンスの変化を測定する等の方法がある。

アンチヒューズ素子ＡＦに記録する情報は、チップＩＤや設定パラメータ等の製品固有情報であり、これらは、製品出荷時に工場にて検査機等を用いて書込みが行われる。或は、製品本体に搭載され、ユーザが製品の使用開始後に情報を書込む場合は、製品本体から高電圧ＶＩＤに相当する電圧が供給される。

［実施形態１］
以上の前提に基づいて、本発明の実施形態１，２を説明する。

図７は、実施形態１に係る制御データ供給回路２０１の回路構成の一例を示す図である。

制御データ供給回路２０１は、前述した、第一のシフトレジスタ回路５０１、第二のシフトレジスタ回路５０２やラッチ回路５０３，５０４やデータマスク回路５０５、デコーダ回路５０６などを含む。制御データ供給回路２０１の入力側には、シフトレジスタ回路５０１，５０２のデータを転送するためのクロック信号ＣＬＫ、信号ＤＡＴＡ１、信号ＤＡＴＡ２、ラッチ信号を入力するＬＴ、記録素子の制御信号（不図示）等の論理データ信号が入力される。制御データ回路２０１の出力側には、グループ選択信号２１０、記録素子選択用のブロック選択信号２１１、メモリ素子選択用のブロック選択信号２１２などの信号が出力される。

第一のシフトレジスタ回路５０１は複数段のレジスタで構成され、第二のシフトレジスタ回路５０２は一つのレジスタで構成されている。第一のシフトレジスタ回路５０１は、第二のシフトレジスタ回路５０２とシリアルに接続されており、シリアルデータを入力する信号ＤＡＴＡ１は始めに第一のシフトレジスタ回路５０１に入力され、第一のシフトレジスタ回路５０１から出力されて第二のシフトレジスタ回路５０２に入力されるようになっている。

また第一のシフトレジスタ回路５０１の各レジスタの出力は、各対応する第一のラッチ回路５０３に接続されており、第一のラッチ回路５０３は、第一のシフトレジスタ回路５０１の各レジスタの出力をパラレルに受け取る。同様に、最先ビットの第二のシフトレジスタ回路５０２の出力は、データマスク回路５０５を介して第二のラッチ回路５０４に接続されている。

またデコーダ回路５０６は、第一のラッチ回路５０３の一部のラッチ回路の出力と第二のラッチ回路５０４からの出力を受け取る。データマスク回路５０５は、信号ＤＡＴＡ２がハイレベルの信号の場合にのみ、第二のシフトレジスタ回路５０２の出力を第二のラッチ回路５０４へ送る。そして、その出力が第二のラッチ回路５０４にラッチされると、第二のラッチ回路５０４の出力が、デコーダ回路５０６の出力選択信号として出力される。そして第二のラッチ回路５０４の出力、即ち、出力選択信号がハイレベルのとき、デコーダ回路５０６からメモリ素子選択用のブロック選択信号２１２が出力されるようになっている。

一方、信号ＤＡＴＡ２がロウレベルの信号のときは、データマスク回路５０５を介して第二のシフトレジスタ回路５０２の出力が第二のラッチ回路５０４に送られない。従って、この場合は、第二のラッチ回路５０４から出力選択信号がハイレベルでデコーダ回路５０６に出力されないため、デコーダ回路５０６から記録素子選択用のブロック選択信号２１１が出力されるようになっている。

つまり、印刷のため記録素子を使用する場合は、第二のシフトレジスタ回路５０２の信号の受け取りの有無にかかわらず、信号ＤＡＴＡ２をロウレベルにすることで、データマスク回路５０５により第二のシフトレジスタ回路５０２の出力がマスクされる。そのため、自動的に記録素子のブロック選択信号２１１が出力されて、記録素子が選択されるようになっている。よって、印刷に際しては、第一のシフトレジスタ回路５０１のみで記録素子を選択することができる。従って、従来例と比べ、記録素子の選択に伴うデータ量の増大を抑えることが可能になる。

図７では、第二のシフトレジスタ回路５０２、データマスク回路５０５、第二のラッチ回路５０４はそれぞれ一つずつ設けられている。しかし、メモリ素子の読み込み、書き込みなどのモードの使い分けのために、第二のシフトレジスタ回路５０２、データマスク回路５０５、第二のラッチ回路５０４を複数設けて使用できるようにしてもよい。

図４は、本発明の実施形態１に係る記録素子基板１１の平面図である。

この基板１１は、入力端子としてラッチ信号（ＬＴ）を入力する端子、シフトクロック信号（ＣＬＫ）を入力するクロック入力端子、シリアルデータ信号（ＤＡＴＡ１，ＤＡＴＡ３）を入力するデータ入力端子、ビットデータ信号（ＤＡＴＡ２）を入力する入力端子を有している。

この基板１１は、複数グループの記録素子モジュール及び複数グループのメモリ素子モジュールを含んでいる。記録素子モジュールは、記録素子Ｒｈ、記録素子を通電駆動する駆動素子ＭＤ１、記録素子選択用の論理積回路ＡＮＤ１を含んでいる。またメモリ素子モジュールは、メモリ素子としてのアンチヒューズ素子ＡＦ（図４では「容量素子Ｃａ」とも示す）、メモリ素子用の駆動素子ＭＤ２、メモリ素子選択用の論理積回路ＡＮＤ２を含んでいる。

更に、制御データ供給回路２０１ａから論理積回路ＡＮＤ１及び論理積回路ＡＮＤ２に信号を供給可能な共通ロジックバス配線４０２（共通配線）が搭載されている。制御データ供給回路２０１ａは、図７に示す回路と同じ回路である。実施形態１では、共通ロジックバス配線４０２は、図１を参照して説明した制御データ供給回路２０１から出力されるグループ選択信号２１０、記録素子選択用のブロック選択信号２１１、メモリ素子選択用のブロック選択信号２１２を含む。

まず基板１１における素子及び回路の配列について説明する。

基板１１には、基板１１の長手方向に延在する記録剤としてのインクを供給する供給口４０８が設けられている。この供給口４０８の延在方向に沿って、複数の記録素子Ｒｈが少なくとも１列に配列されて構成された記録素子列４０４１が設けられている。また、各記録素子Ｒｈに対応する記録素子用の駆動素子ＭＤ１が配列されて構成された記録素子用の駆動素子列４０４２が、記録素子列４０４１の供給口４０８が設けられた側とは反対側に、記録素子列４０４１に隣接して設けられている。更に、各記録素子Ｒｈに対応する記録素子選択用の論理積回路ＡＮＤ１が配列されて構成された記録素子選択用の論理積回路列４０４３が駆動素子列４０４２に隣接して設けられている。尚、実施形態１では、記録素子列４０４１、駆動素子列４０４２、及び論理積回路列４０４３は、図４に示すＹ方向に沿って延在している。

同様に、基板１１には、記録素子列４０４１の方向に沿って複数のアンチヒューズ素子ＡＦ（容量素子Ｃａ）が配列されて構成されたアンチヒューズ素子列４０６１（メモリ素子列）が設けられている。このアンチヒューズ素子列４０６１は、基板１１の縁部の近傍に設けられている。また、各アンチヒューズ素子ＡＦに対応する抵抗素子Ｒｐが配列されて構成された抵抗素子列４０６４がアンチヒューズ素子列４０６１に隣接して設けられている。更に、各アンチヒューズ素子ＡＦに対応するメモリ素子用の駆動素子ＭＤ２が配列されて構成された駆動素子列４０６２が抵抗素子列４０６４に隣接して設けられている。更に、各アンチヒューズ素子ＡＦに対応するメモリ素子選択用の論理回路ＡＮＤ２が配列されて構成された論理回路列４０６３が、駆動素子列４０６２に隣接して設けられている。

また、上述の共通ロジックバス配線４０２が、記録素子列４０４１や記録素子用の素子や回路の列を含む吐出モジュール列７０４と、メモリ素子列やメモリ素子用の素子や回路の列を含むメモリモジュール列７０６と、の間に設けられている。実施形態１では、共通ロジックバス配線４０２は、記録素子列４０４１の方向に沿って延在している。また記録素子用の論理回路列４０４３とメモリ素子用の論理回路列４０６３とは、共通ロジックバス配線４０２の延在方向に沿って延在している。言い換えると、共通ロジックバス配線４０２、記録素子用の論理回路列４０４３、及びメモリ素子列用の論理回路列４０６３は、図４のＹ方向に沿って延在している。またメモリ素子列用の論理回路列４０６３、共通ロジックバス配線４０２、及び記録素子列用の論理回路列４０４３は、この順に図４の左側からＸ方向に並んで配されている。更に、制御データ供給回路２０１（２０１ａ）は、基板１１のＹ方向における端部に配されている。

また基板１１には、供給口４０８の両側（Ｘ方向）のそれぞれに、記録素子列４０４１、駆動素子列４０４２、論理回路列４０４３が設けられている。アンチヒューズ素子列４０６１は、供給口４０８の片側に１列設けられている。従って、２列設けられた記録素子列４０４１の内の一方の記録素子列４０４１（図４の左側）は、アンチヒューズ素子列４０６１と共通ロジックバス配線４０２を兼用している。

一方で、もう一方の記録素子列４０４１（図４の右側）は、記録素子列専用のロジックバス配線４０３を介して制御データ供給回路２０１ｂと接続されている。この記録素子列専用のロジックバス配線４０３は、グループ選択信号２１０、記録素子選択用のブロック選択信号２１１を含む。尚、供給口４０８の一方の側にのみ記録素子列４０４１、駆動素子列４０４２、論理回路列４０４３が設けられた構成であってもよい。

図８は、実施形態１に係る制御データ供給回路２０１ｂの回路構成の一例を示す図である。

制御データ供給回路２０１ｂでは、図７の信号ＤＡＴＡ２とマスク回路５０５を省略し、デコーダ回路５０６は、記録素子選択用のブロック選択信号２１１のみを出力している。

実施形態１に係る制御データ供給回路２０１ａ，２０１ｂの構成は、図７及び図８を参照して前述した通りであるが、ここでは回路の動作を主体に説明する。

図７の例では、デコーダ回路５０６は、複数ビットの信号、ここでは４ビット信号を入力してデコードし、１６本の選択信号を出力するマルチプレクサとして動作する。そして第二のラッチ回路５０４の出力がロウレベルのときは記録素子のグループを選択する選択信号２１１を出力し、第二のラッチ回路５０４の出力がハイレベルのときはメモリ素子のグループを選択する選択信号２１２を出力する。図７の例では、記録素子及びメモリ素子はともに５ブロック存在し、各ブロックは１６素子を含んでいる。

また図８では、図７の第二のラッチ回路５０４、データマスク回路５０５、第二のシフトレジスタ回路５０２、メモリ素子選択用のブロック選択信号２１２及び信号ＤＡＴＡ２が存在しない。

図１０（Ａ）は、実施形態１に係る記録装置１０００が１ライン分の記録処理を行うときに制御データ供給回路２０１ａを制御する処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを読み出して実行することにより達成される。尚、制御データ供給回路２０１ｂを制御する処理は、従来の処理と同じであるため、その説明を省略する。

まずＳ１００１でＣＰＵ９０１は、ＤＡＴＡ２をロウレベルにする。次にＳ１００２に進みＣＰＵ９０１は、ＤＡＴＡ１に１０ビットのシリアル信号をＣＬＫ信号に同期して出力する。そしてＳ１００３で、ラッチ信号ＬＴを出力して、第一のシフトレジスタ回路５０１にセットされた１０ビットデータを第一のラッチ回路５０３にラッチする。但し、このときはＤＡＴＡ２はロウレベルであるため、第二のラッチ回路５０４には第二のシフトレジスタ回路５０２のデータはラッチされない。このとき上位の２～６ビットで記録素子の１つのグループを選択し、下位の７～１０ビットで、上位ビットで選択したグループに含まれる記録素子のブロックを選択する。これにより記録動作で駆動される対象の記録素子が決まったことになる。そしてＳ１００４で、その時に印刷される画像データを出力する。そしてＳ１００５に進みＣＰＵ９０１は、記録素子を駆動する記録素子制御（ヒートイネーブル（ＨＥ））信号を記録ヘッド２０に出力する。これにより、一回の記録素子の駆動で、最大グループの数に相当する数の記録素子が同時に駆動されることになる。そしてＳ１００６に進み、例えば１ライン分の画像データの出力が終了したかどうか判定し、終了していないときはＳ１００２に戻って、前述の処理を実行する。

図１０（Ｂ）は、実施形態１に係る記録装置１０００がメモリモジュールへのアクセス処理を行うときに制御データ供給回路２０１ａを制御する処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを読み出して実行することにより達成される。尚、メモリモジュールのアクセス処理の場合は、制御データ供給回路２０１ｂは使用されない。

まずＳ１０１１でＣＰＵ９０１は、ＤＡＴＡ２をハイレベルにする。次にＳ１０１１に進みＣＰＵ９０１は、ＤＡＴＡ１に１０ビットのシリアル信号をＣＬＫ信号に同期して出力する。ただし、この場合、１０ビットのシリアル信号の先頭ビットはハイレベルにする。そしてＳ１０１２で、ラッチ信号ＬＴを出力して、第一のシフトレジスタ回路５０１にセットされた１０ビットデータを第一のラッチ回路５０３にラッチする。但し、このときはＤＡＴＡ２はハイレベルであるため、第二のラッチ回路５０４には第二のシフトレジスタ回路５０２のハイレベルのデータ（「１」）がラッチされる。このとき上位の２～６ビットでメモリ素子の１つのグループを選択し、下位の７～１０ビットで、上位ビットで選択したグループに含まれるメモリ素子のブロックを選択する。これにより、読み出し、或いは書き込みの対象となるメモリ素子が決まったことになる。そしてＳ１０１３で、メモリ制御信号を出力することで、そのメモリ素子に対するデータの書き込み、或いは読み出しが可能になる。そしてＳ１００５に進みＣＰＵ９０１は、メモリ素子へのデータの書き込み或いは読み出しが終了したかどうか判定し、終了したと判定したときは、この処理を終了し、終了していないと判定したときはＳ１０１１に戻って、前述の処理を実行する。

実施形態１では、メモリ素子は例えば、５ブロック存在し、各ブロックは１６のメモリ素子を含んでいる。従って、記録装置１０００のＣＰＵ９０１は、メモリ素子へのアクセス時には、ＤＡＴＡ２をハイレベルにし、ＤＡＴＡ１に先頭ビットが「１」の１０ビットのシリアル信号をＣＬＫ信号に同期して出力する。そしてラッチ信号ＬＴを出力して、第一のシフトレジスタ回路５０１にセットされた１０ビットデータを第一のラッチ回路５０３にラッチする。但し、このときはＤＡＴＡ２はハイレベルであるため、第二のラッチ回路５０４には第二のシフトレジスタ回路５０２のデータがラッチされる。このとき上位の２～６ビットでメモリ素子の１つのグループを選択し、下位の７～１０ビットで、上位ビットで選択したグループに含まれるメモリ素子のブロックを選択する。

以上説明したように実施形態１によれば、印刷のために記録素子を使用する場合は、信号ＤＡＴＡ２で第二のシフトレジスタ回路５０２の出力をマスクしてデコーダ回路に送らない。そのため、デコーダ回路は、信号ＤＡＴＡ２がロウレベルの場合は、常に記録素子のブロックを選択する選択信号を出力することになる。従って、従来例と比べて、記録素子を選択するための信号のビット数を減らすことができるという効果がある。

［実施形態２］
図５は、本発明の実施形態２に係る記録素子基板１１の平面図である。

上述の実施形態１に係る図４の記録素子基板では、制御データ供給回路２０１ａでは画像データ用の信号ＤＡＴＡ２が使用されていた。

これに対して実施形態２では、制御データ供給回路２０１ｂに使用されている画像データ用の信号ＤＡＴＡ４を、前述のＤＡＴＡ２として制御データ供給回路２０１ａに供給している。これにより、この実施形態２に係る基板１１では、１本の信号ＤＡＴＡ４だけで、制御データ供給回路２０１ａから記録素子のブロックの選択信号の出力を禁止（マスク）している。

このように実施形態２によれば、素子基板に入力する信号線の数を２本から１本、即ち、図４の信号ＤＡＴＡ３と信号ＤＡＴＡ２とを信号ＤＡＴＡ４だけにすることで、基板の電極パッドの数を減らすことができる。また或いは、余った電極パッドを他の用途に使用することができる。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

本発明は上記実施形態に制限されるものではなく、本発明の精神及び範囲から逸脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。

２０１…制御データ供給回路、２１０…グループ選択信号、２１１…記録素子選択用のブロック選択信号、２１２…メモリ素子選択用のブロック選択信号、５０１…第一のシフトレジスタ回路、５０２…第二のシフトレジスタ回路

Claims (14)

1. 複数グループの記録素子と、
   複数グループのメモリ素子と、
   シリアルデータ信号を入力して保持する複数段のシフトレジスタと、
   前記シフトレジスタに保持されたシリアルデータをラッチするラッチ回路と、
   前記ラッチ回路の出力を入力し、前記記録素子或いは前記メモリ素子のブロックを選択する選択信号を出力するデコーダ回路と、
   入力されるビットデータ信号に応じて、前記デコーダ回路からの前記メモリ素子のブロックを選択する選択信号の出力をマスクするマスク回路と、を有し、
   前記記録素子或いは前記メモリ素子のブロックは、前記複数グループに亘って、各グループでそれぞれ１つ選択される複数の記録素子或いはメモリ素子を含むことを特徴とする素子基板。
2. 前記記録素子或いは前記メモリ素子のグループは、前記ラッチ回路の出力の一部で選択され、前記記録素子或いは前記メモリ素子のブロックを選択する選択信号は、前記ラッチ回路の残りの出力の一部を前記デコーダ回路でデコードした各１ビットの信号であることを特徴とする請求項１に記載の素子基板。
3. 前記ビットデータ信号は、データ入力端子を介して入力される１ビットのデータ信号であることを特徴とする請求項１又は２記載の素子基板。
4. 前記シリアルデータ信号を入力して前記シフトレジスタに入力するシフトクロック信号を入力するクロック入力端子を、更に含むことを特徴とする請求項１乃至３のいずれか１項に記載の素子基板。
5. 前記シリアルデータを前記ラッチ回路にラッチさせるラッチ信号を入力するラッチ信号の入力端子を、更に有することを特徴とする請求項１乃至４のいずれか１項に記載の素子基板。
6. 前記マスク回路は、前記シフトレジスタの最先のビットデータを前記ラッチ回路の最先のラッチ回路に出力するのをマスクする回路であって、前記ラッチ回路の最先のラッチ回路の出力は、前記デコーダ回路の出力選択信号として前記デコーダ回路に入力されていることを特徴とする請求項１乃至５のいずれか１項に記載の素子基板。
7. 前記マスク回路が、前記シフトレジスタの最先のビットデータをマスクすると、前記デコーダ回路は、前記記録素子のブロックを選択する選択信号を出力することを特徴とする請求項６に記載の素子基板。
8. 前記デコーダ回路は、複数ビットのデータ信号を入力し、当該複数ビットのデータ信号をデコードした、各１ビットの選択信号を出力するマルチプレクサを含むことを特徴とする請求項１乃至７のいずれか１項に記載の素子基板。
9. 前記記録素子は、通電により熱を発生する電気－熱変換素子と、当該電気－熱変換素子を通電駆動する第１トランジスタと、前記記録素子のブロック選択信号及び前記記録素子のグループ選択信号及び前記記録素子の制御信号を入力して前記第１トランジスタの駆動を制御する論理回路とを有することを特徴とする請求項１乃至８のいずれか１項に記載の素子基板。
10. 前記メモリ素子は、通電により情報の書き込み、或いは読み出しを行うアンチヒューズ素子と、当該アンチヒューズ素子に通電する第２トランジスタと、前記メモリ素子のブロック選択信号及び前記メモリ素子のグループ選択信号及び前記メモリ素子の制御信号を入力して前記第２トランジスタの駆動を制御する論理回路とを有することを特徴とする請求項１乃至９のいずれか１項に記載の素子基板。
11. 複数グループの記録素子と、
    複数グループのメモリ素子と、
    前記記録素子のブロックを選択するための選択信号を出力する第１制御データ供給回路と、
    前記記録素子のブロックを選択するための選択信号及び前記メモリ素子のブロックを選択するための選択信号を出力する第２制御データ供給回路と、
    前記第１制御データ供給回路及び前記第２制御データ供給回路は、それぞれ
    シリアルデータ信号を入力して保持する複数段のシフトレジスタと、
    前記シフトレジスタに保持されたシリアルデータをラッチするラッチ回路と、
    前記ラッチ回路の出力を入力し、前記記録素子或いは前記メモリ素子のブロックを選択する選択信号を出力するデコーダ回路とを有し、
    前記第２制御データ供給回路は、入力されるビットデータ信号に応じて、前記デコーダ回路からの前記メモリ素子のブロックを選択する選択信号の出力をマスクするマスク回路と、を有し、
    前記記録素子或いは前記メモリ素子のブロックは、前記複数グループに亘って、各グループでそれぞれ１つ選択される複数の記録素子或いはメモリ素子を含むことを特徴とする素子基板。
12. 複数グループの記録素子と、
    複数グループのメモリ素子と、
    前記記録素子のブロックを選択するための選択信号を出力する第１制御データ供給回路と、
    前記記録素子のブロックを選択するための選択信号及び前記メモリ素子のブロックを選択するための選択信号を出力する第２制御データ供給回路と、
    前記第１制御データ供給回路及び前記第２制御データ供給回路は、それぞれ
    シリアルデータ信号を入力して保持する複数段のシフトレジスタと、
    前記シフトレジスタに保持されたシリアルデータをラッチするラッチ回路と、
    前記ラッチ回路の出力を入力し、前記記録素子或いは前記メモリ素子のブロックを選択する選択信号を出力するデコーダ回路とを有し、
    前記第２制御データ供給回路は、前記第１制御データ供給回路に入力される前記シリアルデータ信号に応じて、前記デコーダ回路からの前記メモリ素子のブロックを選択する選択信号の出力をマスクするマスク回路を有し、
    前記記録素子或いは前記メモリ素子のブロックは、前記複数グループに亘って、各グループでそれぞれ１つ選択される複数の記録素子或いはメモリ素子を含むことを特徴とする素子基板。
13. 請求項１乃至１２のいずれか１項に記載の素子基板を有することを特徴とする液体吐出ヘッド。
14. 請求項１３に記載の液体吐出ヘッドを用いて記録を行うことを特徴とする記録装置。

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