JP2022139327A - 積層型電子部品 - Google Patents

Abstract

【課題】良好な特性を有しながら小型化に適したインダクタを含む積層型電子部品を実現する。【解決手段】電子部品１は、積層体５０に一体化された第１および第２のインダクタ構成部Ｌ１，Ｌ１Ｂと、接続用導体層５６１，５７１とを備えている。第１のインダクタ構成部Ｌ１Ａでは、第１のスルーホール列Ｔ１ａ，Ｔ１ｂは、インダクタ用導体層６８１，６９１，７０１の各々の幅広部に接続され、第２のスルーホール列Ｔ２ａ，Ｔ２ｂは、インダクタ用導体層６８１，６９１，７０１の各々の細幅部に接続されている。第２のインダクタ構成部Ｌ１Ｂでは、第１のスルーホール列Ｔ３ａ，Ｔ３ｂは、インダクタ用導体層６８２，６９２，７０２の各々の幅広部に接続され、第２のスルーホール列Ｔ４ａ，Ｔ４ｂは、インダクタ用導体層６８２，６９２，７０２の各々の細幅部に接続されている。【選択図】図８

Description

本発明は、インダクタを含む積層型電子部品に関する。

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられるバンドパスフィルタの小型化も要求されている。小型化に適したバンドパスフィルタとしては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。

バンドパスフィルタには、複数の共振器を用いて構成されたものがある。複数の共振器は、回路構成上隣接する２つの共振器が電磁結合するように構成される。

特許文献１には、積層体の内部に複数のＬＣ共振器を備えた積層型ＬＣフィルタが開示されている。この積層型ＬＣフィルタでは、ＬＣ共振器のインダクタは、線路状導体パターンと複数のビア導体によって構成されている。線路状導体パターンは、対向する長辺が相互に非平行となるように形成されている。線路状導体パターンの対向する２つの短辺のうち、相対的に長い方の短辺には、２本のビア導体が接続され、相対的に短い方の短辺には、１本のビア導体が接続されている。

国際公開第２０１８／０３４１０３号

バンドパスフィルタの小型化に伴ってインダクタを小さくすると、インダクタンスやＱ値も小さくなる。特許文献１に開示されたような構造のインダクタでは、インダクタの巻数を多くすることによってインダクタンスを大きくすることができる。この場合、Ｑ値も大きくなるような工夫をすることが望ましい。しかし、従来は、そのような工夫について、十分に検討されていなかった。

上記の問題は、バンドパスフィルタに限らず、インダクタを含む積層型電子部品全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、良好な特性を有しながら小型化に適したインダクタを含む積層型電子部品を提供することにある。

本発明の積層型電子部品は、積層された複数の誘電体層を含む積層体と、積層体に一体化された第１のインダクタ構成部および第２のインダクタ構成部と、積層体の内部において第１のインダクタ構成部と第２のインダクタ構成部とを接続する接続用導体層とを備えている。第１のインダクタ構成部と第２のインダクタ構成部の各々は、インダクタ用導体層と、複数の第１のスルーホール列と、複数の第２のスルーホール列とを含んでいる。

複数の第１のスルーホール列の各々は、２つ以上の第１のスルーホールが直列に接続されることによって構成されている。複数の第２のスルーホール列の各々は、２つ以上の第２のスルーホールが直列に接続されることによって構成されている。複数の第１のスルーホール列の数と、複数の第２のスルーホール列の数は、同じである。第１のインダクタ構成部と第２のインダクタ構成部の各々において、複数の第１のスルーホール列は、誘電体層の積層方向に直交する一方向に並び、複数の第２のスルーホール列は、誘電体層の積層方向に直交する他の一方向に並んでいる。

インダクタ用導体層は、インダクタ用導体層の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層は、広端部を含む幅広部と、狭端部を含む細幅部とを含んでいる。インダクタ用導体層の短手方向における細幅部の寸法は、インダクタ用導体層の短手方向における幅広部の寸法よりも小さい。第１のインダクタ構成部のインダクタ用導体層の幅広部と、第２のインダクタ構成部のインダクタ用導体層の細幅部は、所定の間隔を開けて隣接している。第１のインダクタ構成部のインダクタ用導体層の細幅部と、第２のインダクタ構成部のインダクタ用導体層の幅広部は、所定の間隔を開けて隣接している。

第１のインダクタ構成部と第２のインダクタ構成部の各々において、幅広部と細幅部の一方には、複数の第１のスルーホール列が接続され、幅広部と細幅部の他方には、複数の第２のスルーホール列が接続されている。接続用導体層は、第１のインダクタ構成部の複数の第２のスルーホール列のインダクタ用導体層から離れた複数の部分と、第２のインダクタ構成部の複数の第２のスルーホール列のインダクタ用導体層から離れた複数の部分とを接続している。

本発明の積層型電子部品において、複数の第１のスルーホールは、第１の方向に並んでいてもよく、複数の第２のスルーホールは、第１の方向と交差する第２の方向に並んでいてもよい。この場合、第１の方向と第２の方向は、互いに直交してもよい。また、第１の方向と第２の方向の一方は、インダクタ用導体層の長手方向に平行であってもよく、第１の方向と第２の方向の他方は、インダクタ用導体層の短手方向に平行であってもよい。

また、本発明の積層型電子部品において、インダクタ用導体層は、更に、細幅部と幅広部との間に介在する幅変化部分を含んでいてもよい。この場合、インダクタ用導体層の短手方向における幅変化部分の寸法は、細幅部から遠ざかるに従って大きくなっていてもよい。

また、本発明の積層型電子部品において、第１のインダクタ構成部、第２のインダクタ構成部および接続用導体層は、１つのインダクタを構成してもよい。この場合、本発明の積層型電子部品は、更に、第１のポートと、第２のポートと、回路構成上第１のポートと第２のポートの間に設けられ、回路構成上隣接する２つの共振器が電磁結合するように構成された複数の共振器とを備えていてもよい。第１のポート、第２のポートおよび複数の共振器は、積層体に一体化されてもよい。また、複数の共振器は、回路構成上第１のポートに最も近い第１の共振器と、回路構成上第２のポートに最も近い第２の共振器とを含んでいてもよい。第１の共振器と第２の共振器の各々は、１つのインダクタを含んでいてもよい。

本発明の積層型電子部品では、第１のインダクタ構成部と第２のインダクタ構成部の各々において、インダクタ用導体層の幅広部と細幅部の一方には、複数の第１のスルーホール列が接続され、インダクタ用導体層の幅広部と細幅部の他方には、複数の第２のスルーホール列が接続されている。複数の第１のスルーホール列の数と、複数の第２のスルーホール列の数は、同じである。これにより、本発明によれば、良好な特性を有しながら小型化に適したインダクタを含む積層型電子部品を実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１９層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 図７に示した積層体の内部の一部を示す平面図である。 本発明の一実施の形態に係る積層型電子部品の通過減衰特性の一例を示す特性図である。 本発明の一実施の形態に係る積層型電子部品の第１のポートの反射減衰特性の一例を示す特性図である。 本発明の一実施の形態に係る積層型電子部品の第１のポートの反射減衰特性の一例を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。本実施の形態に係る電子部品１は、少なくともインダクタを含んでいる。図１には、インダクタを含む電子部品１の例として、バンドパスフィルタを示している。

電子部品１は、第１のポート２と、第２のポート３と、回路構成上第１のポート２と第２のポート３の間に設けられた複数の共振器とを備えている。複数の共振器は、回路構成上隣接する２つの共振器が電磁結合するように構成されている。複数の共振器の各々は、インダクタを含んでいる。

本実施の形態では、複数の共振器は、４つの共振器１１，１２，１３，１４である。共振器１１は、回路構成上、第１のポート２に最も近い。共振器１４は、回路構成上、第２のポート３に最も近い。共振器１２，１３は、回路構成上、共振器１１と共振器１４との間に配置されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

共振器１１は、本発明における「第１の共振器」に対応する。共振器１４は、本発明における「第２の共振器」に対応する。

以下、図１を参照して、バンドパスフィルタを含む電子部品１の回路構成の一例について説明する。図１には、電子部品１に含まれるバンドパスフィルタの構成要素を示している。電子部品１は、更に、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６と、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１０とを備えている。

インダクタＬ１の一端は、第１のポート２に接続されている。キャパシタＣ１は、インダクタＬ１の一端とインダクタＬ２の一端とを接続している。インダクタＬ４の一端は、第２のポート３に接続されている。キャパシタＣ２は、インダクタＬ３の一端とインダクタＬ４の一端とを接続している。インダクタＬ５は、インダクタＬ１～Ｌ４の各他端とグランドとを接続している。

キャパシタＣ３，Ｃ７の各一端は、インダクタＬ１の一端に接続されている。キャパシタＣ４，Ｃ８の各一端は、インダクタＬ２の一端に接続されている。キャパシタＣ５，Ｃ９の各一端は、インダクタＬ３の一端に接続されている。キャパシタＣ６，Ｃ１０の各一端は、インダクタＬ４の一端に接続されている。インダクタＬ６は、キャパシタＣ３～Ｃ６の各他端とグランドとを接続している。キャパシタＣ７～Ｃ１０の各他端は、互いに接続されている。

共振器１１は、インダクタＬ１を含んでいる。共振器１２は、インダクタＬ２を含んでいる。共振器１３は、インダクタＬ３を含んでいる。共振器１４は、インダクタＬ４を含んでいる。

次に、図２を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。

電子部品１は、更に、積層された複数の誘電体層を含む積層体５０を備えている。図１に示したバンドパスフィルタの構成要素は、積層体５０に一体化されている。後述するように、バンドパスフィルタの構成要素は、積層体５０に形成された複数の導体によって構成されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

電子部品１は、更に、積層体５０の底面５０Ａに設けられた複数の端子１１１，１１２，１１３を備えている。端子１１１は、側面５０Ｃの近傍においてＹ方向に延びている。端子１１２は、側面５０Ｄの近傍においてＹ方向に延びている。端子１１３は、端子１１１と端子１１２の間に配置されている。

端子１１１は第１のポート２に対応し、端子１１２は第２のポート３に対応している。従って、第１および第２のポート２，３は、積層体５０の底面５０Ａに設けられている。端子１１３は、グランドに接続される。

次に、図３ないし図６を参照して、積層体５０を構成する複数の誘電体層の一例について説明する。この例では、積層体５０は、積層された２１層の誘電体層を有している。以下、この２１層の誘電体層を、下から順に１層目ないし２１層目の誘電体層と呼ぶ。また、１層目ないし２１層目の誘電体層を符号５１～７１で表す。

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１，１１２，１１３が形成されている。また、誘電体層５１には、２つのスルーホール５１Ｔ１と、３つのスルーホール５１Ｔ２と、スルーホール５１Ｔ３，５１Ｔ４と、２つのスルーホール５１Ｔ１１が形成されている。スルーホール５１Ｔ１は、端子１１１に接続されている。スルーホール５１Ｔ２～５１Ｔ４は、端子１１３に接続されている。スルーホール５１Ｔ１１は、端子１１２に接続されている。

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３，５２４が形成されている。導体層５２４は、導体層５２３に接続されている。また、誘電体層５２には、２つのスルーホール５２Ｔ１と、３つのスルーホール５２Ｔ２と、２つのスルーホール５２Ｔ１１が形成されている。誘電体層５１に形成されたスルーホール５１Ｔ１と、スルーホール５２Ｔ１は、導体層５２１に接続されている。誘電体層５１に形成されたスルーホール５１Ｔ２は、スルーホール５２Ｔ２に接続されている。誘電体層５１に形成されたスルーホール５１Ｔ３は、導体層５２３に接続されている。誘電体層５１に形成されたスルーホール５１Ｔ４は、導体層５２４に接続されている。誘電体層５１に形成されたスルーホール５１Ｔ１１と、スルーホール５２Ｔ１１は、導体層５２２に接続されている。

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２，５３３，５３４，５３５，５３６，５３７が形成されている。導体層５３３は、導体層５３１に接続されている。導体層５３４は、導体層５３２に接続されている。また、誘電体層５３には、２つのスルーホール５３Ｔ１と、２つのスルーホール５３Ｔ３と、スルーホール５３Ｔ５，５３Ｔ７，５３Ｔ８と、２つのスルーホール５３Ｔ９と、２つのスルーホール５３Ｔ１１と、スルーホール５３Ｔ１３，５３Ｔ１４が形成されている。誘電体層５２に形成されたスルーホール５２Ｔ１，５２Ｔ１１は、それぞれ、スルーホール５３Ｔ１，５３Ｔ１１に接続されている。誘電体層５２に形成されたスルーホール５２Ｔ２と、スルーホール５３Ｔ３，５３Ｔ５，５３Ｔ９は、導体層５３７に接続されている。スルーホール５３Ｔ７，５３Ｔ８，５３Ｔ１３，５３Ｔ１４は、それぞれ、導体層５３３，５３４，５３５，５３６に接続されている。

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１が形成されている。誘電体層５３に形成されたスルーホール５３Ｔ１３，５３Ｔ１４は、導体層５４１に接続されている。また、誘電体層５４には、２つのスルーホール５４Ｔ１と、２つのスルーホール５４Ｔ３と、スルーホール５４Ｔ５，５４Ｔ７，５４Ｔ８と、２つのスルーホール５４Ｔ９と、２つのスルーホール５４Ｔ１１が形成されている。誘電体層５３に形成されたスルーホール５３Ｔ１，５３Ｔ３，５３Ｔ５，５３Ｔ７，５３Ｔ８，５３Ｔ９，５３Ｔ１１は、それぞれ、スルーホール５４Ｔ１，５４Ｔ３，５４Ｔ５，５４Ｔ７，５４Ｔ８，５４Ｔ９，５４Ｔ１１に接続されている。

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５には、２つのスルーホール５５Ｔ１と、２つのスルーホール５５Ｔ３と、スルーホール５５Ｔ５，５５Ｔ７，５５Ｔ８と、２つのスルーホール５５Ｔ９と、２つのスルーホール５５Ｔ１１が形成されている。誘電体層５４に形成されたスルーホール５４Ｔ１，５４Ｔ３，５４Ｔ５，５４Ｔ７，５４Ｔ８，５４Ｔ９，５４Ｔ１１は、それぞれ、スルーホール５５Ｔ１，５５Ｔ３，５５Ｔ５，５５Ｔ７，５５Ｔ８，５５Ｔ９，５５Ｔ１１に接続されている。

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、接続用導体層５６１，５６２が形成されている。導体層５６１は、導体層５６１の長手方向の両端に位置する第１端および第２端を有している。導体層５６２は、導体層５６２の長手方向の両端に位置する第１端および第２端を有している。

また、誘電体層５６には、２つのスルーホール５６Ｔ１と、２つのスルーホール５６Ｔ２と、２つのスルーホール５６Ｔ３と、２つのスルーホール５６Ｔ４と、スルーホール５６Ｔ５，５６Ｔ７，５６Ｔ８と、２つのスルーホール５６Ｔ９と、２つのスルーホール５６Ｔ１０と、２つのスルーホール５６Ｔ１１と、２つのスルーホール５６Ｔ１２とが形成されている。誘電体層５５に形成されたスルーホール５５Ｔ１，５５Ｔ３，５５Ｔ５，５５Ｔ７，５５Ｔ８，５５Ｔ９，５５Ｔ１１は、それぞれ、スルーホール５６Ｔ１，５６Ｔ３，５６Ｔ５，５６Ｔ７，５６Ｔ８，５６Ｔ９，５６Ｔ１１に接続されている。

スルーホール５６Ｔ２は、導体層５６１の第１端の近傍部分に接続されている。スルーホール５６Ｔ４は、導体層５６１の第２端の近傍部分に接続されている。スルーホール５６Ｔ１０は、導体層５６２の第１端の近傍部分に接続されている。スルーホール５６Ｔ１２は、導体層５６２の第２端の近傍部分に接続されている。

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、接続用導体層５７１，５７２と、導体層５７３が形成されている。導体層５７１は、導体層５７１の長手方向の両端に位置する第１端および第２端を有している。導体層５７２は、導体層５７２の長手方向の両端に位置する第１端および第２端を有している。

また、誘電体層５７には、２つのスルーホール５７Ｔ１と、２つのスルーホール５７Ｔ２と、２つのスルーホール５７Ｔ３と、２つのスルーホール５７Ｔ４と、スルーホール５７Ｔ５，５７Ｔ６，５７Ｔ７，５７Ｔ８と、２つのスルーホール５７Ｔ９と、２つのスルーホール５７Ｔ１０と、２つのスルーホール５７Ｔ１１と、２つのスルーホール５７Ｔ１２が形成されている。誘電体層５６に形成されたスルーホール５６Ｔ１，５６Ｔ３，５６Ｔ７，５６Ｔ８，５６Ｔ９，５６Ｔ１１は、それぞれ、スルーホール５７Ｔ１，５７Ｔ３，５７Ｔ７，５７Ｔ８，５７Ｔ９，５７Ｔ１１に接続されている。

誘電体層５６に形成されたスルーホール５６Ｔ２と、スルーホール５７Ｔ２は、導体層５７１の第１端の近傍部分に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ４と、スルーホール５７Ｔ４は、導体層５７１の第２端の近傍部分に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ５と、スルーホール５７Ｔ５，５７Ｔ６は、導体層５７３に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ１０と、スルーホール５７Ｔ１０は、導体層５７２の第１端の近傍部分に接続されている。誘電体層５６に形成されたスルーホール５６Ｔ１２と、スルーホール５７Ｔ１２は、導体層５７２の第２端の近傍部分に接続されている。

図５（ｂ）は、８層目ないし１７層目の誘電体層５８～６７の各々のパターン形成面を示している。誘電体層５８～６７の各々には、２つのスルーホール５８Ｔ１と、２つのスルーホール５８Ｔ２と、２つのスルーホール５８Ｔ３と、２つのスルーホール５８Ｔ４と、スルーホール５８Ｔ５，５８Ｔ６，５８Ｔ７，５８Ｔ８と、２つのスルーホール５８Ｔ９と、２つのスルーホール５８Ｔ１０と、２つのスルーホール５８Ｔ１１と、２つのスルーホール５８Ｔ１２が形成されている。誘電体層５７に形成されたスルーホール５７Ｔ１～５７Ｔ１１は、それぞれ、誘電体層５８に形成されたスルーホール５８Ｔ１～５８Ｔ１１に接続されている。また、誘電体層５８～６７では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

図５（ｃ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、インダクタ用導体層６８１，６８２，６８３，６８４，６８５，６８６が形成されている。インダクタ用導体層６８１，６８２，６８３，６８４，６８５，６８６の各々は、図５（ｃ）における上下方向、すなわち図２に示したＹ方向に平行な方向に延在している。インダクタ用導体層６８１は、インダクタ用導体層６８１の長手方向の両端に位置する広端部および狭端部を有している。なお、広端部は、相対的に幅が大きい端部であり、狭端部は、相対的に幅が小さい端部である。

インダクタ用導体層６８１と同様に、インダクタ用導体層６８２は、インダクタ用導体層６８２の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層６８５は、インダクタ用導体層６８５の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層６８６は、インダクタ用導体層６８６の長手方向の両端に位置する広端部および狭端部を有している。

インダクタ用導体層６８３は、インダクタ用導体層６８３の長手方向の両端に位置する第１端および第２端を有している。インダクタ用導体層６８４は、インダクタ用導体層６８４の長手方向の両端に位置する第１端および第２端を有している。

また、誘電体層６８には、２つのスルーホール６８Ｔ１と、２つのスルーホール６８Ｔ２と、２つのスルーホール６８Ｔ３と、２つのスルーホール６８Ｔ４と、スルーホール６８Ｔ５，６８Ｔ６，６８Ｔ７，６８Ｔ８と、２つのスルーホール６８Ｔ９と、２つのスルーホール６８Ｔ１０と、２つのスルーホール６８Ｔ１１と、２つのスルーホール６８Ｔ１２が形成されている。

誘電体層６７に形成されたスルーホール５８Ｔ１と、スルーホール６８Ｔ１は、インダクタ用導体層６８１の広端部の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ２と、スルーホール６８Ｔ２は、インダクタ用導体層６８１の狭端部の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ３と、スルーホール６８Ｔ３は、インダクタ用導体層６８２の広端部の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ４と、スルーホール６８Ｔ４は、インダクタ用導体層６８２の狭端部の近傍部分に接続されている。

誘電体層６７に形成されたスルーホール５８Ｔ５と、スルーホール６８Ｔ５は、インダクタ用導体層６８３の第１端の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ６と、スルーホール６８Ｔ６は、インダクタ用導体層６８４の第１端の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ７と、スルーホール６８Ｔ７は、インダクタ用導体層６８３の第２端の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ８と、スルーホール６８Ｔ８は、インダクタ用導体層６８４の第２端の近傍部分に接続されている。

誘電体層６７に形成されたスルーホール５８Ｔ９と、スルーホール６８Ｔ９は、インダクタ用導体層６８５の広端部の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ１０と、スルーホール６８Ｔ１０は、インダクタ用導体層６８５の狭端部の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ１１と、スルーホール６８Ｔ１１は、インダクタ用導体層６８６の広端部の近傍部分に接続されている。誘電体層６７に形成されたスルーホール５８Ｔ１２と、スルーホール６８Ｔ１２は、インダクタ用導体層６８６の狭端部の近傍部分に接続されている。

図６（ａ）は、１９層目の誘電体層６９のパターン形成面を示している。誘電体層６９のパターン形成面には、インダクタ用導体層６９１，６９２，６９３，６９４，６９５，６９６が形成されている。インダクタ用導体層６９１，６９２，６９３，６９４，６９５，６９６の各々は、図６（ａ）における上下方向、すなわち図２に示したＹ方向に平行な方向に延在している。インダクタ用導体層６９１は、インダクタ用導体層６９１の長手方向の両端に位置する広端部および狭端部を有している。

インダクタ用導体層６９１と同様に、インダクタ用導体層６９２は、インダクタ用導体層６９２の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層６９５は、インダクタ用導体層６９５の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層６９６は、インダクタ用導体層６９６の長手方向の両端に位置する広端部および狭端部を有している。

インダクタ用導体層６９３は、インダクタ用導体層６９３の長手方向の両端に位置する第１端および第２端を有している。インダクタ用導体層６９４は、インダクタ用導体層６９４の長手方向の両端に位置する第１端および第２端を有している。

また、誘電体層６９には、２つのスルーホール６９Ｔ１と、２つのスルーホール６９Ｔ２と、２つのスルーホール６９Ｔ３と、２つのスルーホール６９Ｔ４と、スルーホール６９Ｔ５，６９Ｔ６，６９Ｔ７，６９Ｔ８と、２つのスルーホール６９Ｔ９と、２つのスルーホール６９Ｔ１０と、２つのスルーホール６９Ｔ１１と、２つのスルーホール６９Ｔ１２が形成されている。

誘電体層６８に形成されたスルーホール６８Ｔ１と、スルーホール６９Ｔ１は、インダクタ用導体層６９１の広端部の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ２と、スルーホール６９Ｔ２は、インダクタ用導体層６９１の狭端部の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ３と、スルーホール６９Ｔ３は、インダクタ用導体層６９２の広端部の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ４と、スルーホール６９Ｔ４は、インダクタ用導体層６９２の狭端部の近傍部分に接続されている。

誘電体層６８に形成されたスルーホール６８Ｔ５と、スルーホール６９Ｔ５は、インダクタ用導体層６９３の第１端の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ６と、スルーホール６９Ｔ６は、インダクタ用導体層６９４の第１端の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ７と、スルーホール６９Ｔ７は、インダクタ用導体層６９３の第２端の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ８と、スルーホール６９Ｔ８は、インダクタ用導体層６９４の第２端の近傍部分に接続されている。

誘電体層６８に形成されたスルーホール６８Ｔ９と、スルーホール６９Ｔ９は、インダクタ用導体層６９５の広端部の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ１０と、スルーホール６９Ｔ１０は、インダクタ用導体層６９５の狭端部の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ１１と、スルーホール６９Ｔ１１は、インダクタ用導体層６９６の広端部の近傍部分に接続されている。誘電体層６８に形成されたスルーホール６８Ｔ１２と、スルーホール６９Ｔ１２は、インダクタ用導体層６９６の狭端部の近傍部分に接続されている。

図６（ｂ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、インダクタ用導体層７０１，７０２，７０３，７０４，７０５，７０６が形成されている。インダクタ用導体層７０１，７０２，７０３，７０４，７０５，７０６の各々は、図６（ａ）における上下方向、すなわち図２に示したＹ方向に平行な方向に延在している。インダクタ用導体層７０１は、インダクタ用導体層７０１の長手方向の両端に位置する広端部および狭端部を有している。

インダクタ用導体層７０１と同様に、インダクタ用導体層７０２は、インダクタ用導体層７０２の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層７０５は、インダクタ用導体層７０５の長手方向の両端に位置する広端部および狭端部を有している。インダクタ用導体層７０６は、インダクタ用導体層７０６の長手方向の両端に位置する広端部および狭端部を有している。

インダクタ用導体層７０３は、インダクタ用導体層７０３の長手方向の両端に位置する第１端および第２端を有している。インダクタ用導体層７０４は、インダクタ用導体層７０４の長手方向の両端に位置する第１端および第２端を有している。

誘電体層６９に形成されたスルーホール６９Ｔ１は、インダクタ用導体層７０１の広端部の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ２は、インダクタ用導体層７０１の狭端部の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ３は、インダクタ用導体層７０２の広端部の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ４は、インダクタ用導体層７０２の狭端部の近傍部分に接続されている。

誘電体層６９に形成されたスルーホール６９Ｔ５は、インダクタ用導体層７０３の第１端の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ６は、インダクタ用導体層７０４の第１端の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ７は、インダクタ用導体層７０３の第２端の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ８は、インダクタ用導体層７０４の第２端の近傍部分に接続されている。

誘電体層６９に形成されたスルーホール６９Ｔ９は、インダクタ用導体層７０５の広端部の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ１０は、インダクタ用導体層７０５の狭端部の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ１１は、インダクタ用導体層７０６の広端部の近傍部分に接続されている。誘電体層６９に形成されたスルーホール６９Ｔ１２は、インダクタ用導体層７０６の狭端部の近傍部分に接続されている。

図６（ｃ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、導体層よりなるマーク７１１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２１層目の誘電体層７１のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし２１層目の誘電体層５１～７１が積層されて構成される。

図７は、１層目ないし２０層目の誘電体層５１～７１が積層されて構成された積層体５０の内部を示している。図７に示したように、積層体５０の内部では、図３ないし図６に示した複数の導体層と複数のスルーホールが積層されている。なお、図７では、マーク７１１を省略している。

以下、図１に示した電子部品１の回路の構成要素と、図３ないし図６に示した積層体５０の内部の構成要素との対応関係について説明する。インダクタＬ１は、図３（ｃ）ないし図６（ｂ）に示した導体層５６１，５７１，６８１，６８２，６９１，６９２，７０１，７０２とスルーホール５３Ｔ１，５３Ｔ３，５４Ｔ１，５４Ｔ３，５５Ｔ１，５５Ｔ３，５６Ｔ１～５６Ｔ４，５７Ｔ１～５７Ｔ４，５８Ｔ１～５８Ｔ４，６８Ｔ１～６８Ｔ４，６９Ｔ１～６９Ｔ４によって構成されている。

インダクタＬ２は、図３（ｃ）ないし図６（ｂ）に示した導体層６８３，６９３，７０３とスルーホール５３Ｔ７，５４Ｔ７，５５Ｔ７，５６Ｔ７，５７Ｔ５，５７Ｔ７，５８Ｔ５，５８Ｔ７，６８Ｔ５，６８Ｔ７，６９Ｔ５，６９Ｔ７によって構成されている。

インダクタＬ３は、図３（ｃ）ないし図６（ｂ）に示した導体層６８４，６９４，７０４とスルーホール５３Ｔ８，５４Ｔ８，５５Ｔ８，５６Ｔ８，５７Ｔ６，５７Ｔ８，５８Ｔ６，５８Ｔ８，６８Ｔ６，６８Ｔ８，６９Ｔ６，６９Ｔ８によって構成されている。

インダクタＬ４は、図３（ｃ）ないし図６（ｂ）に示した導体層５６２，５７２，６８５，６８６，６９５，６９６，７０５，７０６とスルーホール５３Ｔ９，５３Ｔ１１，５４Ｔ９，５４Ｔ１１，５５Ｔ９，５５Ｔ１１，５６Ｔ９～５６Ｔ１２，５７Ｔ９～５７Ｔ１２，５８Ｔ９～５８Ｔ１２，６８Ｔ９～６８Ｔ１２，６９Ｔ９～６９Ｔ１２によって構成されている。

インダクタＬ５は、図３（ａ）および図３（ｂ）に示したスルーホール５１Ｔ２，５２Ｔ２によって構成されている。インダクタＬ６は、図３（ａ）に示したスルーホール５１Ｔ３，５１Ｔ４によって構成されている。

キャパシタＣ１は、図３（ｂ）および図３（ｃ）に示した導体層５２１，５３１と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ２は、図３（ｂ）および図３（ｃ）に示した導体層５２２，５３２と、これらの導体層の間の誘電体層５２とによって構成されている。

キャパシタＣ３は、図３（ａ）に示した端子１１１と、図３（ｃ）に示した導体層５３７と、端子１１１と導体層５３７との間の誘電体層５１，５２とによって構成されている。キャパシタＣ４は、図３（ｂ）および図３（ｃ）に示した導体層５２３，５３３と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ５は、図３（ｂ）および図３（ｃ）に示した導体層５２４，５３４と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ６は、図３（ａ）に示した端子１１２と、図３（ｃ）に示した導体層５３７と、端子１１２と導体層５３７との間の誘電体層５１，５２とによって構成されている。

キャパシタＣ７は、図３（ｂ）および図３（ｃ）に示した導体層５２１，５３５と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ８は、図３（ｃ）および図４（ａ）に示した導体層５３３，５４１と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ９は、図３（ｃ）および図４（ａ）に示した導体層５３４，５４１と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１０は、図３（ｂ）および図３（ｃ）に示した導体層５２２，５３６と、これらの導体層の間の誘電体層５２とによって構成されている。

次に、図３ないし図８を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図８は、積層体５０の内部の一部、具体的にはインダクタＬ１，Ｌ４を示す平面図である。始めに、インダクタＬ１について説明する。図８に示したように、インダクタＬ１は、第１のインダクタ構成部Ｌ１Ａと、第２のインダクタ構成部Ｌ１Ｂと、接続用導体層５６１，５７１とによって構成されている。

第１のインダクタ構成部Ｌ１Ａと第２のインダクタ構成部の各々は、複数の第１のスルーホール列と、複数の第２のスルーホール列とを含んでいる。複数の第１のスルーホール列は、２つ以上の第１のスルーホールが直列に接続されることによって構成される。複数の第２のスルーホール列は、２つ以上の第２のスルーホールが直列に接続されることによって構成される。第１および第２のインダクタ構成部Ｌ１Ａ，Ｌ１Ｂの各々において、複数の第１のスルーホール列の数と、複数の第２のスルーホール列の数は、同じである。

第１のインダクタ構成部Ｌ１Ａと第２のインダクタ構成部Ｌ１Ｂの各々において、複数の第１のスルーホール列は、誘電体層５１～７１の積層方向Ｔに直交する一方向に並んでいる。複数の第２のスルーホール列は、誘電体層５１～７１の積層方向Ｔに直交する他の一方向に並んでいる。本実施の形態では、複数の第１のスルーホール列は、第１のインダクタ構成部Ｌ１Ａと第２のインダクタ構成部Ｌ１Ｂのいずれにおいても、第１の方向に並んでいる。また、本実施の形態では、複数の第２のスルーホール列は、第１のインダクタ構成部Ｌ１Ａと第２のインダクタ構成部Ｌ１Ｂのいずれにおいても、第１の方向と交差する第２の方向に並んでいる。第１の方向と第２の方向は、互いに直交してもよい。本実施の形態では、第１の方向と第２の方向の一方は、インダクタ用導体層の長手方向（図５（ｃ）ないし図６（ｂ）における上下方向）すなわちＹ方向に平行であり、第１の方向と第２の方向の他方は、インダクタ用導体層の短手方向（図５（ｃ）ないし図６（ｂ）における左右方向）すなわちＸ方向に平行である。

本実施の形態では、第１のインダクタ構成部Ｌ１Ａの複数の第１のスルーホール列は、２つの第１のスルーホール列Ｔ１ａ，Ｔ１ｂであり、第１のインダクタ構成部Ｌ１Ａの複数の第２のスルーホール列は、２つの第２のスルーホール列Ｔ２ａ，Ｔ２ｂである。第１のインダクタ構成部Ｌ１Ａでは、スルーホール５２Ｔ１，５３Ｔ１，５４Ｔ１，５５Ｔ１，５６Ｔ１，５７Ｔ１，５８Ｔ１，６８Ｔ１，６９Ｔ１のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第１のスルーホール列Ｔ１ａ，Ｔ１ｂが構成される。また、第１のインダクタ構成部Ｌ１Ａでは、スルーホール５６Ｔ２，５７Ｔ２，５８Ｔ２，６８Ｔ２，６９Ｔ２のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第２のスルーホール列Ｔ２ａ，Ｔ２ｂが構成される。図８に示したように、２つの第１のスルーホール列Ｔ１ａ，Ｔ１ｂは、Ｘ方向に平行な方向に並んでいる。２つの第２のスルーホール列Ｔ２ａ，Ｔ２ｂは、Ｙ方向に平行な方向に並んでいる。

また、本実施の形態では、第２のインダクタ構成部Ｌ１Ｂの複数の第１のスルーホール列は、２つの第１のスルーホール列Ｔ３ａ，Ｔ３ｂであり、第２のインダクタ構成部Ｌ１Ｂの複数の第２のスルーホール列は、２つの第２のスルーホール列Ｔ４ａ，Ｔ４ｂである。第２のインダクタ構成部Ｌ１Ｂでは、スルーホール５３Ｔ３，５４Ｔ３，５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３，６８Ｔ３，６９Ｔ３のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第１のスルーホール列Ｔ３ａ，Ｔ３ｂが構成される。また、第２のインダクタ構成部Ｌ１Ｂでは、スルーホール５６Ｔ４，５７Ｔ４，５８Ｔ４，６８Ｔ４，６９Ｔ４のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第２のスルーホール列Ｔ４ａ，Ｔ４ｂが構成される。図８に示したように、２つの第１のスルーホール列Ｔ３ａ，Ｔ３ｂは、Ｘ方向に平行な方向に並んでいる。２つの第２のスルーホール列Ｔ４ａ，Ｔ４ｂは、Ｙ方向に平行な方向に並んでいる。

第１のインダクタ構成部Ｌ１Ａは、更に、インダクタ用導体層６８１，６９１，７０１を含んでいる。第２のインダクタ構成部Ｌ１Ｂは、更に、インダクタ用導体層６８２，６９２，７０２を含んでいる。インダクタ用導体層６８１，６８２，６９１，６９２，７０１，７０２の各々は、広端部を含む幅広部と、狭端部を含む細幅部と、細幅部と幅広部との間に介在する幅変化部分を含んでいる。図５（ｃ）ないし図６（ｂ）、図８では、幅広部と幅変化部分との境界と細幅部と幅変化部分との境界を、それぞれ点線で示している。図６（ｂ）において、符号７０１ａ，７０１ｂ，７０１ｃは、それぞれ、インダクタ用導体層７０１の幅広部、細幅部および幅変化部分を示している。符号７０２ａ，７０２ｂ，７０２ｃは、それぞれ、インダクタ用導体層７０２の幅広部、細幅部および幅変化部分を示している。

ここで、インダクタ用導体層の短手方向すなわち図８に示したＸ方向に平行な方向における幅広部、細幅部および幅変化部分の各々の寸法を、幅と言う。インダクタ用導体層６８１，６８２，６９１，６９２，７０１，７０２の各々において、細幅部の幅は、幅広部の幅よりも小さい。また、インダクタ用導体層６８１，６８２，６９１，６９２，７０１，７０２の各々において、幅変化部分の幅は、細幅部から遠ざかるに従って大きくなる。インダクタ用導体層６８１，６８２，６９１，６９２，７０１，７０２の各々において、細幅部および幅広部の各々の幅は、幅変化部分からの距離によらずに一定であってもよい。あるいは、細幅部および幅広部の各々の少なくとも一部の幅は、幅変化部分からの距離に応じて変化してもよい。

インダクタ用導体層６８１，６９１，７０１の各々の幅広部と、インダクタ用導体層６８２，６９２，７０２の各々の細幅部は、所定の間隔を開けて隣接している。インダクタ用導体層６８１，６９１，７０１の各々の細幅部と、インダクタ用導体層６８２，６９２，７０２の各々の幅広部は、所定の間隔を開けて隣接している。

幅広部と細幅部の一方には、複数の第１のスルーホール列が接続され、幅広部と細幅部の他方には、複数の第２のスルーホール列が接続される。第１のインダクタ構成部Ｌ１Ａでは、２つの第１のスルーホール列Ｔ１ａ，Ｔ１ｂは、インダクタ用導体層６８１，６９１，７０１の各々の幅広部に接続され、２つの第２のスルーホール列Ｔ２ａ，Ｔ２ｂは、インダクタ用導体層６８１，６９１，７０１の各々の細幅部に接続されている。第２のインダクタ構成部Ｌ１Ｂでは、２つの第１のスルーホール列Ｔ３ａ，Ｔ３ｂは、インダクタ用導体層６８２，６９２，７０２の各々の幅広部に接続され、２つの第２のスルーホール列Ｔ４ａ，Ｔ４ｂは、インダクタ用導体層６８２，６９２，７０２の各々の細幅部に接続されている。

接続用導体層５６１，５７１は、第１のインダクタ構成部Ｌ１Ａの複数の第２のスルーホール列Ｔ２ａ，Ｔ２ｂのインダクタ用導体層６８１，６９１，７０１から離れた複数の部分と、第２のインダクタ構成部Ｌ１Ｂの複数の第２のスルーホール列Ｔ４ａ，Ｔ４ｂのインダクタ用導体層６８２，６９２，７０２から離れた複数の部分とを接続している。

次に、インダクタＬ４について説明する。インダクタＬ４の構造上の特徴は、インダクタＬ４を構成する導体層およびスルーホールがインダクタＬ１とは異なる点を除いて、インダクタＬ１の構造上の特徴と同じである。以下、インダクタＬ４の構造について説明する。図８に示したように、インダクタＬ４は、第１のインダクタ構成部Ｌ４Ａと、第２のインダクタ構成部Ｌ４Ｂと、接続用導体層５６２，５７２とによって構成されている。

第１のインダクタ構成部Ｌ４Ａは、２つの第１のスルーホール列Ｔ１１ａ，Ｔ１１ｂと、２つの第２のスルーホール列Ｔ１２ａ，Ｔ１２ｂとを含んでいる。第１のインダクタ構成部Ｌ４Ａでは、スルーホール５２Ｔ１１，５３Ｔ１１，５４Ｔ１１，５５Ｔ１１，５６Ｔ１１，５７Ｔ１１，５８Ｔ１１，６８Ｔ１１，６９Ｔ１１のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第１のスルーホール列Ｔ１１ａ，Ｔ１１ｂが構成される。また、第１のインダクタ構成部Ｌ４Ａでは、スルーホール５６Ｔ１２，５７Ｔ１２，５８Ｔ１２，６８Ｔ１２，６９Ｔ１２のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第２のスルーホール列Ｔ１２ａ，Ｔ１２ｂが構成される。図８に示したように、２つの第１のスルーホール列Ｔ１１ａ，Ｔ１１ｂは、Ｘ方向に平行な方向に並んでいる。２つの第２のスルーホール列Ｔ１２ａ，Ｔ１２ｂは、Ｙ方向に平行な方向に並んでいる。

第２のインダクタ構成部Ｌ４Ｂは、２つの第１のスルーホール列Ｔ９ａ，Ｔ９ｂと、２つの第２のスルーホール列Ｔ１０ａ，Ｔ１０ｂを含んでいる。第２のインダクタ構成部Ｌ４Ｂでは、スルーホール５３Ｔ９，５４Ｔ９，５５Ｔ９，５６Ｔ９，５７Ｔ９，５８Ｔ９，６８Ｔ９，６９Ｔ９のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第１のスルーホール列Ｔ９ａ，Ｔ９ｂが構成される。また、第２のインダクタ構成部Ｌ４Ｂでは、スルーホール５６Ｔ１０，５７Ｔ１０，５８Ｔ１０，６８Ｔ１０，６９Ｔ１０のうち、上下に隣接するスルーホール同士が互いに接続されることによって、２つの第２のスルーホール列Ｔ１０ａ，Ｔ１０ｂが構成される。図８に示したように、２つの第１のスルーホール列Ｔ９ａ，Ｔ９ｂは、Ｘ方向に平行な方向に並んでいる。２つの第２のスルーホール列Ｔ１０ａ，Ｔ１０ｂは、Ｙ方向に平行な方向に並んでいる。

第１のインダクタ構成部Ｌ４Ａは、更に、インダクタ用導体層６８６，６９６，７０６を含んでいる。第２のインダクタ構成部Ｌ４Ｂは、更に、インダクタ用導体層６８５，６９５，７０５を含んでいる。インダクタ用導体層６８５，６８６，６９５，６９６，７０５，７０６の各々は、広端部を含む幅広部と、狭端部を含む細幅部と、細幅部と幅広部との間に介在する幅変化部分を含んでいる。図６（ｂ）において、符号７０５ａ，７０５ｂ，７０５ｃは、それぞれ、インダクタ用導体層７０５の幅広部、細幅部および幅変化部分を示している。符号７０６ａ，７０６ｂ，７０６ｃは、それぞれ、インダクタ用導体層７０６の幅広部、細幅部および幅変化部分を示している。

インダクタ用導体層６８５，６９５，７０５の各々の幅広部と、インダクタ用導体層６８６，６９６，７０６の各々の細幅部は、所定の間隔を開けて隣接している。インダクタ用導体層６８５，６９５，７０５の各々の細幅部と、インダクタ用導体層６８６，６９６，７０６の各々の幅広部は、所定の間隔を開けて隣接している。

第１のインダクタ構成部Ｌ４Ａでは、２つの第１のスルーホール列Ｔ１１ａ，Ｔ１１ｂは、インダクタ用導体層６８６，６９６，７０６の各々の幅広部に接続され、２つの第２のスルーホール列Ｔ１２ａ，Ｔ１２ｂは、インダクタ用導体層６８６，６９６，７０６の各々の細幅部に接続されている。第２のインダクタ構成部Ｌ４Ｂでは、２つの第１のスルーホール列Ｔ９ａ，Ｔ９ｂは、インダクタ用導体層６８５，６９５，７０５の各々の幅広部に接続され、２つの第２のスルーホール列Ｔ１０ａ，Ｔ１０ｂは、インダクタ用導体層６８５，６９５，７０５の各々の細幅部に接続されている。

接続用導体層５６２，５７２は、第１のインダクタ構成部Ｌ４Ａの複数の第２のスルーホール列Ｔ１２ａ，Ｔ１２ｂのインダクタ用導体層６８６，６９６，７０６から離れた複数の部分と、第２のインダクタ構成部Ｌ４Ｂの複数の第２のスルーホール列Ｔ１０ａ，Ｔ１０ｂのインダクタ用導体層６８５，６９５，７０５から離れた複数の部分とを接続している。

次に、本実施の形態に係る電子部品１の特性の一例を示す。図９は、電子部品１の通過減衰特性の一例を示す特性図である。図１０は、電子部品１の第１のポート２の反射減衰特性の一例を示す特性図である。図１１は、電子部品１の第２のポート３の反射減衰特性の一例を示す特性図である。図９ないし図１１において、横軸は周波数を示し、縦軸は減衰量を示している。

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態に係る電子部品１は、積層された複数の誘電体層５１～７１を含む積層体５０と、積層体５０に一体化された第１および第２のインダクタ構成部Ｌ１Ａ，Ｌ１Ｂと、積層体５０の内部において第１のインダクタ構成部Ｌ１Ａと第２のインダクタ構成部Ｌ１Ｂとを接続する接続用導体層５６１，５７１とを備えている。第１および第２のインダクタ構成部Ｌ１Ａ，Ｌ１Ｂと接続用導体層５６１，５７１は、１つのインダクタＬ１を構成する。なお、１つのインダクタとは、回路図上で１つのインダクタとして表されるインダクタを意味する。１つのインダクタの一端と他端の間には、分岐点は存在しない。

本実施の形態では、インダクタＬ１は、Ｘ方向に平行な軸の周りに約２回巻かれている。これにより、本実施の形態によれば、インダクタＬ１のインダクタンスを大きくすることができる。

また、本実施の形態では、第１のインダクタ構成部Ｌ１Ａのインダクタ用導体層６８１，６９１，７０１の各々の幅広部と、第２のインダクタ構成部Ｌ１Ｂのインダクタ用導体層６８２，６９２，７０２の各々の細幅部は、所定の間隔を開けて隣接している。また、第１のインダクタ構成部Ｌ１Ａのインダクタ用導体層６８１，６９１，７０１の各々の細幅部と、第２のインダクタ構成部Ｌ１Ｂのインダクタ用導体層６８２，６９２，７０２の各々の幅広部は、所定の間隔を開けて隣接している。これにより、本実施の形態によれば、インダクタＬ１の配置スペースを小さくすることができる。

また、第１のインダクタ構成部Ｌ１Ａでは、２つの第１のスルーホール列Ｔ１ａ，Ｔ１ｂは、インダクタ用導体層６８１，６９１，７０１の各々の幅広部に接続され、２つの第２のスルーホール列Ｔ２ａ，Ｔ２ｂは、インダクタ用導体層６８１，６９１，７０１の各々の細幅部に接続されている。第２のインダクタ構成部Ｌ１Ｂでは、２つの第１のスルーホール列Ｔ３ａ，Ｔ３ｂは、インダクタ用導体層６８２，６９２，７０２の各々の幅広部に接続され、２つの第２のスルーホール列Ｔ４ａ，Ｔ４ｂは、インダクタ用導体層６８２，６９２，７０２の各々の細幅部に接続されている。このように、本実施の形態では、インダクタ用導体層６８１，６９１，７０１の各々の細幅部に接続されるスルーホール列の数を、インダクタ用導体層６８１，６９１，７０１の各々の幅広部に接続されるスルーホール列の数と同じにすると共に、インダクタ用導体層６８２，６９２，７０２の各々の細幅部に接続されるスルーホール列の数を、インダクタ用導体層６８２，６９２，７０２の各々の幅広部に接続されるスルーホール列の数と同じにしている。これにより、本実施の形態によれば、細幅部に接続されるスルーホール列の数が幅広部に接続されるスルーホール列の数よりも少ない場合に比べて、インダクタＬ１のＱ値を大きくすることができる。

なお、積層体５０は、例えば低温同時焼成法によって作製される。一般的に、誘電体層を構成する誘電体材料とスルーホールを構成する導電材料とでは、焼成時における収縮率が異なる。細幅部と幅広部の一方に接続されるスルーホール列の数が、細幅部と幅広部の他方に接続されるスルーホール列の数よりも多い場合、スルーホールの分布が一方に偏ってしまう。この場合、意図しない内部応力が焼成後の誘電体層に発生し、所望の特性を得ることが難しくなる。そのため、本実施の形態では、細幅部に接続されるスルーホール列の数と、幅広部に接続されるスルーホール列の数を同じにして、意図しない内部応力の発生を抑制している。

上記のインダクタＬ１についての説明は、インダクタＬ４にも当てはまる。

以上のことから、本実施の形態によれば、良好な特性を有しながら電子部品１の小型化に適したインダクタＬ１，Ｌ４を実現することができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、バンドパスフィルタに代わりに、あるいはバンドパスフィルタに加えて、バンドパスフィルタ以外のフィルタを備えた電子部品であってもよい。後者の場合、バンドパスフィルタ以外のフィルタは、本発明のインダクタを含んでいてもよいし、含んでいなくてもよい。

また、請求の範囲の要件を満たす限り、インダクタ用導体層の平面形状（上方から見た形状）は、実施の形態に示した例に限られず、任意である。例えば、インダクタ用導体層の平面形状は、Ｌ字形状であってもよい。

また、第１のスルーホール列と第２のスルーホール列は、それぞれ、インダクタ用導体層の長手方向または短手方向と交差する方向に並んでいてもよい。また、第１および第２のスルーホール列の数は、３つ以上であってもよい。

１…積層型電子部品、２…第１のポート、３…第２のポート、１１～１４…共振器、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～７１…誘電体層、５６１，５６２，５７１，５７２…接続用導体層、６８１，６８２，６８５，６８６，６９１，６９２，６９５，６９６，７０１，７０２，７０５，７０６…インダクタ用導体層、Ｌ１，Ｌ４…インダクタ、Ｌ１Ａ，Ｌ４Ａ…第１のインダクタ構成部、Ｌ１Ｂ，Ｌ４Ｂ…第２のインダクタ構成部、Ｔ１ａ，Ｔ１ｂ，Ｔ３ａ，Ｔ３ｂ，Ｔ９ａ，Ｔ９ｂ，Ｔ１１ａ，Ｔ１１ｂ…第１のスルーホール列、Ｔ２ａ，Ｔ２ｂ，Ｔ４ａ，Ｔ４ｂ，Ｔ１０ａ，Ｔ１０ｂ，Ｔ１２ａ，Ｔ１２ｂ…第２のスルーホール列。

本発明の積層型電子部品において、複数の第１のスルーホール列は、第１の方向に並んでいてもよく、複数の第２のスルーホール列は、第１の方向と交差する第２の方向に並んでいてもよい。この場合、第１の方向と第２の方向は、互いに直交してもよい。また、第１の方向と第２の方向の一方は、インダクタ用導体層の長手方向に平行であってもよく、第１の方向と第２の方向の他方は、インダクタ用導体層の短手方向に平行であってもよい。

本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１９層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 図７に示した積層体の内部の一部を示す平面図である。 本発明の一実施の形態に係る積層型電子部品の通過減衰特性の一例を示す特性図である。 本発明の一実施の形態に係る積層型電子部品の第１のポートの反射減衰特性の一例を示す特性図である。 本発明の一実施の形態に係る積層型電子部品の第２のポートの反射減衰特性の一例を示す特性図である。

図６（ｂ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、インダクタ用導体層７０１，７０２，７０３，７０４，７０５，７０６が形成されている。インダクタ用導体層７０１，７０２，７０３，７０４，７０５，７０６の各々は、図６（ｂ）における上下方向、すなわち図２に示したＹ方向に平行な方向に延在している。インダクタ用導体層７０１は、インダクタ用導体層７０１の長手方向の両端に位置する広端部および狭端部を有している。

第１のインダクタ構成部Ｌ１Ａと第２のインダクタ構成部Ｌ１Ｂの各々は、複数の第１のスルーホール列と、複数の第２のスルーホール列とを含んでいる。複数の第１のスルーホール列は、２つ以上の第１のスルーホールが直列に接続されることによって構成される。複数の第２のスルーホール列は、２つ以上の第２のスルーホールが直列に接続されることによって構成される。第１および第２のインダクタ構成部Ｌ１Ａ，Ｌ１Ｂの各々において、複数の第１のスルーホール列の数と、複数の第２のスルーホール列の数は、同じである。

Claims (7)

1. 積層された複数の誘電体層を含む積層体と、
   前記積層体に一体化された第１のインダクタ構成部および第２のインダクタ構成部と、
   前記積層体の内部において前記第１のインダクタ構成部と前記第２のインダクタ構成部とを接続する接続用導体層とを備え、
   前記第１のインダクタ構成部と前記第２のインダクタ構成部の各々は、インダクタ用導体層と、複数の第１のスルーホール列と、複数の第２のスルーホール列とを含み、
   前記複数の第１のスルーホール列の各々は、２つ以上の第１のスルーホールが直列に接続されることによって構成され、
   前記複数の第２のスルーホール列の各々は、２つ以上の第２のスルーホールが直列に接続されることによって構成され、
   前記複数の第１のスルーホール列の数と、前記複数の第２のスルーホール列の数は、同じであり、
   前記第１のインダクタ構成部と前記第２のインダクタ構成部の各々において、前記複数の第１のスルーホール列は、前記誘電体層の積層方向に直交する一方向に並び、前記複数の第２のスルーホール列は、前記誘電体層の積層方向に直交する他の一方向に並び、
   前記インダクタ用導体層は、前記インダクタ用導体層の長手方向の両端に位置する広端部および狭端部を有し、
   前記インダクタ用導体層は、前記広端部を含む幅広部と、前記狭端部を含む細幅部とを含み、
   前記インダクタ用導体層の短手方向における前記細幅部の寸法は、前記インダクタ用導体層の短手方向における前記幅広部の寸法よりも小さく、
   前記第１のインダクタ構成部の前記インダクタ用導体層の前記幅広部と、前記第２のインダクタ構成部の前記インダクタ用導体層の前記細幅部は、所定の間隔を開けて隣接し、
   前記第１のインダクタ構成部の前記インダクタ用導体層の前記細幅部と、前記第２のインダクタ構成部の前記インダクタ用導体層の前記幅広部は、所定の間隔を開けて隣接し、
   前記第１のインダクタ構成部と前記第２のインダクタ構成部の各々において、前記幅広部と前記細幅部の一方には、前記複数の第１のスルーホール列が接続され、前記幅広部と前記細幅部の他方には、前記複数の第２のスルーホール列が接続され、
   前記接続用導体層は、前記第１のインダクタ構成部の前記複数の第２のスルーホール列の前記インダクタ用導体層から離れた複数の部分と、前記第２のインダクタ構成部の前記複数の第２のスルーホール列の前記インダクタ用導体層から離れた複数の部分とを接続していることを特徴とする積層型電子部品。
2. 前記複数の第１のスルーホールは、第１の方向に並び、
   前記複数の第２のスルーホールは、前記第１の方向と交差する第２の方向に並んでいることを特徴とする請求項１記載の積層型電子部品。
3. 前記第１の方向と前記第２の方向は、互いに直交することを特徴とする請求項２記載の積層型電子部品。
4. 前記第１の方向と前記第２の方向の一方は、前記インダクタ用導体層の長手方向に平行であり、
   前記第１の方向と前記第２の方向の他方は、前記インダクタ用導体層の短手方向に平行であることを特徴とする請求項２または３記載の積層型電子部品。
5. 前記インダクタ用導体層は、更に、前記細幅部と前記幅広部との間に介在する幅変化部分を含み、
   前記インダクタ用導体層の短手方向における前記幅変化部分の寸法は、前記細幅部から遠ざかるに従って大きくなることを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。
6. 前記第１のインダクタ構成部、前記第２のインダクタ構成部および前記接続用導体層は、１つのインダクタを構成することを特徴とする請求項１ないし５のいずれかに記載の積層型電子部品。
7. 更に、第１のポートと、
   第２のポートと、
   回路構成上前記第１のポートと前記第２のポートの間に設けられ、回路構成上隣接する２つの共振器が電磁結合するように構成された複数の共振器とを備え、
   前記第１のポート、前記第２のポートおよび前記複数の共振器は、前記積層体に一体化され、
   前記複数の共振器は、回路構成上前記第１のポートに最も近い第１の共振器と、回路構成上前記第２のポートに最も近い第２の共振器とを含み、
   前記第１の共振器と前記第２の共振器の各々は、前記１つのインダクタを含むことを特徴とする請求項６記載の積層型電子部品。

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