JP2022132623A5 - - Google Patents
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- 238000009877 rendering Methods 0.000 claims 1
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Description
上記の目的を達成するため、本発明に係る遊技機は、表示装置の画面に表示すべき表示内容を特定するディスプレイリストを発行するCPU回路を有する画像制御手段と、前記画像制御手段が発行するディスプレイリストに記載された指示コマンドに基づいて、前記表示内容を実現する画像データを生成する描画回路を有する画像生成手段と、を有して構成され、前記画像生成手段は、前記画像制御手段から所定の取得ビット単位で受けるディスプレイリストの構成データを、所定の転送ビット単位で前記描画回路に転送するデータ転送回路を有して構成され、前記画像制御手段は、DMA(Direct Memory Access)動作を実行可能なDMAC回路と、前記DMAC回路の動作を規定する設定値が設定される制御レジスタと、を有すると共に、ディスプレイリストの全ビット長が、前記転送ビット単位の整数N倍(N≧1)となるよう作成し、作成したディスプレイリストを、前記取得ビット単位で、前記データ転送回路に出力するよう構成され、前記DMAC回路によるDMA動作に関し、データの転送元と転送先を含んだ必要情報を、所定の制御レジスタに設定する設定手段と、規定の制御レジスタへの設定値に基づいて前記DMAC回路を機能させて、DMA動作を開始させる開始手段と、を設け、開始させたDMA動作の完了を待つことなく、その後の制御動作に移行する一方、前記設定手段による設定処理は、前記DMAC回路のDMA動作を禁止状態としたうえで実行される。
Claims (1)
- 表示装置の画面に表示すべき表示内容を特定するディスプレイリストを発行するCPU回路を有する画像制御手段と、前記画像制御手段が発行するディスプレイリストに記載された指示コマンドに基づいて、前記表示内容を実現する画像データを生成する描画回路を有する画像生成手段と、を有して構成され、
前記画像生成手段は、
前記画像制御手段から所定の取得ビット単位で受けるディスプレイリストの構成データを、所定の転送ビット単位で前記描画回路に転送するデータ転送回路を有して構成され、
前記画像制御手段は、
DMA(Direct Memory Access)動作を実行可能なDMAC回路と、前記DMAC回路の動作を規定する設定値が設定される制御レジスタと、を有すると共に、
ディスプレイリストの全ビット長が、前記転送ビット単位の整数N倍(N≧1)となるよう作成し、作成したディスプレイリストを、前記取得ビット単位で、前記データ転送回路に出力するよう構成され、
前記DMAC回路によるDMA動作に関し、データの転送元と転送先を含んだ必要情報を、所定の制御レジスタに設定する設定手段と、
規定の制御レジスタへの設定値に基づいて前記DMAC回路を機能させて、DMA動作を開始させる開始手段と、を設け、
開始させたDMA動作の完了を待つことなく、その後の制御動作に移行する一方、前記設定手段による設定処理は、前記DMAC回路のDMA動作を禁止状態としたうえで実行されることを特徴とする遊技機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022117608A JP7321334B2 (ja) | 2019-09-10 | 2022-07-22 | 遊技機 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP2019164676A JP7112824B2 (ja) | 2019-09-10 | 2019-09-10 | 遊技機 |
JP2022117608A JP7321334B2 (ja) | 2019-09-10 | 2022-07-22 | 遊技機 |
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Application Number | Title | Priority Date | Filing Date |
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JP2019164676A Division JP7112824B2 (ja) | 2019-09-10 | 2019-09-10 | 遊技機 |
Publications (3)
Publication Number | Publication Date |
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JP2022132623A JP2022132623A (ja) | 2022-09-08 |
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Family
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Family Applications (1)
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JP2022117608A Active JP7321334B2 (ja) | 2019-09-10 | 2022-07-22 | 遊技機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7321334B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4737470B2 (ja) * | 2009-06-22 | 2011-08-03 | 株式会社大一商会 | 遊技機 |
JP2011135909A (ja) * | 2009-12-25 | 2011-07-14 | Sansei R&D:Kk | 遊技機 |
JP6532437B2 (ja) * | 2016-08-30 | 2019-06-19 | 株式会社藤商事 | 遊技機 |
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2022
- 2022-07-22 JP JP2022117608A patent/JP7321334B2/ja active Active
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