JP2022118411A - 半導体装置および検査方法 - Google Patents

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毅 舘
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Abstract

【課題】半導体装置が回路基板に実装された状態において、高い精度でワイヤの接合状態の劣化を検知できる検査方法、および、当該検査方法に適した半導体装置を提供する。【解決手段】半導体装置Ａ１において、素子主面６ａおよび素子裏面６ｂと、素子主面６ａに配置された電極６１および電極６２とを有する半導体素子６と、半導体素子６が搭載されるリード１と、電極６１に導通するリード２と、電極６２に導通するリード３と、電極６１とリード２とに接合された複数のワイヤ７１と、半導体素子６を覆う封止樹脂８とを備えた。封止樹脂８は、素子主面６ａと同じ側を向く樹脂主面８１、および、樹脂主面８１につながる樹脂側面８３を備える。リード２は、封止樹脂８から露出する露出部（頂面２７）を備える。リード３は、封止樹脂８から露出する露出部（端子端面３４）を備える。リード２の露出部は、リード３の露出部より、樹脂主面８１側に位置する部分を含む。【選択図】図３

Description

本開示は、半導体装置および検査方法に関する。
半導体素子を備えた半導体装置は、様々な構成が提案されている。半導体装置の一例として、ダイパッドに搭載された半導体素子がワイヤによってリードに接続され、これらが封止樹脂で覆われた半導体装置がある。近年、半導体装置においては、小型化および大容量化が求められている。これらの実現のためには、半導体装置の高温動作化が必要なので、従来以上にワイヤの接合部に高い信頼性が求められる。半導体装置が回路基板に実装された実使用状態において、ワイヤの接合状態の劣化を検知できれば、当該半導体装置を修理または交換することで、半導体装置が起因となるシステムの故障を未然に防ぐことができる。
特許文献１には、半導体装置におけるワイヤの接合状態を抵抗値に基づいて判断する検査方法が開示されている。半導体装置の実使用状態においても、定常状態の電圧変化を監視することで、ワイヤの接合状態の劣化を検知することができる。しかしながら、この場合、半導体装置の自己発熱による温度変化に起因した抵抗の変化が避けられない。温度変化による抵抗の変化を切り分けることが困難なので、接合状態の劣化を検知する精度が低下する。
特開平５－４１４３５号公報
本開示は、上記した事情のもとで考え出されたものであって、半導体装置が回路基板に実装された状態において、高い精度でワイヤの接合状態の劣化を検知できる検査方法、および、当該検査方法に適した半導体装置を提供することをその課題とする。
本開示によって提供される半導体装置の検査方法は、ゲート端子、ソース端子、およびセンスソース端子を有する半導体装置の前記ソース端子に接合された複数の第１接続部の接合状態を、前記半導体装置が回路基板に実装された状態で検査する検査方法であって、 前記ゲート端子にパルス信号を入力する信号入力工程と、前記ソース端子に対する前記センスソース端子の電圧であるセンス電圧を検出する電圧検出工程と、前記パルス信号のターンオフ時の前記センス電圧を閾値電圧と比較する比較工程とを備えている。
本開示によって提供される半導体装置は、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第１電極および第２電極と、を有する半導体素子と、前記半導体素子が搭載される第１リードと、前記第１リードから離間して配置され、かつ、前記第１電極に導通する第２リードと、前記第１リードおよび前記第２リードから離間して配置され、かつ、前記第２電極に導通する第３リードと、前記第１電極と前記第２リードとに接合された複数の第１接続部と、前記半導体素子を覆う封止樹脂とを備え、前記封止樹脂は、前記素子主面と同じ側を向く樹脂主面、前記素子裏面と同じ側を向く樹脂裏面、および、前記樹脂主面および前記樹脂裏面につながる樹脂側面を備え、前記第２リードは、前記封止樹脂から露出する第２リード露出部を備え、前記第３リードは、前記封止樹脂から露出する第３リード露出部を備え、前記第２リード露出部は、前記第３リード露出部より、前記樹脂主面側に位置する部分を含む。
本開示にかかる半導体装置の検査方法は、半導体装置が回路基板に実装された状態において、高い精度でワイヤの接合状態の劣化を検知できる。また、本開示にかかる半導体装置は、当該検査方法に適している。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態にかかる半導体装置を示す斜視図である。 図１に示す半導体装置の斜視図であって、底面側を上側にした状態の図である。 図１に示す半導体装置の平面図である。 図１に示す半導体装置の底面図である。 図３のＶ－Ｖ線に沿う断面図である。 図３のＶＩ－ＶＩ線に沿う断面図である。 図３のＶIＩ－ＶＩI線に沿う断面図である。 回路基板に実装された図１に示す半導体装置の検査方法を説明するための斜視図である。 図１に示す半導体装置を示す回路図である。 ターンオフ時のセンス電圧の変化を示すタイムチャートである。 本開示の第２実施形態にかかる半導体装置を示す斜視図である。 図１１に示す半導体装置の断面図である。 回路基板に実装された図１１に示す半導体装置の検査方法を説明するための斜視図である。 本開示の第３実施形態にかかる半導体装置を示す斜視図である。 図１４に示す半導体装置の断面図である。 本開示の第４実施形態にかかる半導体装置を示す平面図である。 本開示の第５実施形態にかかる半導体装置を示す平面図である。 本開示の第６実施形態にかかる半導体装置を示す平面図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
〔第１実施形態〕
図１～図７に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、リード１～４、半導体素子６、ワイヤ７１～７３、および封止樹脂８を備えている。
図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す斜視図であって、底面側を上側にした状態の図である。図３は、半導体装置Ａ１を示す平面図である。図３においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。図４は、半導体装置Ａ１を示す底面図である。図５は、図３のＶ－Ｖ線に沿う断面図である。図６は、図３のＶＩ－ＶＩ線に沿う断面図である。図７は、図３のＶIＩ－ＶＩI線に沿う断面図である。
これらの図に示す半導体装置Ａ１は、様々な機器の回路基板に表面実装される装置である。なお、半導体装置Ａ１の用途や機能は限定されない。半導体装置Ａ１のパッケージ形式は、ＤＦＮ（Dual Flatpack No-leaded）である。なお、半導体装置Ａ１のパッケージ形式は、ＤＦＮに限定されない。半導体装置Ａ１の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置Ａ１の厚さ方向（平面視方向）をｚ方向とし、ｚ方向に直交する半導体装置Ａ１の一方の辺に沿う方向（図３における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図３における上下方向）をｙ方向とする。また、ｚ方向の一方側（図５および図６における下側）をｚ１側とし、他方側（図５および図６における上側）をｚ２側とする。ｘ方向の一方側（図３および図４における左側）をｘ１側とし、他方側（図３および図４における右側）をｘ２側とする。ｙ方向の一方側（図３における下側）をｙ１側とし、他方側（図３における上側）をｙ２側とする。ｚ方向が本開示の「厚さ方向」に相当する。半導体装置Ａ１の各寸法は特に限定されず、本実施形態においては、たとえばｘ方向寸法が８ｍｍ程度、ｙ方向寸法が８ｍｍ程度、ｚ方向寸法が１ｍｍ程度である。
リード１～４は、半導体素子６と導通している。リード１～４は、たとえば、金属板にエッチング処理や打ち抜き加工等を施すことにより形成されている。リード１～４は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイなどからなる。本実施形態においては、リード１～４が、Ｃｕからなる場合を例に説明する。リード１～４の厚さは特に限定されず、たとえば０．０８～０．３ｍｍであり、本実施形態においては０．２ｍｍ程度である。
図３に示すように、リード１は、半導体装置Ａ１のｙ方向のｙ２側の端部に配置され、ｘ方向の全体に広がっている。リード２～４は、半導体装置Ａ１のｙ方向ｙ１側の端部に、それぞれリード１から離間して、また、ｘ方向に並んで互いに離間して配置されている。リード２は、半導体装置Ａ１のｘ方向ｘ１側でｙ方向ｙ１側の角部（図３においては左下の角部）に配置されている。リード３は、半導体装置Ａ１のｘ方向ｘ２側でｙ方向ｙ１側の角部（図３においては右下の角部）に配置されている。リード４は、リード２とリード３との間に配置されている。
リード１は、半導体素子６を支持し、主面１１、裏面１２、裏面側凹部１３、複数の端子裏面１８、複数の端子端面１４、および複数の連結端面１５を備えている。
主面１１および裏面１２は、ｚ方向において互いに反対側を向いている。主面１１は、ｚ方向ｚ２側を向いている。主面１１は、半導体素子６が搭載される面である。本実施形態では、主面１１の形状は、ｘ方向に長い矩形からｙ方向ｙ２側およびｘ方向の両側に突出した部分を有する形状である。ｙ方向ｙ２側の突出した部分は４個あり、ｘ方向に等間隔で並んでおり、いずれも、半導体装置Ａ１のｙ方向ｙ２側の端縁まで達している。ｘ方向ｘ１側の突出した部分は２個あり、ｙ方向に並んでおり、いずれも、半導体装置Ａ１のｘ方向ｘ１側の端縁まで達している。ｘ方向ｘ２側の突出した部分は２個あり、ｙ方向に並んでおり、いずれも、半導体装置Ａ１のｘ方向ｘ２側の端縁まで達している。裏面１２は、ｚ方向ｚ１側を向いている。裏面１２は、封止樹脂８から露出して、裏面端子になる。本実施形態では、裏面１２の形状は、ｘ方向に長い矩形状である。
裏面側凹部１３は、リード１の一部が裏面１２から主面１１側に凹んだ部分であり、裏面１２を囲むように配置されている。リード１のうち裏面側凹部１３が位置する部分の厚さ（ｚ方向の寸法）は、裏面１２が位置する部分の厚さの半分程度である。裏面側凹部１３は、たとえばハーフエッチング処理により形成される。図４に示すように、裏面側凹部１３は、封止樹脂８から露出せず、封止樹脂８によって覆われている。これにより、リード１が封止樹脂８からｚ方向のｚ１側に剥離することが抑制される。
複数の端子裏面１８は、裏面１２のｙ方向ｙ２側に配置されている。複数の端子裏面１８は、ｚ方向ｚ１側を向いており、封止樹脂８から露出している。複数の端子裏面１８は、ｚ方向において裏面１２と同じ位置にあり、封止樹脂８によって裏面１２から離間されている。複数の端子裏面１８は、裏面１２と同様、ハーフエッチング処理によって裏面側凹部１３が形成された際に、エッチングされずに残った部分である。本実施形態では、端子裏面１８は４個あり、ｘ方向に等間隔で並んでおり、いずれも、半導体装置Ａ１のｙ方向ｙ２側の端縁まで達している。
複数の端子端面１４は、主面１１および裏面１２に直交し、ｙ方向ｙ２側を向く面である。各端子端面１４は、主面１１のｙ方向ｙ２側の突出した部分のいずれかと、いずれかの端子裏面１８とにつながっており、封止樹脂８から露出している。端子端面１４は、製造工程における切断工程でのダイシングにより形成される。本実施形態では、端子端面１４は４個あり、それぞれが封止樹脂８によって隔てられて、ｘ方向に等間隔で並んでいる。各端子端面１４とこれにつながる端子裏面１８は、封止樹脂８から露出した端子になる（図４および図６参照）。
複数の連結端面１５は、主面１１および裏面１２に直交し、ｘ方向を向く面である。各連結端面１５は、主面１１と裏面側凹部１３とにつながっており、封止樹脂８から露出している。連結端面１５は、製造工程における切断工程でのダイシングにより形成される。本実施形態では、複数の連結端面１５は、ｘ方向ｘ１側を向く２個の連結端面１５と、ｘ方向ｘ２側を向く２個の連結端面１５とを含んでいる。ｘ方向ｘ１側を向く２個の連結端面１５は、封止樹脂８によって隔てられて、ｙ方向に並んでいる。ｘ方向ｘ２側を向く２個の連結端面１５は、封止樹脂８によって隔てられて、ｙ方向に並んでいる。
なお、リード１の形状は上記したものに限定されない。たとえば、端子端面１４および端子裏面１８はなくてもよいし、端子裏面１８が裏面１２につながってもよい。また、裏面側凹部１３がなくてもよい。
リード２は、主面２１、裏面２２、裏面側凹部２３、複数の端子端面２４、および連結端面２５を備えている。
主面２１および裏面２２は、ｚ方向において互いに反対側を向いている。主面２１は、ｚ方向ｚ２側を向いている。主面２１は、ワイヤ７１が接合される面である。本実施形態では、主面２１の形状は、ｘ方向に長い長矩形からｙ方向ｙ１側に突出した部分を有する形状である。突出した部分は２個あり、ｘ方向に並んでおり、いずれも、半導体装置Ａ１のｙ方向ｙ１側の端縁まで達している。裏面２２は、ｚ方向ｚ１側を向いている。裏面２２は、封止樹脂８から露出して、裏面端子になる。本実施形態では、裏面２２の形状は、y方向y１側が開放するＵ字形状である。Ｕ字形状の各端部は、ともに、半導体装置Ａ１のｙ方向ｙ１側の端縁まで達している。
裏面側凹部２３は、リード２の一部が裏面２２から主面２１側に凹んだ部分であり、裏面２２の周囲に配置されている。リード２のうち裏面側凹部２３が位置する部分の厚さ（ｚ方向の寸法）は、裏面２２が位置する部分の厚さの半分程度である。裏面側凹部２３は、たとえばハーフエッチング処理により形成される。図４に示すように、裏面側凹部２３は、封止樹脂８から露出せず、封止樹脂８によって覆われている。これにより、リード２が封止樹脂８からｚ方向のｚ１側に剥離することが抑制される。
複数の端子端面２４は、主面２１および裏面２２に直交し、ｙ方向ｙ１側を向く面である。各端子端面２４は、主面２１の突出した部分のいずれかと、裏面２２のＵ字の両端部のいずれかとにつながっており、封止樹脂８から露出している。端子端面２４は、製造工程における切断工程でのダイシングにより形成される。本実施形態では、端子端面２４は２個あり、封止樹脂８によって隔てられて、ｘ方向に並んでいる。各端子端面２４とこれにつながる裏面２２とは、封止樹脂８から露出した端子になる（図２、図４、および図６参照）。
連結端面２５は、主面２１および裏面２２に直交し、ｘ方向ｘ１側を向く面である。連結端面２５は、主面２１と裏面側凹部２３とにつながっており、封止樹脂８から露出している。連結端面２５は、製造工程における切断工程でのダイシングにより形成される。
また、リード２は、突出部２６を備えている。突出部２６は、主面２１からｚ方向のｚ２側に突出した部分である。突出部２６は、ｚ方向視において、主面２１のｙ方向ｙ１側寄りで、ｘ方向ｘ１側寄りに位置している。本実施形態では、突出部２６は、端子端面２４よりｙ方向ｙ２側に配置されている。突出部２６は、半導体装置Ａ１のｚ方向ｚ２側の端縁まで達し、封止樹脂８から露出している。突出部２６は、頂面２７を備えている。頂面２７は、ｚ方向ｚ２側を向く面であり、封止樹脂８から露出した面である。本実施形態では、突出部２６は長矩形の角柱形状であり、頂面２７は長矩形状である。本実施形態では、突出部２６は、リード２の他の部分と同じ材料からなる角柱形状のピラーを、リード２の主面２１の所定位置に固定したものである。なお、突出部２６の位置、材料、形状、および形成方法は限定されない。たとえば、突出部２６は、金属板からリード１～４を形成する際に、エッチング処理や曲げ加工等を施すことにより形成されてもよいし、めっきにより形成されてもよい。また、突出部２６の形状はたとえば円柱形状であってもよい。この場合、頂面２７の形状は円形状になる。突出部２６の配置位置は、ワイヤ７１の接合の妨げにならない位置であればよい。
なお、リード２の形状は上記したものに限定されない。たとえば、裏面側凹部２３がなくてもよい。
リード３は、主面３１、裏面３２、裏面側凹部３３、端子端面３４、および連結端面３５を備えている。
主面３１および裏面３２は、ｚ方向において互いに反対側を向いている。主面３１は、ｚ方向ｚ２側を向いている。主面３１は、ワイヤ７３が接合される面である。本実施形態では、主面３１の形状は、ｘ方向に長い長矩形からｙ方向ｙ１側に突出した部分を有する形状である。突出した部分は、半導体装置Ａ１のｙ方向ｙ１側の端縁まで達している。裏面３２は、ｚ方向ｚ１側を向いている。裏面３２は、封止樹脂８から露出して、裏面端子になる。本実施形態では、裏面３２の形状は、矩形状である。裏面３２は、半導体装置Ａ１のｙ方向ｙ１側の端縁まで達している。
裏面側凹部３３は、リード３の一部が裏面３２から主面３１側に凹んだ部分であり、裏面３２の周囲に配置されている。リード３のうち裏面側凹部３３が位置する部分の厚さ（ｚ方向の寸法）は、裏面３２が位置する部分の厚さの半分程度である。裏面側凹部３３は、たとえばハーフエッチング処理により形成される。図４に示すように、裏面側凹部３３は、封止樹脂８から露出せず、封止樹脂８によって覆われている。これにより、リード３が封止樹脂８からｚ方向のｚ１側に剥離することが抑制される。
端子端面３４は、主面３１および裏面３２に直交し、ｙ方向ｙ１側を向く面である。端子端面３４は、主面３１の突出した部分と、裏面２２とにつながっており、封止樹脂８から露出している。端子端面３４は、製造工程における切断工程でのダイシングにより形成される。端子端面３４と裏面３２とは、封止樹脂８から露出した端子になる（図２および図４参照）。
連結端面３５は、主面３１および裏面３２に直交し、ｘ方向ｘ２側を向く面である。連結端面３５は、主面３１と裏面側凹部３３とにつながっており、封止樹脂８から露出している。連結端面３５は、製造工程における切断工程でのダイシングにより形成される。
なお、リード３の形状は上記したものに限定されない。たとえば、裏面側凹部３３がなくてもよい。
リード４は、主面４１、裏面４２、裏面側凹部４３、および端子端面４４を備えている。
主面４１および裏面４２は、ｚ方向において互いに反対側を向いている。主面４１は、ｚ方向ｚ２側を向いている。主面４１は、ワイヤ７２が接合される面である。本実施形態では、主面４１の形状は、矩形からｙ方向ｙ１側に突出した部分を有する形状である。突出した部分は、半導体装置Ａ１のｙ方向ｙ１側の端縁まで達している。裏面４２は、ｚ方向ｚ１側を向いている。裏面４２は、封止樹脂８から露出して、裏面端子になる。本実施形態では、裏面４２の形状は、矩形状である。裏面４２は、半導体装置Ａ１のｙ方向ｙ１側の端縁まで達している。
裏面側凹部４３は、リード４の一部が裏面４２から主面４１側に凹んだ部分であり、裏面４２の周囲に配置されている。リード４のうち裏面側凹部４３が位置する部分の厚さ（ｚ方向の寸法）は、裏面４２が位置する部分の厚さの半分程度である。裏面側凹部４３は、たとえばハーフエッチング処理により形成される。図４に示すように、裏面側凹部４３は、封止樹脂８から露出せず、封止樹脂８によって覆われている。これにより、リード４が封止樹脂８からｚ方向のｚ１側に剥離することが抑制される。
端子端面４４は、主面４１および裏面４２に直交し、ｙ方向ｙ１側を向く面である。端子端面４４は、主面４１の突出した部分と、裏面４２とにつながっており、封止樹脂８から露出している。端子端面４４は、製造工程における切断工程でのダイシングにより形成される。端子端面４４と裏面４２とは、封止樹脂８から露出した端子になる（図２および図４参照）。
また、リード４は、突出部４６を備えている。突出部４６は、主面４１からｚ方向のｚ２側に突出した部分である。突出部４６は、ｚ方向視において、主面４１のｙ方向ｙ１側寄りに位置している。本実施形態では、突出部４６は、端子端面４４よりｙ方向ｙ２側に配置されている。突出部４６は、半導体装置Ａ１のｚ方向ｚ２側の端縁まで達し、封止樹脂８から露出している。突出部４６は、頂面４７を備えている。頂面４７は、ｚ方向ｚ２側を向く面であり、封止樹脂８から露出した面である。本実施形態では、突出部４６は長矩形の角柱形状であり、頂面４７は長矩形状である。本実施形態では、突出部４６は、リード４の他の部分と同じ材料からなる角柱形状のピラーを、リード４の主面４１の所定位置に固定したものである。なお、突出部４６の位置、材料、形状、および形成方法は限定されない。たとえば、突出部４６は、金属板からリード１～４を形成する際に、エッチング処理や曲げ加工等を施すことにより形成されてもよいし、めっきにより形成されてもよい。また、突出部４６の形状はたとえば円柱形状であってもよい。この場合、頂面４７の形状は円形状になる。突出部４６の配置位置は、ワイヤ７２の接合の妨げにならない位置であればよい。
なお、リード４の形状は上記したものに限定されない。たとえば、裏面側凹部４３がなくてもよい。
半導体素子６は、半導体装置Ａ１の電気的機能を発揮する要素である。半導体素子６の種類は特に限定さない。本実施形態では、半導体素子６は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。なお、半導体素子６は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）や、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）などの他のトランジスタであってもよい。半導体素子６は、素子本体６０、電極６１、電極６２、および電極６３を備えている。
素子本体６０は、ｚ方向視矩形状の板状である。素子本体６０は、半導体材料からなり、本実施形態では、Ｓｉ（シリコン）からなる。なお、素子本体６０の材料は限定されず、たとえばＳｉＣ（シリコンカーバイド）やＧａＮ(ガリウムナイトライド)などの他の材料であってもよい。素子本体６０は、素子主面６ａおよび素子裏面６ｂを有する。素子主面６ａおよび素子裏面６ｂは、ｚ方向において互いに反対側を向いている。素子主面６ａは、ｚ方向ｚ２側を向いている。素子裏面６ｂは、ｚ方向ｚ１側を向いている。電極６１および電極６２は、素子主面６ａに配置されている。電極６３は、素子裏面６ｂに配置されている。本実施形態においては、電極６１はソース電極であり、電極６２はゲート電極であり、電極６３はドレイン電極である。
半導体素子６は、図５および図６に示すように、接合材７９を介して、リード１の主面１１の略中央に搭載されている。本実施形態では、接合材７９は、導電性の接合材であり、たとえばはんだである。なお、接合材７９は、銀ペーストまたは焼結銀接合材などの導電性接合材であってもよい。半導体素子６は、素子裏面６ｂを接合材７９によってリード１の主面１１に接合されている。半導体素子６の電極６３は、接合材７９を介して、リード１に導通接続されている。これにより、リード１は、半導体素子６の電極６３（ドレイン電極）に導通接続されて、ドレイン端子として機能する。
半導体素子６の電極６２は、図３に示すように、ワイヤ７３を介して、リード３に導通接続されている。これにより、リード３は、半導体素子６の電極６２（ゲート電極）に導通接続されて、ゲート端子として機能する。また、半導体素子６の電極６１は、図３に示すように、ワイヤ７１を介して、リード２に導通接続されている。これにより、リード２は、半導体素子６の電極６１（ソース電極）に導通接続されて、ソース端子として機能する。さらに、半導体素子６の電極６１は、図３に示すように、ワイヤ７２を介して、リード４にも導通接続されている。これにより、リード４は、半導体素子６の電極６１（ソース電極）に導通接続されて、センスソース端子として機能する。センスソース端子は、電極６１（ソース電極）の電位を検出するための端子である。
ワイヤ７１～７３は、半導体素子６とリード２～４とを接続し、これらを導通させるものである。ワイヤ７１～７３は、たとえばＣｕ，Ａｕ，Ａｇ，Ａｌなどの金属からなる。なお、ワイヤ７１～７３の材料は限定されない。図３に示すように、複数のワイヤ７１はそれぞれ、半導体素子６の電極６１と、リード２の主面２１とに接合されている。本実施形態では、電極６１は、６本のワイヤ７１で、リード１に接続されている。なお、ワイヤ７１の数は限定されない。ワイヤ７２は、半導体素子６の電極６１と、リード４の主面４１とに接合されている。本実施形態では、電極６１は、１本のワイヤ７２で、リード４に接続されている。なお、ワイヤ７２の数は限定されない。ワイヤ７３は、半導体素子６の電極６２と、リード３の主面３１とに接合されている。本実施形態では、電極６２は、１本のワイヤ７３で、リード３に接続されている。なお、ワイヤ７３の数は限定されない。
封止樹脂８は、各リード１～４の一部ずつと、半導体素子６と、接合材７９と、ワイヤ７１～７３とを覆っている。封止樹脂８は、たとえば黒色のエポキシ樹脂からなる。なお、封止樹脂８の材料は限定されない。
封止樹脂８は、樹脂主面８１、樹脂裏面８２、および４個の樹脂側面８３を有する。樹脂主面８１および樹脂裏面８２は、ｚ方向において互いに反対側を向いている。樹脂主面８１は、ｚ方向ｚ２側を向く面であり、樹脂裏面８２は、ｚ方向ｚ１側を向く面である。
４個の樹脂側面８３は、それぞれ、樹脂主面８１および樹脂裏面８２に直交し、樹脂主面８１および樹脂裏面８２をつなぐ面であり、ｘ方向またはｙ方向の外側を向く面である。各樹脂側面８３は、製造工程における切断工程でのダイシングにより形成される。４個の樹脂側面８３は、樹脂側面８３１、樹脂側面８３２、樹脂側面８３３、および樹脂側面８３４を含んでいる。樹脂側面８３１および樹脂側面８３２は、ｘ方向において互いに反対側を向いている。樹脂側面８３１は、ｘ方向ｘ１側に配置されてｘ方向ｘ１側を向く面であり、樹脂側面８３２は、ｘ方向ｘ２側に配置されてｘ方向ｘ２側を向く面である。樹脂側面８３３および樹脂側面８３４は、ｙ方向において互いに反対側を向いている。樹脂側面８３３は、ｙ方向ｙ１側に配置されてｙ方向ｙ１側を向く面であり、樹脂側面８３４は、ｙ方向ｙ２側に配置されてｙ方向ｙ２側を向く面である。
図２および図４に示すように、リード１の裏面１２および複数の端子裏面１８と、リード２の裏面２２と、リード３の裏面３２と、リード４の裏面４２とは、封止樹脂８の樹脂裏面８２から露出し、樹脂裏面８２と互いに面一である。また、本実施形態では、図１および図６に示すように、リード２の頂面２７と、リード４の頂面４７とは、封止樹脂８の樹脂主面８１から露出し、樹脂主面８１と互いに面一である。なお、頂面２７および頂面４７は、封止樹脂８の樹脂主面８１から露出していればよく、樹脂主面８１と互いに面一でなくてもよい。たとえば、リード１の突出部４６およびリード４の突出部４６が樹脂主面８１から突出して、頂面２７および頂面４７が樹脂主面８１よりｚ方向ｚ２側に位置してもよい。また、頂面２７および頂面４７が、樹脂主面８１よりｚ方向ｚ１側に位置しており、樹脂主面８１に配置された凹部から露出してもよい。
また、リード１の、ｘ方向ｘ１側を向く２個の連結端面１５およびリード２の連結端面２５は、樹脂側面８３１から露出し、樹脂側面８３１と互いに面一である。リード１の、ｘ方向ｘ２側を向く２個の連結端面１５およびリード３の連結端面３５は、樹脂側面８３２から露出し、樹脂側面８３２と互いに面一である。リード２の複数の端子端面２４、リード３の端子端面３４、およびリード４の端子端面４４は、樹脂側面８３３から露出し、樹脂側面８３３と互いに面一である。リード１の複数の端子端面１４は、樹脂側面８３４から露出し、樹脂側面８３４と互いに面一である。
リード２のうち封止樹脂８から露出する部分が、本開示の「第２リード露出部」に相当し、裏面２２、複数の端子端面２４、連結端面２５、および頂面２７が含まれる。リード３のうち封止樹脂８から露出する部分が、本開示の「第３リード露出部」に相当し、裏面３２、端子端面３４、および連結端面３５が含まれる。リード４のうち封止樹脂８から露出する部分が、本開示の「第４リード露出部」に相当し、裏面４２、端子端面４４、および頂面４７が含まれる。リード２の頂面２７およびリード４の頂面４７は、リード３のうち封止樹脂８から露出する部分（裏面３２、端子端面３４、および連結端面３５）よりｚ方向ｚ２側に位置する。
次に、本実施形態にかかる検査方法について、図８～図１０を参照して以下に説明する。当該検査方法は、半導体装置Ａ１が回路基板に実装された状態で、半導体装置Ａ１の複数のワイヤ７１の接合状態を検査する検査方法である。
図８は、回路基板に実装された半導体装置Ａ１の検査方法を説明するための斜視図である。図９は、半導体装置Ａ１を示す回路図である。図１０は、ターンオフ時のセンス電圧の変化を示すタイムチャートである。
図８に示すように、半導体装置Ａ１は、回路基板９１に実装される。半導体装置Ａ１の各端子は、回路基板９１に形成された配線９２に、はんだによって接合されている。リード２の各端子端面２４、リード３の端子端面３４、およびリード４の端子端面４４と各配線９２との間には、それぞれはんだフィレット９３が形成されている。各はんだフィレット９３は、それぞれ、各端子端面２４、端子端面３４、および端子端面４４の大部分を覆っている。また、半導体装置Ａ１は、各配線９２を介して、回路基板９１に搭載された各電子部品に接続されている。図９に示すように、リード３（ゲート端子）は、ゲートドライバ９９の出力端子に接続されており、ゲートドライバ９９から制御信号（パルス信号）が入力可能である。また、リード１（ドレイン端子）は、電源に導通接続されており、電源電圧が印加される。リード２（ソース端子）は、グランド接続されている。図９においては、複数のワイヤ７１が、インダクタとして示されている。
本実施形態にかかる検査方法では、２個のプローブ９５によって、リード２（ソース端子）に対するリード４（センスソース端子）の電圧であるセンス電圧Ｖｓｓ（図９参照）を検出する。図８に示すように、各端子端面２４および端子端面４４は、それぞれはんだフィレット９３によって覆われているので、各プローブ９５を直接接触させることは困難である。本実施形態では、２個のプローブ９５の一方をリード２の頂面２７に接触させ、他方をリード４の頂面４７に接触させている。これにより、センス電圧Ｖｓｓを精度よく検出できる。
本実施形態にかかる検査方法では、ゲートドライバ９９からリード３に制御信号（パルス信号）を入力して（信号入力工程）、センス電圧Ｖｓｓを検出し（電圧検出工程）、制御信号（パルス信号）のターンオフ時のセンス電圧Ｖｓｓのピーク電圧に応じて、複数のワイヤ７１の接合状態を判定する。
図１０（ａ）は、リード２に対するリード１の電圧Ｖｄｓ（図９参照）と、リード１およびリード２を流れる電流Ｉｄとの時間変化を示している。図１０（ｂ）は、センス電圧Ｖｓｓの時間変化を示している。制御信号（パルス信号）のターンオフ時には、電圧Ｖｄｓが増加し、電流Ｉｄが減少する。このとき、電流Ｉｄの減少により、インダクタとしての複数のワイヤ７１が接続された電極６１とリード２との間に逆起電力が発生する。これにより、図１０（ｂ）に示すように、センス電圧Ｖｓｓには、負の方向にピークがあらわれる。
半導体素子６の電極６１とリード２とに接合している複数のワイヤ７１のいずれかが劣化によりオープン状態になると、複数のワイヤ７１の全体としてのインダクタンスが大きくなる。また、オープン状態までならなくても、ワイヤ７１の接続状態が劣化すれば、正常な状態と比較して、インダクタンスが大きくなる。したがって、ターンオフ時に発生する逆起電力が大きくなるので、センス電圧Ｖｓｓのピークの大きさが大きくなる。図１０（ｂ）における波形Ｖｓｓ１は、ワイヤ７１が６本とも正常に接続している場合のセンス電圧Ｖｓｓの波形を示している。波形Ｖｓｓ２は、ワイヤ７１が１本オープン状態になり、５本だけが正常に接続している場合のセンス電圧Ｖｓｓの波形を示している。波形Ｖｓｓ３は、ワイヤ７１が２本オープン状態になり、４本だけが正常に接続している場合のセンス電圧Ｖｓｓの波形を示している。本実施形態にかかる検査方法では、図１０（ｂ）に示すように、ワイヤ７１が６本とも正常に接続している場合にセンス電圧Ｖｓｓが超えることのない電圧を閾値電圧Ｖ0として設定する。そして、制御信号（パルス信号）のターンオフ時のセンス電圧Ｖｓｓが閾値電圧Ｖ0を超えた場合（閾値電圧Ｖ0以下になった場合）に、ワイヤ７１の接合状態が劣化していると判定する（比較工程）。一方、センス電圧Ｖｓｓが閾値電圧Ｖ0を超えない場合（閾値電圧Ｖ0以下にならない場合）に、ワイヤ７１の接合状態は正常であると判定する。なお、比較工程は、１回のターンオフ時の比較で判定してもよいし、数回のターンオフ時の比較で判定してもよい。たとえば、５回のターンオフ時の比較で、１回でもセンス電圧Ｖｓｓが閾値電圧Ｖ0を超えた場合には劣化していると判定し、５回ともセンス電圧Ｖｓｓが閾値電圧Ｖ0を超えなかった場合には正常であると判定してもよい。
本実施形態にかかる検査方法は、ゲートドライバ９９を起動させる起動部、センス電圧Ｖｓｓを検出する検出部、および、検出されたセンス電圧Ｖｓｓと閾値電圧Ｖ0とを比較する比較部を備えた検出装置を用いて実行されてもよい。また、本実施形態にかかる検査方法は、作業者の手作業で実行されてもよい。また、電圧検出工程で検出したセンス電圧Ｖｓｓの波形をオシロスコープなどに表示して、表示された波形が閾値電圧Ｖ0を超えているか否かを目視により判定してもよい。なお、本実施形態では、回路基板９１に搭載されたゲートドライバ９９から半導体装置Ａ１に制御信号を入力する場合について説明したが、これに限られず、半導体装置Ａ１には、回路基板９１の外部からパルス信号が入力されてもよい。
次に、半導体装置Ａ１および検査方法の作用効果について説明する。
本実施形態にかかる検査方法は、ゲートドライバ９９からリード３に制御信号（パルス信号）を入力して、センス電圧Ｖｓｓを検出し、制御信号（パルス信号）のターンオフ時のセンス電圧Ｖｓｓのピーク電圧に応じて、複数のワイヤ７１の接合状態を判定する。当該検査方法によると、制御信号のターンオフ時のセンス電圧Ｖｓｓの変化で判定できるので、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ１の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。
本実施形態にかかる半導体装置Ａ１は、樹脂主面８１から露出する、リード２の頂面２７およびリード４の頂面４７を備えている。したがって、半導体装置Ａ１が回路基板９１に実装された状態で、リード２の各端子端面２４およびリード４の端子端面４４がはんだフィレット９３によって覆われていても、各プローブ９５を頂面２７および頂面４７に接触させることができる。これにより、はんだフィレット９３の影響を受けずに、センス電圧Ｖｓｓを精度よく検出できる。
本実施形態において、突出部２６（４６）は、端子端面２４（４４）よりｙ方向ｙ２側に配置されているので、ｙ１側の側面は封止樹脂８によって覆われており、樹脂側面８３３から露出していない。つまり、半導体装置Ａ１の製造工程における切断工程において、突出部２６（４６）はダイシングされる位置にない。したがって、ダイシングが容易である。
なお、本実施形態では、半導体装置Ａ１の検査を行う場合について説明したが、これに限られない。本実施形態にかかる検査方法は、半導体装置Ａ１以外の、頂面２７および頂面４７が露出していない従来の半導体装置に対しても用いることができる。従来の半導体装置を回路基板９１に実装した状態で検査する場合は、各プローブ９５をリード２（またはリード４）に導通する配線９２や、リード２（またはリード４）に形成されたはんだフィレット９３に接触させて、センス電圧Ｖｓｓを検出してもよい。ただし、この場合、配線９２やはんだフィレット９３のインダクタンス成分も含まれた状態でセンス電圧Ｖｓｓが検出されるので、リード２（頂面２７）およびリード４（頂面４７）に各プローブ９５を直接接触させた場合と比較して、検出精度が低下する。この場合でも、半導体装置の自己発熱による温度変化の影響を受けることなく、ワイヤの接合状態の劣化を検知できる。
また、本実施形態では、半導体素子６とリード２～４とがそれぞれワイヤ７１～７３によって接続されている場合について説明したが、これに限られない。半導体素子６とリード２～４とは、それぞれ金属板（クリップ）などの導電性を有する他の接続部によって接続されてもよい。
図１１～図１８は、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付して、重複する説明を省略する。
〔第２実施形態〕
図１１～図１３に基づき、本開示の第２実施形態にかかる半導体装置Ａ２について説明する。図１１は、半導体装置Ａ２を示す斜視図であり、図１に対応する図である。図１２は、半導体装置Ａ２を示す断面図であり、図６に対応する図である。図１３は、回路基板９１に実装された半導体装置Ａ２の検査方法を説明するための斜視図であり、図８に対応する図である。本実施形態にかかる半導体装置Ａ２は、リード２およびリード４の形状が、第１実施形態にかかる半導体装置Ａ１と異なる。
本実施形態にかかるリード２は、突出部２６の配置位置およびｚ方向の寸法が、第１実施形態にかかるリード２と異なる。本実施形態では、図１２に示すように、突出部２６が、よりｙ方向ｙ１側に配置され、主面２１のｙ方向ｙ１側の端縁に達している。そして、突出部２６のｙ１側の面が、樹脂側面８３３から露出して、樹脂側面８３３と面一になっており、ｘ１側の端子端面２４の一部になっている。本実施形態では、２個の端子端面２４を区別するために、ｘ１側の端子端面２４を端子端面２４ａとし、ｘ２側の端子端面２４を端子端面２４ｂとする。本実施形態にかかる突出部２６は、金属板（リードフレーム）のリード２になる部分と、ダイシングにより除去される部分とにまたがるようにピラーを固定し、製造工程における切断工程でダイシングされることで形成される。また、本実施形態では、図１２に示すように、突出部２６のｚ方向の寸法が、第１実施形態にかかる突出部２６より小さくなっており、突出部２６のｚ方向ｚ２側を向く面が樹脂主面８１から露出していない。つまり、突出部２６は、頂面２７を備えていない。
本実施形態にかかるリード４は、突出部４６の配置位置およびｚ方向の寸法が、第１実施形態にかかるリード４と異なる。本実施形態では、突出部４６が、よりｙ方向ｙ１側に配置され、主面４１のｙ方向ｙ１側の端縁に達している。そして、突出部４６のｙ１側の面が、樹脂側面８３３から露出して、樹脂側面８３３と面一になっており、端子端面４４の一部になっている。本実施形態にかかる突出部４６は、金属板（リードフレーム）のリード４になる部分と、ダイシングにより除去される部分とにまたがるようにピラーを固定し、製造工程における切断工程でダイシングされることで形成される。また、本実施形態では、突出部４６のｚ方向の寸法が、第１実施形態にかかる突出部４６より小さくなっており、突出部４６のｚ方向ｚ２側を向く面が樹脂主面８１から露出していない。つまり、突出部４６は、頂面４７を備えていない。
図１１に示すように、リード２の端子端面２４ａおよびリード４の端子端面４４と樹脂主面８１とのｚ方向の距離は、リード３の端子端面３４と樹脂主面８１とのｚ方向の距離よりも小さい。本実施形態では、リード２の端子端面２４ａおよびリード４の端子端面４４のｚ方向の寸法Ｔ１は、リード２の端子端面２４ｂおよびリード３の端子端面３４のｚ方向の寸法Ｔ２の２倍以上である。また、本実施形態では、寸法Ｔ１は、樹脂側面８３３のｚ方向の寸法Ｔ３の半分以上である。なお、寸法Ｔ１は限定されず、端子端面２４ａおよび端子端面４４にはんだフィレット９３が形成された場合でも、プローブ９５を接触させるための露出部分が残る大きさであればよい。リード２の端子端面２４ａおよびリード４の端子端面４４は、リード３のうち封止樹脂８から露出する部分（裏面３２、端子端面３４、および連結端面３５）よりｚ方向ｚ２側に位置する部分を含んでいる。端子端面２４ａが、本開示の「第２リード端面」に相当する。また、端子端面４４が、本開示の「第４リード端面」に相当する。また、端子端面３４が、本開示の「第３リード端面」に相当する。
図１３に示すように、半導体装置Ａ２は、回路基板９１に実装される。半導体装置Ａ２の各端子は、回路基板９１に形成された配線９２に、はんだによって接合されている。リード２の端子端面２４ａ，２４ｂ、リード３の端子端面３４、およびリード４の端子端面４４と各配線９２との間には、それぞれはんだフィレット９３が形成されている。端子端面２４ｂおよび端子端面３４は、それぞれはんだフィレット９３によって大部分が覆われている。一方、端子端面２４ａおよび端子端面４４は、それぞれはんだフィレット９３によって一部が覆われているが、はんだフィレット９３から露出する部分がある。本実施形態にかかる検査方法では、各プローブ９５をそれぞれはんだフィレット９３から露出する部分に接触させて、センス電圧Ｖｓｓを検出する。
本実施形態においても、検査方法において、制御信号のターンオフ時のセンス電圧Ｖｓｓの変化で判定できるので、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ２の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。
また、本実施形態にかかる半導体装置Ａ２は、リード２の端子端面２４ａおよびリード４の端子端面４４がｚ方向ｚ２側に広がっており、はんだフィレット９３から露出する部分がある。したがって、半導体装置Ａ２が回路基板９１に実装された状態であっても、各プローブ９５を、端子端面２４ａおよび端子端面４４のはんだフィレット９３から露出した部分に接触させることができる。これにより、はんだフィレット９３の影響を受けずに、センス電圧Ｖｓｓを精度よく検出できる。
〔第３実施形態〕
図１４～図１５に基づき、本開示の第３実施形態にかかる半導体装置Ａ３について説明する。図１４は、半導体装置Ａ３を示す斜視図であり、図１に対応する図である。図１５は、半導体装置Ａ３を示す断面図であり、図６に対応する図である。本実施形態にかかる半導体装置Ａ３は、リード２およびリード４の形状が、第１実施形態にかかる半導体装置Ａ１と異なる。
本実施形態にかかるリード２は、突出部２６の配置位置が、第１実施形態にかかるリード２と異なる。本実施形態では、図１５に示すように、突出部２６が、よりｙ方向ｙ１側に配置され、主面２１のｙ方向ｙ１側の端縁に達している。そして、突出部２６のｙ１側の面が、樹脂側面８３３から露出して、樹脂側面８３３と面一になっており、ｘ１側の端子端面２４の一部になっている。本実施形態では、２個の端子端面２４を区別するために、ｘ１側の端子端面２４を端子端面２４ａとし、ｘ２側の端子端面２４を端子端面２４ｂとする。本実施形態にかかる突出部２６は、金属板（リードフレーム）のリード２になる部分と、ダイシングにより除去される部分とにまたがるようにピラーを固定し、製造工程における切断工程でダイシングされることで形成される。
本実施形態にかかるリード４は、突出部４６の配置位置が、第１実施形態にかかるリード４と異なる。本実施形態では、突出部４６が、よりｙ方向ｙ１側に配置され、主面４１のｙ方向ｙ１側の端縁に達している。そして、突出部４６のｙ１側の面が、樹脂側面８３３から露出して、樹脂側面８３３と面一になっており、端子端面４４の一部になっている。本実施形態にかかる突出部４６は、金属板（リードフレーム）のリード４になる部分と、ダイシングにより除去される部分とにまたがるようにピラーを固定し、製造工程における切断工程でダイシングされることで形成される。
本実施形態にかかる検査方法では、各プローブ９５を、頂面２７および頂面４７に接触させてもよいし、端子端面２４ａおよび端子端面４４のはんだフィレット９３から露出する部分に接触させてもよい。
本実施形態においても、検査方法において、制御信号のターンオフ時のセンス電圧Ｖｓｓの変化で判定できるので、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ３の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。
また、本実施形態にかかる半導体装置Ａ３は、端子端面２４ａおよび端子端面４４がｚ方向ｚ２側に広がっており、はんだフィレット９３から露出する部分がある。また、半導体装置Ａ３は、樹脂主面８１から露出する頂面２７および頂面４７を備えている。したがって、半導体装置Ａ２が回路基板９１に実装された状態であっても、各プローブ９５を、端子端面２４ａおよび端子端面４４のはんだフィレット９３から露出した部分、または、頂面２７および頂面４７に接触させることができる。これにより、はんだフィレット９３の影響を受けずに、センス電圧Ｖｓｓを精度よく検出できる。
〔第４実施形態〕
図１６に基づき、本開示の第４実施形態にかかる半導体装置Ａ４について説明する。図１６は、半導体装置Ａ４を示す平面図であり、図３に対応する図である。図１６においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。本実施形態にかかる半導体装置Ａ４は、リード２が２個の部材に分かれている点で、第１実施形態にかかる半導体装置Ａ１と異なる。
本実施形態にかかる半導体装置Ａ４は、リード２に代えて、リード２ａおよびリード２ｂを備えている。リード２ａおよびリード２ｂは、リード２をｘ方向に２個の部材に分けたものであり、リード２ａがｘ方向ｘ１側に配置され、リード２ｂがｘ方向ｘ２側に配置されている。リード２ａおよびリード２ｂは、それぞれ、主面２１、裏面２２、裏面側凹部２３、および端子端面２４を備えている。リード２ａは、さらに連結端面２５を備えている。また、リード２ａおよびリード２ｂは、それぞれが、突出部２６を備えている。各突出部２６は、第１実施形態にかかる突出部２６と同様であり、頂面２７を備えている。
本実施形態では、複数のワイヤ７１のうち、リード２ａに接合するものをワイヤ７１ａとし、リード２ｂに接合するものをワイヤ７１ｂとする。本実施形態では、ワイヤ７１ａおよびワイヤ７１ｂはともに３本ずつである。
以下では、第１実施形態で説明した、制御信号（パルス信号）のターンオフ時のセンス電圧Ｖｓｓのピーク電圧に応じて複数のワイヤ７１の接合状態を判定する検査方法を「第１の検査方法」とする。本実施形態では、第１の検査方法において、各プローブ９５をリード２ａの頂面２７とリード４の頂面４７とに接触させることで、複数のワイヤ７１ａの接合状態を検査できる。また、各プローブ９５をリード２ｂの頂面２７とリード４の頂面４７とに接触させることで、複数のワイヤ７１ｂの接合状態を検査できる。さらに、本実施形態では、各プローブ９５をリード２ａの頂面２７とリード２ｂの頂面２７とに接触させて、第２の検査方法を行うことができる。第２の検査方法では、２個のプローブ９５の間に電圧を印加して、流れる電流を検出することで、リード２ａ、複数のワイヤ７１ａ、電極６１、複数のワイヤ７１ｂ、およびリード２ｂからなる通電経路の抵抗値を検出する。複数のワイヤ７１ａおよび複数のワイヤ７１ｂのうちのいずれかが劣化すると、当該通電経路の抵抗値が増加する。これにより、半導体装置Ａ４が回路基板９１に実装された状態で、複数のワイヤ７１ａおよび複数のワイヤ７１ｂの接合状態の劣化を検知できる。
本実施形態では、リード２ａまたはリード２ｂが本開示の「第２リード」に相当すると考えることができる。また、リード２ａおよびリード２ｂの一方が本開示の「第２リード」に相当し、他方が本開示の「第４リード」に相当すると考えることもできる。
本実施形態においても、第１の検査方法において、制御信号のターンオフ時のセンス電圧Ｖｓｓの変化で判定できるので、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ４の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。さらに、第２の検査方法において、検査のために流す電流は小さくてもよく、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ４の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。
また、本実施形態にかかる半導体装置Ａ４は、樹脂主面８１から露出する、リード２ａの頂面２７、リード２ｂの頂面２７、およびリード４の頂面４７を備えている。したがって、半導体装置Ａ４が回路基板９１に実装された状態で、リード２ａの端子端面２４、リード２ｂの端子端面２４、およびリード４の端子端面４４がはんだフィレット９３によって覆われていても、各プローブ９５を各頂面２７および頂面４７に接触させることができる。これにより、第１の検査方法において、はんだフィレット９３の影響を受けずに、センス電圧Ｖｓｓを精度よく検出できる。また、第２の検査方法においても、はんだフィレット９３の影響を受けずに、通電経路の抵抗値を精度よく検出できる。また、本実施形態において、突出部２６（４６）は、端子端面２４（４４）よりｙ方向ｙ２側に配置されているので、半導体装置Ａ６の製造工程における切断工程において、突出部２６（４６）はダイシングされる位置にない。したがって、ダイシングが容易である。
〔第５実施形態〕
図１７に基づき、本開示の第５実施形態にかかる半導体装置Ａ５について説明する。図１７は、半導体装置Ａ５を示す平面図であり、図３に対応する図である。図１７においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。本実施形態にかかる半導体装置Ａ５は、半導体素子６の種類が異なる点と、さらにリード５を備えている点で、第１実施形態にかかる半導体装置Ａ１と異なる。
本実施形態にかかるリード１は、端子端面１４および端子裏面１８を備えておらず、半導体装置Ａ５において、ｙ方向の中央よりｙ１側に寄って配置されている。本実施形態にかかる半導体装置Ａ５は、リード５をさらに備えている。リード５は、リード１から離間して、半導体装置Ａ５のｙ方向ｙ２側の端部に配置されている。リード５は、半導体装置Ａ５のｘ方向の全体に広がっている。リード５は、主面５１、裏面５２、裏面側凹部５３、複数の端子端面５４、および複数の連結端面５５を備えている。
主面５１および裏面５２は、ｚ方向において互いに反対側を向いている。主面５１は、ｚ方向ｚ２側を向いている。主面５１は、ワイヤ７４が接合される面である。ワイヤ７４は、ワイヤ７１～７３と同様のものである。本実施形態では、主面５１の形状は、ｘ方向に長い長矩形からｙ方向ｙ２側に突出した部分を有する形状である。突出した部分は４個あり、ｘ方向に並んでおり、いずれも、半導体装置Ａ５のｙ方向ｙ２側の端縁まで達している。裏面５２は、ｚ方向ｚ１側を向いている。裏面５２は、封止樹脂８から露出して、裏面端子になる。本実施形態では、裏面５２の形状は、ｘ方向に長い長矩形からｙ方向ｙ２側に突出した部分を有する形状である。突出した部分は４個あり、ｘ方向に並んでおり、いずれも、半導体装置Ａ５のｙ方向ｙ２側の端縁まで達している。
裏面側凹部５３は、リード５の一部が裏面５２から主面５１側に凹んだ部分であり、裏面５２の周囲に配置されている。リード５のうち裏面側凹部５３が位置する部分の厚さ（ｚ方向の寸法）は、裏面５２が位置する部分の厚さの半分程度である。裏面側凹部５３は、たとえばハーフエッチング処理により形成される。裏面側凹部５３は、封止樹脂８から露出せず、封止樹脂８によって覆われている。これにより、リード５が封止樹脂８からｚ方向のｚ１側に剥離することが抑制される。
複数の端子端面５４は、主面５１および裏面５２に直交し、ｙ方向ｙ２側を向く面である。各端子端面５４は、主面５１の突出した部分のいずれかと、裏面５２の突出した部分のいずれかとにつながっており、封止樹脂８から露出している。端子端面５４は、製造工程における切断工程でのダイシングにより形成される。本実施形態では、端子端面５４は４個あり、それぞれが封止樹脂８によって隔てられて、ｘ方向に等間隔で並んでいる。各端子端面５４とこれにつながる裏面５２とは、封止樹脂８から露出した端子になる。
複数の連結端面５５は、主面５１および裏面５２に直交し、ｘ方向を向く面である。各連結端面５５は、主面５１と裏面側凹部５３とにつながっており、封止樹脂８から露出している。本実施形態では、連結端面５５はｘ方向ｘ１側とｘ２側とにそれぞれ１個ずつ配置されている。連結端面５５は、製造工程における切断工程でのダイシングにより形成される。なお、リード５の形状は上記したものに限定されない。たとえば、裏面側凹部５３がなくてもよい。
本実施形態にかかる半導体素子６は、窒化物半導体を用いた半導体素子であり、窒化ガリウム（ＧａＮ）を用いたＨＥＭＴである。素子本体６０は、たとえばＳｉの基板に、バッファ層、電子走行層を構成するＧａＮ層、電子供給層を構成するＡｌＧａＮ層、ｐ型ＧａＮ層、およびたとえばＳｉＮ膜からなる保護膜を積層したものである。ＧａＮ層のＡｌＧａＮ層との界面に近い位置に発生する二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が通電経路に用いられる。本実施形態にかかる半導体素子６においては、電極６１、電極６２、および電極６３が素子主面６ａに配置されている。本実施形態では、電極６１、電極６２、および電極６３は、それぞれ複数の部分に分かれて配置されている。なお、電極６１、電極６２、および電極６３の配置のレイアウトは限定されない。本実施形態においては、電極６１はソース電極であり、電極６２はゲート電極であり、電極６３はドレイン電極である。
電極６２は、ワイヤ７３を介して、リード３に導通接続されている。これにより、リード３は、電極６２（ゲート電極）に導通接続されて、ゲート端子として機能する。また、半導体素子６の電極６１は、ワイヤ７１を介して、リード２に導通接続されている。これにより、リード２は、半導体素子６の電極６１（ソース電極）に導通接続されて、ソース端子として機能する。また、半導体素子６の電極６１は、ワイヤ７２を介して、リード４にも導通接続されている。これにより、リード４は、半導体素子６の電極６１（ソース電極）に導通接続されて、センスソース端子として機能する。さらに、電極６３は、ワイヤ７４を介して、リード５に導通接続されている。これにより、リード５は、電極６３（ドレイン電極）に導通接続されて、ドレイン端子として機能する。
本実施形態においても、第１の検査方法において、制御信号のターンオフ時のセンス電圧Ｖｓｓの変化で判定できるので、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ５の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。
また、本実施形態においても、半導体装置Ａ５は、樹脂主面８１から露出する頂面２７および頂面４７を備えている。したがって、半導体装置Ａ５が回路基板９１に実装された状態で、リード２の各端子端面２４およびリード４の端子端面４４がはんだフィレット９３によって覆われていても、各プローブ９５を頂面２７および頂面４７に接触させることができる。これにより、はんだフィレット９３の影響を受けずに、センス電圧Ｖｓｓを精度よく検出できる。また、本実施形態において、突出部２６（４６）は、端子端面２４（４４）よりｙ方向ｙ２側に配置されているので、半導体装置Ａ５の製造工程における切断工程において、突出部２６（４６）はダイシングされる位置にない。したがって、ダイシングが容易である。
〔第６実施形態〕
図１８に基づき、本開示の第６実施形態にかかる半導体装置Ａ６について説明する。図１８は、半導体装置Ａ６を示す平面図であり、図３に対応する図である。図１８においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。本実施形態にかかる半導体装置Ａ６は、リード５が４個の部材に分かれている点で、第５実施形態にかかる半導体装置Ａ５と異なる。
本実施形態にかかる半導体装置Ａ６は、リード５に代えて、リード５ａ、リード５ｂ、リード５ｃ、およびリード５ｄを備えている。リード５ａ、リード５ｂ、リード５ｃ、およびリード５ｄは、リード５をｘ方向に４個の部材に分けたものであり、この順でｘ方向ｘ１側からｘ２側に並んでいる。リード５ａ、リード５ｂ、リード５ｃ、およびリード５ｄは、それぞれ、主面５１、裏面５２、裏面側凹部５３、および端子端面５４を備えている。リード５ａおよびリード５ｄは、さらに連結端面５５を備えている。また、リード５ａ、リード５ｂ、リード５ｃ、およびリード５ｄは、それぞれが、突出部５６を備えている。
突出部５６は、主面５１からｚ方向のｚ２側に突出した部分である。突出部５６は、ｚ方向視において、主面５１のｙ方向ｙ２側寄りに位置している。本実施形態では、突出部５６は、端子端面５４よりｙ方向ｙ１側に配置されている。突出部５６は、半導体装置Ａ６のｚ方向ｚ２側の端縁まで達し、封止樹脂８から露出している。突出部５６は、頂面５７を備えている。頂面５７は、ｚ方向ｚ２側を向く面であり、封止樹脂８から露出した面である。本実施形態では、突出部５６は長矩形の角柱形状であり、頂面５７は長矩形状である。なお、各突出部５６の位置、材料、形状、および形成方法は限定されない。各突出部５６の配置位置は、ワイヤ７４の接合の妨げにならない位置であればよい。
本実施形態では、複数のワイヤ７４のうち、リード５ａに接合するものをワイヤ７４ａとし、リード５ｂに接合するものをワイヤ７４ｂとし、リード５ｃに接合するものをワイヤ７４ｃとし、リード５ｄに接合するものをワイヤ７４ｄとする。本実施形態では、ワイヤ７４ａ～７４ｄはいずれも２本ずつである。
本実施形態では、第２の検査方法によって、ワイヤ７４ａ～７４ｄの接合状態の劣化を検知できる。各プローブ９５をリード５ａの頂面５７とリード５ｂの頂面５７とに接触させて、第２の検査方法を行うことで、複数のワイヤ７４ａおよび複数のワイヤ７４ｂの接合状態の劣化を検知できる。同様に、各プローブ９５をリード５ｃの頂面５７とリード５ｄの頂面５７とに接触させて、第２の検査方法を行うことで、複数のワイヤ７４ｃおよび複数のワイヤ７４ｄの接合状態の劣化を検知できる。
本実施形態では、リード５ａ、リード５ｂ、リード５ｃ、およびリード５ｄのいずれかが本開示の「第２リード」に相当し、他のいずれかが本開示の「第４リード」に相当すると考えることもできる。この場合、電極６３が本開示の「第１電極」に相当する。
本実施形態においても、第１の検査方法において、制御信号のターンオフ時のセンス電圧Ｖｓｓの変化で判定できるので、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ６の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。また、第２の検査方法において、検査のために流す電流は小さくてもよく、定常状態の電圧変化で判定する場合のように、大きな電流を長時間通電する必要が無い。したがって、半導体装置Ａ６の自己発熱による温度変化の影響を受けることなく、高い精度でワイヤの接合状態の劣化を検知できる。
また、本実施形態にかかる半導体装置Ａ６は、樹脂主面８１から露出する、リード２の頂面２７、リード４の頂面４７、リード５ａの頂面５７、リード５ｂの頂面５７、リード５ｃの頂面５７、およびリード５ｄの頂面５７を備えている。したがって、半導体装置Ａ６が回路基板９１に実装された状態で、リード２の各端子端面２４およびリード４の端子端面４４がはんだフィレット９３によって覆われていても、各プローブ９５を各頂面２７および頂面４７に接触させることができる。これにより、第１の検査方法において、はんだフィレット９３の影響を受けずに、センス電圧Ｖｓｓを精度よく検出できる。また、リード５ａの端子端面５４、リード５ｂの端子端面５４、リード５ｃの端子端面５４、およびリード５ｄの端子端面５４がはんだフィレット９３によって覆われていても、各プローブ９５を各頂面５７のいずれかに接触させることができる。これにより、第２の検査方法において、はんだフィレット９３の影響を受けずに、通電経路の抵抗値を精度よく検出できる。また、本実施形態において、突出部２６（４６）は、端子端面２４（４４）よりｙ方向ｙ２側に配置されているので、半導体装置Ａ６の製造工程における切断工程において、突出部２６（４６）はダイシングされる位置にない。また、各突出部５６は、各端子端面５４よりｙ方向ｙ１側に配置されているので、半導体装置Ａ６の製造工程における切断工程において、各突出部５６はダイシングされる位置にない。したがって、ダイシングが容易である。
本開示にかかる半導体装置および検査方法は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の各部の具体的な構成、および、本開示の検査方法の各工程の具体的な処理は、種々に設計変更自在である。
〔付記１〕
厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第１電極および第２電極と、を有する半導体素子と、
前記半導体素子が搭載される第１リードと、
前記第１リードから離間して配置され、かつ、前記第１電極に導通する第２リードと、
前記第１リードおよび前記第２リードから離間して配置され、かつ、前記第２電極に導通する第３リードと、
前記第１電極と前記第２リードとに接合された複数の第１接続部と、
前記半導体素子を覆う封止樹脂と、
を備え、
前記封止樹脂は、前記素子主面と同じ側を向く樹脂主面、前記素子裏面と同じ側を向く樹脂裏面、および、前記樹脂主面および前記樹脂裏面につながる樹脂側面を備え、
前記第２リードは、前記封止樹脂から露出する第２リード露出部を備え、
前記第３リードは、前記封止樹脂から露出する第３リード露出部を備え、
前記第２リード露出部は、前記第３リード露出部より、前記樹脂主面側に位置する部分を含む、
半導体装置。
〔付記２〕
前記第１ないし第３リードから離間して配置され、かつ、前記第１電極に導通する第４リードをさらに備え、
前記第４リードは、前記封止樹脂から露出する第４リード露出部を備え、
前記第４リード露出部は、前記第３リード露出部より、前記樹脂主面側に位置する部分を含む、
請求項１に記載の半導体装置。
〔付記３〕
前記第２リード露出部は、前記樹脂主面から露出する第２リード頂面を含み、
前記第４リード露出部は、前記樹脂主面から露出する第４リード頂面を含む、
請求項２に記載の半導体装置。
〔付記４〕
前記第２リード露出部は、前記樹脂側面から露出する第２リード端面を含み、
前記第３リード露出部は、前記樹脂側面から露出する第３リード端面を含み、
前記第４リード露出部は、前記樹脂側面から露出する第４リード端面を含み、
前記第２リード端面および前記第４リード端面と前記樹脂主面との前記厚さ方向の距離は、前記第３リード端面と前記樹脂主面との前記厚さ方向の距離よりも小さい、
請求項２または３に記載の半導体装置。
〔付記５〕
前記第２リード端面および前記第４リード端面の前記厚さ方向の寸法は、前記第３リード端面の前記厚さ方向の寸法の２倍以上である、
請求項４に記載の半導体装置。
〔付記６〕
前記第２リード端面および前記第４リード端面の前記厚さ方向の寸法は、前記樹脂側面の前記厚さ方向の寸法の半分以上である、
請求項４に記載の半導体装置。
〔付記７〕
前記第２リード露出部は、前記樹脂裏面から露出する第２リード裏面を含み、
前記第３リード露出部は、前記樹脂裏面から露出する第３リード裏面を含み、
前記第４リード露出部は、前記樹脂裏面から露出する第４リード裏面を含む、
付記２ないし６のいずれかに記載の半導体装置。
〔付記８〕
前記第１電極と前記第４リードとに接合された複数の第２接続部をさらに備えている、
付記２ないし７のいずれかに記載の半導体装置。
〔付記９〕
前記複数の第１接続部および前記複数の第２接続部はワイヤである、
付記８に記載の半導体装置。
〔付記１０〕
前記半導体素子は、トランジスタであり、
前記第２電極はゲート電極である、
請求項２ないし９のいずれかに記載の半導体装置。
〔付記１１〕
前記半導体素子は、窒化物半導体からなる電子走行層をさらに備えている、
請求項１０に記載の半導体装置。
〔付記１２〕
前記第１電極はソース電極である、
請求項１０または１１に記載の半導体装置。
〔付記１３〕
前記第１電極はドレイン電極である、
請求項１０または１１に記載の半導体装置。
〔付記１４〕
請求項２ないし１２のいずれかに記載の半導体装置の前記複数の第１接続部の接合状態を、前記半導体装置が回路基板に実装された状態で検査する検査方法であって、
前記第３リードにパルス信号を入力する信号入力工程と、
前記第２リードに対する前記第４リードの電圧であるセンス電圧を検出する電圧検出工程と、
前記パルス信号のターンオフ時の前記センス電圧を閾値電圧と比較する比較工程と、
を備えている検査方法。
〔付記１５〕
前記電圧検出工程で前記センス電圧を検出する２個のプローブは、それぞれ、前記第２リード露出部または前記第４リード露出部に接触される、
請求項１４に記載の検査方法。
〔付記１６〕
ゲート端子、ソース端子、およびセンスソース端子を有する半導体装置の前記ソース端子に接合された複数の第１接続部の接合状態を、前記半導体装置が回路基板に実装された状態で検査する検査方法であって、
前記ゲート端子にパルス信号を入力する信号入力工程と、
前記ソース端子に対する前記センスソース端子の電圧であるセンス電圧を検出する電圧検出工程と、
前記パルス信号のターンオフ時の前記センス電圧を閾値電圧と比較する比較工程と、
を備えている検査方法。
〔付記１７〕
前記比較工程において、前記センス電圧が前記閾値電圧以下になった場合、前記接合状態が劣化していると判定する、
請求項１４ないし１６のいずれかに記載の検査方法。
Ａ１～Ａ６：半導体装置
１ ：リード
１１ ：主面
１２ ：裏面
１３ ：裏面側凹部
１４ ：端子端面
１５ ：連結端面
１８ ：端子裏面
２，２ａ，２ｂ：リード
２１ ：主面
２２ ：裏面
２３ ：裏面側凹部
２４，２４ａ，２４ｂ：端子端面
２５ ：連結端面
２６ ：突出部
２７ ：頂面
３ ：リード
３１ ：主面
３２ ：裏面
３３ ：裏面側凹部
３４ ：端子端面
３５ ：連結端面
４ ：リード
４１ ：主面
４２ ：裏面
４３ ：裏面側凹部
４４ ：端子端面
４６ ：突出部
４７ ：頂面
５，５ａ，５ｂ，５ｃ，５ｄ：リード
５１ ：主面
５２ ：裏面
５３ ：裏面側凹部
５４ ：端子端面
５５ ：連結端面
５６ ：突出部
５７ ：頂面
６ ：半導体素子
６０ ：素子本体
６ａ ：素子主面
６ｂ ：素子裏面
６１，６２，６３：電極
７１，７１ａ，７１ｂ，７２，７３，７４，７４ａ，７４ｂ，７４ｃ，７４ｄ：ワイヤ
７９ ：接合材
８ ：封止樹脂
８１ ：樹脂主面
８２ ：樹脂裏面
８３，８３１，８３２，８３３，８３４：樹脂側面
９１ ：回路基板
９２ ：配線
９３ ：はんだフィレット
９５ ：プローブ
９９ ：ゲートドライバ

Claims (17)

  1. 厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第１電極および第２電極と、を有する半導体素子と、
    前記半導体素子が搭載される第１リードと、
    前記第１リードから離間して配置され、かつ、前記第１電極に導通する第２リードと、
    前記第１リードおよび前記第２リードから離間して配置され、かつ、前記第２電極に導通する第３リードと、
    前記第１電極と前記第２リードとに接合された複数の第１接続部と、
    前記半導体素子を覆う封止樹脂と、
    を備え、
    前記封止樹脂は、前記素子主面と同じ側を向く樹脂主面、前記素子裏面と同じ側を向く樹脂裏面、および、前記樹脂主面および前記樹脂裏面につながる樹脂側面を備え、
    前記第２リードは、前記封止樹脂から露出する第２リード露出部を備え、
    前記第３リードは、前記封止樹脂から露出する第３リード露出部を備え、
    前記第２リード露出部は、前記第３リード露出部より、前記樹脂主面側に位置する部分を含む、
    半導体装置。
  2. 前記第１ないし第３リードから離間して配置され、かつ、前記第１電極に導通する第４リードをさらに備え、
    前記第４リードは、前記封止樹脂から露出する第４リード露出部を備え、
    前記第４リード露出部は、前記第３リード露出部より、前記樹脂主面側に位置する部分を含む、
    請求項１に記載の半導体装置。
  3. 前記第２リード露出部は、前記樹脂主面から露出する第２リード頂面を含み、
    前記第４リード露出部は、前記樹脂主面から露出する第４リード頂面を含む、
    請求項２に記載の半導体装置。
  4. 前記第２リード露出部は、前記樹脂側面から露出する第２リード端面を含み、
    前記第３リード露出部は、前記樹脂側面から露出する第３リード端面を含み、
    前記第４リード露出部は、前記樹脂側面から露出する第４リード端面を含み、
    前記第２リード端面および前記第４リード端面と前記樹脂主面との前記厚さ方向の距離は、前記第３リード端面と前記樹脂主面との前記厚さ方向の距離よりも小さい、
    請求項２または３に記載の半導体装置。
  5. 前記第２リード端面および前記第４リード端面の前記厚さ方向の寸法は、前記第３リード端面の前記厚さ方向の寸法の２倍以上である、
    請求項４に記載の半導体装置。
  6. 前記第２リード端面および前記第４リード端面の前記厚さ方向の寸法は、前記樹脂側面の前記厚さ方向の寸法の半分以上である、
    請求項４に記載の半導体装置。
  7. 前記第２リード露出部は、前記樹脂裏面から露出する第２リード裏面を含み、
    前記第３リード露出部は、前記樹脂裏面から露出する第３リード裏面を含み、
    前記第４リード露出部は、前記樹脂裏面から露出する第４リード裏面を含む、
    請求項２ないし６のいずれかに記載の半導体装置。
  8. 前記第１電極と前記第４リードとに接合された複数の第２接続部をさらに備えている、
    請求項２ないし７のいずれかに記載の半導体装置。
  9. 前記複数の第１接続部および前記複数の第２接続部はワイヤである、
    請求項８に記載の半導体装置。
  10. 前記半導体素子は、トランジスタであり、
    前記第２電極はゲート電極である、
    請求項２ないし９のいずれかに記載の半導体装置。
  11. 前記半導体素子は、窒化物半導体からなる電子走行層をさらに備えている、
    請求項１０に記載の半導体装置。
  12. 前記第１電極はソース電極である、
    請求項１０または１１に記載の半導体装置。
  13. 前記第１電極はドレイン電極である、
    請求項１０または１１に記載の半導体装置。
  14. 請求項２ないし１２のいずれかに記載の半導体装置の前記複数の第１接続部の接合状態を、前記半導体装置が回路基板に実装された状態で検査する検査方法であって、
    前記第３リードにパルス信号を入力する信号入力工程と、
    前記第２リードに対する前記第４リードの電圧であるセンス電圧を検出する電圧検出工程と、
    前記パルス信号のターンオフ時の前記センス電圧を閾値電圧と比較する比較工程と、
    を備えている検査方法。
  15. 前記電圧検出工程では、前記センス電圧を検出する２個のプローブを、それぞれ、前記第２リード露出部または前記第４リード露出部に接触させる、
    請求項１４に記載の検査方法。
  16. ゲート端子、ソース端子、およびセンスソース端子を有する半導体装置の前記ソース端子に接合された複数の第１接続部の接合状態を、前記半導体装置が回路基板に実装された状態で検査する検査方法であって、
    前記ゲート端子にパルス信号を入力する信号入力工程と、
    前記ソース端子に対する前記センスソース端子の電圧であるセンス電圧を検出する電圧検出工程と、
    前記パルス信号のターンオフ時の前記センス電圧を閾値電圧と比較する比較工程と、
    を備えている検査方法。
  17. 前記比較工程において、前記センス電圧が前記閾値電圧以下になった場合、前記接合状態が劣化していると判定する、
    請求項１４ないし１６のいずれかに記載の検査方法。
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JP2007155640A (ja) * 2005-12-08 2007-06-21 Sunrich:Kk 集積回路の検査方法と検査装置
US7598599B2 (en) * 2006-03-09 2009-10-06 Stats Chippac Ltd. Semiconductor package system with substrate having different bondable heights at lead finger tips
US8120128B2 (en) * 2007-10-12 2012-02-21 Panasonic Corporation Optical device
JP6827776B2 (ja) * 2016-11-15 2021-02-10 ローム株式会社 半導体デバイス
US11094615B2 (en) * 2017-11-27 2021-08-17 Sumitomo Electric Industries, Ltd. Semiconductor apparatus including leads and bonding wires
JP7089388B2 (ja) * 2018-03-29 2022-06-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP7260224B2 (ja) * 2019-01-18 2023-04-18 ローム株式会社 半導体装置

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