JP2022116549A - 回路装置及び発振器 - Google Patents

Abstract

【課題】発振周波数を制御する可変容量回路の容量値の線形性を向上可能な回路装置等を提供すること。
【解決手段】回路装置２０は、容量制御データＣＴＤを生成する処理回路６０と、発振回路３０とを含む。発振回路３０は、容量制御データＣＴＤに基づいて容量値が可変に制御される可変容量回路３１を有し、可変容量回路３１の容量値により発振周波数が制御される。可変容量回路３１はキャパシターアレイを有する。キャパシターアレイは、各キャパシターの容量値がバイナリーに重み付けされた複数のキャパシターと、容量制御データＣＴＤに基づいてオンオフ制御される複数のスイッチとを有する。処理回路６０は、可変容量回路３１の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理された容量制御データＣＴＤを、出力する。
【選択図】 図１

Description

本発明は、回路装置及び発振器等に関する。

発振回路の発振ノードにキャパシターアレイが接続され、そのキャパシターアレイの容量値を温度に応じて制御することで発振周波数を温度補償する温度補償型発振器が知られている。特許文献１に開示されるデジタル温度補償発振器は、少ない数の容量素子を用いて精密な制御を行うために、互いに同一容量値の複数の第１の容量素子と、第１の容量素子の容量値に対して１／（ｎ＋１）の容量値を有する第２の容量素子と、を備える。複数の第１の容量素子と第２の容量素子とによってキャパシターアレイが構成されており、デジタル温度補償発振器は、そのキャパシターアレイの容量値を温度に応じて制御することで発振周波数を温度補償する。

特開平５－２１８７３８号公報

キャパシターアレイを用いた温度補償において、キャパシターアレイの容量値の線形性が温度補償の補償精度に影響する。キャパシターアレイとして、各キャパシターの容量値がバイナリーに重み付けされた構成を用いることが考えられる。例えば、ＬＳＢに対応する容量値をＣとし、キャパシターアレイがＣ、２Ｃ、４Ｃ及び８Ｃのキャパシターを有するとする。このとき、例えば、Ｃ＋２Ｃ＋４Ｃ＝７Ｃが選択された状態と、８Ｃが選択された状態との間で切り替わるとき、或いは、Ｃ＋２Ｃ＝３Ｃが選択された状態と、４Ｃが選択された状態との間で切り替わるとき等において、寄生容量又は製造ばらつき等の影響によって、容量値の線形性が低下しやすいという課題がある。

本開示の一態様は、容量制御データを生成する処理回路と、前記容量制御データに基づいて容量値が可変に制御される可変容量回路を有し、前記可変容量回路の容量値により発振周波数が制御される発振回路と、を含み、前記可変容量回路はキャパシターアレイを有し、前記キャパシターアレイは、各キャパシターの容量値がバイナリーに重み付けされた複数のキャパシターと、前記発振回路の発振ノードとグランドノードとの間に前記複数のキャパシターと直列に設けられると共に前記容量制御データに基づいてオンオフ制御される複数のスイッチと、を有し、前記処理回路は、前記可変容量回路の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理された前記容量制御データを、出力する回路装置に関係する。

また本開示の他の態様は、上記に記載された回路装置と、前記発振回路により駆動されることで発振する振動子と、を含む発振器に関係する。

回路装置及び発振器の構成例。 発振回路及び可変容量回路の詳細な構成例。 キャパシターアレイの第１詳細構成例。 キャパシターの詳細な構成例。 キャパシターの詳細な構成例。 キャパシターの詳細な構成例。 キャパシターを構成する基本キャパシターと、スイッチを構成する基本スイッチとの構成例。 ディザー処理部によるディザー処理を行わない場合における、容量制御データに対する可変容量回路の容量値。 処理回路の動作を説明するタイミングチャート。 本実施形態のディザー処理を適用したときの、容量制御データに対する可変容量回路の容量値。 処理回路とメモリーの第１詳細構成例。 キャパシターアレイの第２詳細構成例。 処理回路とメモリーの第２詳細構成例。 時分割パターン記憶部に記憶される第２テーブルの例。 第２詳細構成例における処理回路の動作を説明するタイミングチャート。 ディザー処理部によるディザー処理を行わない場合における、容量制御データに対する可変容量回路の容量値。 第２詳細構成例のディザー処理を適用したときの、容量制御データに対する可変容量回路の容量値。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１は、回路装置２０及び発振器４の構成例である。発振器４は、回路装置２０と振動子１０とを含む。

回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。回路装置２０は、発振回路３０と温度センサー回路４５と処理回路６０とメモリー７０とを含む。なお、温度センサー回路は回路装置２０の外部に設けられてもよい。この場合、温度検出データは外部から回路装置２０に入力される。

温度センサー回路４５は、温度を検出し、その結果を示す温度検出データＤＴＤを出力する。温度検出データＤＴＤは、温度に対して単調増加又は単調減少するデータである。温度センサー回路４５は、例えば温度センサーとＡ／Ｄ変換回路を含む。温度センサーは、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に応じて電圧値が変化する温度検出電圧を出力する。Ａ／Ｄ変換回路は、温度検出電圧をＡ／Ｄ変換し、その結果を温度検出データＤＴＤとして出力する。或いは、温度センサー回路４５は、リングオシレーターとカウンターとを含む。リングオシレーターの発振周波数は、温度依存性を有する。カウンターは、発振回路３０の発振信号に基づくクロック信号により規定されるカウント期間において、リングオシレーターの発振信号である出力パルス信号をカウントし、そのカウント値を温度検出データＤＴＤとして出力する。

発振回路３０は、キャパシターアレイにより構成される可変容量回路３１を有し、可変容量回路３１の容量値に対応する発振周波数で発振する。温度変動に対して発振周波数が一定となるように可変容量回路３１の容量値が制御されることで、発振周波数が温度補償される。発振回路３０は、発振回路３０に電気的に接続された振動子１０を発振させる。具体的には、回路装置２０は第１端子と第２端子を含み、第１端子を介して振動子１０の一端と発振回路３０が接続され、第２端子を介して振動子１０の他端と発振回路３０が接続される。発振回路３０としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、水晶振動片等の振動片により実現できる。例えば振動子１０は、音叉型水晶振動片である。或いは振動子１０は、カット角がＡＴカット又はＳＣカット等の厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子１０は、音叉型又は厚みすべり振動型以外の振動片、又は水晶以外の材料で形成された圧電振動片等の種々の振動片により実現できる。例えば、振動子１０として、ＳＡＷ共振子、又はシリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ振動子が採用されてもよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略である。

処理回路６０は、温度検出データＤＴＤに基づいて可変容量回路３１に対する容量制御を行う。処理回路６０は、温度補償部６３とディザー処理部６５とを含む。温度補償部６３は、温度検出データＤＴＤと、メモリー７０に記憶される情報とに基づいて、温度補償処理を行い、その結果を温度補償後容量制御データとして出力する。ディザー処理部６５には、温度補償後容量制御データが入力容量制御データとして入力される。ディザー処理部６５は、入力容量制御データに対してディザー処理を行い、その結果をディザー処理後容量制御データとして出力する。処理回路６０は、ディザー処理後容量制御データを容量制御データＣＴＤとして出力してもよいし、或いはディザー処理後容量制御データに更に処理を加えた後に容量制御データＣＴＤとして出力してもよい。可変容量回路３１の容量値は、容量制御データＣＴＤにより指示される容量値に設定される。

処理回路６０は、アンド回路、オア回路、インバーター及びラッチ回路等のロジック素子で構成されたロジック回路である。温度補償部６３及びディザー処理部６５等の各々は、個別のロジック回路で構成されてもよい。或いは、温度補償部６３及びディザー処理部６５等の処理が、ＤＳＰによって実行されてもよい。ＤＳＰは、Digital Signal Processorの略である。この場合、温度補償部６３及びディザー処理部６５等の機能を記述したプログラムをＤＳＰが実行することで、これら各部の機能が実現される。

メモリー７０は、処理回路６０が温度検出データＤＴＤに基づいて容量制御データＣＴＤを生成する際に用いられる情報を、記憶する。メモリー７０に記憶される情報は、温度検出データＤＴＤと容量調整値とを対応付けたルックアップテーブルを含む。処理回路６０は、温度検出データＤＴＤに対応した容量調整値をルックアップテーブルから取得し、その容量調整値に対して線形補間等の処理を行うことで温度補償後容量制御データを出力する。メモリー７０は、例えば不揮発性メモリーである。この場合、その不揮発性メモリーには、発振器４の製造時等において上記情報が書き込まれる。不揮発性メモリーは、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリー、又はヒューズメモリーであってもよい。或いは、メモリー７０は、ＲＡＭ（Random Access Memory）又はレジスターであってもよい。この場合、外部のホスト装置等からＲＡＭ又はレジスターに上記情報が書き込まれる。

なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

図２は、発振回路３０及び可変容量回路３１の詳細な構成例である。発振回路３０は、可変容量回路３１と駆動回路３２とを含む。ここでは容量制御データＣＴＤのビット数を１１とするが、容量制御データＣＴＤのビット数は例えば３以上であればよい。

駆動回路３２は、振動子１０を駆動することで振動子１０を発振させ、その発振により得られるクロック信号ＣＬＫをノードＮＱに出力する。ノードＮＱは発振回路３０の出力ノードである。駆動回路３２の入力ノードＮ１は振動子１０の一端に接続され、駆動回路３２の出力ノードＮ２は振動子１０の他端に接続される。

駆動回路３２は、インバーターＩＮＶと抵抗Ｒ１、Ｒ２とを含む。インバーターＩＮＶの入力ノード及び抵抗Ｒ１の一端は、駆動回路３２の入力ノードＮ１に接続される。インバーターＩＮＶの出力ノード及び抵抗Ｒ１の他端はノードＮＱに接続される。抵抗Ｒ２の一端はノードＮＱに接続され、抵抗Ｒ２の他端は駆動回路３２の出力ノードＮ２に接続される。

可変容量回路３１は、駆動回路３２の入力ノードＮ１及び出力ノードＮ２に接続される。容量制御データＣＴＤ［１０：０］に基づいて可変容量回路３１の容量値が変化することで、駆動回路３２の負荷が変わり、発振回路３０の発振周波数が変わる。これにより、発振周波数の温度補償が実現される。可変容量回路３１は、駆動回路３２の入力ノードＮ１に接続されるキャパシターアレイＣＰＡ１と、駆動回路３２の出力ノードＮ２に接続されるキャパシターアレイＣＰＡ２とを含む。キャパシターアレイＣＰＡ１とＣＰＡ２は、容量制御データＣＴＤ［１０：０］により同じ容量値に設定される。なお、キャパシターアレイＣＰＡ１とＣＰＡ２のいずれか一方のみが設けられてもよい。

なお、発振回路３０の発振ループ内のノードであって、キャパシターアレイが接続されるノードを、発振ノードとも呼ぶ。図２では、入力ノードＮ１又は出力ノードＮ２が発振ノードである。

図３は、キャパシターアレイＣＰＡ１の第１詳細構成例である。キャパシターアレイＣＰＡ２も同様な構成であるため、ここではキャパシターアレイＣＰＡ１を例に説明する。

キャパシターアレイＣＰＡ１は、キャパシターＣＣ１～ＣＣ１１とスイッチＳＷ１～ＳＷ１１とを含む。なお、キャパシター及びスイッチの個数はこれに限定されず、キャパシターアレイＣＰＡ１は、第１～第ｎのキャパシターと第１～第ｎのスイッチとを含んでいればよい。ｎは２以上の整数であり、例えば容量制御データＣＴＤのビット数である。

キャパシターＣＣ１の一端は駆動回路３２の入力ノードＮ１に接続され、キャパシターＣＣ１の他端はスイッチＳＷ１の一端に接続され、スイッチＳＷ１の他端はグランドノードＮＧＮに接続される。同様に、キャパシターＣＣ２～ＣＣ１１の一端は入力ノードＮ１に接続され、キャパシターＣＣ２～ＣＣ１１の他端は、それぞれスイッチＳＷ２～ＳＷ１１の一端に接続され、スイッチＳＷ２～ＳＷ１１の他端はグランドノードＮＧＮに接続される。

スイッチＳＷ１～ＳＷ１１は例えばトランジスターである。スイッチＳＷ１は、容量制御データＣＴＤ［１０：０］の第１ビットＣＴＤ［０］によりオン又はオフに制御される。同様に、スイッチＳＷ２～ＳＷ１１は、それぞれ容量制御データＣＴＤ［１０：０］の第２～第１１ビットＣＴＤ［１］～ＣＴＤ［１１］によりオン又はオフに制御される。

キャパシターＣＣ１～ＣＣ１１の容量値は、バイナリーで重み付けされる。即ち、ｓを１以上１１以下の整数としたとき、キャパシターＣＣｓの容量値は、キャパシターＣＣ１の容量値の２^ｓ－１倍である。以下、ユニットキャパシターの直列接続と並列接続を組み合わせることでキャパシターＣＣ１～ＣＣ１１を構成する例を説明する。但し、これに限定されず、キャパシターＣＣ１が１個のユニットキャパシターで構成され、キャパシターＣＣｓが２^ｓ－１個のユニットキャパシターで構成されてもよい。

図３に示すように、キャパシターＣＣ４～ＣＣ１１は、容量制御データＣＴＤ［１０：０］の上位側ビットＣＴＤ［１０：３］に対応した第１キャパシター群ＬＣＧである。キャパシターＣＣ１～ＣＣ３は、容量制御データＣＴＤ［１０：０］の下位側ビットＣＴＤ［２：０］に対応した第２キャパシター群ＳＣＧである。第１キャパシター群ＬＣＧの各キャパシターは、並列接続された複数のユニットキャパシターで構成されており、第２キャパシター群ＳＣＧの各キャパシターは、直列接続された複数のユニットキャパシターで構成されている。各ユニットキャパシターは、例えばＭＩＭキャパシターである。ＭＩＭはMetal Insulator Metalの略である。なお、第１キャパシター群ＬＣＧは１以上のキャパシターを含んでいればよく、第２キャパシター群ＳＣＧは１以上のキャパシターを含んでいればよい。

図４は、キャパシターＣＣ１の詳細な構成例である。キャパシターＣＣ１は、入力ノードＮ１とスイッチＳＷ１の一端との間に直列接続されるユニットキャパシターＵＣ１ａ～ＵＣ１ｄを含む。ユニットキャパシターの容量値を４Ｃとしたとき、キャパシターＣＣ１の容量値は、４Ｃ／４＝Ｃである。例えば、ユニットキャパシターＵＣ１ａとＵＣ１ｂは、半導体基板の厚み方向にスタックされた２つのＭＩＭキャパシターであり、ユニットキャパシターＵＣ１ｃとＵＣ１ｄは、半導体基板の厚み方向にスタックされた２つのＭＩＭキャパシターである。

図５は、キャパシターＣＣ２の詳細な構成例である。キャパシターＣＣ２は、入力ノードＮ１とスイッチＳＷ１の一端との間に直列接続されるユニットキャパシターＵＣ２ａ、ＵＣ２ｂを含む。キャパシターＣＣ２の容量値は、４Ｃ／２＝２Ｃである。例えば、ユニットキャパシターＵＣ２ａとＵＣ２ｂは、半導体基板の厚み方向にスタックされた２つのＭＩＭキャパシターである。

図６は、キャパシターＣＣ３の詳細な構成例である。キャパシターＣＣ３は、入力ノードＮ１とスイッチＳＷ１の一端との間に直列接続されるユニットキャパシターＵＣ３ａ、ＵＣ３ｂと、入力ノードＮ１とスイッチＳＷ１の一端との間に直列接続されるユニットキャパシターＵＣ３ｃ、ＵＣ３ｄと、を含む。キャパシターＣＣ３の容量値は、（４Ｃ／２）×２＝４Ｃである。例えば、ユニットキャパシターＵＣ３ａとＵＣ３ｂは、半導体基板の厚み方向にスタックされた２つのＭＩＭキャパシターであり、ユニットキャパシターＵＣ３ｃとＵＣ３ｄは、半導体基板の厚み方向にスタックされた２つのＭＩＭキャパシターである。

図７は、キャパシターＣＣ４～ＣＣ１１を構成する基本キャパシターＵＣと、スイッチＳＷ４～ＳＷ１１を構成する基本スイッチＵＳＷとの構成例である。基本キャパシターＵＣは、入力ノードＮ１と基本スイッチＵＳＷの一端との間に並列接続されるユニットキャパシターＵＣａ、ＵＣｂを含む。基本スイッチＵＳＷの他端はグランドノードＮＧＮに接続される。基本キャパシターＵＣの容量値は、４Ｃ×２＝８Ｃである。例えば、ユニットキャパシターＵＣａとＵＣｂは、半導体基板の厚み方向にスタックされた２つのＭＩＭキャパシターである。基本スイッチＵＳＷはトランジスターである。

図７に示す基本キャパシターＵＣと基本スイッチＵＳＷを合わせて基本ユニットと呼ぶこととする。キャパシターＣＣ４とスイッチＳＷ４は、１つの基本ユニットで構成される。キャパシターＣＣ５とスイッチＳＷ５は、並列接続された２つの基本ユニットで構成される。キャパシターＣＣ６とスイッチＳＷ６は、並列接続された４つの基本ユニットで構成される。以降、並列接続される基本ユニットの数が２の累乗で増加する。なお、ここではスイッチＳＷ４～ＳＷ１１の各々が１又は複数の基本スイッチで構成される例を説明したが、スイッチＳＷ４～ＳＷ１１の各々が１つのトランジスターで構成されてもよい。

図８は、ディザー処理部６５によるディザー処理を行わない場合における、容量制御データＣＴＤに対する可変容量回路３１の容量値である。キャパシターＣＣ１の容量値を１Ｃとし、その１Ｃを単位として縦軸の容量値を示している。横軸のＣＴＤを１０進数で示す。

Ａ１は、容量値に誤差がない場合の理想値を示しており、容量値＝ＣＴＤである。Ａ２は、容量値の誤差を考慮した場合における、容量制御データＣＴＤに対する容量値である。ＣＴＤ＝７において、ユニットキャパシターが直列接続されたキャパシターＣＣ１～ＣＣ３が用いられ、ＣＴＤ＝８において、ユニットキャパシターが並列接続されたキャパシターＣＣ４が用いられる。ユニットキャパシターが直列接続された場合と並列接続された場合とで寄生容量の付き方が変化することから、容量値の誤差も大きく異なる。このため、ＣＴＤ＝７とＣＴＤ＝８の切り替わりにおいて、容量値の線形性が大きく低下してしまう。可変容量回路３１の容量値の線形性は、発振周波数の温度補償の補償精度に影響するため、線形性が低下すると発振周波数の偏差が大きくなるおそれがある。

以下、このような線形性低下を改善できる本実施形態のディザー処理を説明する。なお、ここでは直列接続と並列接続の切り替わりにおける線形性の低下を例に説明したが、それ以外の線形性低下に対しても本実施形態のディザー処理は適用可能である。例えば、ＣＴＤを２進数で示したときＣＴＤ＝０１１１と１０００のようにビットの桁が繰り上がり又は繰り下がるときに容量値の線形性が低下する傾向にある。このような線形性低下に対しても本実施形態のディザー処理は効果がある。

図９は、処理回路６０の動作を説明するタイミングチャートである。ここではディザー処理部６５の出力が容量制御データＣＴＤとなる例を説明するが、例えば後述する処理回路６０の第２詳細構成例のようにディザー処理部６５の出力が更に処理された後に容量制御データＣＴＤとして出力されてもよい。

温度補償部６３は、所定間隔で温度補償後容量制御データＩＣＬを出力し、その温度補償後容量制御データＩＣＬが入力容量制御データとしてディザー処理部６５に入力される。ここではＩＣＬとＣＴＤが４ビットであるとする。ＴＡ１～ＴＡ４は所定間隔の期間を示しており、図９の例では、ＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４において温度補償部６３がＩＣＬ＝０１１１、１０００、１００１、１０１０を出力する。

ディザー処理部６５は、入力されたＩＣＬに対してディザー処理を行うことで、ＣＴＤ＝ＩＣＬと、ＣＴＤ＝ＩＣＬ＋１とを交互に出力する。具体的には、ＣＴＤ＝ＩＣＬとＣＴＤ＝ＩＣＬ＋１を１セットとしたとき、ディザー処理部６５は、期間ＴＡ１～ＴＡ４の各期間において１又は複数のセットを繰り返す。図９には、各期間において２セット繰り返される例を示す。例えば、期間ＴＡ１では、ディザー処理部６５はＣＴＤ＝０１１１、１０００、０１１１、１０００を時分割に出力する。期間ＴＡ１におけるＣＴＤの時間平均は、（７＋８）／２＝７．５となる。同様に、ディザー処理部６５は、期間ＴＡ２、ＴＡ３、ＴＡ４において、入力されたＩＣＬ＝８、９、１０に対してディザー処理を行うことで、時間平均がＣＴＤ＝８．５、９．５、１０．５となるＣＴＤを出力する。

なお、図９ではＴＡ１～ＴＡ４の各期間において温度補償後容量制御データＩＣＬが異なる例を図示したが、ＴＡ１～ＴＡ４の間隔はデータサンプリング周期を意味しており、実際には、隣り合う期間において温度補償後容量制御データＩＣＬが異なる場合もあれば、同じ場合もあってよい。

図１０のＡ３は、図８のＡ２に本実施形態のディザー処理を適用したときの、容量制御データＣＴＤに対する可変容量回路３１の容量値である。

ＩＣＬ＝７のとき、ディザー処理部６５はＣＴＤ＝７と８を時分割に出力するので、可変容量回路３１の容量値は、ＣＴＤ＝７に対応した容量値とＣＴＤ＝８に対応した容量値との時間平均となる。図１０では、それをＣＴＤ＝７．５に対応した三角マークで示している。同様に、ＩＣＬ＝８のとき、可変容量回路３１の容量値は、ＣＴＤ＝８に対応した容量値とＣＴＤ＝９に対応した容量値との時間平均となる。ＣＴＤ＝７と８の切り替わりにおいて容量値の誤差が大きいが、上記ディザー処理によって誤差が分散されることで、ＣＴＤに対する容量値の線形性が改善する。線形性が改善することで、発振周波数の温度補償の補償精度が向上し、発振周波数の偏差を低減できる。

以上の本実施形態において、回路装置２０は、容量制御データＣＴＤを生成する処理回路６０と、発振回路３０とを含む。発振回路３０は、容量制御データＣＴＤに基づいて容量値が可変に制御される可変容量回路３１を有し、可変容量回路３１の容量値により発振周波数が制御される。可変容量回路３１はキャパシターアレイＣＰＡ１を有する。キャパシターアレイＣＰＡ１は、各キャパシターの容量値がバイナリーに重み付けされた複数のキャパシターＣＣ１～ＣＣ１１と、複数のスイッチＳＷ１～ＳＷ１１とを有する。複数のスイッチＳＷ１～ＳＷ１１は、発振回路３０の発振ノードとグランドノードＮＧＮとの間に複数のキャパシターＣＣ１～ＣＣ１１と直列に設けられると共に、容量制御データＣＴＤに基づいてオンオフ制御される。処理回路６０は、可変容量回路３１の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理された容量制御データＣＴＤを、出力する。

図９の期間ＴＡ１においては、ＣＴＤ＝０１１１に対応した容量値が第１容量値であり、ＣＴＤ＝１０００に対応した容量値が第２容量値である。或いは図１５で後述する第２詳細構成例においては、ディザー処理の後段において更に時分割処理が行われるが、その時分割処理の時間平均として実現される容量値が第１容量値又は第２容量値となる。図１５の期間ＴＢ１において、ディザー処理後容量制御データＩＣＬ’［１３：０］は、整数部分ＩＣＬ’［１３：３］＝ＣＬＱと小数部分ＩＣＬ’［２：０］を含んでおり、小数部分ＩＣＬ’［２：０］はディザー処理によって０１０と０１１の時分割となっている。このＩＣＬ’［２：０］＝０１０、０１１に対してキャパシターアレイが時分割制御されることによって、時間平均として第１容量値ＣＬＱ＋２／８と第２容量値ＣＬＱ＋３／８とが実現されている。

本実施形態によれば、可変容量回路３１の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理されることで、その時間平均において可変容量回路３１の容量値は第１容量値と第２容量値の平均値となる。これにより、容量制御データＣＴＤに対する可変容量回路３１の容量値の線形性を向上できる。第１容量値と第２容量値は、処理回路６０に入力される温度検出データＤＴＤに応じて異なっているが、図８のＣＴＤ＝７と８の切り替わりのように線形性が低下する容量値であったとする。このとき、ディザー処理によって容量値の誤差が分散されることで、容量値の線形性が改善される。

また本実施形態では、処理回路６０は、ディザー処理において、所定間隔で入力容量制御データＩＣＬをサンプリングする。処理回路６０は、所定間隔の第１期間ＴＡ１においては、第１期間ＴＡ１の入力容量制御データＩＣＬ＝０１１１と、第１期間ＴＡ１の入力容量制御データＩＣＬ＝０１１１に１ＬＳＢを加算したデータ１０００とを、時分割に切り替える。処理回路６０は、第１期間ＴＡ１の次の第２期間ＴＡ２において、第２期間ＴＡ２の入力容量制御データＩＣＬ＝１０００と、第２期間ＴＡ２の入力容量制御データＩＣＬ＝１０００に１ＬＳＢを加算したデータ１００１とを、時分割に切り替える。

本実施形態においては、温度補償部６３が出力する温度補償後容量制御データＩＣＬが、ディザー処理に対する入力容量制御データに相当する。図９では第１期間ＴＡ１の入力容量制御データＩＣＬと第２期間ＴＡ２の入力容量制御データＩＣＬとが異なるが、第１期間ＴＡ１の入力容量制御データＩＣＬと第２期間ＴＡ２の入力容量制御データＩＣＬとが同じであってもよい。

本実施形態によれば、所定間隔で入力容量制御データＩＣＬがサンプリングされることから、第１期間ＴＡ１において入力容量制御データＩＣＬは変化せず、その入力容量制御データＩＣＬと入力容量制御データＩＣＬに１ＬＳＢが加算されたデータとが時分割に出力される。第２期間ＴＡ２においても同様である。このようなディザー処理が行われることで、ＩＣＬに対応した容量値とＩＣＬ＋１に対応した容量値との間で線形性が低下している場合であっても、その線形性を低下させる容量値誤差がディザー処理により分散されることで、線形性が改善される。

また本実施形態では、キャパシターアレイＣＰＡ１の複数のキャパシターＣＣ１～ＣＣ１１は、第１キャパシター群ＬＣＧと第２キャパシター群ＳＣＧとを有する。第１キャパシター群ＬＣＧは、複数のＭＩＭキャパシターが並列接続され、容量制御データＣＴＤ［１０：０］の上位側ビットＣＴＤ［１０：３］に対応する。第２キャパシター群ＳＣＧは、複数のＭＩＭキャパシターが直列接続され、容量制御データＣＴＤ［１０：０］の下位側ビットＣＴＤ［２：０］に対応する。

仮にキャパシターＣＣ１が１個のユニットキャパシターで構成されるとしたとき、キャパシターＣＣ１１は１０２４個のユニットキャパシターで構成される。ユニットキャパシターのサイズはデザインルールによって制約されるので、キャパシターアレイのレイアウト面積が大きくなる。この点、複数のＭＩＭキャパシターが直列接続された第２キャパシター群ＳＣＧを用いることで、ユニットキャパシターの容量値より小さい容量値を生成できる。これにより、キャパシターアレイのレイアウト面積を低減できる。

しかし、ユニットキャパシター間のノードとグランドとの間には寄生容量が生じるが、第１キャパシター群ＬＣＧと第２キャパシター群ＳＣＧでは、その寄生容量の付き方が異なることから、容量値の誤差が異なる。このため、第１キャパシター群ＬＣＧが用いられる容量制御データＣＴＤの範囲と、第２キャパシター群ＳＣＧが用いられる容量制御データＣＴＤの範囲との境界において、可変容量回路３１の容量値の線形性が大きく低下するおそれがある。この点、ディザー処理により容量値の誤差が分散されるので、上記のような境界における線形性が改善する。

また本実施形態では、処理回路６０は、温度補償部６３とディザー処理部６５とを含む。温度補償部６３は、温度検出データＤＴＤに基づく温度補償処理を行って、温度補償処理の結果を入力容量制御データＩＣＬとして出力する。ディザー処理部６５は、入力容量制御データＩＣＬに対してディザー処理を行って、ディザー処理後容量制御データを出力する。

例えば、図９においては、ディザー処理後容量制御データが容量制御データＣＴＤである。或いは、図１５で後述する第２詳細構成例のように、ディザー処理後容量制御データＩＣＬ’に対して更に処理が行われることで容量制御データＣＴＤが生成されてもよい。

温度補償において、キャパシターアレイの線形性が低下すると、温度補償後の発振周波数の偏差が大きくなるおそれがある。本実施形態によれば、ディザー処理によってキャパシターアレイの線形性が改善されるので、温度補償後の発振周波数の偏差を低減可能である。

２．第１詳細構成例
図１１は、処理回路６０とメモリー７０の第１詳細構成例である。処理回路６０は、デジタルフィルター６１と温度補償部６３とディザー処理部６５とを含む。なお、温度補償部６３は線形補間部とも呼ばれる。メモリー７０は、容量調整値記憶部７１を含む。なお図１１に示す各データのビット数は一例であり、これらのビット数は任意であってよい。

デジタルフィルター６１は、温度センサー回路４５から入力された温度検出データＤＴＤ［９：０］に対してデジタルフィルター処理を行い、その結果を出力データＦＬＱ［１１：０］として出力する。デジタルフィルター６１は例えばＩＩＲフィルターであり、デジタルフィルター処理は例えばローパスフィルター処理である。ＩＩＲはInfinite Impulse Responseの略である。

容量調整値記憶部７１は、メモリー７０内のアドレス空間において所定アドレス範囲により指定される記憶領域であり、出力データＦＬＱ［１１：０］の上位８ビットＦＬＱ［１１：４］と容量調整値ＣＬ［１０：０］とが対応付けられた第１テーブルを記憶している。温度補償部６３は、デジタルフィルター６１から入力された出力データＦＬＱ［１１：０］の上位側ビットＦＬＱ［１１：４］に対応した容量調整値ＣＬ［１０：０］を、容量調整値記憶部７１から読み出す。温度補償部６３は、読み出した容量調整値ＣＬ［１０：０］を線形補間し、その結果を温度補償後容量制御データＩＣＬ［１０：０］として出力する。

具体的には、ｉが０以上２５５以下の整数であるとき、容量調整値記憶部７１にＦＬＱ［１１：４］＝ｉが入力されたとする。容量調整値記憶部７１は、第１テーブルにおいてＦＬＱ［１１：４］＝ｉ、ｉ＋１に対応した容量調整値ＣＬ［１０：０］＝ＣＬｉ、ＣＬｉ＋１を、温度補償部６３に出力する。ＣＬｉを第１容量調整値と呼び、ＣＬｉ＋１を第２容量調整値と呼ぶ。温度補償部６３は、第１容量調整値ＣＬｉと第２容量調整値ＣＬｉ＋１の間を、出力データＦＬＱ［１１：０］の下位４ビットＦＬＱ［３：０］に基づいて補間処理する。補間処理は例えば線形補間であり、温度補償部６３は、ＣＬｉとＣＬｉ＋１の間を１６分割した値の中から、ＦＬＱ［３：０］に対応する値を選択する。

ディザー処理部６５には、温度補償後容量制御データＩＣＬ［１０：０］が入力容量制御データとして入力される。ディザー処理部６５は、入力容量制御データＩＣＬ［１０：０］に対してディザー処理を行い、その結果であるディザー処理後容量制御データを容量制御データＣＴＤ［１０：０］として可変容量回路３１に出力する。ディザー処理部６５の動作は図９で説明した通りである。即ち、ディザー処理部６５は、ＣＴＤ［１０：０］＝ＩＣＬ［１０：０］とＩＣＬ［１０：０］＋１とを時分割に出力する。「＋１」は、ＩＣＬ［１０：０］のＬＳＢに対して＋１することを示している。

以上の本実施形態では、処理回路６０は、ディザー処理後容量制御データを容量制御データＣＴＤとして可変容量回路３１に出力する。

本実施形態によれば、入力容量制御データと、入力容量制御データに１ＬＳＢが加算されたデータとが、容量制御データＣＴＤとして可変容量回路３１に出力される。これにより、可変容量回路３１の容量値が、入力容量制御データに対応した第１容量値と、入力容量制御データに１ＬＳＢが加算されたデータに対応した第２容量値とに、時分割に切り替わる。これにより、上述したように容量値の誤差が分散されることで容量値の線形性が向上する。

３．第２詳細構成例
図１２は、キャパシターアレイＣＰＡ１の第２詳細構成例である。キャパシターアレイＣＰＡ２も同様な構成である。キャパシターアレイＣＰＡ１は、キャパシターＣＣ１～ＣＣ１１とスイッチＳＷ１～ＳＷ１１と切り替え用キャパシターＣＤＶと切り替え用スイッチＳＷＤＶとを含む。図３と同様な部分については説明を省略する。

切り替え用キャパシターＣＤＶの一端は駆動回路３２の入力ノードＮ１に接続され、切り替え用キャパシターＣＤＶの他端は切り替え用スイッチＳＷＤＶの一端に接続され、切り替え用スイッチＳＷＤＶの他端はグランドノードＮＧＮに接続される。切り替え用キャパシターＣＤＶの構成は、図４で説明したキャパシターＣＣ１の構成と同じである。また切り替え用キャパシターＣＤＶの容量値は、キャパシターＣＣ１の容量値と同じである。切り替え用スイッチＳＷＤＶは例えばトランジスターである。切り替え用スイッチＳＷＤＶは、切り替え制御信号ＣＴＤＶによりオン又はオフに制御される。

図１３は、処理回路６０とメモリー７０の第２詳細構成例である。処理回路６０は、デジタルフィルター６１と温度補償部６３とディザー処理部６５と時分割処理部６４とを含む。メモリー７０は、容量調整値記憶部７１と時分割パターン記憶部７２とを含む。なお図１３に示す各データのビット数は一例であり、これらのビット数は任意であってよい。図１１で説明した構成要素と同じ構成要素については、適宜に説明を省略する。

容量調整値記憶部７１は、出力データＦＬＱ［１１：０］の上位８ビットＦＬＱ［１１：４］と容量調整値ＣＬ［１３：０］とが対応付けられた第１テーブルを記憶している。温度補償部６３は、デジタルフィルター６１から入力された出力データＦＬＱ［１１：０］の上位側ビットＦＬＱ［１１：４］に対応した容量調整値ＣＬ［１３：０］を、容量調整値記憶部７１から読み出す。温度補償部６３は、読み出した容量調整値ＣＬ［１３：０］を線形補間し、その結果を温度補償後容量制御データＩＣＬ［１３：０］として出力する。

ディザー処理部６５は、温度補償部６３から入力された温度補償後容量制御データＩＣＬ［１３：０］に対してディザー処理を行い、その結果をディザー処理後容量制御データＩＣＬ’［１３：０］として出力する。ディザー処理部６５は、ＩＣＬ’［１３：０］＝ＩＣＬ［１３：０］とＩＣＬ［１３：０］＋１とを時分割に出力する。「＋１」は、ＩＣＬ［１３：０］のＬＳＢに対して＋１することを示している。

時分割パターン記憶部７２は、メモリー７０内のアドレス空間において所定アドレス範囲により指定される記憶領域であり、ディザー処理後容量制御データＩＣＬ’［１３：０］の下位３ビットＩＣＬ’［２：０］と、時分割パターン情報ＴＤＰ［３１：０］とが対応付けられた第２テーブルを記憶する。ｊが０以上７以下の整数であるとき、時分割パターン記憶部７２にＩＣＬ’［２：０］＝ｊが入力されたとする。時分割パターン記憶部７２は、第２テーブルにおいてＩＣＬ’［２：０］＝ｊに対応したＴＤＰ［ｋ］＝ＴＤＰｊを時分割処理部６４に出力する。時分割パターン情報ＴＤＰ［３１：０］は、第１容量制御データと第２容量制御データをどのような時系列で出力するかを指示する情報である。

キャパシターアレイの最小容量値であるキャパシターＣＣ１の容量値を整数「１」としたとき、ＩＣＬ’［１３：３］は容量値の整数部分を示し、ＩＣＬ’［２：０］は容量値の小数部分を示す。小数部分は、時分割処理部６４による時分割処理によって実現される。

時分割処理部６４は、ディザー処理後容量制御データＩＣＬ’［１３：０］の上位１１ビットＩＣＬ’［１３：３］＝ＣＬＱと、時分割パターン情報ＴＤＰｊとに基づいて、容量制御データＣＴＤ［１０：０］＝ＣＬＱと切り替え制御信号ＣＴＤＶ＝ＴＤＰ［ｋ］とを出力する。ｋは０以上３１以下の整数である。時分割処理部６４は、ＣＴＤ［１０：０］＝ＣＬＱを変化させずに、ＣＴＤＶ＝ＴＤＰ［０］、ＴＤＰ［１］、・・・、ＴＤＰ［３１］を時分割に出力することで、可変容量回路３１の容量値を時分割制御する。ＣＴＤ［１０：０］＝ＣＬＱとＣＴＤＶ＝０を第１容量制御データと呼び、ＣＴＤ［１０：０］＝ＣＬＱとＣＴＤＶ＝１を第２容量制御データと呼ぶ。時分割処理部６４は、時分割パターン情報ＴＤＰｊに基づいて第１容量制御データと第２容量制御データを時分割に出力することで、時間平均として容量値の小数部分を実現する。

図１４は、時分割パターン記憶部７２に記憶される第２テーブルの例である。図１４では、ＩＣＬ’［２：０］を２進数で示す。また、時分割パターン情報ＴＤＰ［３１：０］において各ビットの論理レベルを０又は１で示す。

ＩＣＬ’［２：０］＝０００ｈのとき、ＴＤＰ［３１：０］のうち論理レベルが１であるビットの割合は０／８なので、対応する小数は０．０００である。ＩＣＬ’［２：０］＝００１ｈのとき、ＴＤＰ［３１：０］のうち論理レベルが１であるビットの割合は１／８なので、対応する小数は０．１２５である。同様に、ＩＣＬ’［２：０］＝０１０ｈ、０１１ｈ、１００ｈ、１０１ｈ、１１０ｈ、１１１ｈのとき、ＴＤＰ［３１：０］のうち論理レベルが１であるビットの割合は２／８、３／８、４／８、５／８、６／８、７／８なので、対応する小数は０．２５０、０．３７５、０．５００、０．６２５、０．７５０、０．８７５である。

このような時分割パターン情報ＴＤＰ［３１：０］を用いて時分割制御が行われることで、ＣＬＱ＋０、ＣＬＱ＋０．１２５、ＣＬＱ＋０．２５０、・・・、ＣＬＱ＋０．８７５のような小数部分を実質的に含む容量制御データが実現される。

図１５は、第２詳細構成例における処理回路６０の動作を説明するタイミングチャートである。図１５には、所定間隔で繰り返される複数の期間のうち１つの期間ＴＢ１を示している。

期間ＴＢ１において温度補償部６３がＩＣＬ［１３：３］＝ＣＬＱとＩＣＬ［２：０］＝０１０を出力したとする。ディザー処理部６５は、ＩＣＬ’［１３：３］＝ＣＬＱを出力すると共に、ＩＣＬ’［２：０］＝０１０と０１１を時分割に交互に出力する。時分割処理部６４は、容量制御データＣＴＤ［１０：０］＝ＩＣＬ’［１３：３］＝ＣＬＱを出力する。また、時分割処理部６４は、ＩＣＬ’［２：０］＝０１０のとき、ＩＣＬ’［２：０］＝０１０に対応した時分割パターン情報ＴＤＰ［３１：０］に基づいてＣＴＤＶ＝ＴＤＰ［ｋ］＝１、０、０、０、１、・・・、０を時分割に出力する。時分割処理部６４は、ＩＣＬ’［２：０］＝０１１のとき、ＩＣＬ’［２：０］＝０１１に対応した時分割パターン情報ＴＤＰ［３１：０］に基づいてＣＴＤＶ＝ＴＤＰ［ｋ］＝１、０、１、０、１、・・・、０を時分割に出力する。

ＩＣＬ’［２：０］＝０１０のとき、ＴＤＰ［ｋ］の時間平均は２／８なので、時間平均における可変容量回路３１の容量値はＣＬＱ＋２／８となる。ＩＣＬ’［２：０］＝０１１のとき、ＴＤＰ［ｋ］の時間平均は３／８なので、時間平均における可変容量回路３１の容量値はＣＬＱ＋３／８となる。ディザー処理により、これらが交互に繰り返されるので、期間ＴＢ１において時間平均の容量値はＣＬＱ＋２．５／８となる。

図１６は、ディザー処理部６５によるディザー処理を行わない場合における、容量制御データＣＴＤ＝ＣＬＱに対する可変容量回路３１の容量値である。黒丸は、キャパシターアレイに実在する容量値、即ちＣＬＱによって示される整数部分を示す。白丸は、時分割処理部６４による時分割処理によって実現される小数部分を示す。

容量値の整数部分を考えると、ＣＬＱ＝７と８の切り替わりにおいて、ユニットキャパシターの直列接続と並列接続が切り替わるため、ＣＬＱ＝７に対応した容量値とＣＬＱ＝８に対応した容量値の線形性が低下する。容量値の小数部分を含めると、ＣＬＱ＝７＋７／８とＣＬＱ＝８＋０／８との切り替わりにおいて、容量値の線形性が低下することになる。なお、７／８や０／８は、ＣＴＤＶ＝ＴＤＰ［ｋ］によって実現される小数部分を示す。

図１７は、第２詳細構成例のディザー処理を適用したときの、容量制御データＣＴＤ＝ＣＬＱに対する可変容量回路３１の容量値である。図１７には、ＣＬＱ＝８の付近のみを拡大して示す。黒丸と白丸は図１６と同様であり、三角が、第２詳細構成例のディザー処理を適用したときの容量値を示している。

ＣＬＱ＝７＋７／８のとき、ディザー処理によってＣＬＱ＝７＋７／８とＣＬＱ＝８＋０／８が交互に出力されるので、可変容量回路３１の容量値は、ＣＬＱ＝７＋７／８のときの容量値とＣＬＱ＝８＋０／８のときの容量値との時間平均となる。図１７では、それをＣＬＱ＝７＋７．５／８に対応した三角マークで示している。ＣＬＱ＝７＋７／８とＣＬＱ＝８＋０／８の切り替わりにおいて容量値の誤差が大きいが、上記ディザー処理によって誤差が分散されることで、ＣＬＱに対する容量値の線形性が改善する。線形性が改善することで、発振周波数の温度補償の補償精度が向上し、発振周波数の偏差を低減できる。

以上の本実施形態では、処理回路６０は、ディザー処理後容量制御データＩＣＬ’［１３：０］に対する時分割処理を行う時分割処理部６４を有する。ディザー処理部６５は、第１容量値ＣＬＱ＋２／８に対応した第１ディザー処理後容量制御データＩＣＬ’［１３：３］＝ＣＬＱ、ＩＣＬ’［２：０］＝０１０と、第２容量値ＣＬＱ＋３／８に対応した第２ディザー処理後容量制御データＩＣＬ’［１３：３］＝ＣＬＱ、ＩＣＬ’［２：０］＝０１０とを、時分割に出力する。時分割処理部６４は、第１ディザー処理後容量制御データに基づいて、時間平均として可変容量回路３１の容量値が第１容量値ＣＬＱ＋２／８となるように時分割処理を行って容量制御データＣＴＤ［１０：０］＝ＣＬＱ、ＣＴＤＶ＝ＴＤＰ［ｋ］を出力する。時分割処理部６４は、第２ディザー処理後容量制御データに基づいて、時間平均として可変容量回路３１の容量値が第２容量値ＣＬＱ＋３／８となるように時分割処理を行って容量制御データＣＴＤ［１０：０］＝ＣＬＱ、ＣＴＤＶ＝ＴＤＰ［ｋ］を出力する。

本実施形態によれば、ディザー処理後に更に時分割処理が行われることで、キャパシターアレイの最小容量値よりも更に小さい容量値を、時分割処理の時間平均として実現可能である。キャパシターアレイの最小容量値は、キャパシターＣＣ１の容量値であり、これを整数「１」とすると、ＣＬＱが整数部分に相当し、２／８と３／８が小数部分に相当する。これにより、キャパシターアレイのキャパシター数、或いはキャパシターアレイのレイアウト面積を増加させることなく、温度補償の補償精度を向上させることが可能となる。温度補償の補償精度が向上することで、温度補償後の発振周波数の偏差がより小さくなる。

また本実施形態では、時分割処理部６４は、第１ディザー処理後容量制御データＩＣＬ’［１３：３］＝ＣＬＱ、ＩＣＬ’［２：０］＝０１０が入力されたとき、時間平均において可変容量回路３１の容量値が第１容量値ＣＬＱ＋２／８となるように、第３容量値に対応した容量制御データと、第４容量値に対応した容量制御データとを時分割に可変容量回路３１に出力する。第３容量値は、第１容量値ＣＬＱ＋２／８以下であり、第４容量値は、第１容量値ＣＬＱ＋２／８より大きい。

図１５において、第３容量値に対応した容量制御データは、ＣＴＤ［１０：０］＝ＣＬＱ、ＣＴＤＶ＝０であり、第３容量値は、ＣＬＱに対応した容量値である。また、第４容量値に対応した容量制御データは、ＣＴＤ［１０：０］＝ＣＬＱ、ＣＴＤＶ＝１であり、第４容量値は、ＣＬＱ＋１に対応した容量値である。時分割はＣＴＤＶ＝ＴＤＰ［ｋ］＝１、０、０、０、１、・・・、０に基づいて行われ、時間平均として第１容量値ＣＬＱ＋２／８が実現される。

また時分割処理部６４は、第２ディザー処理後容量制御データＩＣＬ’［１３：３］＝ＣＬＱ、ＩＣＬ’［２：０］＝０１１が入力されたとき、時間平均において可変容量回路３１の容量値が第２容量値ＣＬＱ＋３／８となるように、第５容量値に対応した容量制御データと、第６容量値に対応した容量制御データとを時分割に可変容量回路３１に出力する。第５容量値は、第２容量値ＣＬＱ＋３／８以下であり、第６容量値は、第２容量値ＣＬＱ＋３／８より大きい。

図１５において、第５容量値に対応した容量制御データは、ＣＴＤ［１０：０］＝ＣＬＱ、ＣＴＤＶ＝０であり、第５容量値は、ＣＬＱに対応した容量値である。また、第６容量値に対応した容量制御データは、ＣＴＤ［１０：０］＝ＣＬＱ、ＣＴＤＶ＝１であり、第６容量値は、ＣＬＱ＋１に対応した容量値である。時分割はＣＴＤＶ＝ＴＤＰ［ｋ］＝１、０、１、０、１、・・・、０に基づいて行われ、時間平均として第２容量値ＣＬＱ＋３／８が実現される。

本実施形態によれば、ディザー処理により、可変容量回路３１の容量値が第１容量値ＣＬＱ＋２／８と第２容量値ＣＬＱ＋３／８に切り替わる。このとき、容量値の小数部分である２／８と３／８は、各々、時分割処理によって実現されている。これにより、キャパシターアレイの最小容量値よりも更に小さい容量値を用いると共に、ディザー処理によって容量値の線形性を向上可能である。

また本実施形態では、キャパシターアレイＣＰＡ１は、切り替え用キャパシターＣＤＶと切り替え用スイッチＳＷＤＶとを有する。切り替え用キャパシターＣＤＶは、バイナリーに重み付けされた複数のキャパシターＣＣ１～ＣＣ１１のうち容量値が最小のキャパシターＣＣ１と同じ容量値である。切り替え用スイッチＳＷＤＶは、発振ノードとグランドノードＮＧＮとの間に切り替え用キャパシターＣＤＶと直列に設けられる。切り替え用スイッチＳＷＤＶは、第３容量値に対応した容量制御データが入力されたとき、オフになり、第４容量値に対応した容量制御データが入力されたとき、オンになる。また切り替え用スイッチＳＷＤＶは、第５容量値に対応した容量制御データが入力されたとき、オフになり、第６容量値に対応した容量制御データが入力されたとき、オンになる。

本実施形態によれば、切り替え用スイッチＳＷＤＶが時分割にオン又はオフされることで、可変容量回路３１の容量値が、切り替え用キャパシターＣＤＶの容量値の分だけ時分割に変化する。切り替え用キャパシターＣＤＶの容量値は、キャパシターアレイにおいて容量値が最小のキャパシターＣＣ１と同じであることから、その最小容量値よりも更に小さい容量値が、時分割の時間平均として実現されることになる。

以上に説明した本実施形態の回路装置は、容量制御データを生成する処理回路と、発振回路とを含む。発振回路は、容量制御データに基づいて容量値が可変に制御される可変容量回路を有し、可変容量回路の容量値により発振周波数が制御される。可変容量回路は、キャパシターアレイを有する。キャパシターアレイは、各キャパシターの容量値がバイナリーに重み付けされた複数のキャパシターと、発振回路の発振ノードとグランドノードとの間に複数のキャパシターと直列に設けられると共に容量制御データに基づいてオンオフ制御される複数のスイッチと、を有する。処理回路は、可変容量回路の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理された容量制御データを、出力する。

本実施形態によれば、可変容量回路の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理されることで、その時間平均において可変容量回路の容量値は第１容量値と第２容量値の平均値となる。これにより、容量制御データに対する可変容量回路の容量値の線形性が向上する。即ち、ディザー処理によって第１容量値の誤差と第２容量値の誤差が時間的に分散されるので、時間平均における容量値として見たとき、容量値の線形性が改善される。

また本実施形態では、処理回路は、ディザー処理において、所定間隔で入力容量制御データをサンプリングしてもよい。処理回路は、所定間隔の第１期間においては、第１期間の入力容量制御データと、第１期間の入力容量制御データに１ＬＳＢを加算したデータとを、時分割に切り替えてもよい。処理回路は、第１期間の次の第２期間において、第２期間の入力容量制御データと、第２期間の入力容量制御データに１ＬＳＢを加算したデータとを、時分割に切り替えてもよい。

本実施形態によれば、所定間隔で入力容量制御データがサンプリングされることから、第１期間において入力容量制御データは変化せず、その入力容量制御データと入力容量制御データに１ＬＳＢが加算されたデータとが時分割に出力される。第２期間においても同様である。入力容量制御データに対応した容量値と、入力容量制御データに１ＬＳＢが加算されたデータに対応した容量値との間で線形性が低下している場合であっても、上記のようなディザー処理が行われることで、線形性が改善される。

また本実施形態では、キャパシターアレイの複数のキャパシターは、第１キャパシター群と第２キャパシター群とを有してもよい。第１キャパシター群は、複数のＭＩＭキャパシターが並列接続され、容量制御データの上位側ビットに対応してもよい。第２キャパシター群は、複数のＭＩＭキャパシターが直列接続され、容量制御データの下位側ビットに対応してもよい。

第１キャパシター群と第２キャパシター群では、寄生容量の付き方が異なることから、容量値の誤差が異なる。このため、第１キャパシター群が用いられる容量制御データの範囲と、第２キャパシター群が用いられる容量制御データの範囲との境界において、可変容量回路の容量値の線形性が大きく低下するおそれがある。この点、本実施形態ではディザー処理により容量値の誤差が分散されるので、上記のような境界における線形性が改善する。

また本実施形態では、処理回路は、温度補償部とディザー処理部とを有してもよい。温度補償部は、温度検出データに基づく温度補償処理を行って、温度補償処理の結果を入力容量制御データとして出力してもよい。ディザー処理部は、入力容量制御データに対してディザー処理を行って、ディザー処理後容量制御データを出力してもよい。

温度補償において、キャパシターアレイの線形性が低下すると、温度補償後の発振周波数の偏差が大きくなるおそれがある。本実施形態によれば、ディザー処理によってキャパシターアレイの線形性が改善されるので、温度補償後の発振周波数の偏差を低減可能である。

また本実施形態では、処理回路は、ディザー処理後容量制御データを容量制御データとして可変容量回路に出力してもよい。

本実施形態によれば、入力容量制御データと、入力容量制御データに１ＬＳＢが加算されたデータとが、容量制御データとして可変容量回路に出力される。これにより、可変容量回路の容量値が、入力容量制御データに対応した第１容量値と、入力容量制御データに１ＬＳＢが加算されたデータに対応した第２容量値とに、時分割に切り替わる。これにより、上述したように容量値の誤差が分散されることで容量値の線形性が向上する。

また本実施形態では、処理回路は、ディザー処理後容量制御データに対する時分割処理を行う時分割処理部を有してもよい。ディザー処理部は、第１容量値に対応した第１ディザー処理後容量制御データと、第２容量値に対応した第２ディザー処理後容量制御データとを、時分割に出力してもよい。時分割処理部は、第１ディザー処理後容量制御データに基づいて、時間平均として可変容量回路の容量値が第１容量値となるように時分割処理を行って容量制御データを出力してもよい。時分割処理部は、第２ディザー処理後容量制御データに基づいて、時間平均として可変容量回路の容量値が第２容量値となるように時分割処理を行って容量制御データを出力してもよい。

本実施形態によれば、ディザー処理後に更に時分割処理が行われることで、キャパシターアレイの最小容量値よりも更に小さい容量値が、時分割処理の時間平均として実現される。これにより、キャパシターアレイのキャパシター数、或いはキャパシターアレイのレイアウト面積を増加させることなく、温度補償の補償精度を向上させることが可能となる。温度補償の補償精度が向上することで、温度補償後の発振周波数の偏差がより小さくなる。

また本実施形態では、時分割処理部は、第１ディザー処理後容量制御データが入力されたとき、時間平均において可変容量回路の容量値が第１容量値となるように、第１容量値以下の第３容量値に対応した容量制御データと、第１容量値より大きい第４容量値に対応した容量制御データとを時分割に可変容量回路に出力してもよい。時分割処理部は、第２ディザー処理後容量制御データが入力されたとき、時間平均において可変容量回路の容量値が第２容量値となるように、第２容量値以下の第５容量値に対応した容量制御データと、第２容量値より大きい第６容量値に対応した容量制御データとを時分割に可変容量回路に出力してもよい。

本実施形態によれば、ディザー処理により、可変容量回路の容量値が第１容量値と第２容量値に切り替わる。このとき、第１容量値の小数部分と第２容量値の小数部分とが、各々、時分割処理によって実現される。これにより、キャパシターアレイの最小容量値よりも更に小さい容量値が実現されると共に、ディザー処理によって容量値の線形性が向上される。

また本実施形態では、キャパシターアレイは、バイナリーに重み付けされた複数のキャパシターのうち容量値が最小のキャパシターと同じ容量値の切り替え用キャパシターと、発振ノードとグランドノードとの間に切り替え用キャパシターと直列に設けられる切り替え用スイッチと、を有してもよい。切り替え用スイッチは、第３容量値に対応した容量制御データが入力されたとき、オフになり、第４容量値に対応した容量制御データが入力されたとき、オンになってもよい。切り替え用スイッチは、第５容量値に対応した容量制御データが入力されたとき、オフになり、第６容量値に対応した容量制御データが入力されたとき、オンになってもよい。

本実施形態によれば、切り替え用スイッチが時分割にオン又はオフされることで、可変容量回路の容量値が、切り替え用キャパシターの容量値の分だけ時分割に変化する。切り替え用キャパシターの容量値は、キャパシターアレイにおいて容量値が最小のキャパシターと同じであることから、その最小容量値よりも更に小さい容量値が、時分割の時間平均として実現されることになる。

また本実施形態の発振器は、上記のいずれかに記載された回路装置と、発振回路により駆動されることで発振する振動子と、を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、振動子及び発振器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…振動子、２０…回路装置、３０…発振回路、３１…可変容量回路、３２…駆動回路、４５…温度センサー回路、６０…処理回路、６１…デジタルフィルター、６３…温度補償部、６４…時分割処理部、６５…ディザー処理部、７０…メモリー、７１…容量調整値記憶部、７２…時分割パターン記憶部、ＣＣ１～ＣＣ１１…キャパシター、ＣＤＶ…切り替え用キャパシター、ＣＰＡ１，ＣＰＡ２…キャパシターアレイ、ＣＴＤ…容量制御データ、ＣＴＤＶ…切り替え制御信号、ＤＴＤ…温度検出データ、ＩＣＬ…入力容量制御データ、ＩＣＬ'…ディザー処理後容量制御データ、ＬＣＧ…第１キャパシター群、ＳＣＧ…第２キャパシター群、ＳＷ１～ＳＷ１１…スイッチ、ＳＷＤＶ…切り替え用スイッチ、ＴＡ１～ＴＡ４，ＴＢ１…期間、ＴＤＰ…時分割パターン情報、ＵＣ１ａ～ＵＣ１ｄ，ＵＣ２ａ，ＵＣ２ｂ，ＵＣ３ａ～ＵＣ３ｄ，ＵＣａ，ＵＣｂ…ユニットキャパシター

Claims (9)

1. 容量制御データを生成する処理回路と、
   前記容量制御データに基づいて容量値が可変に制御される可変容量回路を有し、前記可変容量回路の容量値により発振周波数が制御される発振回路と、
   を含み、
   前記可変容量回路は、キャパシターアレイを有し、
   前記キャパシターアレイは、
   各キャパシターの容量値がバイナリーに重み付けされた複数のキャパシターと、
   前記発振回路の発振ノードとグランドノードとの間に前記複数のキャパシターと直列に設けられると共に前記容量制御データに基づいてオンオフ制御される複数のスイッチと、
   を有し、
   前記処理回路は、前記可変容量回路の容量値を時分割に第１容量値と第２容量値に切り替えるようにディザー処理された前記容量制御データを、出力することを特徴とする回路装置。
2. 請求項１に記載された回路装置において、
   前記処理回路は、前記ディザー処理において、
   所定間隔で入力容量制御データをサンプリングし、
   前記所定間隔の第１期間においては、前記第１期間の前記入力容量制御データと、前記第１期間の前記入力容量制御データに１ＬＳＢを加算したデータとを、時分割に切り替え、
   前記第１期間の次の第２期間において、前記第２期間の前記入力容量制御データと、前記第２期間の前記入力容量制御データに１ＬＳＢを加算したデータとを、時分割に切り替えることを特徴とする回路装置。
3. 請求項１又は２に記載された回路装置において、
   前記キャパシターアレイの前記複数のキャパシターは、
   複数のＭＩＭキャパシターが並列接続され、前記容量制御データの上位側ビットに対応した第１キャパシター群と、
   複数のＭＩＭキャパシターが直列接続され、前記容量制御データの下位側ビットに対応した第２キャパシター群と、
   を有することを特徴とする回路装置。
4. 請求項２に記載された回路装置において、
   前記処理回路は、
   温度検出データに基づく温度補償処理を行って、前記温度補償処理の結果を前記入力容量制御データとして出力する温度補償部と、
   前記入力容量制御データに対して前記ディザー処理を行って、ディザー処理後容量制御データを出力するディザー処理部と、
   を有することを特徴とする回路装置。
5. 請求項４に記載された回路装置において、
   前記処理回路は、前記ディザー処理後容量制御データを前記容量制御データとして前記可変容量回路に出力することを特徴とする回路装置。
6. 請求項４に記載された回路装置において、
   前記処理回路は、前記ディザー処理後容量制御データに対する時分割処理を行う時分割処理部を有し、
   前記ディザー処理部は、前記第１容量値に対応した第１ディザー処理後容量制御データと、前記第２容量値に対応した第２ディザー処理後容量制御データとを、時分割に出力し、
   前記時分割処理部は、
   前記第１ディザー処理後容量制御データに基づいて、時間平均として前記可変容量回路の容量値が前記第１容量値となるように前記時分割処理を行って前記容量制御データを出力し、
   第２ディザー処理後容量制御データに基づいて、時間平均として前記可変容量回路の容量値が前記第２容量値となるように前記時分割処理を行って前記容量制御データを出力することを特徴とする回路装置。
7. 請求項６に記載された回路装置において、
   前記時分割処理部は、
   前記第１ディザー処理後容量制御データが入力されたとき、時間平均において前記可変容量回路の容量値が前記第１容量値となるように、前記第１容量値以下の第３容量値に対応した前記容量制御データと、前記第１容量値より大きい第４容量値に対応した前記容量制御データとを時分割に前記可変容量回路に出力し、
   前記第２ディザー処理後容量制御データが入力されたとき、時間平均において前記可変容量回路の容量値が前記第２容量値となるように、前記第２容量値以下の第５容量値に対応した前記容量制御データと、前記第２容量値より大きい第６容量値に対応した前記容量制御データとを時分割に前記可変容量回路に出力することを特徴とする回路装置。
8. 請求項７に記載された回路装置において、
   前記キャパシターアレイは、
   前記バイナリーに重み付けされた前記複数のキャパシターのうち容量値が最小のキャパシターと同じ容量値の切り替え用キャパシターと、
   前記発振ノードと前記グランドノードとの間に前記切り替え用キャパシターと直列に設けられる切り替え用スイッチと、
   を有し、
   前記切り替え用スイッチは、
   前記第３容量値に対応した前記容量制御データが入力されたとき、オフになり、前記第４容量値に対応した前記容量制御データが入力されたとき、オンになり、
   前記第５容量値に対応した前記容量制御データが入力されたとき、オフになり、前記第６容量値に対応した前記容量制御データが入力されたとき、オンになることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載された回路装置と、
   前記発振回路により駆動されることで発振する振動子と、
   を含むことを特徴とする発振器。

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