JP2022090222A - 半導体装置およびその製造方法 - Google Patents

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Abstract

Figure 2022090222000001
【課題】本開示は、容易にゲート耐圧を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本開示による半導体装置は、セル部と当該セル部を平面視で囲む終端部とを有する第１導電型のシリコン基板と、セル部におけるシリコン基板の表面に設けられた第１導電型のエミッタ層と、セル部におけるシリコン基板の裏面に設けられた第２導電型のコレクタ層と、エミッタ層とコレクタ層との間に設けられた第１導電型のドリフト層と、エミッタ層の表面からドリフト層に達するように設けられたトレンチゲートと、終端部におけるシリコン基板の表面に設けられた第２導電型のウェル層とを備え、セル部において結晶欠陥に含まれる空孔は、終端部において結晶欠陥に含まれる空孔よりも少ない。
【選択図】図１

Description

本開示は、半導体装置およびその製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびダイオードなどのパワー半導体に使用されるウエハは、サイズが６インチまたは８インチの場合は主にＦＺ（Floating Zone）法によって製造される。一方、直接材料費およびウエハプロセス費を削減するために、ウエハの大口径化が進んでいる。例えば、１２インチのウエハは、主にＭＣＺ（Magnetic field applied Czochralski）法によって製造される。ＭＣＺ法によって製造されたウエハは、ＦＺ法によって製造されたウエハよりも、ウエハに含まれる酸素濃度が高い。酸素濃度はＣＯＰ（Crystal Originated Particle）などの結晶欠陥と関係しており、酸素に起因する結晶欠陥によってゲート耐圧が低下するという問題がある。従って、ゲート耐圧を向上させるためには、ウエハに含まれる酸素濃度を低減することが望ましい。
ＭＣＺ法によって製造されたウエハに含まれる酸素濃度を低減する方法として、従来、デバイスウエハにキャリアウエハを接着し、有益な任意の熱処理中に酸素をデバイスウエハからキャリアウエハに拡散させることによって、デバイスウエハ内の酸素濃度を低く維持する技術が開示されている（例えば、特許文献１参照）。
特開２０１６－１１１３３７号公報
特許文献１の技術では、デバイスウエハの他にキャリアウエハが必要であり、デバイスウエハ内の酸素濃度を低く維持するために要する工程数およびコストが増加するという問題がある。このように、特許文献１の技術では、容易にゲート耐圧を向上させることができないという問題がある。
本開示は、このような問題を解決するためになされたものであり、容易にゲート耐圧を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。
上記の課題を解決するために、本開示による半導体装置は、セル部と当該セル部を平面視で囲む終端部とを有する第１導電型のシリコン基板と、セル部におけるシリコン基板の表面に設けられた第１導電型のエミッタ層と、セル部におけるシリコン基板の裏面に設けられた第２導電型のコレクタ層と、エミッタ層とコレクタ層との間に設けられた第１導電型のドリフト層と、エミッタ層の表面からドリフト層に達するように設けられたトレンチゲートと、終端部におけるシリコン基板の表面に設けられた第２導電型のウェル層とを備え、セル部において結晶欠陥に含まれる空孔は、終端部において結晶欠陥に含まれる空孔よりも少ない。
本開示によれば、セル部において結晶欠陥に含まれる空孔は、終端部において結晶欠陥に含まれる空孔よりも少ないため、容易にゲート耐圧を向上させることが可能となる。
実施の形態１による半導体装置の構成を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 実施の形態１による半導体装置において結晶欠陥の消滅を説明するための図である。 実施の形態２による半導体装置のウエハプロセス完了後における表面からの深さと酸素濃度との関係を示すグラフである。 実施の形態２による半導体装置のウエハプロセス完了後における酸素濃度とゲート耐圧との関係を示すグラフである。 実施の形態２による半導体装置のウエハプロセス開始前とウエハプロセス完了後とにおける酸素濃度の関係を示すグラフである。
＜実施の形態１＞
＜構成＞
図１は、実施の形態１による半導体装置の構成を示す断面図である。なお、以下では、ｎ型を第１導電型とし、ｐ型を第２導電型として説明するが、ｐ型を第１導電型とし、ｎ型を第２導電型としてもよい。また、以下で説明する半導体装置は、ＩＧＢＴである。
実施の形態１による半導体装置は、セル部と当該セル部を平面視で囲む終端部とを有するｎ型（第１導電型）のｎ型シリコン基板１を備えている。ｎ型シリコン基板１は、ｎ型のドリフト層を有している。図１において、セル部におけるｐベース層２とバッファ層９との間に存在する層は、ドリフト層に相当する。
セル部におけるｎ型シリコン基板１の表面側には、ｐ型（第２導電型）のベース層２が設けられている。また、セル部におけるｎ型シリコン基板１の最表面には、ｎ型のｎ＋エミッタ層３およびｐ型のｐ＋層６が設けられている。
セル部において、ｎ＋エミッタ層３の表面から、ｎ＋エミッタ層３およびｐベース層２を貫通してドリフト層に達するようにトレンチゲート４が設けられている。トレンチゲート４の内壁にはゲート酸化膜５が設けられている。トレンチゲート４内には、ゲート酸化膜５を介してポリシリコン１３が充填されている。また、トレンチゲート４の表面を覆うように層間絶縁膜７が設けられており、ｎ＋エミッタ層３、ｐ＋層６、および層間絶縁膜７を覆うように表面電極８が設けられている。
終端部におけるｎ型シリコン基板１の表面には、ｐ型のｐウェル層１２が設けられている。ｐウェル層１２の表面には、ポリシリコン１３および層間絶縁膜７が設けられている。層間絶縁膜７は開口部を有するように選択的に設けられており、当該開口部を充填しかつ一部が層間絶縁膜７の表面にはみ出るように表面電極８が設けられている。表面電極８は、ポリシリコン１３上にも設けられている。
セル部および終端部におけるｎ型シリコン基板１の裏面には、バッファ層９およびｐ型のｐコレクタ層１０が設けられている。ｐコレクタ層１０上には、裏面電極１１が設けられている。
ｎ型シリコン基板１のセル部における表層は、終端部における表層と比較して、結晶欠陥の内壁酸化膜に含まれる酸素が除去されることによって発生した空孔が少ない。空孔の詳細については後述する。
＜製造方法＞
実施の形態１による半導体装置の製造方法について、図１～１２を用いて説明する。
まず、図２に示すように、ｎ型のドリフト層を有するｎ型シリコン基板１を準備する。ｎ型シリコン基板１は、ＭＣＺ法によって製造された大口径のウエハをカットして製造されたものである。ドリフト層におけるｎ型の不純物濃度は、半導体装置の耐圧に応じて決定する。
次に、図３に示すように、ｎ型シリコン基板１の終端部の表層にｐウェル層１２を形成するために、ｎ型シリコン基板１の表面上に厚い酸化膜１４を形成する。具体的には、写真製版技術を用いてｎ型シリコン基板１の表面上に酸化膜１４を形成する。このとき、セル部ではｎ型シリコン基板１の表面上に酸化膜１４が間断なく形成され、終端部ではｎ型シリコン基板１の表面上に酸化膜１４がエッチングされて選択的に形成される。すなわち、終端部において、ｎ型シリコン基板１の表面上に形成された酸化膜１４は、開口部を有するように形成される。当該開口部の底部は、ｎ型シリコン基板１の表面が露出している。
次に、図４に示すように、終端部におけるｎ型シリコン基板１の表面上に形成された酸化膜１４の開口部の底部を覆うように下敷き酸化膜１５を形成する。
次に、図５に示すように、ｎ型シリコン基板１の表面側から、ボロン（Ｂ）などのｐ型の不純物をｎ型シリコン基板１内にイオン注入する。なお、本実施の形態１では、厚い酸化膜１４をマスクにしてイオン注入しているが、レジストを用いてイオン注入してもよい。
次に、図６に示すように、１０００℃以上の高温の窒素雰囲気中で２４０分以上の熱処理を行うことによって、ｐウェル層１２を形成する。なお、酸素雰囲気中で酸化を行いながら熱処理を行うことも可能である。このような高温の熱処理を行うことによってゲート耐圧を向上させるメカニズムについて、図１３を用いて説明する。
シリコンウエハは、ＣＺ（Czochralski）法（ＭＣＺ法を含む）によって引き上げられた単結晶のインゴットを切り出して製造される。単結晶のシリコンの結晶構造は、８個のシリコン原子を持つ単位格子によるダイヤモンド構造になっており、各シリコン原子は４つの結合手によって周囲の４個のシリコン原子と結合している。
しかし、実際は、生産性を向上させるために高速で引き上げると均質な単結晶ができず、線欠陥、転移、または凝集して形成された原子空孔などの種々の結晶欠陥が発生してしまう。結晶欠陥の１つである空孔の周囲に存在するシリコン原子は、４つの結合手の全てが結合に使われているわけではない。そのため、空孔の周囲に存在するシリコン原子は、ＣＺ法によって製造されたウエハに多く含まれている酸素と複合体を形成し、酸化膜（内壁酸化膜）を形成する。このような複合体が多いと、シリコンを酸化したときに良質の酸化膜を形成することができず、酸化膜の耐圧の低下を招いてしまう。特に、ゲート酸化膜のようなデバイス動作に重要な役割を果たす酸化膜の場合、酸化膜の耐圧の低下はデバイスの信頼性の低下を招く。従って、空孔によるデバイスへの悪影響を顕在化させないように、ウエハの品質の向上およびウエハプロセスを構築する必要がある。
実施の形態１では、セル部におけるｎ型シリコン基板１の表面上に酸化膜１４が間断なく形成された状態で熱処理を行うため、セル部の方が終端部よりも、酸素が除去されて発生した空孔を少なくすることができる。また、セル部におけるｎ型シリコン基板１の表面上に酸化膜１４が間断なく形成されているため、セル部で発生した空孔の中に格子間シリコン（「格子間Ｓｉ」ともいう）が注入されやすく、結晶欠陥を低減してゲート耐圧を向上させることができる。熱処理は、より望ましくは、１１５０℃以上で３６０分以上行うことによって、より効果を高めることができる。
また、熱処理において、ウエハボートの挿入時の温度は５００℃程度であり、そこから徐々に所望の処理温度まで上げていくが、このときの昇温および降温のレートを２℃／分以下とすることによって、ウエハで発生する転位欠陥であるスリップを防止することができる。
図６の例では、終端部において選択的に形成された酸化膜１４の開口部の底部を覆うように下敷き酸化膜１５が形成されているが、下敷き酸化膜１５の厚さが薄いため、熱処理時にｎ型シリコン基板１から酸素が除去されてセル部よりも多くの空孔が発生する。
半導体装置の製造方法の説明に戻り、図６の後は図７に示すように、セル部におけるｎ型シリコン基板１の表面側から、ボロンなどのｐ型の不純物をｎ型シリコン基板１内にイオン注入してｐベース層２を形成する。そして、熱処理を行ってｐベース層２を活性化させる。
次に、図８に示すように、セル部におけるｎ型シリコン基板１の表面側から、リンまたはヒ素などのｎ型の不純物を選択的にイオン注入してｎ＋エミッタ層３を形成する。
次に、図９に示すように、セル部において、ｎ＋エミッタ層３の表面から、ｎ＋エミッタ層３およびｐベース層２を貫通してドリフト層に達するようにエッチングしてトレンチを形成する。そして、トレンチの内壁にゲート酸化膜５を形成し、ゲート酸化膜５を介してトレンチ内にポリシリコン１３を充填することによって、トレンチゲート４を形成する。ポリシリコン１３は、ゲート配線としても使用される。
なお、上記で説明したゲート耐圧を向上させるための熱処理は、エッチングしてトレンチを形成した後に実施することも可能である。この場合、上記で説明したタイミングで熱処理を行う場合（図６で熱処理を行う場合）よりも、ゲート酸化膜５付近の結晶欠陥を低減することができると推定される。
次に、図１０に示すように、セル部におけるｎ型シリコン基板１の表面側から、ボロンなどのｐ型の不純物をｎ型シリコン基板１内にイオン注入してｐ＋層６を形成する。そして、熱処理を行ってｐ＋層６を活性化させる。
次に、図１１に示すように、セル部および終端部において層間絶縁膜７を形成する。次に、図１２に示すように、セル部および終端部において表面電極８を形成する。その後、必要に応じて、窒化シリコンまたはポリイミドなどの表面保護膜（図示せず）を形成する。
次に、ｎ型シリコン基板１の裏面側の処理について説明する。
まず、半導体装置の耐圧に応じた厚さになるまで、ｎ型シリコン基板１の裏面を研削する。その後、ｎ型シリコン基板１の裏面側から、リンまたはヒ素などのｎ型の不純物をイオン注入し、アニールを実施してバッファ層９を形成する。同様に、ボロンなどのｐ型の不純物をイオン注入し、アニールを実施してｐコレクタ層１０を形成する。なお、これらのアニールは、１回にまとめて行い、ｎ型とｐ型の不純物の活性化を同時に行うことも可能である。アニールの方法としては、表面電極８に影響を及ぼさないように、レーザーアニールまたは低温のファーネスアニールが実施される。
その後、裏面電極１１を形成する。以上の工程を経て、図１に示す実施の形態１による半導体装置が製造される。
＜効果＞
実施の形態１による半導体装置の製造工程の中で最も高温となる熱処理時に、セル部では間断なく酸化膜を形成し、終端部では選択的に酸化膜を形成した状態で熱処理を行う。酸化膜を形成した状態で熱処理を行うことによって、酸素が除去された空孔にＳｉを注入して、酸素が起因の結晶欠陥を消滅することを補助する（図１３参照）。また、セル部では間断なく酸化膜を形成しているため、空孔へのＳｉの注入効率を高めることができ、ゲート耐圧の向上に寄与し得る。
熱処理時に、セル部では間断なく酸化膜を形成し、終端部では選択的に酸化膜を形成している。従って、セル部の表層における空孔の密度は、終端部よりも低くなる。
１０００℃以上で２４０分以上、より望ましくは１１５０℃以上で３６０分以上の熱処理を行うことによって、酸素に起因した結晶欠陥を減少させることが可能となる。また、１０００℃以上で２４０分以上、より望ましくは１１５０℃以上で３６０分以上の熱処理を行うことによって、ｎ型シリコン基板１の表面側の酸素濃度を減らすことが可能となる。
以上のことから、実施の形態１によれば、セル部で発生した空孔へのＳｉの注入効率を高めることによって、従来よりも容易にゲート耐圧を向上させることが可能となる。
＜実施の形態２＞
実施の形態１で説明した通り、結晶欠陥を低減するためには、結晶欠陥を形成するようなウエハに含まれる酸素濃度を低減すること、結晶欠陥に結合している内壁酸化膜を除去させるための高温の熱処理を実施すること、および格子間シリコンを効率良くバルク内に供給することの３点が重要である。
半導体装置の製造工程では、耐圧を保持するために、終端部に深いｐウェル層１２を形成する際に１１５０℃以上で３６０分以上の熱処理を行うが、このときに、セル部に形成された酸化膜１４を厚く残して酸素を拡散させることが有効である。
図１４は、実施の形態２による半導体装置のウエハプロセス完了後における表面からの深さと酸素濃度との関係を示すグラフである。横軸の深さは、ｎ型シリコン基板１の表面からの深さを示している。また、「酸素濃度ｌｏｗ」はウエハプロセス開始前における初期のウエハに含まれる酸素濃度が低いことを示し、「酸素濃度ｍｉｄｄｌｅ」はウエハプロセス開始前における初期のウエハに含まれる酸素濃度が中程度であることを示し、「酸素濃度ｈｉｇｈ」はウエハプロセス開始前における初期のウエハに含まれる酸素濃度が高いことを示している。なお、実施の形態２による半導体装置の構成および製造方法は、実施の形態１と同じである。
図１４に示すように、酸素は外方拡散によって表面側から抜けるため、表面側の酸素濃度が低下している。最表面で酸素濃度が高くなっているのは、表面に酸化膜が形成されているからである。
図１５は、実施の形態２による半導体装置のウエハプロセス完了後における酸素濃度とゲート耐圧との関係を示すグラフである。ＩＧＢＴではトレンチが深さ３～８μｍ程度で形成されるため、図１５では深さ８μｍにおける酸素濃度とゲート耐圧との関係を示している。
一般的に、ＩＧＢＴでは、ｐコレクタ層１０とｎ＋エミッタ層３との間の耐圧は６００Ｖ以上であり、トレンチの内壁に形成されるゲート絶縁膜の厚さは１０００～１２００Å程度である。上述の通り、本開示によれば酸素濃度を低減することによって高いゲート耐圧を確保することができるため、ゲート酸化膜５の厚さを６００Å程度まで薄くすることができる。すなわち、ゲート酸化膜５の厚さを６００～１２００Å程度にすることができる。これにより、通電能力を高めて、ターンオン損失を低減することができる。
また、酸素濃度を１．８Ｅ１７／ｃｍ３以下とすることによって、ゲート耐圧を改善することができる。具体的には、トレンチゲート４の表面からの深さをＤ１としたとき、セル部において表面からの深さがＤ１未満の酸素濃度は１．８Ｅ１７／ｃｍ３以下である。
実施の形態１で説明した通り、ｎ型シリコン基板１の表面側の構造を形成した後、ｎ型シリコン基板１の裏面側を研削して拡散層などを形成する。表面の熱処理によって酸素が抜けるのは、ｎ型シリコン基板１の表面から深さ５０μｍ程度である。ウエハの初期の厚さが７００～８００μｍである場合、ＩＧＢＴの耐圧を６００～６５００Ｖとすると、ウエハの仕上げ厚さは６０～６５０μｍであり、裏面側の研削によってウエハは５０μｍ以上削られる。従って、コレクタ側の酸素濃度は、ウエハの初期の酸素濃度と同じになる。図１６に示すウエハの初期の酸素濃度とウエハプロセス完了後の酸素濃度との相関関係から、表面側の酸素濃度が１．８Ｅ１７／ｃｍ３である場合、コレクタ側には４．０Ｅ１７／ｃｍ３の酸素が含まれている。
なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ｎ型シリコン基板、２ ｐベース層、３ ｎ＋エミッタ層、４ トレンチゲート、５ ゲート酸化膜、６ ｐ＋層、７ 層間絶縁膜、８ 表面電極、９ バッファ層、１０ ｐコレクタ層、１１ 裏面電極、１２ ｐウェル層、１３ ポリシリコン、１４ 酸化膜、１５ 下敷き酸化膜。

Claims (12)

  1. セル部と当該セル部を平面視で囲む終端部とを有する第１導電型のシリコン基板と、
    前記セル部における前記シリコン基板の表面に設けられた第１導電型のエミッタ層と、
    前記セル部における前記シリコン基板の裏面に設けられた第２導電型のコレクタ層と、
    前記エミッタ層と前記コレクタ層との間に設けられた第１導電型のドリフト層と、
    前記エミッタ層の表面から前記ドリフト層に達するように設けられたトレンチゲートと、
    前記終端部における前記シリコン基板の表面に設けられた第２導電型のウェル層と、
    を備え、
    前記セル部において結晶欠陥に含まれる空孔は、前記終端部において結晶欠陥に含まれる空孔よりも少ない、半導体装置。
  2. 前記セル部における格子間シリコンは、前記終端部における格子間シリコンよりも多い、請求項１に記載の半導体装置。
  3. 前記トレンチゲートの表面からの深さはＤ１であり、
    前記セル部において表面からの深さがＤ１未満の酸素濃度は１．８Ｅ１７／ｃｍ３以下である、請求項１または２に記載の半導体装置。
  4. 前記Ｄ１は３～８μｍである、請求項３に記載の半導体装置。
  5. 前記コレクタ層の酸素濃度は４．０Ｅ１７／ｃｍ３以下である、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記ドリフト層の酸素濃度は、前記コレクタ層の酸素濃度と同じである、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記トレンチゲートの内壁に設けられたゲート酸化膜をさらに備え、
    前記コレクタ層と前記エミッタ層との間の耐圧は６００Ｖ以上であり、前記ゲート酸化膜の厚さは６００～１２００Åである、請求項１から６のいずれか１項に記載の半導体装置。
  8. （ａ）ＭＣＺ（Magnetic field applied Czochralski）法によって製造され、セル部と当該セル部を平面視で囲む終端部とを有する第１導電型のシリコン基板を準備する工程と、
    （ｂ）前記セル部における前記シリコン基板の表面にイオン注入して第１導電型のエミッタ層を形成する工程と、
    （ｃ）前記終端部における前記シリコン基板の表面にイオン注入して第２導電型のウェル層を形成する工程と、
    （ｄ）前記エミッタ層の表面をエッチングしてトレンチゲートを形成する工程と、
    （ｅ）前記セル部の表面に酸化膜を間断なく形成し、かつ前記終端部に酸化膜を選択的に形成した状態で熱処理を行う工程と、
    を備える、半導体装置の製造方法。
  9. 前記熱処理は１１５０℃以上かつ３６０分以上行われる、請求項８に記載の半導体装置の製造方法。
  10. 前記工程（ｅ）の後、
    （ｆ）前記シリコン基板の裏面を研削する工程と、
    （ｇ）研削後の前記シリコン基板の裏面にイオン注入して第２導電型のコレクタ層を形成する工程と、
    をさらに備える、請求項８または９に記載の半導体装置の製造方法。
  11. 前記熱処理は、５００℃以上における昇温および降温のレートが２℃／分以下である、請求項８から１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記工程（ｅ）は前記工程（ｄ）の後に行う、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
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