JP2022086116A - 固体撮像素子、固体撮像素子の制御方法、および、撮像装置 - Google Patents

Abstract

【課題】画素加算を行う固体撮像素子において、画質を向上させる。【解決手段】画素アレイ部には、各々がアナログ信号を生成する複数の画素が配列される。複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換する。切替部は、所定の高階調モードが設定された場合には複数の画素のうち加算対象の画素のアナログ信号を複数のアナログデジタル変換器に供給する。論理回路は、高階調モードが設定された場合には複数のアナログデジタル変換器のそれぞれにより生成されたデジタル信号を加算する。【選択図】図１３

Description

本技術は、固体撮像素子に関する。詳しくは、列ごとにＡＤＣ（Analog to Digital Converter）を配置した固体撮像素子、固体撮像素子の制御方法、および、撮像装置に関する。

従来より、固体撮像素子などにおいては、列ごとにＡＤＣを配置して行ごとにＡＤ（Analog to Digital）変換を行うカラムＡＤＣ方式が広く用いられている。例えば、特定のモードが設定された際に、カラムＡＤＣ方式により生成した複数の画素データを加算する固体撮像素子が提案されている（例えば、特許文献１参照。）。

特開２０１２－１５５９９号公報

上述の従来技術では、画素加算により、階調ビット数の拡張を図っている。しかしながら、上述の固体撮像素子では、互いにアドレスの異なる複数の画素データを加算するため、画像データの解像度が低下し、その結果、画質が低下するおそれがある。

本技術はこのような状況に鑑みて生み出されたものであり、画素加算を行う固体撮像素子において、画質を向上させることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、所定の高階調モードが設定された場合には上記複数の画素のうち加算対象の画素の上記アナログ信号を上記複数のアナログデジタル変換器に供給する切替部と、上記高階調モードが設定された場合には上記複数のアナログデジタル変換器のそれぞれにより生成された上記デジタル信号を加算する論理回路とを具備する固体撮像素子、および、その制御方法である。これにより、画像データの画質が向上するという作用をもたらす。

また、この第１の側面において、所定数の負荷ＭＯＳトランジスタをさらに具備し、上記画素アレイ部には、所定数の垂直信号線が配線され、上記複数の画素のそれぞれは、上記所定数の垂直信号線のいずれかに接続され、上記垂直信号線のそれぞれに上記負荷ＭＯＳトランジスタが接続され、上記高階調モードが設定された場合には上記加算対象の画素が接続された上記垂直信号線に対応する負荷ＭＯＳトランジスタがオン状態に移行し、上記加算対象の画素が接続されない上記垂直信号線に対応する負荷ＭＯＳトランジスタがオフ状態に移行してもよい。これにより、消費電力が低減するという作用をもたらす。

また、この第１の側面において、上記切替部は、第１切替部および第２切替部を含み、上記複数のアナログデジタル変換器は、複数の第１アナログデジタル変換器と複数の第２アナログデジタル変換器とを含み、上記第１切替部は、上記高階調モードが設定された場合には上記加算対象の画素の上記アナログ信号を上記複数の第１アナログデジタル変換器に供給し、上記第２切替部は、上記高階調モードが設定された場合には上記加算対象の画素の上記アナログ信号を上記複数の第２アナログデジタル変換器に供給してもよい。これにより、階調が向上するという作用をもたらす。

また、この第１の側面において、上記画素アレイ部は、所定数の共有ブロックに分割され、上記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列されてもよい。これにより、回路規模が削減されるという作用をもたらす。

また、この第１の側面において、上記複数の画素はベイヤー配列により配列されてもよい。これにより、ベイヤー配列の画像データの画質が向上するという作用をもたらす。

また、この第１の側面において、上記共有ブロック内の上記複数の画素は、同一色の可視光を光電変換し、上記高階調モードが設定された場合には上記共有ブロック内の画素の全てが駆動して上記アナログ信号を生成し、上記高階調モードが設定されない場合には上記共有ブロック内の画素の一部が駆動して上記アナログ信号を生成してもよい。これにより、アナログ加算およびデジタル加算が実行されるという作用をもたらす。

また、この第１の側面において、上記共有ブロック内の画素数は２つであり、上記複数の画素のそれぞれの形状は、長方形であってもよい。これにより、アナログ加算およびデジタル加算が実行されるという作用をもたらす。

また、この第１の側面において、上記共有ブロック内の画素数は４つであり、上記複数の画素はクワッドベイヤー配列により配列されてもよい。これにより、アナログ加算およびデジタル加算が実行されるという作用をもたらす。

また、本技術の第２の側面は、各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、所定の高階調モードが設定された場合には上記複数の画素のうち加算対象の画素の上記アナログ信号を上記複数のアナログデジタル変換器に供給する切替部と、上記高階調モードが設定された場合には上記複数のアナログデジタル変換器のそれぞれにより生成された上記デジタル信号を加算する信号処理回路とを具備する撮像装置である。これにより、撮像装置の撮像した画像データの画質が向上するという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示す平面図である。 本技術の第１の実施の形態におけるＦＤ（Floating Diffusion）共有ブロックおよび負荷ＭＯＳ（Metal-Oxide-Semiconductor）回路の一構成例を示す回路図である。 本技術の第１の実施の形態における北側ＡＤ変換部、北側切替部、南側ＡＤ変換部および南側切替部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるマルチプレクサの一構成例を示す回路図である。 本技術の第１の実施の形態におけるＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態における通常モードの際の画素ドライバの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における通常モードの際のマルチプレクサの状態の一例を示す図である。 本技術の第１の実施の形態における通常モードの動作を説明するための図である。 本技術の第１の実施の形態における高階調モードの際の画素ドライバの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における高階調モードの際のマルチプレクサの状態の一例を示す図である。 本技術の第１の実施の形態における高階調モードの動作を説明するための図である。 比較例と第１の実施の形態の高階調モードとのそれぞれの変換期間および回路規模を示す図である。 比較例と第１の実施の形態の高階調モードとのそれぞれの特徴をまとめた図である。 本技術の第１の実施の形態における撮像装置の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における通常モードの動作を説明するための図である。 本技術の第２の実施の形態における高階調モードの動作を説明するための図である。 本技術の第３の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第３の実施の形態における高階調モードの動作を説明するための図である。 本技術の第４の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第５の実施の形態における位相差検出モードの動作を説明するための図である。 本技術の第５の実施の形態における高階調モードの動作を説明するための図である。 本技術の第６の実施の形態における位相差検出モードの動作を説明するための図である。 本技術の第６の実施の形態におけるアナログ加算する際の位相差検出モードの動作を説明するための図である。 本技術の第６の実施の形態における高階調モードの動作を説明するための図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（複数のデジタル信号を加算する例）
２．第２の実施の形態（負荷ＭＯＳトランジスタの一部をオン状態にし、複数のデジタル信号を加算する例）
３．第３の実施の形態（切替部およびＡＤ変換部を削減し、複数のデジタル信号を加算する例）
４．第４の実施の形態（固体撮像素子の外部で複数のデジタル信号を加算する例）
５．第５の実施の形態（長方形の画素を配列し、複数のデジタル信号を加算する例）
６．第６の実施の形態（クワッドベイヤー配列において複数のデジタル信号を加算する例）
７．移動体への応用例

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、光学部１１０、固体撮像素子２００、信号処理回路１２０、制御部１３０および記録部１４０を備える。

光学部１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、入射光を光電変換して画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データを信号線２０９を介して信号処理回路１２０に供給する。

信号処理回路１２０は、デモザイク処理やホワイトバランス補正などの各種の信号処理を画像データに対して行うものである。この信号処理回路１２０は、処理後の画像データを記録部１４０に供給する。信号処理回路１２０として、ＤＳＰ（Digital Signal Processing）回路などが用いられる。なお、信号処理回路１２０の行う処理の全て、または、一部を固体撮像素子２００内で行うこともできる。

記録部１４０は、固体撮像素子２００からのデータを記録するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。

［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、画素ドライバ２１０、ＤＡＣ（Digital to Analog Converter）２１５およびタイミング制御回路２２０を備える。また、固体撮像素子２００は、北側ＡＤ変換部２３０、北側切替部２４０、画素アレイ部２５０、負荷ＭＯＳ回路２６０、南側切替部２７０、南側ＡＤ変換部２８０および論理回路２９０をさらに備える。

画素アレイ部２５０には、複数の正方形の画素３１０が二次元格子状に配列される。また、画素アレイ部２５０は、ＦＤ共有ブロック３０１、３０２などの所定数のＦＤ共有ブロックに分割される。ＦＤ共有ブロックのそれぞれには、浮遊拡散層を共有する複数の画素（例えば、４画素）が配列される。

画素のそれぞれは、赤、緑および青のいずれかの可視光を受光して、光電変換によりアナログの画素信号を生成する。以下、赤色を受光する画素をＲ（Red）画素とし、緑色を受光する画素をＧ（Green）画素とする。青色を受光する画素をＢ（Blue）画素とする。Ｇ画素のうち、Ｒ画素に隣接する画素をＧｒ画素とし、Ｂ画素に隣接する画素をＧｂ画素とする。これらの画素は、例えば、ベイヤー配列により配列される。なお、画素アレイ部２５０には、Ｒ、Ｇ、ＢおよびＷ(White)など、Ｒ、ＧおよびＢ以外の組合せの画素を配列することもできる。

画素ドライバ２１０は、画素のそれぞれを駆動して画素信号を出力させるものである。

ＤＡＣ２１５は、ＤＡ（Digital to Analog）変換により、参照信号を生成し、北側ＡＤ変換部２３０および南側ＡＤ変換部２８０に供給するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。

タイミング制御回路２２０は、制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して、固体撮像素子２００内の回路のそれぞれの動作タイミングを制御するものである。垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す周期信号であり、周波数は、例えば、３０ヘルツ（Ｈｚ）や６０ヘルツ（Ｈｚ）である。

北側切替部２４０は、タイミング制御回路２２０の制御に従って、画素信号の出力先を切り替えるものである。

北側ＡＤ変換部２３０には、複数のＡＤＣ（不図示）が配列される。ＡＤＣのそれぞれは、北側切替部２４０からの画素信号（すなわち、アナログ信号）をＡＤ変換してデジタルの画素データを生成する。そして、ＡＤＣは、生成した画素データ（すなわち、デジタル信号）を論理回路２９０に供給する。

南側切替部２７０は、タイミング制御回路２２０の制御に従って、負荷ＭＯＳ回路２６０を介して入力された画素信号の出力先を切り替えるものである。

南側ＡＤ変換部２８０には、複数のＡＤＣ（不図示）が配列される。ＡＤＣのそれぞれは、南側切替部２７０からの画素信号をＡＤ変換してデジタルの画素データを生成し、論理回路２９０に供給する。

論理回路２９０は、画素データに対して、暗電流補正などの所定の信号処理を行うものである。この論理回路２９０は、処理後の画素データを配列した画像データを信号処理回路１２０に供給する。

また、タイミング制御回路２２０および論理回路２９０には、制御部１３０からのモード信号ＭＯＤＥが入力される。このモード信号ＭＯＤＥは、通常モードおよび高階調モードを含む複数のモードのいずれかを指示する信号である。ここで、高階調モードは、複数の画素データの加算により、通常モードよりも高い階調を実現するモードである。通常モードは、画素データを加算せずに撮像を行うモードである。高階調モードや通常モードが設定された際の固体撮像素子２００内の回路のそれぞれの動作の詳細については、後述する。

［画素アレイ部の構成例］
図３は、本技術の第１の実施の形態における画素アレイ部２５０の一構成例を示す平面図である。ＦＤ共有ブロック３０１乃至３０４を含むＦＤ共有ブロックの列に着目する。ＦＤ共有ブロック３０１乃至３０４のそれぞれには、Ｒ、Ｇｒ、ＧｂおよびＢの４画素が２行×２列で配列される。これらの４画素は、浮遊拡散層を共有する。同図における四角は、浮遊拡散層を表す。

また、画素アレイ部２５０には、ＦＤ共有ブロックの列ごとに４本の垂直信号線が配線される。ｊ（ｊは、整数）番目の列には、垂直信号線３９１－ｊ１乃至３９１－ｊ４が配線される。ＦＤ共有ブロック３０１などのｉ＋１（ｉは、整数）行目のＦＤ共有ブロックは、垂直信号線３９１－ｊ１に接続される。ＦＤ共有ブロック３０２などのｉ＋２行目のＦＤ共有ブロックは、垂直信号線３９１－ｊ２に接続される。ＦＤ共有ブロック３０３などのｉ＋３行目のＦＤ共有ブロックは、垂直信号線３９１－ｊ３に接続される。ＦＤ共有ブロック３０４などのｉ＋４行目のＦＤ共有ブロックは、垂直信号線３９１－ｊ４に接続される。

また、垂直信号線３９１－ｊ１乃至３９１－ｊ４のそれぞれの一端は、負荷ＭＯＳ回路２６０を介して北側切替部２４０に接続され、それらの他端は、南側切替部２７０（不図示）に接続される。

なお、ＦＤ共有ブロック内の画素数を４画素としているが、浮遊拡散層を共有する画素数は４画素以外（２画素や８画素など）であってもよい。ＦＤ共有ブロックの列ごとの垂直信号線の本数は、共有する画素数と同じ数に設定される。例えば、浮遊拡散層を共有する画素数が２画素の場合、ＦＤ共有ブロックの列ごとに２本の垂直信号線が配線される。

また、浮遊拡散層を複数の画素が共有しない構成とすることもできる。この場合には、画素の列ごとに１本の垂直信号線が配線される。

［ＦＤ共有ブロックの構成例］
図４は、本技術の第１の実施の形態におけるＦＤ共有ブロック３０１および負荷ＭＯＳ回路２６０の一構成例を示す回路図である。ＦＤ共有ブロック３０１は、光電変換素子３２１乃至３２４と、転送トランジスタ３２５乃至３２８と、リセットトランジスタ３２９と、浮遊拡散層３３０と、増幅トランジスタ３３１と、選択トランジスタ３３２とを備える。

また、負荷ＭＯＳ回路２６０には、垂直信号線３９１－ｊ１などの垂直信号線ごとに負荷ＭＯＳトランジスタ２６１が配列される。負荷ＭＯＳトランジスタ２６１は、対応する垂直信号線に接続される。通常モードおよび高階調モードの両方において、各列の負荷ＭＯＳトランジスタ２６１は、読出しの際にオン状態に移行する。

光電変換素子３２１乃至３２４は、光電変換により電荷を生成するものである。光電変換素子３２１は、カラーフィルターを介して赤色の可視光を受光し、光電変換素子３２２は、緑色の可視光を受光する。光電変換素子３２３は、緑色の可視光を受光し、光電変換素子３２４は、青色の可視光を受光する。

転送トランジスタ３２５は、画素ドライバ２１０からの転送信号ＴＲＧｒ_１に従って、光電変換素子３２１から浮遊拡散層３３０へ電荷を転送するものである。転送トランジスタ３２６は、画素ドライバ２１０からの転送信号ＴＲＧｇｒ_１に従って、光電変換素子３２２から浮遊拡散層３３０へ電荷を転送するものである。

転送トランジスタ３２７は、画素ドライバ２１０からの転送信号ＴＲＧｇｂ_１に従って、光電変換素子３２３から浮遊拡散層３３０へ電荷を転送するものである。転送トランジスタ３２８は、画素ドライバ２１０からの転送信号ＴＲＧｂ_１に従って、光電変換素子３２４から浮遊拡散層３３０へ電荷を転送するものである。

リセットトランジスタ３２９は、画素ドライバ２１０からのリセット信号ＲＳＴ_１に従って、浮遊拡散層３３０を初期化するものである。浮遊拡散層３３０は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。

増幅トランジスタ３３１は、浮遊拡散層３３０の電圧を増幅するものである。選択トランジスタ３３２は、画素ドライバ２１０からの選択信号ＳＥＬ_１に従って、増幅された電圧の信号を画素信号として垂直信号線３９１－ｊ１に供給するものである。

図４に例示した回路構成により、図３に例示したＦＤ共有ブロック３０１内の４画素が実現される。なお、ＦＤ共有ブロック３０１以外のＦＤ共有ブロックの構成は、ＦＤ共有ブロック３０１と同様である。

なお、ＦＤ共有ブロック３０１の回路構成は、画素ごとに画素信号を生成することができるものであれば、図４に例示したものに限定されない。

［切替部およびＡＤ変換部の構成例］
図５は、本技術の第１の実施の形態における北側ＡＤ変換部２３０、北側切替部２４０、南側切替部２７０および南側ＡＤ変換部２８０の一構成例を示すブロック図である。

北側ＡＤ変換部２３０および南側ＡＤ変換部２８０のそれぞれには、ＦＤ共有ブロックの列ごとに、２つのＡＤＣが配列される。また、北側切替部２４０および南側切替部２７０のそれぞれには、ＦＤ共有ブロックの列ごとに、２つのマルチプレクサが配列される。

例えば、ｊ番目の列には、北側ＡＤ変換部２３０においてＡＤＣ２３１および２３２が配列され、南側ＡＤ変換部２８０において、ＡＤＣ２８１および２８２が配列される。ｊ番目の列には、北側切替部２４０においてマルチプレクサ４１０および４２０が配列され、南側切替部２７０においてマルチプレクサ４３０および４４０が配列される。

垂直信号線３９１－ｊ１乃至３９１－ｊ４の一端は、マルチプレクサ４１０および４２０の入力端子に共通に接続され、それらの他端は、マルチプレクサ４３０および４４０の入力端子に共通に接続される。

マルチプレクサ４１０は、４入力、１出力の切替回路であり、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ１乃至３９１－ｊ４のいずれかをＡＤＣ２３１に接続する。マルチプレクサ４２０は、垂直信号線３９１－ｊ１乃至３９１－ｊ４のいずれかをＡＤＣ２３２に接続する。マルチプレクサ４３０は、垂直信号線３９１－ｊ１乃至３９１－ｊ４のいずれかをＡＤＣ２８１に接続する。マルチプレクサ４４０は、垂直信号線３９１－ｊ１乃至３９１－ｊ４のいずれかをＡＤＣ２８２に接続する。

ＡＤＣ２３１、２３２、２８１および２８２のそれぞれは、入力された画素信号（アナログ信号）を画素データ（デジタル信号）に変換し、論理回路２９０に供給する。

図６は、本技術の第１の実施の形態におけるマルチプレクサ４１０、４２０、４３０および４４０の一構成例を示す回路図である。マルチプレクサ４１０は、スイッチ４１１乃至４１４を備え、マルチプレクサ４２０は、スイッチ４２１乃至４２４を備える。マルチプレクサ４３０は、スイッチ４３１乃至４３４を備え、マルチプレクサ４４０は、スイッチ４４１乃至４４４を備える。

スイッチ４１１は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ１とＡＤＣ２３１との間の経路を開閉するものである。スイッチ４１２は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ２とＡＤＣ２３１との間の経路を開閉するものである。スイッチ４１３は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ３とＡＤＣ２３１との間の経路を開閉するものである。スイッチ４１４は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ４とＡＤＣ２３１との間の経路を開閉するものである。

同様に、スイッチ４２１乃至４２４は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ１乃至３９１－ｊ４とＡＤＣ２３２との間の経路を開閉する。スイッチ４３１乃至４３４は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ１乃至３９１－ｊ４とＡＤＣ２８１との間の経路を開閉する。スイッチ４４１乃至４４４は、タイミング制御回路２２０の制御に従って、垂直信号線３９１－ｊ１乃至３９１－ｊ４とＡＤＣ２８２との間の経路を開閉する。

図７は、本技術の第１の実施の形態におけるＡＤＣ２８１および２８２の一構成例を示すブロック図である。ＡＤＣ２８１および２８２のそれぞれには、比較器２８３およびカウンタ２８４が配置される。このように、比較器およびカウンタからなるＡＤＣは、シングルスロープ型のＡＤＣと呼ばれる。ＡＤＣ２８１および２８２以外のＡＤＣの回路構成は、ＡＤＣ２８１と同様である。

比較器２８３は、マルチプレクサ４３０や４４０からの画素信号と、ＤＡＣ２１５からの参照信号（ランプ信号など）とを比較するものである。この比較器２８３は、比較結果をカウンタ２８４に供給する。

カウンタ２８４は、比較結果が反転するまでの期間に亘って、計数値を計数するものである。このカウンタ２８４は、計数値を示すデジタル信号を画素データとして論理回路２９０に供給する。

ここで、浮遊拡散層３３０を初期化した際の画素信号のレベルをリセットレベルとする。また、浮遊拡散層３３０に電荷を転送した際の画素信号のレベルを信号レベルとする。カウンタ２８４は、リセットレベルの変換の際にアップカウントを行い、信号レベルの変換の際にダウンカウントを行う。これにより、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理が実現される。なお、カウンタ２８４が、アップカウントまたはダウンカウントのみを行い、後段の回路（論理回路２９０など）がＣＤＳ処理を行う構成であってもよい。

なお、シングルスロープ型のＡＤＣを配列しているが、シングルスロープ型以外のＡＤＣを用いることもできる。例えば、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）を配列することもできる。

［固体撮像素子の動作例］
図８は、本技術の第１の実施の形態における通常モードの際の画素ドライバ２１０の動作の一例を示すタイミングチャートである。タイミングＴ０において、通常モードが設定されたものとする。

画素ドライバ２１０は、露光期間の終了直前のタイミングＴ１０において、選択信号ＳＥＬ_１乃至ＳＥＬ_４をハイレベルにし、リセット信号ＲＳＴ_１乃至ＲＳＴ_４を所定のパルス期間に亘ってハイレベルにする。ＡＤＣ２３１、２３２、２８１および２８２は、リセットレベルを変換する。

そして、画素ドライバ２１０は、露光期間の終了時のタイミングＴ１１において、転送信号ＴＲＧｒ_１、ＴＲＧｇｒ_２、ＴＲＧｇｂ_３およびＴＲＧｂ_４をパルス期間に亘ってハイレベルにする。同図において、転送信号ＴＲＧｒ_３以降の転送信号は省略されている。これらの転送信号により、Ｒ、Ｇｒ、ＧｂおよびＢの画素のそれぞれの信号レベルが生成される。ＡＤＣ２３１、２３２、２８１および２８２は、それらの信号レベルを変換する。

上述のリセットレベルおよび信号レベルに対するＣＤＳ処理により、Ｒ、Ｇｒ、ＧｂおよびＢの画素の画素データが生成される。

図９は、本技術の第１の実施の形態における通常モードの際のマルチプレクサ４１０、４２０、４３０および４４０の状態の一例を示す図である。同図に例示するように、スイッチ４１１、４２２、４３３および４４４が閉状態に制御され、それら以外のスイッチは開状態に制御される。

図１０は、本技術の第１の実施の形態における通常モードの動作を説明するための図である。例えば、ＦＤ共有ブロック３０１のＲ画素が画素信号を生成し、ＦＤ共有ブロック３０２のＧｒ画素が画素信号を生成する。また、ＦＤ共有ブロック３０３のＧｂ画素が画素信号を生成し、ＦＤ共有ブロック３０４のＢ画素が画素信号を生成する。同図において、灰色の画素は、駆動し、画素信号を生成する画素を示す。

北側切替部２４０は、垂直信号線３９１－ｊ１をＡＤＣ２３１の入力端子に接続し、垂直信号線３９１－ｊ２をＡＤＣ２３２の入力端子に接続する。南側切替部２７０は、垂直信号線３９１－ｊ３をＡＤＣ２８１の入力端子に接続し、垂直信号線３９１－ｊ４をＡＤＣ２８２の入力端子に接続する。このように、北側切替部２４０は、垂直信号線の接続先の切替えにより、Ｒ画素の画素信号をＡＤＣ２３１に供給し、Ｇｒ画素の画素信号をＡＤＣ２３２に供給する。南側切替部２７０は、Ｇｂ画素の画素信号をＡＤＣ２８１に供給し、Ｂ画素の画素信号をＡＤＣ２８２に供給する。

ＡＤＣ２３１、２３２、２８１および２８２は、画素信号をＡＤ変換して画素データを生成し、論理回路２９０に供給する。それぞれの画素データのデータサイズは、例えば、１４ビットである。論理回路２９０は、それらの画素データを加算せずに信号処理を行う。

そして、同様の制御により、ＦＤ共有ブロック３０１のＧｒ画素と、ＦＤ共有ブロック３０２のＧｂ画素と、ＦＤ共有ブロック３０３のＢ画素と、ＦＤ共有ブロック３０４のＲ画素との画素信号がＡＤ変換される（言い換えれば、読み出される）。以下、同様の制御により、残りの画素の画素信号が読み出される。

同図に例示したように、通常モードでは、ＡＤＣ２３１、２３２、２８１および２８２が、異なるアドレスの画素信号をＡＤ変換する。また、ＡＤ変換後の画素データ（デジタル信号）は、加算されずに論理回路２９０により処理される。

図１１は、本技術の第１の実施の形態における高階調モードの際の画素ドライバ２１０の動作の一例を示すタイミングチャートである。タイミングＴ１において、高階調モードが設定されたものとする。

画素ドライバ２１０は、露光期間の終了直前のタイミングＴ２０において、選択信号ＳＥＬ_１のみをハイレベルにし、リセット信号ＲＳＴ_１のみを所定のパルス期間に亘ってハイレベルにする。ＡＤＣ２３１、２３２、２８１および２８２は、リセットレベルを変換する。

そして、画素ドライバ２１０は、露光期間の終了時のタイミングＴ２１において、転送信号ＴＲＧｒ_１のみをパルス期間に亘ってハイレベルにする。この転送信号により、Ｒ画素の信号レベルが生成される。ＡＤＣ２３１、２３２、２８１および２８２は、その信号レベルを変換する。

図１２は、本技術の第１の実施の形態における高階調モードの際のマルチプレクサ４１０、４２０、４３０および４４０の状態の一例を示す図である。同図に例示するように、スイッチ４１１、４２１、４３１および４４１が閉状態に制御され、それら以外のスイッチは開状態に制御される。

図１３は、本技術の第１の実施の形態における高階調モードの動作を説明するための図である。例えば、ＦＤ共有ブロック３０１のＲ画素を加算対象とすると、その画素のみが画素信号を生成する。

北側切替部２４０は、垂直信号線３９１－ｊ１をＡＤＣ２３１およびＡＤＣ２３２の入力端子に接続する。南側切替部２７０は、垂直信号線３９１－ｊ１をＡＤＣ２８１およびＡＤＣ２８２の入力端子に接続する。このように、北側切替部２４０は、垂直信号線の接続先の切替えにより、加算対象のＲ画素の画素信号をＡＤＣ２３１およびＡＤＣ２３２の両方に供給する。南側切替部２７０は、そのＲ画素の画素信号をＡＤＣ２８１およびＡＤＣ２８２の両方に供給する。

なお、北側切替部２４０および南側切替部２７０からなる回路は、特許請求の範囲に記載の切替部の一例である。また、北側切替部２４０は、特許請求の範囲に記載の第１切替部の一例であり、南側切替部２７０は、特許請求の範囲に記載の第２切替部の一例である。また、ＡＤＣ２３１および２３２は、特許請求の範囲に記載の第１アナログデジタル変換器の一例であり、ＡＤＣ２８１および２８２は、特許請求の範囲に記載の第２アナログデジタル変換器の一例である。

ＡＤＣ２３１、２３２、２８１および２８２は、画素信号をＡＤ変換して画素データを生成し、論理回路２９０に供給する。それぞれの画素データのデータサイズは、例えば、１４ビットである。論理回路２９０は、それらの画素データを加算し、加算後のデータを１画素の画素データとして信号処理を行う。４画素分の加算により、加算後の画素データのデータサイズは、１６ビットとなる。このように、画素加算により、画像データの階調を通常モードよりも高くすることができる。

そして、同様の制御により、ＦＤ共有ブロック３０１のＧｒ画素が読み出され、加算される。以下、同様の制御により、残りの画素の画素信号が読み出される。

同図に例示したように、高階調モードでは、ＡＤＣ２３１、２３２、２８１および２８２が、同一のアドレスの画素信号をＡＤ変換する。また、ＡＤ変換後の画素データ（デジタル信号）は、論理回路２９０により加算される。

ここで、画素データを加算せず、ＡＤＣの変換期間を長くすることにより、階調を高くする構成の第１の比較例を想定する。

図１４は、比較例と第１の実施の形態の高階調モードとのそれぞれの変換期間および回路規模を示す図である。同図におけるａは、第１の比較例の変換期間の一例を示す図である。同図におけるｂは、第１の比較例の比較器２８３およびカウンタ２８４の回路規模を示す図である。同図におけるｃは、第１の実施の形態の高階調モードの変換期間の一例を示す図である。同図におけるｄは、第１の実施の形態の比較器２８３およびカウンタ２８４の回路規模を示す図である。

同図におけるａおよびｃにおいて実線は、参照信号の変動を示し、一点鎖線は、画素信号の変動を示す。同図におけるａに例示するように、第１の比較例では、参照信号の傾きを緩やかにすることにより、通常モードよりも長い変換期間が設定される。この結果、例えば、１６ビット相当の４０００ＬＳＢ（Least Significant Bit）の画素データが画素加算せずに生成される。

ただし、第１の比較例では、同図におけるｂに例示するように、データサイズの増大に応じて、カウンタ２８４の回路規模を大きくする必要がある。

これに対して、第１の実施の形態では、高階調モードにおいて同図におけるｃに例示するように、参照信号の傾きが通常モードと同一に設定され、変換期間が第１の比較例よりも短くなる。この結果、例えば、１４ビット相当の１０００ＬＳＢの４つの画素データが生成される。論理回路２９０は、これらの画素データを加算して、４０００ＬＳＢのデータを生成する。これにより、第１の比較例と同等の階調を実現することができる。高階調により、画像データの画質が向上する。

また、第１の実施の形態では、個々の画素データのデータサイズが１０００ＬＳＢであるため、同図におけるｄに例示するように、カウンタ２８４の回路規模を第１の比較例よりも小さくすることができる。

同図に例示したように、第１の実施の形態の固体撮像素子２００は、第１の比較例と比較して、回路面積の増大を抑制しつつ、第１の比較例と同等の高階調を実現することができる。

次に、特許文献１に記載のように、異なるアドレスの複数の画素データを加算する第２の比較例を想定する。この第２の比較例では、画素加算により、画像データの解像度が低下してしまう。例えば、４画素ごとに加算する際は、加算しない場合と比較して画像データの解像度が１／４となる。

これに対して、第１の実施の形態では、同一のアドレスの画素データを加算するため、画像データの解像度は、通常モードと同一である。このため、第２の比較例と比較して解像度の低下を抑制しつつ、第２の比較例と同等の高階調を実現することができる。

図１５は、比較例と第１の実施の形態の高階調モードとのそれぞれの特徴をまとめた図である。第１の比較例の出力データのデータサイズを１６ビットとする。高階調度モードも同様に、１４ビットの４つの画素データの加算により、出力データのデータサイズは、１６ビットとなる。これにより、第１の比較例と同等の高階調を実現することができる。

また、参照信号の傾きは、第１の比較例の方が小さくなり、その結果、ＡＤＣの回路面積は、第１の比較例の方が大きくなってしまう。

なお、画素ノイズは、第１の比較例が１６ビット相当であるのに対し、高階調モードでは１４ビット相当となる。回路ノイズは、第１の比較例、高階調モードともに１６ビット相当となる。また、読出し時間は、第１の比較例の方が短くなる。

［撮像装置の動作例］
図１６は、本技術の第１の実施の形態における撮像装置１００の動作の一例を示すフローチャートである。この動作は、例えば、撮像装置１００に電源が投入されたときに開始される。撮像装置１００は、まず、通常モードに移行し（ステップＳ９１１）、ユーザによりシャッター操作（シャッターボタンの押下など）が行われたか否かを判断する（ステップＳＳ９１２）。

シャッター操作が行われた場合（ステップＳ９１２：Ｙｅｓ）、撮像装置１００は、画素加算無しで静止画を撮像する（ステップＳ９１３）。そして、撮像装置１００は、高階調モードに切り替えるためのモードスイッチの操作が行われたか否かを判断する（ステップＳＳ９１４）。

シャッター操作が行われていない場合（ステップＳ９１２：Ｎｏ）、または、モードスイッチの操作が行われていない場合（ステップＳ９１４：Ｎｏ）、撮像装置１００は、ステップＳ９１２以降を繰り返し実行する。

モードスイッチの操作が行われた場合（ステップＳ９１４：Ｙｅｓ）、撮像装置１００は、高階調モードに移行し（ステップＳ９１５）、シャッター操作が行われたか否かを判断する（ステップＳ９１６）。

シャッター操作が行われた場合（ステップＳ９１６：Ｙｅｓ）、撮像装置１００は、画素加算有りで高階調の静止画を撮像する（ステップＳ９１７）。そして、撮像装置１００は、通常モードに切り替えるためのモードスイッチの操作が行われたか否かを判断する（ステップＳ９１８）。

モードスイッチの操作が行われた場合（ステップＳ９１８：Ｙｅｓ）、撮像装置１００は、ステップＳ９１１以降を繰り返す。シャッター操作が行われていない場合（ステップＳ９１６：Ｎｏ）、または、モードスイッチの操作が行われていない場合（ステップＳ９１８：Ｎｏ）、撮像装置１００は、ステップＳ９１６以降を繰り返し実行する。

このように、本技術の第１の実施の形態によれば、高階調モードが設定された際に切替部が複数のＡＤＣに同一の画素信号を供給し、論理回路２９０が複数の画素データを加算するため、階調を高くして画像データの画質を向上させることができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、高階調モードの際に各列の負荷ＭＯＳトランジスタがオン状態に移行していたが、この構成では、消費電力をさらに低減することが困難である。この第２の実施の形態の固体撮像素子２００は、高階調モードの際に加算対象の画素に対応する負荷ＭＯＳトランジスタのみをオン状態にすることにより、消費電力を削減した点において第１の実施の形態と異なる。

図１７は、本技術の第２の実施の形態における通常モードの動作を説明するための図である。第２の実施の形態の通常モードでは、第１の実施の形態と同様に、負荷ＭＯＳトランジスタ２６１乃至２６４などの各列の負荷ＭＯＳトランジスタの全てがオン状態に移行する。同図において、灰色の負荷ＭＯＳトランジスタは、オン状態であることを表す。

図１８は、本技術の第２の実施の形態における高階調モードの動作を説明するための図である。第２の実施の形態の高階調モードでは、加算対象の画素に接続された垂直信号線に対応する負荷ＭＯＳトランジスタがオン状態に移行し、残りの負荷ＭＯＳトランジスタはオフ状態に移行する。

例えば、ＦＤ共有ブロック３０１内の画素が加算対象である場合、その画素に接続された垂直信号線３９１－ｊ１に対応する負荷ＭＯＳトランジスタ２６１がオン状態に移行する。残りの負荷ＭＯＳトランジスタ２６２乃至２６４は、オフ状態に移行する。負荷ＭＯＳトランジスタのスイッチングは、例えば、タイミング制御回路２２０により行われる。

同図に例示したように、使用していない負荷ＭＯＳトランジスタを停止させることにより、高階調モードの際の消費電力を削減することができる。

このように、本技術の第２の実施の形態によれば、高階調モードの際に加算対象の画素に対応する負荷ＭＯＳトランジスタ２６１のみがオン状態に移行するため、消費電力を削減することができる。

＜３．第３の実施の形態＞
上述の第１の実施の形態では、南側と北側との両方にスイッチやＡＤＣを配列していたが、この構成では、回路規模を削減することが困難である。この第３の実施の形態の固体撮像素子２００は、南側にのみスイッチやＡＤＣを設けた点において第１の実施の形態と異なる。

図１９は、本技術の第３の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第３の実施の形態の固体撮像素子２００は、北側ＡＤ変換部２３０、北側切替部２４０、南側切替部２７０および南側ＡＤ変換部２８０の代わりに、切替部２７５およびＡＤ変換部２８５が設けられている点において第１の実施の形態と異なる。

切替部２７５およびＡＤ変換部２８５の構成は、南側切替部２７０および南側ＡＤ変換部２８０と同様である。北側切替部２４０および南側切替部２７０の削減により、回路規模を削減することができる。

図２０は、本技術の第３の実施の形態における高階調モードの動作を説明するための図である。第３の実施の形態では、高階調モードの際に論理回路２９０が２画素のそれぞれの画素データを加算する。加算前の画素データのデータサイズが１４ビットの場合、加算により１５ビットとなり、１ビット分が拡張される。

なお、第３の実施の形態に第２の実施の形態を適用することもできる。

このように、本技術の第３の実施の形態によれば、北側切替部２４０および南側切替部２７０を削減したため、固体撮像素子２００の回路規模を削減することができる。

＜４．第４の実施の形態＞
上述の第１の実施の形態では、固体撮像素子２００内の論理回路２９０が、デジタル信号の加算を行っていたが、固体撮像素子２００の外部の回路が画素加算を行うこともできる。この第４の実施の形態の撮像装置１００は、信号処理回路１２０が画素加算を行う点において第１の実施の形態と異なる。

図２１は、本技術の第４の実施の形態における撮像装置１００の一構成例を示すブロック図である。この第４の実施の形態の撮像装置１００は、固体撮像素子２００の代わりに、信号処理回路１２０が画素加算を行う点において第１の実施の形態と異なる。

固体撮像素子２００は、高階調モードにおいて、画素データを加算せずに信号処理回路１２０に供給する。画素数をＮ（Ｎは、整数）とし、画素ごとに４回読み出す場合、固体撮像素子２００は、１４ビットの４×Ｎ個の画素データを読出し、信号処理回路１２０に供給する。信号処理回路１２０は、４画素ずつ画素データを加算し、１６ビットのＮ個の画素データを生成する。信号処理回路１２０が画素加算することにより、固体撮像素子２００の処理量を削減することができる。

なお、第４の実施の形態に第２、第３の実施の形態を適用することもできる。

このように、本技術の第４の実施の形態によれば、固体撮像素子２００の外部の信号処理回路１２０が画素加算を行うため、固体撮像素子２００の処理量を削減することができる。

＜５．第５の実施の形態＞
上述の第１の実施の形態では、正方形の画素を配列していたが、長方形の画素を配列することもできる。この第５の実施の形態の固体撮像素子２００は、長方形の画素を配列した点において第１の実施の形態と異なる。

ここで、第５の実施の形態の固体撮像素子２００には、通常モード、高階調モードに加え、位相差検出モードをさらに設定することができる。位相差検出モードは、通常モードや高階調モードで撮像する前に、位相差検出方式により焦点を合わせるためのモードである。

図２２は、本技術の第５の実施の形態における位相差検出モードの動作を説明するための図である。第５の実施の形態において、ＦＤ共有ブロックのそれぞれには、長方形の一対の画素が配列される。また、ＦＤ共有ブロックの列ごとに２本の垂直信号線が配線され、第３の実施の形態と同様に南側にのみ切替部２７５およびＡＤ変換部２８５が配置される。

位相差検出モードにおいて、ＦＤ共有ブロック内の１対の画素の一方が読み出され、次に他方が読み出される。これらの一対の画素のそれぞれの画素データに基づいて後段の回路（信号処理回路１２０など）は、焦点を検出することができる。

位相差検出モードにおいて、論理回路２９０は、加算を行わずに画素データを処理する。通常モードの際も、同様に加算が行われない。

図２３は、本技術の第５の実施の形態における高階調モードの動作を説明するための図である。高階調モードにおいて、画素ドライバ２１０は、ＦＤ共有ブロック内の２画素に対して同時に転送信号を供給する。これにより、２画素の画素信号がアナログ加算される。

ＦＤ共有ブロックは、アナログ加算後の画素信号を出力し、切替部２７５は、その画素信号をＡＤＣ２８１および２８２の両方に供給する。論理回路２９０は、２つの画素データをデジタル加算する。

なお、第５の実施の形態に、第２、第４の実施の形態を適用することもできる。

このように、本技術の第５の実施の形態によれば、長方形の画素を配列し、高階調モードにおいてアナログ加算された画素信号をＡＤ変換後に論理回路２９０がデジタル加算するため、アナログ加算およびデジタル加算の両方を行うことができる。

＜６．第６の実施の形態＞
上述の第１の実施の形態では、ベイヤー配列により画素を配列していたが、隣接する４画素が同一色のクワッドベイヤー配列により画素を配列することもできる。この第６の実施の形態の固体撮像素子２００は、クワッドベイヤー配列により画素を配列した点において第１の実施の形態と異なる。

第６の実施の形態の固体撮像素子２００には、第５の実施の形態と同様に位相差検出モードを設定することができるものとする。

図２４は、本技術の第６の実施の形態における位相差検出モードの動作を説明するための図である。第６の実施の形態においては、クワッドベイヤー配列により画素が配列される。例えば、ＦＤ共有ブロック３０１には、Ｒ画素が４つ配列され、ＦＤ共有ブロック３０２には、Ｒｂ画素が４つ配列される。また、ＦＤ共有ブロックの列ごとに２本の垂直信号線が配線され、第３の実施の形態と同様に南側にのみ切替部２７５およびＡＤ変換部２８５が配置される。

位相差検出モードにおいては、ＦＤ共有ブロック内の４画素のうち隣接する一対の画素の一方が読み出され、次に他方が読み出される。これらの一対の画素のそれぞれの画素データに基づいて後段の回路（信号処理回路１２０など）は、焦点を検出することができる。

位相差検出モードにおいて、論理回路２９０は、加算を行わずに画素データを処理する。通常モードの際も、同様に加算が行われない。

なお、図２５に例示するように、位相差検出モードにおいて、画素ドライバ２１０は、ＦＤ共有ブロック内の４画素のうち隣接する２画素に同時に転送信号を供給することもできる。これにより、２画素の画素信号がアナログ加算される。次に残りの２画素がアナログ加算されて読み出される。

図２６は、本技術の第６の実施の形態における高階調モードの動作を説明するための図である。高階調モードにおいて、画素ドライバ２１０は、ＦＤ共有ブロック内の４画素に対して同時に転送信号を供給する。これにより、４画素の画素信号がアナログ加算される。

ＦＤ共有ブロックは、アナログ加算後の画素信号を出力し、切替部２７５は、その画素信号をＡＤＣ２８１および２８２の両方に供給する。論理回路２９０は、２つの画素データをデジタル加算する。

なお、第６の実施の形態に、第２、第４の実施の形態を適用することもできる。

このように、本技術の第６の実施の形態によれば、クワッドベイヤー配列において高階調モードでアナログ加算された画素信号をＡＤ変換後に論理回路２９０がデジタル加算するため、アナログ加算およびデジタル加算の両方を行うことができる。

＜７．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２８は、撮像部１２０３１の設置位置の例を示す図である。

図２８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、階調を高くして、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する論理回路と
を具備する固体撮像素子。
（２）所定数の負荷ＭＯＳトランジスタをさらに具備し、
前記画素アレイ部には、所定数の垂直信号線が配線され、
前記複数の画素のそれぞれは、前記所定数の垂直信号線のいずれかに接続され、
前記垂直信号線のそれぞれに前記負荷ＭＯＳトランジスタが接続され、
前記高階調モードが設定された場合には前記加算対象の画素が接続された前記垂直信号線に対応する負荷ＭＯＳトランジスタがオン状態に移行し、前記加算対象の画素が接続されない前記垂直信号線に対応する負荷ＭＯＳトランジスタがオフ状態に移行する
前記（１）記載の固体撮像素子。
（３）前記切替部は、第１切替部および第２切替部を含み、
前記複数のアナログデジタル変換器は、複数の第１アナログデジタル変換器と複数の第２アナログデジタル変換器とを含み、
前記第１切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第１アナログデジタル変換器に供給し、
前記第２切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第２アナログデジタル変換器に供給する
前記（１）または（２）に記載の固体撮像素子。
（４）前記画素アレイ部は、所定数の共有ブロックに分割され、
前記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列される
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記複数の画素はベイヤー配列により配列される
前記（４）記載の固体撮像素子。
（６）前記共有ブロック内の前記複数の画素は、同一色の可視光を光電変換し、
前記高階調モードが設定された場合には前記共有ブロック内の画素の全てが駆動して前記アナログ信号を生成し、前記高階調モードが設定されない場合には前記共有ブロック内の画素の一部が駆動して前記アナログ信号を生成する
前記（４）記載の固体撮像素子。
（７）前記共有ブロック内の画素数は２つであり、
前記複数の画素のそれぞれの形状は、長方形である
前記（６）記載の固体撮像素子。
（８）前記共有ブロック内の画素数は４つであり、
前記複数の画素はクワッドベイヤー配列により配列される
前記（６）記載の固体撮像素子。
（９）画素アレイ部に配列された複数の画素の各々がアナログ信号を生成するアナログ信号生成手順と、
複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
所定の高階調モードが設定された場合には切替部が、前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替手順と、
前記高階調モードが設定された場合には論理回路が、前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する加算手順と
を具備する固体撮像素子の制御方法。
（１０）各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する信号処理回路と
を具備する撮像装置。

１００ 撮像装置
１１０ 光学部
１２０ 信号処理回路
１３０ 制御部
１４０ 記録部
２００ 固体撮像素子
２１０ 画素ドライバ
２１５ ＤＡＣ
２２０ タイミング制御回路
２３０ 北側ＡＤ変換部
２３１、２３２、２８１、２８２ ＡＤＣ
２４０ 北側切替部
２５０ 画素アレイ部
２６０ 負荷ＭＯＳ回路
２６１～２６４ 負荷ＭＯＳトランジスタ
２７０ 南側切替部
２７５ 切替部
２８０ 南側ＡＤ変換部
２８３ 比較器
２８４ カウンタ
２８５ ＡＤ変換部
２９０ 論理回路
３０１～３０６ ＦＤ共有ブロック
３１０ 画素
３２１～３２４ 光電変換素子
３２５～３２８ 転送トランジスタ
３２９ リセットトランジスタ
３３０ 浮遊拡散層
３３１ 増幅トランジスタ
３３２ 選択トランジスタ
４１０、４２０、４３０、４４０ マルチプレクサ
４１１～４１４、４２１～４２４、４３１～４３４、４４１～４４４ スイッチ
１２０３１ 撮像部

Claims (10)

1. 各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
   各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
   所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
   前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する論理回路と
   を具備する固体撮像素子。
2. 所定数の負荷ＭＯＳトランジスタをさらに具備し、
   前記画素アレイ部には、所定数の垂直信号線が配線され、
   前記複数の画素のそれぞれは、前記所定数の垂直信号線のいずれかに接続され、
   前記垂直信号線のそれぞれに前記負荷ＭＯＳトランジスタが接続され、
   前記高階調モードが設定された場合には前記加算対象の画素が接続された前記垂直信号線に対応する負荷ＭＯＳトランジスタがオン状態に移行し、前記加算対象の画素が接続されない前記垂直信号線に対応する負荷ＭＯＳトランジスタがオフ状態に移行する
   請求項１記載の固体撮像素子。
3. 前記切替部は、第１切替部および第２切替部を含み、
   前記複数のアナログデジタル変換器は、複数の第１アナログデジタル変換器と複数の第２アナログデジタル変換器とを含み、
   前記第１切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第１アナログデジタル変換器に供給し、
   前記第２切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第２アナログデジタル変換器に供給する
   請求項１記載の固体撮像素子。
4. 前記画素アレイ部は、所定数の共有ブロックに分割され、
   前記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列される
   請求項１記載の固体撮像素子。
5. 前記複数の画素はベイヤー配列により配列される
   請求項４記載の固体撮像素子。
6. 前記共有ブロック内の前記複数の画素は、同一色の可視光を光電変換し、
   前記高階調モードが設定された場合には前記共有ブロック内の画素の全てが駆動して前記アナログ信号を生成し、前記高階調モードが設定されない場合には前記共有ブロック内の画素の一部が駆動して前記アナログ信号を生成する
   請求項４記載の固体撮像素子。
7. 前記共有ブロック内の画素数は２つであり、
   前記複数の画素のそれぞれの形状は、長方形である
   請求項６記載の固体撮像素子。
8. 前記共有ブロック内の画素数は４つであり、
   前記複数の画素はクワッドベイヤー配列により配列される
   請求項６記載の固体撮像素子。
9. 画素アレイ部に配列された複数の画素の各々がアナログ信号を生成するアナログ信号生成手順と、
   複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
   所定の高階調モードが設定された場合には切替部が、前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替手順と、
   前記高階調モードが設定された場合には論理回路が、前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する加算手順と
   を具備する固体撮像素子の制御方法。
10. 各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
    各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
    所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
    前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する信号処理回路と
    を具備する撮像装置。

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