JP2022070170A - 光検出装置および光検出システム - Google Patents

光検出装置および光検出システム Download PDF

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Abstract

【課題】回路面積を小さくすることができる光検出装置を得る。【解決手段】本開示の光検出装置は、受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、対応する受光部により生成されたパルス信号におけるパルスのエッジを検出することにより検出信号を生成する複数のエッジ検出部と、複数の検出信号に基づいて、パルスの数を示す検出値を生成する加算部とを備える。エッジ検出部は、第１のクロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、第１のクロック信号の反転信号である第２のクロック信号に基づいて第１の信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、パルス信号、第１の信号、および第２の信号に基づいて第３の信号を生成する組み合わせ回路と、第１のクロック信号に基づいて第３の信号をラッチすることにより検出信号を生成する第３のラッチ回路とを有する。【選択図】図４

Description

本開示は、検出対象物からの光を検出する光検出装置および光検出システムに関する。
検出対象物までの距離を計測する際、しばしば、ＴＯＦ（Time Of Flight）法が用いられる。このＴＯＦ法では、光を射出するとともに、検出対象物により反射された反射光を検出する。そして、ＴＯＦ法では、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、検出対象物までの距離を計測する。例えば、特許文献１には、受光部の受光結果に応じたパルス信号に基づいて、２つのフリップフロップを用いてこのパルス信号のエッジを検出する光検出器が開示されている。
特開２０１９－９２２１号公報
一般に、電子回路では、回路面積が小さいことが望まれており、回路面積のさらなる低減が期待されている。
回路面積を小さくすることができる光検出装置および光検出システムを提供することが望ましい。
本開示の一実施の形態における第１の光検出装置は、複数の受光部と、複数のエッジ検出部と、加算部とを備えている。複数の受光部は、それぞれが、受光素子を有し、受光素子の受光結果に応じたパルスを含むパルス信号を生成するように構成される。複数のエッジ検出部は、複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する受光部により生成されたパルス信号におけるパルスのエッジを検出することにより検出信号を生成するように構成される。加算部は、複数のエッジ検出部により生成された複数の検出信号に基づいて加算処理を行うことにより、パルスの数を示す検出値を生成するように構成される。上記複数のエッジ検出部のそれぞれは、第１のラッチ回路と、第２のラッチ回路と、組み合わせ回路と、第３のラッチ回路とを有している。第１のラッチ回路は、第１のクロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成するように構成される。第２のラッチ回路は、第１のクロック信号の反転信号である第２のクロック信号に基づいて第１の信号をラッチすることにより第２の信号を生成するように構成される。組み合わせ回路は、パルス信号、第１の信号、および第２の信号に基づいて第３の信号を生成するように構成される。第３のラッチ回路は、第１のクロック信号に基づいて第３の信号をラッチすることにより検出信号を生成するように構成される。
本開示の一実施の形態における第２の光検出装置は、複数の受光部と、複数のエッジ検出部と、第１の加算部と、第２の加算部とを備えている。複数の受光部は、それぞれが、受光素子を有し、受光素子の受光結果に応じたパルスを含むパルス信号を生成するように構成される。複数のエッジ検出部は、複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する受光部により生成されたパルス信号におけるパルスのエッジを検出することにより第１の検出信号および第２の検出信号を生成するように構成される。第１の加算部は、複数のエッジ検出部により生成された複数の第１の検出信号に基づいて加算処理を行うことにより、パルスの数を示す第１の検出値を生成するように構成される。第２の加算部は、複数のエッジ検出部により生成された複数の第２の検出信号に基づいて加算処理を行うことにより、パルスの数を示す第２の検出値を生成するように構成される。上記複数のエッジ検出部のそれぞれは、第１のラッチ回路と、第２のラッチ回路と、第１の組み合わせ回路と、第２の組み合わせ回路とを有する。第１のラッチ回路は、第１のクロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成するように構成される。第２のラッチ回路は、第２のクロック信号に基づいてパルス信号をラッチすることにより第２の信号を生成するように構成される。第１の組み合わせ回路は、パルス信号および第１の信号に基づいて第３の信号を生成するように構成される。第２の組み合わせ回路は、パルス信号および第２の信号に基づいて第４の信号を生成するように構成される。複数のエッジ検出部のそれぞれは、第３の信号に基づいて第１の検出信号を生成し、第４の信号に基づいて第２の検出信号を生成するように構成される。
本開示の一実施の形態における第１の光検出システムは、発光部と、光検出部とを備えている。発光部は、光を射出するように構成される。光検出部は、発光部から射出された光のうちの、検出対象により反射された光を検出するように構成される。光検出部は、複数の受光部と、複数のエッジ検出部と、加算部とを備えている。複数の受光部は、それぞれが、受光素子を有し、受光素子の受光結果に応じたパルスを含むパルス信号を生成するように構成される。複数のエッジ検出部は、複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する受光部により生成されたパルス信号におけるパルスのエッジを検出することにより検出信号を生成するように構成される。加算部は、複数のエッジ検出部により生成された複数の検出信号に基づいて加算処理を行うことにより、パルスの数を示す検出値を生成するように構成される。上記複数のエッジ検出部のそれぞれは、第１のラッチ回路と、第２のラッチ回路と、組み合わせ回路と、第３のラッチ回路とを有している。第１のラッチ回路は、第１のクロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成するように構成される。第２のラッチ回路は、第１のクロック信号の反転信号である第２のクロック信号に基づいて第１の信号をラッチすることにより第２の信号を生成するように構成される。組み合わせ回路は、パルス信号、第１の信号、および第２の信号に基づいて第３の信号を生成するように構成される。第３のラッチ回路は、第１のクロック信号に基づいて第３の信号をラッチすることにより検出信号を生成するように構成される。
本開示の一実施の形態における第２の光検出システムは、発光部と、光検出部とを備えている。発光部は、光を射出するように構成される。光検出部は、発光部から射出された光のうちの、検出対象により反射された光を検出するように構成される。光検出部は、複数の受光部と、複数のエッジ検出部と、第１の加算部と、第２の加算部とを備えている。複数の受光部は、それぞれが、受光素子を有し、受光素子の受光結果に応じたパルスを含むパルス信号を生成するように構成される。複数のエッジ検出部は、複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する受光部により生成されたパルス信号におけるパルスのエッジを検出することにより第１の検出信号および第２の検出信号を生成するように構成される。第１の加算部は、複数のエッジ検出部により生成された複数の第１の検出信号に基づいて加算処理を行うことにより、パルスの数を示す第１の検出値を生成するように構成される。第２の加算部は、複数のエッジ検出部により生成された複数の第２の検出信号に基づいて加算処理を行うことにより、パルスの数を示す第２の検出値を生成するように構成される。上記複数のエッジ検出部のそれぞれは、第１のラッチ回路と、第２のラッチ回路と、第１の組み合わせ回路と、第２の組み合わせ回路とを有する。第１のラッチ回路は、第１のクロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成するように構成される。第２のラッチ回路は、第２のクロック信号に基づいてパルス信号をラッチすることにより第２の信号を生成するように構成される。第１の組み合わせ回路は、パルス信号および第１の信号に基づいて第３の信号を生成するように構成される。第２の組み合わせ回路は、パルス信号および第２の信号に基づいて第４の信号を生成するように構成される。複数のエッジ検出部のそれぞれは、第３の信号に基づいて第１の検出信号を生成し、第４の信号に基づいて第２の検出信号を生成するように構成される。
本開示の一実施の形態における第１の光検出装置および第１の光検出システムでは、複数の受光部のそれぞれにおいて、受光素子の受光結果に応じたパルスを含むパルス信号が生成され、複数のエッジ検出部のそれぞれにおいて、対応する受光部により生成されたパルス信号におけるパルスのエッジが検出されることにより検出信号が生成される。複数のエッジ検出部のそれぞれでは、第１のラッチ回路により、第１のクロック信号に基づいてパルス信号がラッチされることにより第１の信号が生成され、第２のラッチ回路により、第１のクロック信号の反転信号である第２のクロック信号に基づいて第１の信号がラッチされることにより第２の信号が生成され、組み合わせ回路により、パルス信号、第１の信号、および第２の信号に基づいて第３の信号が生成され、第３のラッチ回路により、第１のクロック信号に基づいて第３の信号がラッチされることにより検出信号が生成される。そして、加算部により、複数のエッジ検出部により生成された複数の検出信号に基づいて加算処理が行われることにより、パルスの数を示す検出値が生成される。
本開示の一実施の形態における第２の光検出装置および第２の光検出システムでは、複数の受光部のそれぞれにおいて、受光素子の受光結果に応じたパルスを含むパルス信号が生成され、複数のエッジ検出部のそれぞれにおいて、対応する受光部により生成されたパルス信号におけるパルスのエッジが検出されることにより第１の検出信号および第２の検出信号が生成される。複数のエッジ検出部のそれぞれでは、第１のラッチ回路により、第１のクロック信号に基づいてパルス信号がラッチされることにより第１の信号が生成され、第２のラッチ回路により、第２のクロック信号に基づいてパルス信号がラッチされることにより第２の信号が生成され、第１の組み合わせ回路により、パルス信号および第１の信号に基づいて第３の信号が生成され、第２の組み合わせ回路により、パルス信号および第２の信号に基づいて第４の信号が生成され、第３の信号に基づいて第１の検出信号が生成され、第４の信号に基づいて第２の検出信号が生成される。そして、第１の加算部により、複数のエッジ検出部により生成された複数の第１の検出信号に基づいて加算処理が行われることにより、パルスの数を示す第１の検出値が生成され、第２の加算部により、複数のエッジ検出部により生成された複数の第２の検出信号に基づいて加算処理が行われることにより、パルスの数を示す第２の検出値が生成される。
本開示の一実施の形態に係る光検出システムの一構成例を表すブロック図である。 図１に示した光検出部の一構成例を表すブロック図である。 図１に示した光検出部の一実装例を表す説明図である。 第１の実施の形態に係る光検出ユニットの一構成例を表す回路図である。 図４に示した受光部の一構成例を表す回路図である。 図５に示した受光部の一動作例を表すタイミング波形図である。 図４に示したラッチの一構成例を表す回路図である。 図４に示した光検出ユニットの一動作例を表すタイミング波形図である。 第１の実施の形態の変形例に係る光検出ユニットの一構成例を表す回路図である。 図８に示したフリップフロップの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る光検出ユニットの一構成例を表す回路図である。 第２の実施の形態に係る光検出ユニットの一構成例を表す回路図である。 図１２に示した光検出ユニットの一動作例を表すタイミング波形図である。 第２の実施の形態の変形例に係る光検出ユニットの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係る光検出ユニットの一構成例を表す回路図である。 第３の実施の形態に係る光検出ユニットの一構成例を表す回路図である。 図１６に示したカウント部の一構成例を表す回路図である。 図１６に示した他のカウント部の一構成例を表す回路図である。 図１６に示した光検出ユニットの一動作例を表すタイミング波形図である。 第４の実施の形態に係る光検出ユニットの一構成例を表す回路図である。 図１９に示した光検出ユニットの一動作例を表すタイミング波形図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 変形例に係る受光部の一構成例を表す回路図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．移動体への応用例
＜１．第１の実施の形態＞
［構成例］
図１は、一実施の形態に係る光検出システム（光検出システム１）の一構成例を表すものである。光検出システム１は、ＴｏＦ（Time-of-Flight）センサであり、光を射出するとともに、検出対象物ＯＢＪにより反射された反射光を検出するように構成される。光検出システム１は、発光部１１と、光学系１２と、光検出部２０と、制御部１４とを備えている。
発光部１１は、制御部１４からの指示に基づいて、検出対象物ＯＢＪに向かって光パルスＬ０を射出するように構成される。発光部１１は、制御部１４からの指示に基づいて、発光および非発光を交互に繰り返す発光動作を行うことにより光パルスＬ０を射出するようになっている。発光部１１は、例えば赤外光を射出する光源を有する。この光源は、例えば、レーザ光源やＬＥＤ（Light Emitting Diode）などを用いて構成される。
光学系１２は、光検出部２０の受光面Ｓにおいて像を結像させるレンズを含んで構成される。この光学系１２には、発光部１１から射出され、検出対象物ＯＢＪにより反射された光パルス（反射光パルスＬ１）が入射するようになっている。
光検出部２０は、制御部１４からの指示に基づいて、反射光パルスＬ１を検出するように構成される。そして、光検出部２０は、検出結果をデータＤＴとして出力するようになっている。
制御部１４は、発光部１１および光検出部２０に制御信号を供給し、これらの動作を制御することにより、光検出システム１の動作を制御するように構成される。
図２は、光検出部２０の一構成例を表すものである。光検出部２０は、光検出アレイ２１と、クロック生成部２２と、読出制御部２３と、読出部２４と、光検出制御部２５とを有している。
光検出アレイ２１は、マトリックス状に配置された複数の光検出ユニットＵを有している。光検出ユニットＵは、反射光パルスＬ１を検出することにより、複数の検出期間Ｐdetのそれぞれにおける反射光パルスＬ１の検出回数を示す検出値ＶＡＬを生成するように構成される。
図３は、光検出部２０の一実装例を表すものである。光検出部２０は、この例では、２枚の半導体基板１０１，１０２に形成される。半導体基板１０１は、光検出部２０の受光面Ｓ側に配置され、半導体基板１０２は、光検出部２０の受光面Ｓ側とは反対側に配置される。半導体基板１０１，１０２は互いに重ね合わされる。半導体基板１０１の配線と、半導体基板１０２の配線とは、配線１０３により接続される。配線１０３は、例えばＣｕ－Ｃｕなどの金属結合などを用いることができる。光検出ユニットＵは、例えば、これらの２枚の半導体基板１０１，１０２にわたって配置される。
図４は、光検出ユニットＵの一構成例を表すものである。光検出ユニットＵは、複数の受光部３１（この例では２つの受光部３１Ａ，３１Ｂ）と、複数のエッジ検出部４０（この例では２つのエッジ検出部４０Ａ，４０Ｂ）と、加算部３３とを有している。なお、この例では、２つの受光部３１および２つのエッジ検出部４０を設けたが、これに限定されるものではなく、３以上の受光部３１および３以上のエッジ検出部４０を設けてもよい。
複数の受光部３１のそれぞれは、光を検出することによりパルス信号ＰＬＳを生成するように構成される。具体的には、受光部３１Ａは、光を検出することによりパルス信号ＰＬＳ（パルス信号ＰＬＳＡ）を生成し、生成したパルス信号ＰＬＳＡをエッジ検出部４０Ａに供給する。また、受光部３１Ｂは、光を検出することによりパルス信号ＰＬＳ（パルス信号ＰＬＳＢ）を生成し、生成したパルス信号ＰＬＳＢをエッジ検出部４０Ｂに供給するようになっている。以下に、受光部３１Ａを例に挙げて説明する。なお、受光部３１Ｂについても同様である。
図５は、受光部３１Ａの一構成例を表すものである。受光部３１Ａは、フォトダイオードＰＤと、トランジスタＭＰ１～ＭＰ３，ＭＮ４と、インバータＩＶ１～ＩＶ３と、遅延回路ＤＥＬとを有している。トランジスタＭＰ１～ＭＰ３はＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、トランジスタＭＮ４はＮ型のＭＯＳトランジスタである。例えば、フォトダイオードＰＤは半導体基板１０１に形成され、トランジスタＭＰ１～ＭＰ３，ＭＮ４、インバータＩＶ１～ＩＶ３、および遅延回路ＤＥＬは半導体基板１０２に形成される。
フォトダイオードＰＤは、光を電荷に変換する光電変換素子である。フォトダイオードＰＤのアノードには電源電圧ＶＳＳが供給され、カソードはトランジスタＭＰ１のドレインおよびトランジスタＭＰ３のゲートに接続される。フォトダイオードＰＤは、例えばアバランシェフォトダイオード（ＡＰＤ；Avalanche Photodiode）や、シングルフォトンアバランシェダイオード（ＳＰＡＤ；Single Photon Avalanche Diode）などを用いることができる。
トランジスタＭＰ１のゲートは遅延回路ＤＥＬの出力端子およびインバータＩＶ３の入力端子に接続され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはフォトダイオードＰＤのカソードおよびトランジスタＭＰ３のゲートに接続される。トランジスタＭＰ２のゲートはインバータＩＶ３の出力端子およびトランジスタＭＮ４のゲートに接続され、ソースには電源電圧ＶＤＤ２が供給され、ドレインはトランジスタＭＰ３のソースに接続される。トランジスタＭＰ３のゲートはフォトダイオードＰＤのカソードおよびトランジスタＭＰ１のドレインに接続され、ソースはトランジスタＭＰ２のドレインに接続され、ドレインはトランジスタＭＮ４のドレインおよびインバータＩＶ１の入力端子に接続される。トランジスタＭＮ４のゲートはインバータＩＶ３の出力端子およびトランジスタＭＰ２のゲートに接続され、ドレインはトランジスタＭＰ３のドレインおよびインバータＩＶ１の入力端子に接続され、ソースは接地される。
インバータＩＶ１の入力端子はトランジスタＭＰ３のドレインおよびトランジスタＭＮ４のドレインに接続され、出力端子はインバータＩＶ２の入力端子および遅延回路ＤＥＬの入力端子に接続される。インバータＩＶ２の入力端子はインバータＩＶ１の出力端子および遅延回路ＤＥＬの入力端子に接続され、出力端子はこの受光部３１Ａの後段のエッジ検出部４０Ａに接続される。
遅延回路ＤＥＬは、入力された信号を所定の時間（遅延時間Ｔｄ）だけ遅延させ、遅延させた信号を出力するように構成される。遅延回路ＤＥＬの入力端子はインバータＩＶ１の出力端子およびインバータＩＶ２の入力端子に接続され、出力端子はインバータＩＶ３の入力端子およびトランジスタＭＰ１のゲートに接続される。遅延時間Ｔｄは、インバータＩＶ２から出力されるパルス信号ＰＬＳＡのパルス幅Ｔpwが、エッジ検出部４０Ａにおいてエッジを検出する検出期間Ｐdetの時間長以上になるように設定される。
インバータＩＶ３の入力端子は遅延回路ＤＥＬの出力端子およびトランジスタＭＰ１のゲートに接続され、出力端子はトランジスタＭＰ２，ＭＮ４のゲートに接続される。
図６は、受光部３１Ａの一動作例を表すものであり、（Ａ）はフォトダイオードＰＤのカソード電圧Ｖ１の波形を示し、（Ｂ）はトランジスタＭＰ３，ＭＮ４のドレインにおける電圧Ｖ２の波形を示し、（Ｃ）はインバータＩＶ１の出力端子における電圧Ｖ３の波形を示し、（Ｄ）は遅延回路ＤＥＬの出力端子における電圧Ｖ４の波形を示し、（Ｅ）はパルス信号ＰＬＳＡの波形を示す。
フォトダイオードＰＤに光が入射すると、タイミングｔ１において、フォトダイオードＰＤのカソード電圧Ｖ１が電源電圧ＶＤＤ１から低下し始める（図６（Ａ））。そして、このカソード電圧Ｖ１の変化に基づいてトランジスタＭＰ３がオフ状態からオン状態に変化し、電圧Ｖ２が低レベルから高レベルに変化する（図６（Ｂ））。この電圧Ｖ２の変化に基づいて、インバータＩＶ１の出力端子における電圧Ｖ３は、タイミングｔ２において、高レベルから低レベルに向かって変化し始める（図６（Ｃ））。この電圧Ｖ３の変化に基づいて、パルス信号ＰＬＳＡの電圧は、低レベルから高レベルに変化する（図６（Ｅ）））。
また、インバータＩＶ１の電圧Ｖ３の変化に基づいて、遅延回路ＤＥＬの出力端子における電圧Ｖ４は、タイミングｔ２から遅延回路ＤＥＬの遅延時間Ｔｄだけ経過したタイミングｔ３において、高レベルから低レベルに向かって変化し始める（図６（Ｄ））。この電圧Ｖ４の変化に基づいて、トランジスタＭＰ１がオフ状態からオン状態に変化し、フォトダイオードＰＤのカソード電圧Ｖ１が電源電圧ＶＤＤ１に向かって変化する（図６（Ａ））。また、この電圧Ｖ４の変化に基づいてインバータＩＶ３の出力端子の電圧が低レベルから高レベルに変化するので、トランジスタＭＰ２がオン状態からオフ状態に変化するとともに、トランジスタＭＮ４がオフ状態からオン状態に変化し、電圧Ｖ２が高レベルから低レベルに変化する（図６（Ｂ））。この電圧Ｖ２の変化に基づいて、インバータＩＶ１の出力端子における電圧Ｖ３は、低レベルから高レベルに変化し（図６（Ｃ））、この電圧Ｖ３の変化に基づいて、パルス信号ＰＬＳＡの電圧は、高レベルから低レベルに変化する（図６（Ｅ）））。そして、その後に、遅延回路ＤＥＬの出力端子における電圧Ｖ４は、低レベルから高レベルに変化する（図６（Ｄ））。
このようにして、受光部３１Ａは、光を検出することによりパルス信号ＰＬＳＡを生成する。パルス信号ＰＬＳＡのパルス幅Ｔpwは、エッジ検出部４０Ａにおいてエッジを検出する検出期間Ｐdetの時間長以上になるように設定される。受光部３１Ａは、遅延回路ＤＥＬが入力信号を遅延させることにより、このようなパルス幅Ｔpwを有するパルス信号ＰＬＳＡを生成することができるようになっている。
複数のエッジ検出部４０（図４）のそれぞれは、受光部３１から供給されたパルス信号ＰＬＳのエッジを検出することにより検出信号ＤＥＴを生成するように構成される。具体的には、エッジ検出部４０Ａは、受光部３１Ａから供給されたパルス信号ＰＬＳＡのエッジを検出することにより検出信号ＤＥＴ（検出信号ＤＥＴＡ）を生成し、生成した検出信号ＤＥＴＡを加算部３３に供給する。また、エッジ検出部４０Ｂは、受光部３１Ｂから供給されたパルス信号ＰＬＳＢのエッジを検出することにより検出信号ＤＥＴ（検出信号ＤＥＴＢ）を生成し、生成した検出信号ＤＥＴＢを加算部３３に供給するようになっている。例えば、複数のエッジ検出部４０は半導体基板１０２に形成される。以下に、エッジ検出部４０Ａを例に挙げて説明する。
エッジ検出部４０Ａは、ラッチ４１，４２と、否定論理積（ＮＡＮＤ）回路４３，４４と、ラッチ４５とを有する。
ラッチ４１，４２，４５は、イネーブル端子Ｅの信号に基づいて、データ端子Ｄの信号をラッチし、ラッチした結果を示す信号を出力端子Ｑから出力するように構成される。以下に、ラッチ４１を例に挙げて説明する。なお、ラッチ４２，４５についても同様である。
図７は、ラッチ４１の一構成例を表すものである。ラッチ４１は、否定論理積回路９６～９９を有している。否定論理積回路９６の第１の入力端子はラッチ４１のデータ端子Ｄに接続され、第２の入力端子はラッチ４１のイネーブル端子Ｅおよび否定論理積回路９７の第２の入力端子に接続され、出力端子は否定論理積回路９７の第１の入力端子および否定論理積回路９８の第１の入力端子に接続される。否定論理積回路９７の第１の入力端子は否定論理積回路９６の出力端子および否定論理積回路９８の第１の入力端子に接続され、第２の入力端子はラッチ４１のイネーブル端子Ｅおよび否定論理積回路９６の第２の入力端子に接続され、出力端子は否定論理積回路９９の第２の入力端子に接続される。否定論理積回路９８の第１の入力端子は否定論理積回路９６の出力端子および否定論理積回路９７の第１の入力端子に接続され、第２の入力端子は否定論理積回路９９の出力端子に接続され、出力端子は否定論理積回路９９の第１の入力端子およびラッチ４１の出力端子Ｑに接続される。否定論理積回路９９の第１の入力端子は否定論理積回路９８の出力端子およびラッチ４１の出力端子Ｑに接続され、第２の入力端子は否定論理積回路９７の出力端子に接続され、出力端子は否定論理積回路９８の第２の入力端子に接続される。
エッジ検出部４０Ａ（図４）において、ラッチ４１のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫが供給され、出力端子Ｑはラッチ４２のデータ端子Ｄおよび否定論理積回路４３の第２の入力端子に接続される。ラッチ４２のデータ端子Ｄはラッチ４１の出力端子Ｑおよび否定論理積回路４３の第２の入力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫの反転信号（以下クロック信号ＣＬＫＢともいう）が供給され、出力端子Ｑは否定論理積回路４３の第１の入力端子に接続される。否定論理積回路４３の第１の入力端子はラッチ４２の出力端子Ｑに接続され、第２の入力端子はラッチ４１の出力端子Ｑおよびラッチ４２のデータ端子Ｄに接続され、出力端子は否定論理積回路４４の第２の入力端子に接続される。否定論理積回路４４の第１の入力端子にはパルス信号ＰＬＳＡが供給され、第２の入力端子は否定論理積回路４３の出力端子に接続され、出力端子はラッチ４５のデータ端子Ｄに接続される。ラッチ４５のデータ端子Ｄは否定論理積回路４４の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫが供給され、出力端子Ｑは加算部３３に接続される。ラッチ４５は、出力端子Ｑから検出信号ＤＥＴＡを出力する。
以上、エッジ検出部４０Ａについて説明したが、エッジ検出部４０Ｂについても同様である。エッジ検出部４０Ｂでは、ラッチ４１のデータ端子Ｄおよび否定論理積回路４４の第１の入力端子にはパルス信号ＰＬＳＢが供給される。ラッチ４５の出力端子Ｑは加算部３３に接続される。このラッチ４５は、出力端子Ｑから検出信号ＤＥＴＢを出力する。
この構成により、エッジ検出部４０Ａは、パルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡを生成する。同様に、エッジ検出部４０Ｂは、パルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢを生成するようになっている。
加算部３３は、エッジ検出部４０Ａにより生成された検出信号ＤＥＴＡ、およびエッジ検出部４０Ｂにより生成された検出信号ＤＥＴＢに基づいて、加算処理を行うことにより、複数の検出期間Ｐdetのそれぞれにおける反射光パルスＬ１の検出回数を示す検出値ＶＡＬを生成するように構成される。例えば、加算部３３は半導体基板１０２に形成される。加算部３３は、加算回路３４と、ラッチ部３５とを有している。
加算回路３４は、検出信号ＤＥＴＡ，ＤＥＴＢにおけるエッジパルスＰＥの数を算出するように構成される。具体的には、加算回路３４は、例えば、検出信号ＤＥＴＡ，ＤＥＴＢのどちらにもエッジパルスＰＥが生じていない場合には“０”を出力し、検出信号ＤＥＴＡ，ＤＥＴＢのうちの一方にエッジパルスＰＥが生じている場合には“１”を出力し、検出信号ＤＥＴＡ，ＤＥＴＢの両方にエッジパルスＰＥが生じている場合には“２”を出力するようになっている。加算回路３４は、例えば２ビットの信号を用いて、このような“０”～“２”の値をラッチ部３５に供給するようになっている。
ラッチ部３５は、クロック信号ＣＬＫの反転信号（クロック信号ＣＬＫＢ）に基づいて、加算回路３４から出力された信号をラッチすることにより検出値ＶＡＬを生成するように構成される。ラッチ部３５は、２つのラッチを含む。この２つのラッチは、加算回路３４から供給された２ビットの信号をラッチするようになっている。
クロック生成部２２（図２）は、光検出制御部２５からの指示に基づいてクロック信号ＣＬＫを生成し、このクロック信号ＣＬＫを光検出アレイ２１における複数の光検出ユニットＵに供給するように構成される。
読出制御部２３は、光検出制御部２５からの指示に基づいて、光検出アレイ２１における複数の光検出ユニットＵのそれぞれにおいて生成された検出値ＶＡＬを読出部２４に供給する動作を制御するように構成される。読出制御部２３は、例えば、１行分の光検出ユニットＵを順次選択し、選択された光検出ユニットＵが検出値ＶＡＬを読出部２４に供給するように、複数の光検出ユニットＵの動作を制御するようになっている。
読出部２４は、光検出制御部２５からの指示に基づいて、光検出アレイ２１における複数の光検出ユニットＵから供給された検出値ＶＡＬを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
光検出制御部２５は、制御部１４（図１）からの指示に基づいて、クロック生成部２２、読出制御部２３、および読出部２４に制御信号を供給し、これらの動作を制御することにより、光検出部２０の動作を制御するように構成される。
ここで、受光部３１は、本開示における「受光部」の一具体例に対応する。エッジ検出部４０は、本開示における「エッジ検出部」の一具体例に対応する。加算部３３は、本開示における「加算部」の一具体例に対応する。フォトダイオードＰＤは、本開示における「受光素子」の一具体例に対応する。パルス信号ＰＬＳは、本開示における「パルス信号」の一具体例に対応する。検出信号ＤＥＴは、本開示における「検出信号」の一具体例に対応する。検出値ＶＡＬは、本開示における「検出値」の一具体例に対応する。ラッチ４１は、本開示における「第１のラッチ回路」の一具体例に対応する。ラッチ４２は、本開示における「第２のラッチ回路」の一具体例に対応する。否定論理積回路４３，４４は、本開示における「組み合わせ回路」の一具体例に対応する。ラッチ４５は、本開示における「第３のラッチ回路」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の光検出システム１の動作および作用について説明する。
（全体動作概要）
まず、図１，２を参照して、光検出システム１の全体動作概要を説明する。発光部１１は、制御部１４からの指示に基づいて、検出対象物ＯＢＪに向かって光パルスＬ０を射出する。光学系１２は、光検出部２０の受光面Ｓにおいて像を結像させる。光検出部２０は、制御部１４からの指示に基づいて、反射光パルスＬ１を検出する。制御部１４は、発光部１１および光検出部２０に制御信号を供給し、これらの動作を制御することにより、光検出システム１の動作を制御する。
光検出部２０において、光検出アレイ２１の光検出ユニットＵは、反射光パルスＬ１を検出することにより、複数の検出期間Ｐdetのそれぞれにおける反射光パルスＬ１の検出回数を示す検出値ＶＡＬを生成する。クロック生成部２２は、光検出制御部２５からの指示に基づいてクロック信号ＣＬＫを生成し、このクロック信号ＣＬＫを複数の光検出ユニットＵに供給する。読出制御部２３は、光検出制御部２５からの指示に基づいて、光検出アレイ２１における複数の光検出ユニットＵのそれぞれにおいて生成された検出値ＶＡＬを読出部２４に供給する動作を制御する。読出部２４は、光検出制御部２５からの指示に基づいて、光検出アレイ２１における複数の光検出ユニットＵから供給された検出値ＶＡＬを含むデータＤＴを生成し、生成したデータＤＴを出力する。光検出制御部２５は、制御部１４からの指示に基づいて、クロック生成部２２、読出制御部２３、および読出部２４に制御信号を供給し、これらの動作を制御することにより、光検出部２０の動作を制御する。
（詳細動作）
光検出ユニットＵ（図４）において、受光部３１Ａは、光を検出することによりパルス信号ＰＬＳＡを生成し、生成したパルス信号ＰＬＳＡをエッジ検出部４０Ａに供給する。エッジ検出部４０Ａは、パルス信号ＰＬＳＡのエッジを検出することにより検出信号ＤＥＴＡを生成し、生成した検出信号ＤＥＴＡを加算部３３に供給する。受光部３１Ｂは、光を検出することによりパルス信号ＰＬＳＢを生成し、生成したパルス信号ＰＬＳＢをエッジ検出部４０Ｂに供給する。エッジ検出部４０Ｂは、パルス信号ＰＬＳＢのエッジを検出することにより検出信号ＤＥＴＢを生成し、生成した検出信号ＤＥＴＢを加算部３３に供給する。加算部３３は、エッジ検出部４０Ａにより生成された検出信号ＤＥＴＡ、およびエッジ検出部４０Ｂにより生成された検出信号ＤＥＴＢに基づいて、加算処理を行うことにより、検出値ＶＡＬを生成する。以下に、この動作について詳細に説明する。
図８は、光検出ユニットＵの一動作例を表すものであり、（Ａ）は発光部１１から射出された光の波形を示し、（Ｂ）はクロック信号ＣＬＫの波形を示し、（Ｃ）はパルス信号ＰＬＳＡの波形を示し、（Ｄ）はエッジ検出部４０Ａのラッチ４１から出力された信号Ｓ４１の波形を示し、（Ｅ）はエッジ検出部４０Ａのラッチ４２から出力された信号Ｓ４２の波形を示し、（Ｆ）は検出信号ＤＥＴＡの波形を示し、（Ｇ）は検出値ＶＡＬを示す信号の波形を示す。クロック信号ＣＬＫの１周期は、エッジ検出部４０Ａ，４０Ｂにおける検出期間Ｐdetである。
タイミングｔ１１～ｔ１３の期間において、発光部１１は、制御部１４からの指示に基づいて光パルスＬ０を検出対象物ＯＢＪに向かって射出する（図８（Ａ））。この光パルスＬ０の一部は、検出対象物ＯＢＪにより反射される。そして、反射光パルスＬ１が光学系１２を介して光検出部２０に入射する。受光部３１Ａは、この反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する（図８（Ｃ））。このパルス信号ＰＬＳＡは、タイミングｔ１２から始まるパルスＰ１と、タイミングｔ１８から始まるパルスＰ２を含んでいる。
エッジ検出部４０Ａのラッチ４１は、クロック信号ＣＬＫが高レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ４１を生成する（図８（Ｂ），（Ｃ），（Ｄ））。これにより、信号Ｓ４１は、クロック信号ＣＬＫが高レベルである期間におけるタイミングｔ１２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫが高レベルである期間におけるタイミングｔ１５において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ４１は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ１９において、クロック信号ＣＬＫの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ２２において、クロック信号ＣＬＫの立ち上がりエッジに応じて高レベルから低レベルに変化する
エッジ検出部４０Ａのラッチ４２は、クロック信号ＣＬＫが低レベルである場合に、信号Ｓ４１を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ４２を生成する（図８（Ｂ），（Ｃ），（Ｅ））。これにより、信号Ｓ４２は、信号Ｓ４１が立ち上がった後のタイミングｔ１３において、クロック信号ＣＬＫの立ち下がりエッジに応じて低レベルから高レベルに変化し、信号Ｓ４１が立ち下がった後のタイミングｔ１６において、クロック信号ＣＬＫの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ４２は、信号Ｓ４１が立ち上がった後のタイミングｔ２０において、クロック信号ＣＬＫの立ち下がりエッジに応じて低レベルから高レベルに変化し、信号Ｓ４１が立ち下がった後のタイミングｔ２３において、クロック信号ＣＬＫの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部４０Ａのラッチ４５は、クロック信号ＣＬＫが高レベルである場合に、否定論理積回路４４から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡを生成する（図８（Ｆ））。
これにより、検出信号ＤＥＴＡは、クロック信号ＣＬＫが高レベルである期間におけるタイミングｔ１２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて高レベルから低レベルに変化し、タイミングｔ１４において、クロック信号ＣＬＫの立ち上がりエッジに応じて低レベルから高レベルに変化する。検出信号ＤＥＴＡにおけるこのパルス（エッジパルスＰＥ１）は、パルス信号ＰＬＳＡにおけるパルスＰ１（図８（Ｃ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ１が開始するタイミングｔ１２は、タイミングｔ１１～ｔ１３の検出期間Ｐdetの期間内のタイミングであるので、検出信号ＤＥＴＡのエッジパルスＰＥ１は、この検出期間Ｐdetの終了タイミングｔ１３をまたぐ。
また、検出信号ＤＥＴＡは、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ１９において、クロック信号ＣＬＫの立ち上がりエッジに応じて高レベルから低レベルに変化し、タイミングｔ２２において、クロック信号ＣＬＫの立ち下がりエッジに応じて低レベルから高レベルに変化する。検出信号ＤＥＴＡにおけるこのパルス（エッジパルスＰＥ２）は、パルス信号ＰＬＳＡにおけるパルスＰ２（図８（Ｃ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ２が開始するタイミングｔ１８は、タイミングｔ１７～ｔ２０の検出期間Ｐdetの期間内のタイミングであるので、検出信号ＤＥＴＡのエッジパルスＰＥ２は、この検出期間Ｐdetの終了タイミングｔ２０をまたぐ。
このように、検出信号ＤＥＴＡにおけるエッジパルスＰＥは、検出期間Ｐdetの終了タイミングをまたぐ。よって、エッジ検出部４０Ａ，４０Ｂの後段の加算部３３は、エッジ検出部４０Ａ，４０Ｂにより生成されたエッジパルスＰＥに基づいて、このタイミングにおいて正しく加算処理を行うことができる。また、エッジパルスＰＥは、その検出期間Ｐdetの次の検出期間Ｐdetにおいて終了する。具体的には、タイミングｔ１２から始まるエッジパルスＰＥ１は、このタイミングｔ１２を含む検出期間Ｐdetの次の検出期間Ｐdet（タイミングｔ１３～ｔ１６）の期間内のタイミングｔ１４において終了する。よって、例えば、１つのエッジパルスＰＥがダブルカウントされるおそれを低減することができる。
このようにして、受光部３１Ａは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成し、エッジ検出部４０Ａは、パルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡを生成する。
同様に、受光部３１Ｂは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＢを生成し、エッジ検出部４０Ｂは、パルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢを生成する。
そして、加算部３３の加算回路３４は、検出信号ＤＥＴＡ，ＤＥＴＢにおけるエッジパルスＰＥの数を算出する。具体的には、加算回路３４は、例えば、検出信号ＤＥＴＡ，ＤＥＴＢのどちらにもエッジパルスＰＥが生じていない場合には“０”を出力し、検出信号ＤＥＴＡ，ＤＥＴＢのうちの一方にエッジパルスＰＥが生じている場合には“１”を出力し、検出信号ＤＥＴＡ，ＤＥＴＢの両方にエッジパルスＰＥが生じている場合には“２”を出力する。そして、ラッチ部３５は、クロック信号ＣＬＫが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬを生成する（図８（Ｇ））。これにより、加算部３３は、クロック信号ＣＬＫの立ち下がりエッジに基づいて、検出値ＶＡＬを生成する。上述したように、検出信号ＤＥＴＡのエッジパルスＰＥ（図８（Ｆ））は、検出期間Ｐdetの終了タイミングをまたぐ。検出信号ＤＥＴＢについても同様である。検出期間Ｐdetの終了タイミングは、クロック信号ＣＬＫの立ち下がりエッジのタイミングである。よって、加算部３３は、クロック信号ＣＬＫの立ち下がりエッジのタイミングにおいて、正しく加算処理を行うことができる。
このようにして、光検出アレイ２１における複数の光検出ユニットＵのそれぞれは、反射光パルスＬ１を検出することにより検出値ＶＡＬを生成する。読出部２４は、光検出制御部２５からの指示に基づいて、光検出アレイ２１における複数の光検出ユニットＵから供給された検出値ＶＡＬを含むデータＤＴを生成し、生成したデータＤＴを出力する。
光検出システム１の後段の回路は、例えば、このデータＤＴに含まれる、ある光検出ユニットＵにより得られた、各検出期間Ｐdetにおける検出値ＶＡＬに基づいて、発光部１１が光パルスＬ０を射出してから、その光検出ユニットＵが反射光パルスＬ１を検出するまでの時間を計測することができ、その時間に基づいて検出対象物ＯＢＪまでの距離を計測することができる。
このように、光検出システム１では、複数のエッジ検出部４０のそれぞれにおいて、クロック信号ＣＬＫに基づいてパルス信号ＰＬＳをラッチすることにより第１の信号（信号Ｓ４１）を生成する第１のラッチ回路（ラッチ４１）と、クロック信号ＣＬＫの反転信号であるクロック信号ＣＬＫＢに基づいて第１の信号（信号Ｓ４１）をラッチすることにより第２の信号（信号Ｓ４２）を生成する第２のラッチ回路（ラッチ４２）と、パルス信号ＰＬＳ、第１の信号（信号Ｓ４１）、および第２の信号（信号Ｓ４２）に基づいて第３の信号を生成する組み合わせ回路（否定論理積回路４３，４４）と、クロック信号ＣＬＫに基づいて第３の信号をラッチすることにより検出信号ＤＥＴを生成する第３のラッチ回路（ラッチ４５）とを設けるようにした。これにより、例えば、特許文献１に記載の技術と比べて、回路面積を小さくすることができる。すなわち、特許文献１では、エッジ検出部は２つのフリップフロップ（すなわち４つのラッチ）を有するので、回路面積が大きくなるおそれがある。一方、本実施の形態に係る光検出システム１では、３つのラッチで済むので、回路面積を小さくすることができる。これにより、例えば、光検出部２０のサイズを小さくすることができる。あるいは、光検出アレイ２１に、より多くの光検出ユニットＵを設けることができるので、解像度を高めることができる。
また、光検出システム１では、パルス信号ＰＬＳのパルス幅Ｔpwが検出期間Ｐdetの時間幅以上になるようにした。具体的には、光検出システム１では、遅延回路ＤＥＬを設けることにより、パルス幅Ｔpwが検出期間Ｐdetの時間幅以上になるようにした。これにより、エッジ検出部４０が、パルス信号ＰＬＳのエッジを正常に検出することができるため、光検出システム１の検出精度が低下するおそれを低減することができる。すなわち、例えば、パルス信号ＰＬＳのパルス幅Ｔpwが狭い場合には、エッジ検出部４０は、パルス信号ＰＬＳのエッジを正常に検出できない場合があり得る。その場合には、光検出システム１における検出精度が低下してしまう。一方、光検出システム１では、パルス信号ＰＬＳのパルス幅Ｔpwが検出期間Ｐdetの時間幅以上になるようにした。これにより、光検出システム１では、エッジ検出部４０がパルス信号ＰＬＳのエッジを正常に検出することができるため、検出精度が低下するおそれを低減することができる。
［効果］
以上のように本実施の形態では、複数のエッジ検出部のそれぞれにおいて、クロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、クロック信号の反転信号に基づいて第１の信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、パルス信号、第１の信号、および第２の信号に基づいて第３の信号を生成する組み合わせ回路と、クロック信号に基づいて第３の信号をラッチすることにより検出信号を生成する第３のラッチ回路とを設けるようにしたので、回路面積を小さくすることができる。
本実施の形態では、パルス信号のパルス幅が検出期間の時間幅以上になるようにしたので、検出精度が低下するおそれを低減することができる。
［変形例１－１］
上記実施の形態では、加算部３３が、複数の検出期間Ｐdetのそれぞれにおいて、エッジパルスＰＥの数を算出することにより検出値ＶＡＬを生成したが、これに限定されるものではなく、例えば、複数の検出期間ＰdetにおけるエッジパルスＰＥの数を算出してもよい。以下に、本変形例について、いくつか例を挙げて詳細に説明する。
本変形例に係る光検出システム１Ａは、上記実施の形態に係る光検出システム１（図１）と同様に、光検出部２０Ａを備えている。光検出部２０Ａは、上記実施の形態に係る光検出部２０（図２）と同様に、光検出アレイ２１Ａと、読出制御部２３Ａと、読出部２４Ａとを有している。
図９は、光検出アレイ２１Ａにおける光検出ユニットＵの一例を表すものである。光検出ユニットＵは、カウント部３６を有している。カウント部３６は、複数の検出期間Ｐdetにわたり、加算部３３により生成された検出値ＶＡＬに基づいて累積加算処理を行うことにより、累積値ＶＡＬ１を生成するように構成される。カウント部３６は、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部３８とを有している。加算回路３７は、加算部３３により生成された検出値ＶＡＬと、フリップフロップ部３８が保持している値（累積値ＶＡＬ１）とを加算するように構成される。フリップフロップ部３８は、クロック信号ＣＬＫの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬ１として保持するように構成される。フリップフロップ部３８は、複数のフリップフロップを含む。このフリップフロップは、例えば、図１０に示すように、否定論理積回路５１～５８と、インバータ５９とを有している。このフリップフロップは、マスタスレーブ型のフリップフロップであり、否定論理積回路５１～５４はマスタラッチを構成し、否定論理積回路５５～５８はスレーブラッチを構成する。フリップフロップ部３８は、例えば、複数の検出期間Ｐdetを含む期間Ａが経過する度にリセットされる。ここで、加算回路３７およびフリップフロップ部３８は、本開示における「累積加算部」の一具体例に対応する。累積値ＶＡＬ１は、本開示における「累積値」の一具体例に対応する。
読出制御部２３Ａは、光検出制御部２５からの指示に基づいて、光検出アレイ２１Ａにおける複数の光検出ユニットＵのそれぞれにおいて生成された累積値ＶＡＬ１を読出部２４Ａに供給する動作を制御するように構成される。
読出部２４Ａは、光検出制御部２５からの指示に基づいて、光検出アレイ２１Ａにおける複数の光検出ユニットＵから供給された累積値ＶＡＬ１を含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
このように、光検出システム１Ａでは、検出値ＶＡＬに基づいて累積加算処理を行うことにより、検出値ＶＡＬの累積値ＶＡＬ１を生成するようにした。これにより、光検出システム１Ａでは、例えば、複数の検出期間Ｐdetを含む期間Ａを単位として、発光部１１が光パルスＬ０を射出してから、その光検出ユニットＵが反射光パルスＬ１を検出するまでの時間を計測することができる。
本変形例に係る他の光検出システム１Ｂは、上記実施の形態に係る光検出システム１（図１）と同様に、光検出部２０Ｂを備えている。光検出部２０Ｂは、上記実施の形態に係る光検出部２０（図２）と同様に、光検出アレイ２１Ｂと、読出制御部２３Ｂと、読出部２４Ｂとを有している。
図１１は、光検出アレイ２１Ｂにおける光検出ユニットＵの一例を表すものである。光検出ユニットＵは、カウント部４６を有している。カウント部４６は、複数の検出期間Ｐdetにわたり、加算部３３により生成された検出値ＶＡＬに基づいて累積加算処理を行うことにより、カウント値ＣＮＴを生成するように構成される。カウント部４６は、加算回路３７と、フリップフロップ部４８と、カウンタ４９とを有している。フリップフロップ部４８は、フリップフロップ部３８と同様に、クロック信号ＣＬＫの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬ１として保持するように構成される。また、フリップフロップ部４８は、累積値ＶＡＬ１が所定の上限値に到達する度にキャリーフラグＦＣをアクティブにする機能を有している。カウンタ４９は、このキャリーフラグＦＣに基づいて、カウント値ＣＮＴをインクリメントするように構成される。すなわち、カウント部４６では、フリップフロップ部４８が下位のカウンタとして動作し、カウンタ４９は上位のカウンタとして動作する。フリップフロップ部４８およびカウンタ４９は、複数の検出期間Ｐdetを含む期間Ａが経過する度にリセットされる。なお、この例では、カウント値ＣＮＴは、カウンタ４９のカウント値であるとしたが、これに限定されるものではなく、カウンタ４９のカウント値を上位ビットとして含むとともに、累積値ＶＡＬ１を下位ビットとして含んでもよい。ここで、加算回路３７およびフリップフロップ部４８は、本開示における「累積加算部」の一具体例に対応する。カウンタ４９は、本開示における「カウンタ」の一具体例に対応する。
読出制御部２３Ｂは、光検出制御部２５からの指示に基づいて、光検出アレイ２１Ｂにおける複数の光検出ユニットＵのそれぞれにおいて生成されたカウント値ＣＮＴを読出部２４Ｂに供給する動作を制御するように構成される。
読出部２４Ｂは、光検出制御部２５からの指示に基づいて、光検出アレイ２１Ｂにおける複数の光検出ユニットＵから供給されたカウント値ＣＮＴを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
このように、光検出システム１Ｂでは、検出値ＶＡＬに基づいて累積加算処理を行うことにより、検出値ＶＡＬの累積値であるカウント値ＣＮＴを生成するようにした。これにより、光検出システム１Ｂでは、例えば、複数の検出期間Ｐdetを含む期間Ａを単位として、発光部１１が光パルスＬ０を射出してから、その光検出ユニットＵが反射光パルスＬ１を検出するまでの時間を計測することができる。特に、光検出システム１Ｂでは、例えば、光検出システム１Ａに比べて期間Ａをより長く設定することにより、カウントのレンジを広げることができる。
［変形例１－２］
上記実施の形態では、図４に示したように、エッジ検出部４０は否定論理積回路４３，４４を有するようにしたが、これに限定されるものではなく、これに代えて、同様な論理動作を行う様々な組み合わせ回路を有するようにしてもよい。
［その他の変形例］
これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る光検出システム２について説明する。本実施の形態は、２つの加算部を設け、エッジ検出部が生成したエッジパルスＰＥを、２つの加算部のうちの、エッジパルスＰＥが生成された検出期間Ｐdetに応じた加算部に供給するように構成される。なお、上記第１の実施の形態に係る光検出システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
光検出システム２は、上記第１の実施の形態に係る光検出システム１（図１）と同様に、光検出部６０を備えている。光検出部６０は、上記第１の実施の形態に係る光検出部２０（図２）と同様に、光検出アレイ６１と、読出制御部６３と、読出部６４とを有している。
図１２は、光検出アレイ６１における光検出ユニットＵの一例を表すものである。光検出ユニットＵは、複数の受光部３１（この例では２つの受光部３１Ａ，３１Ｂ）と、複数のエッジ検出部７０（この例では２つのエッジ検出部７０Ａ，７０Ｂ）と、２つの加算部３３Ａ，３３Ｂとを有している。なお、この例では、２つの受光部３１および２つのエッジ検出部７０を設けたが、これに限定されるものではなく、３以上の受光部３１および３以上のエッジ検出部７０を設けてもよい。
エッジ検出部７０Ａは、受光部３１Ａから供給されたパルス信号ＰＬＳＡのエッジを検出することにより検出信号ＤＥＴＡ１，ＤＥＴＡ２を生成し、検出信号ＤＥＴＡ１を加算部３３Ａに供給するとともに、検出信号ＤＥＴＡ２を加算部３３Ｂに供給するように構成される。エッジ検出部７０Ｂは、受光部３１Ｂから供給されたパルス信号ＰＬＳＢのエッジを検出することにより検出信号ＤＥＴＢ１，ＤＥＴＢ２を生成し、検出信号ＤＥＴＢ１を加算部３３Ａに供給するとともに、検出信号ＤＥＴＢ２を加算部３３Ｂに供給するように構成される。
エッジ検出部７０Ａは、ラッチ７１，７２と、インバータ７３と、否定論理和（ＮＯＲ）回路７４，７５と、ラッチ７６，７７とを有する。ラッチ７１，７２，７６，７７は、上記第１の実施の形態に係るラッチ４１（図７）と同様の回路構成を有する。
エッジ検出部７０Ａにおいて、ラッチ７１のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫが供給され、出力端子Ｑは否定論理和回路７４の第２の入力端子に接続される。ラッチ７２のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫの反転信号（クロック信号ＣＬＫＢ）が供給され、出力端子Ｑは否定論理和回路７５の第２の入力端子に接続される。インバータ７３の入力端子にはパルス信号ＰＬＳＡが供給され、出力端子は否定論理和回路７４の第１の入力端子および否定論理和回路７５の第１の入力端子に接続される。否定論理和回路７４の第１の入力端子はインバータ７３の出力端子および否定論理和回路７５の第１の入力端子に接続され、第２の入力端子はラッチ７１の出力端子Ｑに接続され、出力端子はラッチ７６のデータ端子Ｄに接続される。否定論理和回路７５の第１の入力端子はインバータ７３の出力端子および否定論理和回路７４の第１の入力端子に接続され、第２の入力端子はラッチ７２の出力端子Ｑに接続され、出力端子はラッチ７７のデータ端子Ｄに接続される。ラッチ７６のデータ端子Ｄは否定論理和回路７４の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫの反転信号（クロック信号ＣＬＫＢ）が供給され、出力端子Ｑは加算部３３Ａに接続される。ラッチ７６は、出力端子Ｑから検出信号ＤＥＴＡ１を出力する。ラッチ７７のデータ端子Ｄは否定論理和回路７５の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫが供給され、出力端子Ｑは加算部３３Ｂに接続される。ラッチ７７は、出力端子Ｑから検出信号ＤＥＴＡ２を出力する。
以上、エッジ検出部７０Ａについて説明したが、エッジ検出部７０Ｂについても同様である。エッジ検出部７０Ｂでは、ラッチ７１，７２のデータ端子Ｄおよびインバータ７３の入力端子にはパルス信号ＰＬＳＢが供給される。ラッチ７６の出力端子Ｑは加算部３３Ａに接続され、ラッチ７７の出力端子Ｑは加算部３３Ｂに接続される。ラッチ７６は、出力端子Ｑから検出信号ＤＥＴＢ１を出力し、ラッチ７７は、出力端子Ｑから検出信号ＤＥＴＢ２を出力する。
この構成により、エッジ検出部７０Ａは、パルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ１，ＤＥＴＡ２を生成する。同様に、エッジ検出部７０Ｂは、パルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ１，ＤＥＴＢ２を生成するようになっている。
加算部３３Ａは、エッジ検出部７０Ａにより生成された検出信号ＤＥＴＡ１、およびエッジ検出部７０Ｂにより生成された検出信号ＤＥＴＢ１に基づいて、加算処理を行うことにより、検出値ＶＡＬＡを生成するように構成される。加算部３３Ａは、加算回路３４と、ラッチ部３５Ａとを有している。ラッチ部３５Ａは、クロック信号ＣＬＫが高レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡを生成するように構成される。
同様に、加算部３３Ｂは、エッジ検出部７０Ａにより生成された検出信号ＤＥＴＡ２、およびエッジ検出部７０Ｂにより生成された検出信号ＤＥＴＢ２に基づいて、加算処理を行うことにより、検出値ＶＡＬＢを生成するように構成される。加算部３３Ｂは、加算回路３４と、ラッチ部３５Ｂとを有している。ラッチ部３５Ｂは、クロック信号ＣＬＫが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢを生成するように構成される。
読出制御部６３は、光検出制御部２５からの指示に基づいて、光検出アレイ６１における複数の光検出ユニットＵのそれぞれにおいて生成された検出値ＶＡＬＡ、ＶＡＬＢを読出部６４に供給する動作を制御するように構成される。
読出部６４は、光検出制御部２５からの指示に基づいて、光検出アレイ６１における複数の光検出ユニットＵから供給された検出値ＶＡＬＡ，ＶＡＬＢを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
ここで、エッジ検出部７０は、本開示における「エッジ検出部」の一具体例に対応する。加算部３３Ａは、本開示における「第１の加算部」の一具体例に対応する。加算部３３Ｂは、本開示における「第２の加算部」の一具体例に対応する。ラッチ７１は、本開示における「第１のラッチ回路」の一具体例に対応する。ラッチ７２は、本開示における「第２のラッチ回路」の一具体例に対応する。インバータ７３および否定論理和回路７４は、本開示における「第１の組み合わせ回路」の一具体例に対応する。インバータ７３および否定論理和回路７５は、本開示における「第２の組み合わせ回路」の一具体例に対応する。ラッチ７６は、本開示における「第３のラッチ回路」の一具体例に対応する。ラッチ７７は、本開示における「第４のラッチ回路」の一具体例に対応する。
図１３は、光検出ユニットＵの一動作例を表すものであり、（Ａ）は発光部１１から射出された光の波形を示し、（Ｂ）はクロック信号ＣＬＫの波形を示し、（Ｃ）はパルス信号ＰＬＳＡの波形を示し、（Ｄ）はエッジ検出部７０Ａのラッチ７２から出力された信号Ｓ７２の波形を示し、（Ｅ）はエッジ検出部７０Ａのラッチ７１から出力された信号Ｓ７１の波形を示し、（Ｆ）は検出信号ＤＥＴＡ２の波形を示し、（Ｇ）は検出信号ＤＥＴＡ１の波形を示し、（Ｈ）は検出値ＶＡＬＡを示す信号の波形を示し、（Ｉ）は検出値ＶＡＬＢを示す信号の波形を示す。クロック信号ＣＬＫの半周期は、エッジ検出部７０Ａ，７０Ｂにおける検出期間Ｐdetである。具体的には、クロック信号ＣＬＫが低レベルである期間は検出期間Ｐdet1であり、クロック信号ＣＬＫが高レベルである期間は検出期間Ｐdet2である。
タイミングｔ３１～ｔ３３の期間において、発光部１１は、制御部１４からの指示に基づいて光パルスＬ０を検出対象物ＯＢＪに向かって射出する（図１３（Ａ））。この光パルスＬ０の一部は、検出対象物ＯＢＪにより反射される。そして、反射光パルスＬ１が光学系１２を介して光検出部２０に入射する。受光部３１Ａは、この反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する（図１３（Ｃ））。このパルス信号ＰＬＳＡは、タイミングｔ３２から始まるパルスＰ３と、タイミングｔ３７から始まるパルスＰ４を含んでいる。
エッジ検出部７０Ａのラッチ７１は、クロック信号ＣＬＫが高レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ７１を生成する（図１３（Ｂ），（Ｃ），（Ｅ））。これにより、信号Ｓ７１は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ３３において、クロック信号ＣＬＫの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫが高レベルである期間におけるタイミングｔ３４において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ７１は、クロック信号ＣＬＫが高レベルである期間におけるタイミングｔ３７において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ４０において、クロック信号ＣＬＫの立ち上がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部７０Ａのラッチ７６は、クロック信号ＣＬＫが低レベルである場合に、否定論理和回路７４から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ１を生成する（図１３（Ｇ））。これにより、検出信号ＤＥＴＡ１は、クロック信号ＣＬＫが低レベルである期間におけるタイミングｔ３２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ３５において、クロック信号ＣＬＫの立ち下がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ１におけるこのパルス（エッジパルスＰＥ３）は、パルス信号ＰＬＳＡにおけるパルスＰ３（図１３（Ｃ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ３が開始するタイミングｔ３２は、タイミングｔ３１～ｔ３３の検出期間Ｐdet1の期間内のタイミングであるので、検出信号ＤＥＴＡ１のエッジパルスＰＥ３は、この検出期間Ｐdet1の終了タイミングｔ３３をまたぐ。
エッジ検出部７０Ａのラッチ７２は、クロック信号ＣＬＫが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ７２を生成する（図１３（Ｂ），（Ｃ），（Ｄ））。これにより、信号Ｓ７２は、クロック信号ＣＬＫが低レベルである期間におけるタイミングｔ３２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ３５において、クロック信号ＣＬＫの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ７２は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ３８において、クロック信号ＣＬＫの立ち下がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫが低レベルである期間におけるタイミングｔ３９において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部７０Ａのラッチ７７は、クロック信号ＣＬＫが高レベルである場合に、否定論理和回路７５から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ２を生成する（図１３（Ｆ））。これにより、検出信号ＤＥＴＡ２は、クロック信号ＣＬＫが高レベルである期間におけるタイミングｔ３７において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ４０において、クロック信号ＣＬＫの立ち上がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ２におけるこのパルス（エッジパルスＰＥ４）は、パルス信号ＰＬＳＡにおけるパルスＰ４（図１３（Ｃ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ４が開始するタイミングｔ３７は、タイミングｔ３６～ｔ３８の検出期間Ｐdet2の期間内のタイミングであるので、検出信号ＤＥＴＡ２のエッジパルスＰＥ４は、この検出期間Ｐdet2の終了タイミングｔ３８をまたぐ。
このようにして、受光部３１Ａは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する。エッジ検出部７０Ａは、検出期間Ｐdet1においてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ１を生成し、検出期間Ｐdet2においてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ２を生成する。
同様に、受光部３１Ｂは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＢを生成する。エッジ検出部７０Ｂは、検出期間Ｐdet1においてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ１を生成し、検出期間Ｐdet2においてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ２を生成する。
そして、加算部３３Ａの加算回路３４は、検出信号ＤＥＴＡ１，ＤＥＴＢ１におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５Ａは、クロック信号ＣＬＫが高レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡを生成する（図１３（Ｈ））。これにより、加算部３３Ａは、クロック信号ＣＬＫの立ち上がりエッジに基づいて、検出値ＶＡＬＡを生成する。上述したように、検出信号ＤＥＴＡ１のエッジパルスＰＥ（図１３（Ｇ））は、検出期間Ｐdet1の終了タイミングをまたぐ。検出信号ＤＥＴＢ１についても同様である。検出期間Ｐdet1の終了タイミングは、クロック信号ＣＬＫの立ち上がりエッジのタイミングである。よって、加算部３３Ａは、クロック信号ＣＬＫの立ち上がりエッジのタイミングにおいて、正しく加算処理を行うことができる。
同様に、加算部３３Ｂの加算回路３４は、検出信号ＤＥＴＡ２，ＤＥＴＢ２におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５Ｂは、クロック信号ＣＬＫが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢを生成する（図１３（Ｉ））。これにより、加算部３３Ｂは、クロック信号ＣＬＫの立ち下がりエッジに基づいて、検出値ＶＡＬＢを生成する。上述したように、検出信号ＤＥＴＡ２のエッジパルスＰＥ（図１３（Ｆ））は、検出期間Ｐdet2の終了タイミングをまたぐ。検出信号ＤＥＴＢ２についても同様である。検出期間Ｐdet2の終了タイミングは、クロック信号ＣＬＫの立ち下がりエッジのタイミングである。よって、加算部３３Ａは、クロック信号ＣＬＫの立ち下がりエッジのタイミングにおいて、正しく加算処理を行うことができる。
このように、加算部３３Ａは、検出期間Ｐdet1におけるエッジパルスＰＥに基づいて加算処理を行うことにより検出値ＶＡＬＡを生成し、加算部３３Ｂは、検出期間Ｐdet2におけるエッジパルスＰＥに基づいて加算処理を行うことにより検出値ＶＡＬＢを生成する。
このようにして、光検出アレイ６１における複数の光検出ユニットＵのそれぞれは、反射光パルスＬ１を検出することにより検出値ＶＡＬＡ，ＶＡＬＢを生成する。読出部６４は、光検出制御部２５からの指示に基づいて、光検出アレイ６１における複数の光検出ユニットＵから供給された検出値ＶＡＬＡ，ＶＡＬＢを含むデータＤＴを生成し、生成したデータＤＴを出力する。
このように、光検出システム２では、複数のエッジ検出部７０のそれぞれにおいて、クロック信号ＣＬＫに基づいてパルス信号ＰＬＳをラッチすることにより第１の信号（信号Ｓ７１）を生成する第１のラッチ回路（ラッチ７１）と、クロック信号ＣＬＫの反転信号であるクロック信号ＣＬＫＢに基づいてパルス信号ＰＬＳをラッチすることにより第２の信号（信号Ｓ７２）を生成する第２のラッチ回路（ラッチ７２）と、パルス信号ＰＬＳおよび第１の信号（信号Ｓ７１）に基づいて第３の信号を生成する第１の組み合わせ回路（否定論理和回路７４）と、パルス信号ＰＬＳおよび第２の信号（信号Ｓ７２）に基づいて第４の信号を生成する第２の組み合わせ回路（否定論理和回路７５）とを設けるようにした。これにより、光検出システム２では、エッジ検出部７０が生成したエッジパルスＰＥを、検出期間Ｐdetに応じて２つの加算部３３Ａ，３３Ｂのいずれかに供給する場合でも、回路数を減らすことができるので、回路面積を小さくすることができる。
また、光検出システム２では、上記第１の実施の形態の場合と同様に、パルス信号ＰＬＳのパルス幅Ｔpwが検出期間Ｐdetの時間幅以上になるようにしたので、エッジ検出部７０がパルス信号ＰＬＳのエッジを正常に検出することができるため、検出精度が低下するおそれを低減することができる。
以上のように本実施の形態では、複数のエッジ検出部のそれぞれにおいて、クロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、クロック信号の反転信号に基づいてパルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、パルス信号および第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、パルス信号および第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路とを設けるようにしたので、生成したエッジパルスを、検出期間tに応じて２つの加算部のいずれかに供給する場合でも、回路面積を小さくすることができる。
本実施の形態では、パルス信号のパルス幅が検出期間の時間幅以上になるようにしたので、検出精度が低下するおそれを低減することができる。
［変形例２－１］
上記実施の形態では、２つの加算部３３のそれぞれが、加算処理を行うことにより検出値ＶＡＬを生成したが、例えば、上記第１の実施の形態の変形例１と同様に、複数の検出期間Ｐdet1におけるエッジパルスＰＥの数を算出するとともに、複数の検出期間Ｐdet2におけるエッジパルスＰＥの数を算出してもよい。以下に、本変形例に係る光検出システム２Ｂについて詳細に説明する。
光検出システム２Ｂは、上記実施の形態に係る光検出システム２と同様に、光検出部６０Ｂを備えている。光検出部６０Ｂは、上記実施の形態に係る光検出部６０と同様に、光検出アレイ６１Ｂと、読出制御部６３Ｂと、読出部６４Ｂとを有している。
図１４は、光検出アレイ６１Ｂにおける光検出ユニットＵの一例を表すものである。光検出ユニットＵは、カウント部４６Ａ，４６Ｂを有している。
カウント部４６Ａは、複数の検出期間Ｐdet1にわたり、加算部３３Ａにより生成された検出値ＶＡＬＡに基づいて累積加算処理を行うことにより、カウント値ＣＮＴＡを生成するように構成される。カウント部４６Ａは、加算回路３７と、フリップフロップ部４８Ａと、カウンタ４９とを有している。フリップフロップ部４８Ａは、クロック信号ＣＬＫの立ち上がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬ１として保持するように構成される。また、フリップフロップ部４８Ａは、累積値ＶＡＬ１が所定の上限値に到達する度にキャリーフラグＦＣをアクティブにする機能を有している。カウンタ４９は、このキャリーフラグＦＣに基づいて、カウント値ＣＮＴＡをインクリメントするように構成される。なお、この例では、カウント値ＣＮＴＡは、カウンタ４９のカウント値であるとしたが、これに限定されるものではなく、カウンタ４９のカウント値を上位ビットとして含むとともに、累積値ＶＡＬ１を下位ビットとして含んでもよい。
同様に、カウント部４６Ｂは、複数の検出期間Ｐdet2にわたり、加算部３３Ｂにより生成された検出値ＶＡＬＡに基づいて累積加算処理を行うことにより、カウント値ＣＮＴＢを生成するように構成される。カウント部４６Ａは、加算回路３７と、フリップフロップ部４８Ｂと、カウンタ４９とを有している。フリップフロップ部４８Ｂは、クロック信号ＣＬＫの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬ１として保持するように構成される。また、フリップフロップ部４８Ａは、累積値ＶＡＬ１が所定の上限値に到達する度にキャリーフラグＦＣをアクティブにする機能を有している。カウンタ４９は、このキャリーフラグＦＣに基づいて、カウント値ＣＮＴＢをインクリメントするように構成される。なお、この例では、カウント値ＣＮＴＢは、カウンタ４９のカウント値であるとしたが、これに限定されるものではなく、カウンタ４９のカウント値を上位ビットとして含むとともに、累積値ＶＡＬ１を下位ビットとして含んでもよい。
読出制御部６３Ｂは、光検出制御部２５からの指示に基づいて、光検出アレイ６１Ｂにおける複数の光検出ユニットＵのそれぞれにおいて生成されたカウント値ＣＮＴＡ，ＣＮＴＢを読出部６４Ｂに供給する動作を制御するように構成される。
読出部６４Ｂは、光検出制御部２５からの指示に基づいて、光検出アレイ６１Ｂにおける複数の光検出ユニットＵから供給されたカウント値ＣＮＴＡ，ＣＮＴＢを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
［変形例２－２］
上記実施の形態では、光検出ユニットＵが１つのクロック信号ＣＬＫに基づいて動作を行うようにしたが、これに限定されるものではなく、例えば、２つのクロック信号ＣＬＫに基づいて動作を行うようにしてもよい。以下に、本変形例に係る光検出システム２Ｃについて詳細に説明する。
光検出システム２Ｃは、上記実施の形態に係る光検出システム２と同様に、光検出部６０Ｃを備えている。光検出部６０Ｃは、上記実施の形態に係る光検出部６０と同様に、光検出アレイ６１Ｃと、クロック生成部６２Ｃと、読出制御部６３Ｃと、読出部６４Ｃとを有している。
図１５は、光検出アレイ６１Ｃにおける光検出ユニットＵの一例を表すものである。光検出ユニットＵは、エッジ検出部８０Ａ，８０Ｂと、加算部９３Ａ，９３Ｂとを有している。
エッジ検出部８０Ａは、ラッチ８１，８２と、インバータ７３と、否定論理和回路７４，７５と、ラッチ８６，８７とを有する。ラッチ８１のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫ２の反転信号（クロック信号ＣＬＫ２Ｂ）が供給され、出力端子Ｑは否定論理和回路７４の第２の入力端子に接続される。ラッチ８２のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫ１の反転信号（クロック信号ＣＬＫ１Ｂ）が供給され、出力端子Ｑは否定論理和回路７５の第２の入力端子に接続される。ラッチ８６のデータ端子Ｄは否定論理和回路７４の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫ２が供給され、出力端子Ｑは加算部９３Ａに接続される。ラッチ８６は、出力端子Ｑから検出信号ＤＥＴＡ１を出力する。ラッチ８７のデータ端子Ｄは否定論理和回路７５の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫ１が供給され、出力端子Ｑは加算部９３Ｂに接続される。ラッチ８７は、出力端子Ｑから検出信号ＤＥＴＡ２を出力する。
以上、エッジ検出部８０Ａについて説明したが、エッジ検出部８０Ｂについても同様である。エッジ検出部８０Ｂでは、ラッチ８１，８２のデータ端子Ｄにはパルス信号ＰＬＳＢが供給される。ラッチ８６の出力端子Ｑは加算部９３Ａに接続され、ラッチ８７の出力端子Ｑは加算部９３Ｂに接続される。ラッチ８６は、出力端子Ｑから検出信号ＤＥＴＢ１を出力し、ラッチ８７は、出力端子Ｑから検出信号ＤＥＴＢ２を出力する。
加算部９３Ａは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫ２が低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫ２が高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡを生成するように構成される。
同様に、加算部９３Ｂは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫ１が低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫ１が高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢを生成するように構成される。
クロック生成部６２Ｃは、光検出制御部２５からの指示に基づいてクロック信号ＣＬＫ１，ＣＬＫ２を生成し、このクロック信号ＣＬＫ１，ＣＬＫ２を光検出アレイ６１Ｃにおける複数の光検出ユニットＵに供給するように構成される。
読出制御部６３Ｃは、光検出制御部２５からの指示に基づいて、光検出アレイ６１Ｃにおける複数の光検出ユニットＵのそれぞれにおいて生成された検出値ＶＡＬＡ，ＶＡＬＢを読出部６４Ｃに供給する動作を制御するように構成される。
読出部６４Ｃは、光検出制御部２５からの指示に基づいて、光検出アレイ６１Ｃにおける複数の光検出ユニットＵから供給された検出値ＶＡＬＡ，ＶＡＬＢを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
例えば、クロック信号ＣＬＫ２を、クロック信号ＣＬＫ１の反転信号にした場合には、この光検出ユニットＵは、上記第２の実施の形態に係る光検出ユニットＵと同様に動作することができる。本変形例では、クロック信号ＣＬＫ１，ＣＬＫ２の波形を変更することにより、動作の自由度を高めることができる。
［変形例２－３］
上記実施の形態では、図１２に示したように、エッジ検出部７０はインバータ７３および否定論理和回路７４，７５を有するようにしたが、これに限定されるものではなく、これに代えて、同様な論理動作を行う様々な組み合わせ回路を有するようにしてもよい。
［その他の変形例］
これらの変形例のうちの２以上を組み合わせてもよい。
＜３．第３の実施の形態＞
次に、第３の実施の形態に係る光検出システム３について説明する。本実施の形態は、４相のクロック信号を生成するとともに、この４相のクロック信号に基づく４つの検出期間Ｐdetのそれぞれにおいて、エッジパルスＰＥをカウントするように構成される。なお、上記第２の実施の形態に係る光検出システム２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
光検出システム３は、上記第２の実施の形態に係る光検出システム２と同様に、光検出部１６０を備えている。光検出部１６０は、上記第２の実施の形態に係る光検出部６０と同様に、光検出アレイ１６１と、クロック生成部１６２と、読出制御部１６３と、読出部１６４とを有している。
図１６は、光検出アレイ１６１における光検出ユニットＵの一例を表すものである。光検出ユニットＵは、論理和（ＯＲ）回路１６８，１６９と、複数の受光部３１（この例では２つの受光部３１Ａ，３１Ｂ）と、複数のエッジ検出部１７０（この例では２つのエッジ検出部１７０Ａ，１７０Ｂ）と、２つの加算部３３ＢＤ，３３ＡＣと、２つのカウント部１９０ＢＤ，１９０ＡＣとを有している。なお、この例では、２つの受光部３１および２つのエッジ検出部１７０を設けたが、これに限定されるものではなく、３以上の受光部３１および３以上のエッジ検出部１７０を設けてもよい。光検出ユニットＵには、４相のクロック信号を構成するクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤが供給される。
論理和回路１６８は、クロック信号ＣＬＫＡ，ＣＬＫＣの論理和を求めることによりクロック信号ＣＬＫＡＣを生成するように構成される。論理和回路１６９は、クロック信号ＣＬＫＢ，ＣＬＫＤの論理和を求めることによりクロック信号ＣＬＫＢＤを生成するように構成される。
エッジ検出部１７０Ａは、受光部３１Ａから供給されたパルス信号ＰＬＳＡのエッジを検出することにより検出信号ＤＥＴＡ１，ＤＥＴＡ２を生成し、検出信号ＤＥＴＡ１を加算部３３ＢＤに供給するとともに、検出信号ＤＥＴＡ２を加算部３３ＡＣに供給するように構成される。エッジ検出部１７０Ｂは、受光部３１Ｂから供給されたパルス信号ＰＬＳＢのエッジを検出することにより検出信号ＤＥＴＢ１，ＤＥＴＢ２を生成し、検出信号ＤＥＴＢ１を加算部３３ＢＤに供給するとともに、検出信号ＤＥＴＢ２を加算部３３ＡＣに供給するように構成される。
エッジ検出部１７０Ａは、ラッチ１７１，１７２と、インバータ７３と、否定論理和回路７４，７５と、ラッチ１７６，１７７とを有する。ラッチ１７１，１７２，１７６，１７７は、上記第１の実施の形態に係るラッチ４１（図７）と同様の回路構成を有する。
エッジ検出部１７０Ａにおいて、ラッチ１７１のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫＢＤの反転信号が供給され、出力端子Ｑは否定論理和回路７４の第２の入力端子に接続される。ラッチ１７２のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫＡＣの反転信号が供給され、出力端子Ｑは否定論理和回路７５の第２の入力端子に接続される。ラッチ１７６のデータ端子Ｄは否定論理和回路７４の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫＢＤが供給され、出力端子Ｑは加算部３３ＢＤに接続される。ラッチ１７６は、出力端子Ｑから検出信号ＤＥＴＡ１を出力する。ラッチ１７７のデータ端子Ｄは否定論理和回路７５の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫＡＣが供給され、出力端子Ｑは加算部３３ＡＣに接続される。ラッチ１７７は、出力端子Ｑから検出信号ＤＥＴＡ２を出力する。
以上、エッジ検出部１７０Ａについて説明したが、エッジ検出部１７０Ｂについても同様である。エッジ検出部１７０Ｂでは、ラッチ１７１，１７２のデータ端子Ｄおよびインバータ７３の入力端子にはパルス信号ＰＬＳＢが供給される。ラッチ１７６の出力端子Ｑは加算部３３ＢＤに接続され、ラッチ１７７の出力端子Ｑは加算部３３ＡＣに接続される。ラッチ１７６は、出力端子Ｑから検出信号ＤＥＴＢ１を出力し、ラッチ１７７は、出力端子Ｑから検出信号ＤＥＴＢ２を出力する。
加算部３３ＡＣは、エッジ検出部１７０Ａにより生成された検出信号ＤＥＴＡ２、およびエッジ検出部１７０Ｂにより生成された検出信号ＤＥＴＢ２に基づいて、加算処理を行うことにより、検出値ＶＡＬＡＣを生成するように構成される。加算部３３ＡＣは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫＡＣが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡＣが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡＣを生成するように構成される。
同様に、加算部３３ＢＤは、エッジ検出部１７０Ａにより生成された検出信号ＤＥＴＡ１、およびエッジ検出部１７０Ｂにより生成された検出信号ＤＥＴＢ１に基づいて、加算処理を行うことにより、検出値ＶＡＬＢＤを生成するように構成される。加算部３３ＢＤは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫＢＤが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢＤが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢＤを生成するように構成される。
カウント部１９０ＡＣは、加算部３３ＡＣにより生成された検出値ＶＡＬＡＣに基づいて、累積加算処理を行うことにより、カウント値ＣＮＴＡ，ＣＮＴＣを生成するように構成される。
図１７Ａは、カウント部１９０ＡＣの一構成例を表すものである。カウント部１９０ＡＣは、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部１９２と、スイッチ１９３と、論理積（ＡＮＤ）回路１９４と、カウンタ１９５と、フリップフロップ（Ｆ／Ｆ）部１９６と、スイッチ１９７と、論理積回路１９８と、カウンタ１９９とを有している。加算回路３７は、加算部３３ＡＣにより生成された検出値ＶＡＬＡＣと、フリップフロップ部１９２が保持している値（累積値ＶＡＬＡ１）またはフリップフロップ部１９６が保持している値（累積値ＶＡＬＣ１）とを加算するように構成される。フリップフロップ部１９２は、クロック信号ＣＬＫＣの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＡ１として保持するように構成される。また、フリップフロップ部１９２は、累積値ＶＡＬＡ１が所定の上限値に到達する度にキャリーフラグＦＣＡをアクティブにする機能を有している。スイッチ１９３は、クロック信号ＣＬＫＣに基づいて、フリップフロップ部１９２が保持している累積値ＶＡＬＡ１の加算回路３７への供給をオンオフするように構成される。論理積回路１９４の第１の入力端子にはフリップフロップ部１９２により生成されたキャリーフラグＦＣＡが供給され、第２の入力端子にはクロック信号ＣＬＫＡが供給され、出力端子はカウンタ１９５の入力端子に接続される。カウンタ１９５は、論理積回路１９４から出力された信号に基づいてカウント値ＣＮＴＡをインクリメントするように構成される。フリップフロップ部１９６は、クロック信号ＣＬＫＡの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＣ１として保持するように構成される。また、フリップフロップ部１９６は、累積値ＶＡＬＣ１が所定の上限値に到達する度にキャリーフラグＦＣＣをアクティブにする機能を有している。スイッチ１９７は、クロック信号ＣＬＫＡに基づいて、フリップフロップ部１９６が保持している累積値ＶＡＬＣ１の加算回路３７への供給をオンオフするように構成される。論理積回路１９８の第１の入力端子にはフリップフロップ部１９６により生成されたキャリーフラグＦＣＣが供給され、第２の入力端子にはクロック信号ＣＬＫＣが供給され、出力端子はカウンタ１９９の入力端子に接続される。カウンタ１９９は、論理積回路１９８から出力された信号に基づいてカウント値ＣＮＴＣをインクリメントするように構成される。
カウント部１９０ＢＤ（図１６）は、加算部３３ＢＤにより生成された検出値ＶＡＬＢＤに基づいて累積加算処理を行うことにより、カウント値ＣＮＴＢ，ＣＮＴＤを生成するように構成される。
図１７Ｂは、カウント部１９０ＢＤの一構成例を表すものである。カウント部１９０ＢＤは、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部１９２と、スイッチ１９３と、論理積回路１９４と、カウンタ１９５と、フリップフロップ（Ｆ／Ｆ）部１９６と、スイッチ１９７と、論理積回路１９８と、カウンタ１９９とを有している。加算回路３７は、加算部３３ＢＤにより生成された検出値ＶＡＬＢＤと、フリップフロップ部１９２が保持している値（累積値ＶＡＬＢ１）またはフリップフロップ部１９６が保持している値（累積値ＶＡＬＤ１）とを加算するように構成される。フリップフロップ部１９２は、クロック信号ＣＬＫＤの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＢ１として保持するように構成される。また、フリップフロップ部１９２は、累積値ＶＡＬＢ１が所定の上限値に到達する度にキャリーフラグＦＣＢをアクティブにする機能を有している。スイッチ１９３は、クロック信号ＣＬＫＤに基づいて、フリップフロップ部１９２が保持している累積値ＶＡＬＢ１の加算回路３７への供給をオンオフするように構成される。論理積回路１９４の第１の入力端子にはフリップフロップ部１９２により生成されたキャリーフラグＦＣＢが供給され、第２の入力端子にはクロック信号ＣＬＫＢが供給され、出力端子はカウンタ１９５の入力端子に接続される。カウンタ１９５は、論理積回路１９４から出力された信号に基づいてカウント値ＣＮＴＢをインクリメントするように構成される。フリップフロップ部１９６は、クロック信号ＣＬＫＢの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＤ１として保持するように構成される。また、フリップフロップ部１９６は、累積値ＶＡＬＤ１が所定の上限値に到達する度にキャリーフラグＦＣＤをアクティブにする機能を有している。スイッチ１９７は、クロック信号ＣＬＫＢに基づいて、フリップフロップ部１９６が保持している累積値ＶＡＬＤ１の加算回路３７への供給をオンオフするように構成される。論理積回路１９８の第１の入力端子にはフリップフロップ部１９６により生成されたキャリーフラグＦＣＤが供給され、第２の入力端子にはクロック信号ＣＬＫＤが供給され、出力端子はカウンタ１９９の入力端子に接続される。カウンタ１９９は、論理積回路１９８から出力された信号に基づいてカウント値ＣＮＴＤをインクリメントするように構成される。
クロック生成部１６２は、光検出制御部２５からの指示に基づいて４相のクロック信号を構成するクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤを生成し、このクロック信号ＣＬＫＡ～ＣＬＫＤを光検出アレイ１６１における複数の光検出ユニットＵに供給するように構成される。
読出制御部１６３は、光検出制御部２５からの指示に基づいて、光検出アレイ１６１における複数の光検出ユニットＵのそれぞれにおいて生成されたカウント値ＣＮＴＡ，ＣＮＴＢ，ＣＮＴＣ，ＣＮＴＤを読出部１６４に供給する動作を制御するように構成される。
読出部１６４は、光検出制御部２５からの指示に基づいて、光検出アレイ１６１における複数の光検出ユニットＵから供給されたカウント値ＣＮＴＡ，ＣＮＴＢ，ＣＮＴＣ，ＣＮＴＤを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
図１８は、光検出ユニットＵの一動作例を表すものであり、（Ａ）は発光部１１から射出された光の波形を示し、（Ｂ）～（Ｅ）はクロック信号ＣＬＫＡ～ＣＬＫＤの波形をそれぞれ示し、（Ｆ）はパルス信号ＰＬＳＡの波形を示し、（Ｇ）はエッジ検出部１７０Ａのラッチ１７２から出力された信号Ｓ１７２の波形を示し、（Ｈ）はエッジ検出部１７０Ａのラッチ１７１から出力された信号Ｓ１７１の波形を示し、（Ｉ）は検出信号ＤＥＴＡ２の波形を示し、（Ｊ）は検出信号ＤＥＴＡ１の波形を示し、（Ｋ）は検出値ＶＡＬＡＣを示す信号の波形を示し、（Ｌ）は累積値ＶＡＬＡ１を示す信号の波形を示し、（Ｍ）は累積値ＶＡＬＣ１を示す信号の波形を示し、（Ｎ）はカウント部１９０ＡＣの論理積回路１９４から出力される信号Ｓ１９４Ａの波形を示し、（Ｏ）はカウント部１９０ＡＣの論理積回路１９８から出力される信号Ｓ１９８Ｃの波形を示し、（Ｐ）はカウント値ＣＮＴＡを示す信号の波形を示し、（Ｑ）はカウント値ＣＮＴＣを示す信号の波形を示し、（Ｒ）はは検出値ＶＡＬＢＤを示す信号の波形を示し、（Ｓ）は累積値ＶＡＬＢ１を示す信号の波形を示し、（Ｔ）は累積値ＶＡＬＤ１を示す信号の波形を示し、（Ｕ）はカウント部１９０ＢＤの論理積回路１９４から出力される信号Ｓ１９４Ｂの波形を示し、（Ｖ）はカウント部１９０ＢＤの論理積回路１９８から出力される信号Ｓ１９８Ｄの波形を示し、（Ｗ）はカウント値ＣＮＴＢを示す信号の波形を示し、（Ｘ）はカウント値ＣＮＴＤを示す信号の波形を示す。クロック信号ＣＬＫＡ～ＣＬＫＤの周期の１／４は、エッジ検出部１７０Ａ，１７０Ｂにおける検出期間Ｐdetである。具体的には、クロック信号ＣＬＫＡが高レベルである期間は検出期間ＰdetAであり、クロック信号ＣＬＫＢが高レベルである期間は検出期間ＰdetBであり、クロック信号ＣＬＫＣが高レベルである期間は検出期間ＰdetCであり、クロック信号ＣＬＫＤが高レベルである期間は検出期間ＰdetDである。
タイミングｔ５１～ｔ５３の期間およびタイミングｔ５９～ｔ６０の期間において、発光部１１は、制御部１４からの指示に基づいて光パルスＬ０を検出対象物ＯＢＪに向かって射出する（図１８（Ａ））。この光パルスＬ０の一部は、検出対象物ＯＢＪにより反射される。そして、反射光パルスＬ１が光学系１２を介して光検出部２０に入射する。受光部３１Ａは、この反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する（図１８（Ｆ））。このパルス信号ＰＬＳＡは、タイミングｔ５２から始まるパルスＰ５と、タイミングｔ５６から始まるパルスＰ６と、タイミングｔ６１から始まるパルスＰ７とを含んでいる。
エッジ検出部１７０Ａのラッチ１７２は、クロック信号ＣＬＫＡＣが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡＣが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ１７２を生成する（図１８（Ｂ），（Ｄ），（Ｆ），（Ｇ））。これにより、信号Ｓ１７２は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ５３において、クロック信号ＣＬＫＡの立ち下がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＡおよびクロック信号ＣＬＫＣがともに低レベルである期間におけるタイミングｔ５４において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ１７２は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ５７において、クロック信号ＣＬＫＣの立ち下がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＡおよびクロック信号ＣＬＫＣがともに低レベルである期間におけるタイミングｔ５８において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ１７２は、クロック信号ＣＬＫＡおよびクロック信号ＣＬＫＣがともに低レベルである期間におけるタイミングｔ６１において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＡおよびクロック信号ＣＬＫＣがともに低レベルである期間におけるタイミングｔ６３において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部１７０Ａのラッチ１７７は、クロック信号ＣＬＫＡＣが高レベルである場合に、否定論理和回路７５から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡＣが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ２を生成する（図１８（Ｉ））。
これにより、検出信号ＤＥＴＡ２は、クロック信号ＣＬＫＡが高レベルである期間におけるタイミングｔ５２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ５５において、クロック信号ＣＬＫＣの立ち上がりエッジに応じて高レベルから低レベルに変化する。この検出信号ＤＥＴＡ２におけるパルス（エッジパルスＰＥ５）は、パルス信号ＰＬＳＡにおけるパルスＰ５（図１８（Ｆ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ５が開始するタイミングｔ５２は、タイミングｔ５１～ｔ５３の検出期間ＰdetAの期間内のタイミングであるので、検出信号ＤＥＴＡ２のエッジパルスＰＥ５は、この検出期間ＰdetAの終了タイミングｔ５３をまたぐ。
また、検出信号ＤＥＴＡ２は、クロック信号ＣＬＫＣが高レベルである期間におけるタイミングｔ５６において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ５９において、クロック信号ＣＬＫＡの立ち上がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ２におけるこのパルス（エッジパルスＰＥ６）は、パルス信号ＰＬＳＡにおけるパルスＰ６（図１８（Ｆ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ６が開始するタイミングｔ５６は、タイミングｔ５５～ｔ５７の検出期間ＰdetCの期間内のタイミングであるので、検出信号ＤＥＴＡ２のエッジパルスＰＥ６は、この検出期間ＰdetCの終了タイミングｔ５７をまたぐ。
エッジ検出部１７０Ａのラッチ１７１は、クロック信号ＣＬＫＢＤが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢＤが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ１７１を生成する（図１８（Ｃ），（Ｅ），（Ｆ），（Ｈ））。これにより、信号Ｓ１７１は、クロック信号ＣＬＫＢおよびクロック信号ＣＬＫＤがともに低レベルである期間におけるタイミングｔ５２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ５５において、クロック信号ＣＬＫＢの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ１７１は、クロック信号ＣＬＫＢおよびクロック信号ＣＬＫＤがともに低レベルである期間におけるタイミングｔ５６において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ５９において、クロック信号ＣＬＫＤの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ１７１は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ６２において、クロック信号ＣＬＫＢの立ち下がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ６４において、クロック信号ＣＬＫＤの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部１７０Ａのラッチ１７６は、クロック信号ＣＬＫＢＤが高レベルである場合に、否定論理和回路７４から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢＤが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ１を生成する（図１８（Ｊ））。これにより、検出信号ＤＥＴＡ１は、クロック信号ＣＬＫＢが高レベルである期間におけるタイミングｔ６１において、パルス信号ＰＬＳの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ６３において、クロック信号ＣＬＫＤの立ち上がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ１におけるこのパルス（エッジパルスＰＥ７）は、パルス信号ＰＬＳＡにおけるパルスＰ７（図１８（Ｆ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ７が開始するタイミングｔ６１は、タイミングｔ６０～ｔ６２の検出期間ＰdetBの期間内のタイミングであるので、検出信号ＤＥＴＡ１のエッジパルスＰＥ７は、この検出期間ＰdetBの終了タイミングｔ６２をまたぐ。
このようにして、受光部３１Ａは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する。エッジ検出部１７０Ａは、検出期間ＰdetA，ＰdetCにおいてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ２を生成し、検出期間ＰdetB，ＰdetDにおいてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ１を生成する。
同様に、受光部３１Ｂは、受光部３１Ａは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＢを生成する。エッジ検出部１７０Ｂは、検出期間ＰdetA，ＰdetCにおいてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ２を生成し、検出期間ＰdetB，ＰdetDにおいてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ１を生成する。
そして、加算部３３ＡＣの加算回路３４は、検出信号ＤＥＴＡ２，ＤＥＴＢ２におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５は、クロック信号ＣＬＫＡＣが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡＣが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡＣを生成する（図１８（Ｋ））。これにより、加算部３３ＡＣは、クロック信号ＣＬＫＡの立ち下がりエッジ、およびクロック信号ＣＬＫＣの立ち下がりエッジに基づいて、検出値ＶＡＬＡＣを生成する。
同様に、加算部３３ＢＤの加算回路３４は、検出信号ＤＥＴＡ１，ＤＥＴＢ１におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５は、クロック信号ＣＬＫＢＤが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢＤが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢＤを生成する（図１８（Ｒ））。これにより、加算部３３ＢＤは、クロック信号ＣＬＫＢの立ち下がりエッジ、およびクロック信号ＣＬＫＤの立ち下がりエッジに基づいて、検出値ＶＡＬＢＤを生成する。
そして、カウント部１９０ＡＣにおいて、スイッチ１９３は、クロック信号ＣＬＫＣに基づいて検出期間ＰdetCにおいてオン状態になり、加算回路３７は、この検出期間ＰdetCにおいて、加算部３３ＡＣにより生成された検出値ＶＡＬＡＣと、フリップフロップ部１９２が保持している累積値ＶＡＬＡ１とを加算する。そして、フリップフロップ部１９２は、クロック信号ＣＬＫＣの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＡ１を生成する（図１８（Ｌ））。また、フリップフロップ部１９２は、累積値ＶＡＬＡ１が所定の上限値に到達する度にキャリーフラグＦＣＡをアクティブにする。論理積回路１９４は、クロック信号ＣＬＫＡに基づいて、検出期間ＰdetAにおいて、このキャリーフラグＦＣＡを信号Ｓ１９４Ａとして出力する（図１８（Ｎ））。カウンタ１９５は、この信号Ｓ１９４Ａに基づいてカウント値ＣＮＴＡをインクリメントする（図１８（Ｐ））。
同様に、カウント部１９０ＡＣにおいて、スイッチ１９７は、クロック信号ＣＬＫＡに基づいて検出期間ＰdetAにおいてオン状態になり、加算回路３７は、この検出期間ＰdetAにおいて、加算部３３ＡＣにより生成された検出値ＶＡＬＡＣと、フリップフロップ部１９６が保持している累積値ＶＡＬＣ１とを加算する。そして、フリップフロップ部１９６は、クロック信号ＣＬＫＡの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＣ１を生成する（図１８（Ｍ））。また、フリップフロップ部１９６は、累積値ＶＡＬＣ１が所定の上限値に到達する度にキャリーフラグＦＣＣをアクティブにする。論理積回路１９８は、クロック信号ＣＬＫＣに基づいて、検出期間ＰdetCにおいて、このキャリーフラグＦＣＣを信号Ｓ１９８Ｃとして出力する（図１８（Ｏ））。カウンタ１９９は、この信号Ｓ１９８Ｃに基づいてカウント値ＣＮＴＣをインクリメントする（図１８（Ｑ））。
同様に、カウント部１９０ＢＤにおいて、スイッチ１９３は、クロック信号ＣＬＫＤに基づいて検出期間ＰdetDにおいてオン状態になり、加算回路３７は、この検出期間ＰdetDにおいて、加算部３３ＢＤにより生成された検出値ＶＡＬＢＤと、フリップフロップ部１９２が保持している累積値ＶＡＬＢ１とを加算する。そして、フリップフロップ部１９２は、クロック信号ＣＬＫＤの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＢ１を生成する（図１８（Ｓ））。また、フリップフロップ部１９２は、累積値ＶＡＬＢ１が所定の上限値に到達する度にキャリーフラグＦＣＢをアクティブにする。論理積回路１９４は、クロック信号ＣＬＫＢに基づいて、検出期間ＰdetBにおいて、このキャリーフラグＦＣＢを信号Ｓ１９４Ｂとして出力する（図１８（Ｕ））。カウンタ１９５は、この信号Ｓ１９４Ｂに基づいてカウント値ＣＮＴＢをインクリメントする（図１８（Ｗ））。
同様に、カウント部１９０ＢＤにおいて、スイッチ１９７は、クロック信号ＣＬＫＢに基づいて検出期間ＰdetBにおいてオン状態になり、加算回路３７は、この検出期間ＰdetBにおいて、加算部３３ＢＤにより生成された検出値ＶＡＬＢＤと、フリップフロップ部１９６が保持している累積値ＶＡＬＤ１とを加算する。そして、フリップフロップ部１９６は、クロック信号ＣＬＫＢの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＤ１を生成する（図１８（Ｔ））。また、フリップフロップ部１９６は、累積値ＶＡＬＤ１が所定の上限値に到達する度にキャリーフラグＦＣＤをアクティブにする。論理積回路１９８は、クロック信号ＣＬＫＤに基づいて、検出期間ＰdetDにおいて、このキャリーフラグＦＣＤを信号Ｓ１９８Ｄとして出力する（図１８（Ｖ））。カウンタ１９９は、この信号Ｓ１９８Ｄに基づいてカウント値ＣＮＴＤをインクリメントする（図１８（Ｘ））。
このように、カウント部１９０ＡＣは、加算部３３ＡＣにより生成された検出値ＶＡＬＡＣに基づいて、累積加算処理を行うことにより、カウント値ＣＮＴＡ，ＣＮＴＣを生成し、カウント部１９０ＢＤは、加算部３３ＢＤにより生成された検出値ＶＡＬＢＤに基づいて累積加算処理を行うことにより、カウント値ＣＮＴＢ，ＣＮＴＤを生成する。
このように、光検出システム３では、複数のエッジ検出部１７０のそれぞれにおいて、クロック信号ＣＬＫＢＤに基づいてパルス信号ＰＬＳをラッチすることにより第１の信号（信号Ｓ１７１）を生成する第１のラッチ回路（ラッチ１７１）と、クロック信号ＣＬＫＡＣに基づいてパルス信号ＰＬＳをラッチすることにより第２の信号（信号Ｓ１７２）を生成する第２のラッチ回路（ラッチ１７２）と、パルス信号ＰＬＳおよび第１の信号（信号Ｓ１７１）に基づいて第３の信号を生成する第１の組み合わせ回路（否定論理和回路７４）と、パルス信号ＰＬＳおよび第２の信号（信号Ｓ１７２）に基づいて第４の信号を生成する第２の組み合わせ回路（否定論理和回路７５）とを設けるようにした。これにより、エッジ検出部１７０が生成したエッジパルスＰＥを、検出期間Ｐdetに応じて、２つの加算部３３ＡＣ，３３ＢＤのいずれかに供給する場合でも、回路数を減らすことができるので、回路面積を小さくすることができる。
また、光検出システム３では、検出値ＶＡＬＡＣに基づいて累積加算処理を行うことにより、検出値ＶＡＬＡの累積値であるカウント値ＣＮＴＡ、および検出値ＶＡＬＣの累積値であるカウント値ＣＮＴＣを生成するようにした。同様に、光検出システム３では、検出値ＶＡＬＢＤに基づいて累積加算処理を行うことにより、検出値ＶＡＬＢの累積値であるカウント値ＣＮＴＢ、および検出値ＶＡＬＤの累積値であるカウント値ＣＮＴＤを生成するようにした。これにより、複数の検出期間Ｐdet1における検出値ＶＡＬＡの累積値を算出し、複数の検出期間Ｐdet2における検出値ＶＡＬＢの累積値を算出し、複数の検出期間Ｐdet3における検出値ＶＡＬＣの累積値を算出し、複数の検出期間Ｐdet4における検出値ＶＡＬＤの累積値を算出することができる。その結果、光検出システム３では、カウントのレンジを広げることができるので、光検出システム３の検出精度を高めることができる。
以上のように本実施の形態では、複数のエッジ検出部のそれぞれにおいて、クロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、他のクロック信号に基づいてパルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、パルス信号および第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、パルス信号および第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路とを設けるようにしたので、生成したエッジパルスを、検出期間に応じて２つの加算部のいずれかに供給する場合でも、回路面積を小さくすることができる。その他の効果は、上記第２の実施の形態の場合と同様である。
＜４．第４の実施の形態＞
次に、第４の実施の形態に係る光検出システム４について説明する。本実施の形態は、上記第３の実施の形態の方法とは異なる方法で、４相のクロック信号に基づく４つの検出期間Ｐdetのそれぞれにおいて、エッジパルスＰＥをカウントするように構成される。なお、上記第３の実施の形態に係る光検出システム３と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
光検出システム３は、上記第２の実施の形態に係る光検出システム２と同様に、光検出部２６０を備えている。光検出部２６０は、上記第３の実施の形態に係る光検出部１６０と同様に、光検出アレイ２６１と、クロック生成部２６２と、読出制御部２６３と、読出部２６４とを有している。
図１９は、光検出アレイ２６１における光検出ユニットＵの一例を表すものである。光検出ユニットＵは、複数の受光部３１（この例では２つの受光部３１Ａ，３１Ｂ）と、複数のエッジ検出部２７０（この例では２つのエッジ検出部２７０Ａ，２７０Ｂ）と、４つの加算部３３Ａ，３３Ｂ，３３Ｃ，３３Ｄと、４つのカウント部２９０Ａ，２９０Ｂ，２９０Ｃ，２９０Ｄとを有している。なお、この例では、２つの受光部３１および２つのエッジ検出部２７０を設けたが、これに限定されるものではなく、３以上の受光部３１および３以上のエッジ検出部２７０を設けてもよい。光検出ユニットＵには、４相のクロック信号を構成するクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤが供給される。
エッジ検出部２７０Ａは、受光部３１Ａから供給されたパルス信号ＰＬＳＡのエッジを検出することにより検出信号ＤＥＴＡ１，ＤＥＴＡ２，ＤＥＴＡ３，ＤＥＴＡ４を生成し、検出信号ＤＥＴＡ１～ＤＥＴＡ４を加算部３３Ａ～３３Ｄにそれぞれ供給するように構成される。エッジ検出部２７０Ｂは、受光部３１Ｂから供給されたパルス信号ＰＬＳＢのエッジを検出することにより検出信号ＤＥＴＢ１，ＤＥＴＢ２，ＤＥＴＢ３，ＤＥＴＢ４を生成し、検出信号ＤＥＴＢ１～ＤＥＴＢ４を加算部３３Ａ～３３Ｄにそれぞれ供給するように構成される。
エッジ検出部２７０Ａは、ラッチ２７１，２７２，２７３，２７４と、インバータ２７５と、否定論理和回路２７６，２７７，２７８，２７９と、ラッチ２８１，２８２，２８３，２８４とを有する。ラッチ２７１～２７４，２８１～２８４は、上記第１の実施の形態に係るラッチ４１（図７）と同様の回路構成を有する。
エッジ検出部２７０Ａにおいて、ラッチ２７１のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫＡの反転信号が供給され、出力端子Ｑは否定論理和回路２７６の第２の入力端子に接続される。ラッチ２７２のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫＢの反転信号が供給され、出力端子Ｑは否定論理和回路２７７の第２の入力端子に接続される。ラッチ２７３のデータ端子Ｄにはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫＣの反転信号が供給され、出力端子Ｑは否定論理和回路２７８の第２の入力端子に接続される。ラッチ２７４のデータ端子にはパルス信号ＰＬＳＡが供給され、イネーブル端子Ｅにはクロック信号ＣＬＫＤの反転信号が供給され、出力端子Ｑは否定論理和回路２７９の第２の入力端子に接続される。インバータ２７５の入力端子にはパルス信号ＰＬＳＡが供給され、出力端子は否定論理和回路２７６の第１の入力端子、否定論理和回路２７７の第１の入力端子、否定論理和回路２７８の第１の入力端子、および否定論理和回路２７９の第１の入力端子に接続される。否定論理和回路２７６の第１の入力端子はインバータ２７５の出力端子、否定論理和回路２７７の第１の入力端子、否定論理和回路２７８の第１の入力端子、および否定論理和回路２７９の第１の入力端子に接続され、第２の入力端子はラッチ２７１の出力端子Ｑに接続され、出力端子はラッチ２８１のデータ端子Ｄに接続される。否定論理和回路２７７の第１の入力端子はインバータ２７５の出力端子、否定論理和回路２７６の第１の入力端子、否定論理和回路２７８の第１の入力端子、および否定論理和回路２７９の第１の入力端子に接続され、第２の入力端子はラッチ２７２の出力端子Ｑに接続され、出力端子はラッチ２８２のデータ端子Ｄに接続される。否定論理和回路２７８の第１の入力端子はインバータ２７５の出力端子、否定論理和回路２７６の第１の入力端子、否定論理和回路２７７の第１の入力端子、および否定論理和回路２７９の第１の入力端子に接続され、第２の入力端子はラッチ２７３の出力端子Ｑに接続され、出力端子はラッチ２８３のデータ端子Ｄに接続される。否定論理和回路２７９の第１の入力端子はインバータ２７５の出力端子、否定論理和回路２７６の第１の入力端子、否定論理和回路２７７の第１の入力端子、および否定論理和回路２７８の第１の入力端子に接続され、第２の入力端子はラッチ２７４の出力端子Ｑに接続され、出力端子はラッチ２８４のデータ端子Ｄに接続される。ラッチ２８１のデータ端子Ｄは否定論理和回路２７６の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫＡが供給され、出力端子Ｑは加算部３３Ａに接続される。ラッチ２８１は、出力端子Ｑから検出信号ＤＥＴＡ１を出力する。ラッチ２８２のデータ端子Ｄは否定論理和回路２７７の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫＢが供給され、出力端子Ｑは加算部３３Ｂに接続される。ラッチ２８２は、出力端子Ｑから検出信号ＤＥＴＡ２を出力する。ラッチ２８３のデータ端子Ｄは否定論理和回路２７８の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫＣが供給され、出力端子Ｑは加算部３３Ｃに接続される。ラッチ２８３は、出力端子Ｑから検出信号ＤＥＴＡ３を出力する。ラッチ２８４のデータ端子Ｄは否定論理和回路２７９の出力端子に接続され、イネーブル端子Ｅにはクロック信号ＣＬＫＤが供給され、出力端子Ｑは加算部３３Ｄに接続される。ラッチ２８４は、出力端子Ｑから検出信号ＤＥＴＡ４を出力する。
以上、エッジ検出部２７０Ａについて説明したが、エッジ検出部２７０Ｂについても同様である。エッジ検出部２７０Ｂでは、ラッチ２７１～２７４のデータ端子Ｄおよびインバータ２７５の入力端子にはパルス信号ＰＬＳＢが供給される。ラッチ２８１の出力端子Ｑは加算部３３Ａに接続され、ラッチ２８２の出力端子Ｑは加算部３３Ｂに接続され、ラッチ２８３の出力端子Ｑは加算部３３Ｃに接続され、ラッチ２８４の出力端子Ｑは加算部３３Ｄに接続される。ラッチ２８１は、出力端子Ｑから検出信号ＤＥＴＢ１を出力し、ラッチ２８２は、出力端子Ｑから検出信号ＤＥＴＢ２を出力し、ラッチ２８３は、出力端子Ｑから検出信号ＤＥＴＢ３を出力し、ラッチ２８４は、出力端子Ｑから検出信号ＤＥＴＢ４を出力する。
加算部３３Ａは、エッジ検出部２７０Ａにより生成された検出信号ＤＥＴＡ１、およびエッジ検出部２７０Ｂにより生成された検出信号ＤＥＴＢ１に基づいて、加算処理を行うことにより、検出値ＶＡＬＡを生成するように構成される。加算部３３Ａは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫＡが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡを生成するように構成される。
同様に、加算部３３Ｂは、エッジ検出部２７０Ａにより生成された検出信号ＤＥＴＡ２、およびエッジ検出部２７０Ｂにより生成された検出信号ＤＥＴＢ２に基づいて、加算処理を行うことにより、検出値ＶＡＬＢを生成するように構成される。加算部３３Ｂは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫＢが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢを生成するように構成される。
同様に、加算部３３Ｃは、エッジ検出部２７０Ａにより生成された検出信号ＤＥＴＡ３、およびエッジ検出部２７０Ｂにより生成された検出信号ＤＥＴＢ３に基づいて、加算処理を行うことにより、検出値ＶＡＬＣを生成するように構成される。加算部３３Ｃは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫＣが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＣが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＣを生成するように構成される。
同様に、加算部３３Ｄは、エッジ検出部２７０Ａにより生成された検出信号ＤＥＴＡ４、およびエッジ検出部２７０Ｂにより生成された検出信号ＤＥＴＢ４に基づいて、加算処理を行うことにより、検出値ＶＡＬＤを生成するように構成される。加算部３３Ｄは、加算回路３４と、ラッチ部３５とを有している。ラッチ部３５は、クロック信号ＣＬＫＤが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＤが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＤを生成するように構成される。
カウント部２９０Ａは、加算部３３Ａにより生成された検出値ＶＡＬＡに基づいて、累積加算処理を行うことにより、カウント値ＣＮＴＡを生成するように構成される。カウント部２９０Ａは、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部４８と、カウンタ４９とを有している。加算回路３７は、加算部３３Ａにより生成された検出値ＶＡＬＡと、フリップフロップ部４８が保持している値（累積値ＶＡＬＡ１）とを加算するように構成される。フリップフロップ部４８は、クロック信号ＣＬＫＡの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＡ１として保持するように構成される。また、フリップフロップ部４８は、累積値ＶＡＬＡ１が所定の上限値に到達する度にキャリーフラグＦＣＡをアクティブにする機能を有している。カウンタ４９は、フリップフロップ部４８により生成されたキャリーフラグＦＣＡに基づいてカウント値ＣＮＴＡをインクリメントするように構成される。
同様に、カウント部２９０Ｂは、加算部３３Ｂにより生成された検出値ＶＡＬＢに基づいて、累積加算処理を行うことにより、カウント値ＣＮＴＢを生成するように構成される。カウント部２９０Ａは、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部４８と、カウンタ４９とを有している。加算回路３７は、加算部３３Ｂにより生成された検出値ＶＡＬＢと、フリップフロップ部４８が保持している値（累積値ＶＡＬＢ１）とを加算するように構成される。フリップフロップ部４８は、クロック信号ＣＬＫＢの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＢ１として保持するように構成される。また、フリップフロップ部４８は、累積値ＶＡＬＢ１が所定の上限値に到達する度にキャリーフラグＦＣＢをアクティブにする機能を有している。カウンタ４９は、フリップフロップ部４８により生成されたキャリーフラグＦＣＢに基づいてカウント値ＣＮＴＢをインクリメントするように構成される。
同様に、カウント部２９０Ｃは、加算部３３Ｃにより生成された検出値ＶＡＬＣに基づいて、累積加算処理を行うことにより、カウント値ＣＮＴＣを生成するように構成される。カウント部２９０Ｃは、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部４８と、カウンタ４９とを有している。加算回路３７は、加算部３３Ｃにより生成された検出値ＶＡＬＣと、フリップフロップ部４８が保持している値（累積値ＶＡＬＣ１）とを加算するように構成される。フリップフロップ部４８は、クロック信号ＣＬＫＣの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＣ１として保持するように構成される。また、フリップフロップ部４８は、累積値ＶＡＬＣ１が所定の上限値に到達する度にキャリーフラグＦＣＣをアクティブにする機能を有している。カウンタ４９は、フリップフロップ部４８により生成されたキャリーフラグＦＣＣに基づいてカウント値ＣＮＴＣをインクリメントするように構成される。
同様に、カウント部２９０Ｄは、加算部３３Ｄにより生成された検出値ＶＡＬＤに基づいて、累積加算処理を行うことにより、カウント値ＣＮＴＤを生成するように構成される。カウント部２９０Ｄは、加算回路３７と、フリップフロップ（Ｆ／Ｆ）部４８と、カウンタ４９とを有している。加算回路３７は、加算部３３Ｄにより生成された検出値ＶＡＬＤと、フリップフロップ部４８が保持している値（累積値ＶＡＬＤ１）とを加算するように構成される。フリップフロップ部４８は、クロック信号ＣＬＫＤの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングし、サンプリングした結果を累積値ＶＡＬＤ１として保持するように構成される。また、フリップフロップ部４８は、累積値ＶＡＬＤ１が所定の上限値に到達する度にキャリーフラグＦＣＤをアクティブにする機能を有している。カウンタ４９は、フリップフロップ部４８により生成されたキャリーフラグＦＣＤに基づいてカウント値ＣＮＴＤをインクリメントするように構成される。
クロック生成部２６２は、光検出制御部２５からの指示に基づいて４相のクロック信号を構成するクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤを生成し、このクロック信号ＣＬＫＡ～ＣＬＫＤを光検出アレイ２６１における複数の光検出ユニットＵに供給するように構成される。
読出制御部２６３は、光検出制御部２５からの指示に基づいて、光検出アレイ２６１における複数の光検出ユニットＵのそれぞれにおいて生成されたカウント値ＣＮＴＡ，ＣＮＴＢ，ＣＮＴＣ，ＣＮＴＤを読出部１６４に供給する動作を制御するように構成される。
読出部２６４は、光検出制御部２５からの指示に基づいて、光検出アレイ２６１における複数の光検出ユニットＵから供給されたカウント値ＣＮＴＡ，ＣＮＴＢ，ＣＮＴＣ，ＣＮＴＤを含むデータＤＴを生成し、生成したデータＤＴを出力するように構成される。
図２０は、光検出ユニットＵの一動作例を表すものであり、（Ａ）は発光部１１から射出された光の波形を示し、（Ｂ）～（Ｅ）はクロック信号ＣＬＫＡ～ＣＬＫＤの波形をそれぞれ示し、（Ｆ）はパルス信号ＰＬＳＡの波形を示し、（Ｇ）はエッジ検出部２７０Ａのラッチ２７１から出力された信号Ｓ２７１の波形を示し、（Ｈ）はエッジ検出部２７０Ａのラッチ２７２から出力された信号Ｓ２７２の波形を示し、（Ｉ）はエッジ検出部２７０Ａのラッチ２７３から出力された信号Ｓ２７３の波形を示し、（Ｊ）はエッジ検出部２７０Ａのラッチ２７４から出力された信号Ｓ２７４の波形を示し、（Ｋ）は検出信号ＤＥＴＡ１の波形を示し、（Ｌ）は検出信号ＤＥＴＡ２の波形を示し、（Ｍ）は検出信号ＤＥＴＡ３の波形を示し、（Ｎ）は検出信号ＤＥＴＡ４の波形を示し、（Ｏ）は検出値ＶＡＬＡを示す信号の波形を示し、（Ｐ）は累積値ＶＡＬＡ１を示す信号の波形を示し、（Ｑ）はキャリーフラグＦＣＡを示す信号の波形を示し、（Ｒ）はカウント値ＣＮＴＡを示す信号の波形を示し、（Ｓ）は検出値ＶＡＬＢを示す信号の波形を示し、（Ｔ）は累積値ＶＡＬＢ１を示す信号の波形を示し、（Ｕ）はキャリーフラグＦＣＢを示す信号の波形を示し、（Ｖ）はカウント値ＣＮＴＢを示す信号の波形を示す。クロック信号ＣＬＫＡ～ＣＬＫＤの周期の１／４は、エッジ検出部２７０Ａ，２７０Ｂにおける検出期間Ｐdetである。具体的には、クロック信号ＣＬＫＡが高レベルである期間は検出期間ＰdetAであり、クロック信号ＣＬＫＢが高レベルである期間は検出期間ＰdetBであり、クロック信号ＣＬＫＣが高レベルである期間は検出期間ＰdetCであり、クロック信号ＣＬＫＤが高レベルである期間は検出期間ＰdetDである。
タイミングｔ７１～ｔ７３の期間およびタイミングｔ７９～ｔ８１の期間において、発光部１１は、制御部１４からの指示に基づいて光パルスＬ０を検出対象物ＯＢＪに向かって射出する（図２０（Ａ））。この光パルスＬ０の一部は、検出対象物ＯＢＪにより反射される。そして、反射光パルスＬ１が光学系１２を介して光検出部２０に入射する。受光部３１Ａは、この反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する（図２０（Ｆ））。このパルス信号ＰＬＳＡは、タイミングｔ７２から始まるパルスＰ８と、タイミングｔ７６から始まるパルスＰ９と、タイミングｔ８０から始まるパルスＰ１０とを含んでいる。
エッジ検出部２７０Ａのラッチ２７１は、クロック信号ＣＬＫＡが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ２７１を生成する（図２０（Ｂ），（Ｆ），（Ｇ））。これにより、信号Ｓ２７１は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ７３において、クロック信号ＣＬＫＡの立ち下がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＡが低レベルである期間におけるタイミングｔ７４において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７１は、クロック信号ＣＬＫＡが低レベルである期間におけるタイミングｔ７６において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＡが低レベルである期間におけるタイミングｔ７８において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７１は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ８１において、クロック信号ＣＬＫＡの立ち下がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＡが低レベルである期間におけるタイミングｔ８３において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部２７０Ａのラッチ２８１は、クロック信号ＣＬＫＡが高レベルである場合に、否定論理和回路２７６から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ１を生成する（図２０（Ｋ））。
これにより、検出信号ＤＥＴＡ１は、クロック信号ＣＬＫＡが高レベルである期間におけるタイミングｔ７２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ７９において、クロック信号ＣＬＫＡの立ち上がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ１におけるこのパルス（エッジパルスＰＥ８）は、パルス信号ＰＬＳＡにおけるパルスＰ８（図２０（Ｆ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ８が開始するタイミングｔ７２は、タイミングｔ７１～ｔ７３の検出期間ＰdetAの期間内のタイミングであるので、検出信号ＤＥＴＡ１のエッジパルスＰＥ８は、この検出期間ＰdetAの終了タイミングｔ７３をまたぐ。
また、検出信号ＤＥＴＡ１は、クロック信号ＣＬＫＡが高レベルである期間におけるタイミングｔ８０において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ８４において、クロック信号ＣＬＫＡの立ち上がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ１におけるこのパルス（エッジパルスＰＥ１０）は、パルス信号ＰＬＳＡにおけるパルスＰ１０（図２０（Ｆ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ１０が開始するタイミングｔ８０は、タイミングｔ７９～ｔ８１の検出期間ＰdetAの期間内のタイミングであるので、検出信号ＤＥＴＡ１のエッジパルスＰＥ１０は、この検出期間ＰdetAの終了タイミングｔ８１をまたぐ。
エッジ検出部２７０Ａのラッチ２７２は、クロック信号ＣＬＫＢが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ２７２を生成する（図２０（Ｃ），（Ｆ），（Ｈ））。これにより、信号Ｓ２７２は、クロック信号ＣＬＫＢが低レベルである期間におけるタイミングｔ７２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡの立ち下がった後のタイミングｔ７５において、クロック信号ＣＬＫＢの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７２は、クロック信号ＣＬＫＢが低レベルである期間におけるタイミングｔ７６において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＢが低レベルである期間におけるタイミングｔ７８において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７２は、クロック信号ＣＬＫＢが低レベルである期間におけるタイミングｔ８０において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＢが低レベルである期間におけるタイミングｔ８３において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部２７０Ａのラッチ２８２は、クロック信号ＣＬＫＢが高レベルである場合に、否定論理和回路２７７から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ２を生成する（図２０（Ｌ））。これにより、検出信号ＤＥＴＡ２は、低レベルを維持する。すなわち、パルス信号ＰＬＳＡのパルスＰ８，Ｐ９，Ｐ１０の立ち上がりエッジは、検出期間ＰdetBの期間内にはないので、検出信号ＤＥＴＡ２は、低レベルを維持する。
エッジ検出部２７０Ａのラッチ２７３は、クロック信号ＣＬＫＣが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＣが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ２７３を生成する（図２０（Ｄ），（Ｆ），（Ｉ））。これにより、信号Ｓ２７３は、クロック信号ＣＬＫＣが低レベルである期間におけるタイミングｔ７２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＣが低レベルである期間におけるタイミングｔ７４において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７３は、パルス信号ＰＬＳＡが立ち上がった後のタイミングｔ７７において、クロック信号ＣＬＫＣの立ち下がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＣが低レベルである期間におけるタイミングｔ７８において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７３は、クロック信号ＣＬＫＣが低レベルである期間におけるタイミングｔ８０において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＣが低レベルであるきかんにおけるタイミングｔ８３において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部２７０Ａのラッチ２８３は、クロック信号ＣＬＫＣが高レベルである場合に、否定論理和回路２７８から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＣが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ３を生成する（図２０（Ｍ））。
これにより、検出信号ＤＥＴＡ３は、クロック信号ＣＬＫＣが高レベルである期間におけるタイミングｔ７６において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、タイミングｔ８２において、クロック信号ＣＬＫＣの立ち上がりエッジに応じて高レベルから低レベルに変化する。検出信号ＤＥＴＡ３におけるこのパルス（エッジパルスＰＥ９）は、パルス信号ＰＬＳＡにおけるパルスＰ９（図２０（Ｆ））の立ち上がりエッジに基づくパルスである。パルス信号ＰＬＳＡのパルスＰ９が開始するタイミングｔ７６は、タイミングｔ７５～ｔ７７の検出期間ＰdetCの期間内のタイミングであるので、検出信号ＤＥＴＡ３のエッジパルスＰＥ９は、この検出期間ＰdetCの終了タイミングｔ７７をまたぐ。
エッジ検出部２７０Ａのラッチ２７４は、クロック信号ＣＬＫＤが低レベルである場合に、パルス信号ＰＬＳＡを取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＤが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、信号Ｓ２７４を生成する（図２０（Ｅ），（Ｆ），（Ｊ））。これにより、信号Ｓ２７４は、クロック信号ＣＬＫＤが低レベルである期間におけるタイミングｔ７２において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、クロック信号ＣＬＫＤが低レベルである期間におけるタイミングｔ７４において、パルス信号ＰＬＳＡの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７４は、クロック信号ＣＬＫＤが低レベルである期間におけるタイミングｔ７６において、パウルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ７９において、クロック信号ＣＬＫＤの立ち下がりエッジに応じて高レベルから低レベルに変化する。また、信号Ｓ２７４は、クロック信号ＣＬＫＤが低レベルである期間におけるタイミングｔ８０において、パルス信号ＰＬＳＡの立ち上がりエッジに応じて低レベルから高レベルに変化し、パルス信号ＰＬＳＡが立ち下がった後のタイミングｔ８４において、クロック信号ＣＬＫＤの立ち下がりエッジに応じて高レベルから低レベルに変化する。
エッジ検出部２７０Ａのラッチ２８４は、クロック信号ＣＬＫＤが高レベルである場合に、否定論理和回路２７９から出力された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＤが低レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出信号ＤＥＴＡ４を生成する（図２０（Ｎ））。これにより、検出信号ＤＥＴＡ４は、低レベルを維持する。すなわち、パルス信号ＰＬＳＡのパルスＰ８，Ｐ９，Ｐ１０の立ち上がりエッジは、検出期間ＰdetDの期間内にはないので、検出信号ＤＥＴＡ４は、低レベルを維持する。
このようにして、受光部３１Ａは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＡを生成する。エッジ検出部２７０Ａは、検出期間ＰdetAにおいてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ１を生成し、検出期間ＰdetBにおいてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ２を生成し、検出期間ＰdetCにおいてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ３を生成し、検出期間ＰdetDにおいてパルス信号ＰＬＳＡの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＡ４を生成する。
同様に、受光部３１Ｂは、受光部３１Ａは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳＢを生成する。エッジ検出部２７０Ｂは、検出期間ＰdetAにおいてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ１を生成し、検出期間ＰdetBにおいてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ２を生成し、検出期間ＰdetCにおいてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ３を生成し、検出期間ＰdetDにおいてパルス信号ＰＬＳＢの立ち上がりエッジを検出することにより、この立ち上がりエッジに基づくエッジパルスＰＥを含む検出信号ＤＥＴＢ４を生成する。
そして、加算部３３Ａの加算回路３４は、検出信号ＤＥＴＡ１，ＤＥＴＢ１におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５は、クロック信号ＣＬＫＡが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＡが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＡを生成する（図２０（Ｏ））。これにより、加算部３３Ａは、クロック信号ＣＬＫＡの立ち下がりエッジに基づいて、検出値ＶＡＬＡを生成する。
同様に、加算部３３Ｂの加算回路３４は、検出信号ＤＥＴＡ２，ＤＥＴＢ２におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５は、クロック信号ＣＬＫＢが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＢが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＢを生成する（図２０（Ｓ））。これにより、加算部３３Ｂは、クロック信号ＣＬＫＢの立ち下がりエッジに基づいて、検出値ＶＡＬＢを生成する。
同様に、加算部３３Ｃの加算回路３４は、検出信号ＤＥＴＡ３，ＤＥＴＢ３におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５は、クロック信号ＣＬＫＣが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＣが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＣを生成する。これにより、加算部３３Ｃは、クロック信号ＣＬＫＣの立ち下がりエッジに基づいて、検出値ＶＡＬＣを生成する。
同様に、加算部３３Ｄの加算回路３４は、検出信号ＤＥＴＡ４，ＤＥＴＢ４におけるエッジパルスＰＥの数を算出する。そして、ラッチ部３５は、クロック信号ＣＬＫＤが低レベルである場合に、加算回路３４から供給された信号を取り込むとともに取り込んだ信号を出力端子Ｑから出力し、クロック信号ＣＬＫＤが高レベルである場合に、出力端子Ｑにおける信号を維持することにより、検出値ＶＡＬＤを生成する。これにより、加算部３３Ｄは、クロック信号ＣＬＫＤの立ち下がりエッジに基づいて、検出値ＶＡＬＤを生成する。
そして、カウント部２９０Ａにおいて、加算回路３７は、加算部３３Ａにより生成された検出値ＶＡＬＡと、フリップフロップ部４８が保持している累積値ＶＡＬＡ１とを加算する。そして、フリップフロップ部４８は、クロック信号ＣＬＫＡの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＡ１を生成する（図２０（Ｐ））。また、フリップフロップ部４８は、累積値ＶＡＬＡ１が所定の上限値に到達する度にキャリーフラグＦＣＡをアクティブにする（図２０（Ｑ））。カウンタ４９は、このキャリーフラグＦＣＡに基づいてカウント値ＣＮＴＡをインクリメントする（図２０（Ｒ））。
同様に、カウント部２９０Ｂにおいて、加算回路３７は、加算部３３Ｂにより生成された検出値ＶＡＬＢと、フリップフロップ部４８が保持している累積値ＶＡＬＢ１とを加算する。そして、フリップフロップ部４８は、クロック信号ＣＬＫＢの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＢ１を生成する（図２０（Ｔ））。また、フリップフロップ部４８は、累積値ＶＡＬＢ１が所定の上限値に到達する度にキャリーフラグＦＣＢをアクティブにする（図２０（Ｕ））。カウンタ４９は、このキャリーフラグＦＣＢに基づいてカウント値ＣＮＴＢをインクリメントする（図２０（Ｖ））。
同様に、カウント部２９０Ｃにおいて、加算回路３７は、加算部３３Ｃにより生成された検出値ＶＡＬＣと、フリップフロップ部４８が保持している累積値ＶＡＬＣ１とを加算する。そして、フリップフロップ部４８は、クロック信号ＣＬＫＣの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＣ１を生成する。また、フリップフロップ部４８は、累積値ＶＡＬＣ１が所定の上限値に到達する度にキャリーフラグＦＣＣをアクティブにする。カウンタ４９は、このキャリーフラグＦＣＣに基づいてカウント値ＣＮＴＣをインクリメントする。
同様に、カウント部２９０Ｄにおいて、加算回路３７は、加算部３３Ｄにより生成された検出値ＶＡＬＤと、フリップフロップ部４８が保持している累積値ＶＡＬＤ１とを加算する。そして、フリップフロップ部４８は、クロック信号ＣＬＫＤの立ち下がりエッジに基づいて、加算回路３７から出力された信号をサンプリングすることにより累積値ＶＡＬＤ１を生成する。また、フリップフロップ部４８は、累積値ＶＡＬＤ１が所定の上限値に到達する度にキャリーフラグＦＣＤをアクティブにする。カウンタ４９は、このキャリーフラグＦＣＤに基づいてカウント値ＣＮＴＤをインクリメントする。
このように、光検出システム４では、複数のエッジ検出部１７０のそれぞれにおいて、クロック信号ＣＬＫＡに基づいてパルス信号ＰＬＳをラッチすることにより第１の信号（信号Ｓ２７１）を生成する第１のラッチ回路（ラッチ２７１）と、クロック信号ＣＬＫＢに基づいてパルス信号ＰＬＳをラッチすることにより第２の信号（信号Ｓ２７２）を生成する第２のラッチ回路（ラッチ２７２）と、パルス信号ＰＬＳおよび第１の信号（信号Ｓ２７１）に基づいて第３の信号を生成する第１の組み合わせ回路（否定論理和回路２７６）と、パルス信号ＰＬＳおよび第２の信号（信号Ｓ２７２）に基づいて第４の信号を生成する第２の組み合わせ回路（否定論理和回路２７７）とを設けるようにした。これにより、エッジ検出部１７０が生成したエッジパルスＰＥを、検出期間Ｐdetに応じて、２つの加算部３３Ａ，３３Ｂのいずれかに供給する場合でも、回路数を減らすことができるので、回路面積を小さくすることができる。
さらに、光検出システム４では、複数のエッジ検出部１７０のそれぞれにおいて、クロック信号ＣＬＫＣに基づいてパルス信号ＰＬＳをラッチすることにより第５の信号（信号Ｓ２７３）を生成する第３のラッチ回路（ラッチ２７３）と、クロック信号ＣＬＫＤに基づいてパルス信号ＰＬＳをラッチすることにより第６の信号（信号Ｓ２７４）を生成する第４のラッチ回路（ラッチ２７４）と、パルス信号ＰＬＳおよび第５の信号（信号Ｓ２７３）に基づいて第７の信号を生成する第３の組み合わせ回路（否定論理和回路２７８）と、パルス信号ＰＬＳおよび第６の信号（信号Ｓ２７４）に基づいて第８の信号を生成する第４の組み合わせ回路（否定論理和回路２７９）とを設けるようにした。これにより、エッジ検出部１７０が生成したエッジパルスＰＥを、４つの加算部３３Ａ～３３Ｄのいずれかに供給する場合でも、回路数を減らすことができるので、回路面積を小さくすることができる。
また、光検出システム４では、検出値ＶＡＬＡに基づいて累積加算処理を行うことにより、検出値ＶＡＬＡの累積値であるカウント値ＣＮＴＡを生成するとともに、検出値ＶＡＬＢに基づいて累積加算処理を行うことにより、検出値ＶＡＬＢの累積値であるカウント値ＣＮＴＢを生成するようにした。同様に、検出値ＶＡＬＣに基づいて累積加算処理を行うことにより、検出値ＶＡＬＣの累積値であるカウント値ＣＮＴＣを生成するとともに、検出値ＶＡＬＤに基づいて累積加算処理を行うことにより、検出値ＶＡＬＤの累積値であるカウント値ＣＮＴＤを生成するようにした。これにより、複数の検出期間Ｐdet1における検出値ＶＡＬＡの累積値を算出し、複数の検出期間Ｐdet2における検出値ＶＡＬＢの累積値を算出し、複数の検出期間Ｐdet3における検出値ＶＡＬＣの累積値を算出し、複数の検出期間Ｐdet4における検出値ＶＡＬＤの累積値を算出することができる。その結果、光検出システム４では、カウントのレンジを広げることができるので、光検出システム４の検出精度を高めることができる。
以上のように本実施の形態では、複数のエッジ検出部のそれぞれにおいて、クロック信号に基づいてパルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、他のクロック信号に基づいてパルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、パルス信号および第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、パルス信号および第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路とを設けるようにしたので、生成したエッジパルスを、検出期間に応じて２つの加算部のいずれかに供給する場合でも、回路面積を小さくすることができる。その他の効果は、上記第３の実施の形態の場合と同様である。
＜５．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２２は、撮像部１２０３１の設置位置の例を示す図である。
図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。車両に搭載される光検出システム１では、回路面積を小さくすることができるので、例えば装置サイズを小さくすることができる。その結果、例えば、車両に搭載しやすくすることができる。また、車両に搭載される光検出システム１では、解像度を高めることができるので、例えば検出精度を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、図５に示した回路構成を有する受光部３１Ａを設けたが、これに限定されるものではなく、これに代えて、例えば図２３に示す回路構成を有する受光部３１Ａを設けてもよい。この受光部３１Ａは、フォトダイオードＰＤと、トランジスタＭＮ１１～ＭＮ１３，ＭＰ１４と、インバータＩＶ１，ＩＶ３と、バッファＢＵＦと、遅延回路ＤＥＬとを有している。トランジスタＭＮ１１～ＭＮ１３はＮ型のＭＯＳトランジスタであり、トランジスタＭＰ１４はＰ型のＭＯＳトランジスタである。
フォトダイオードＰＤのアノードはトランジスタＭＮ１１のドレインおよびトランジスタＭＮ１３のゲートに接続され、カソードには電源電圧ＶＤＤ１が供給される。トランジスタＭＮ１１のゲートは遅延回路ＤＥＬの出力端子およびインバータＩＶ３の入力端子に接続され、ドレインはフォトダイオードＰＤのアノードおよびトランジスタＭＮ１３のゲートに接続され、ソースには電源電圧ＶＳＳが供給される。トランジスタＭＮ１２のゲートはインバータＩＶ３の出力端子およびトランジスタＭＰ１４のゲートに接続され、ドレインはトランジスタＭＮ１３のソースに接続され、ソースは接地される。トランジスタＭＮ１３のゲートはフォトダイオードＰＤのアノードおよびトランジスタＭＮ１１のドレインに接続され、ドレインはトランジスタＭＰ１４のドレインおよびインバータＩＶ１の入力端子に接続され、ソースはトランジスタＭＮ１２のドレインに接続される。トランジスタＭＰ１４のゲートはインバータＩＶ３の出力端子およびトランジスタＭＮ１２のゲートに接続され、ソースには電源電圧ＶＤＤ２が供給され、ドレインはトランジスタＭＮ１３のドレインおよびインバータＩＶ１の入力端子に接続される。インバータＩＶ１の入力端子はトランジスタＭＮ１３のドレインおよびトランジスタＭＰ１４のドレインに接続され、出力端子はバッファＢＵＦの入力端子および遅延回路ＤＥＬの入力端子に接続される。バッファＢＵＦの入力端子はインバータＩＶ１の出力端子および遅延回路ＤＥＬの入力端子に接続され、出力端子はこの受光部３１Ａの後段のエッジ検出部４０Ａに接続される。遅延回路ＤＥＬの入力端子はインバータＩＶ１の出力端子およびバッファＢＵＦの入力端子に接続され、出力端子はインバータＩＶ３の入力端子およびトランジスタＭＮ１１のゲートに接続される。インバータＩＶ３の入力端子は遅延回路ＤＥＬの出力端子およびトランジスタＭＮ１１のゲートに接続され、出力端子はトランジスタＭＮ１２のゲートおよびトランジスタＭＰ１４のゲートに接続される。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、回路面積を小さくすることができる。
（１）
それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより検出信号を生成する複数のエッジ検出部と、
前記複数のエッジ検出部により生成された複数の前記検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す検出値を生成する加算部と
を備え、
前記複数のエッジ検出部のそれぞれは、
第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、
前記第１のクロック信号の反転信号である第２のクロック信号に基づいて前記第１の信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
前記パルス信号、前記第１の信号、および前記第２の信号に基づいて第３の信号を生成する組み合わせ回路と、
前記第１のクロック信号に基づいて前記第３の信号をラッチすることにより前記検出信号を生成する第３のラッチ回路と
を有する
光検出装置。
（２）
前記複数のエッジ検出部のそれぞれは、前記第１のクロック信号および前記第２のクロック信号に基づく検出期間において、前記パルスのエッジを検出し、
前記パルスのパルス幅は、前記検出期間の時間幅以上である
前記（１）に記載の光検出装置。
（３）
前記検出期間の時間長は、前記第１のクロック信号の周期に対応する時間長である
前記（２）に記載の光検出装置。
（４）
前記検出値に基づいて累積加算処理を行うことにより累積値を生成する累積加算部をさらに備えた
前記（１）から（３）のいずれかに記載の光検出装置。
（５）
カウント処理を行うカウンタをさらに備え、
前記累積加算部は、前記累積値が所定の値に到達する度にフラグをアクティブにし、
前記カウンタは、前記フラグに基づいて前記カウント処理を行う
前記（４）に記載の光検出装置。
（６）
複数の前記受光素子は、第１の半導体基板に設けられ、
前記複数のエッジ検出部は、前記第１の半導体基板に貼り付けられた第２の半導体基板に設けられた
前記（１）から（５）のいずれかに記載の光検出装置。
（７）
それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより第１の検出信号および第２の検出信号を生成する複数のエッジ検出部と、
前記複数のエッジ検出部により生成された複数の前記第１の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第１の検出値を生成する第１の加算部と、
前記複数のエッジ検出部により生成された複数の前記第２の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第２の検出値を生成する第２の加算部と、
を備え、
前記複数のエッジ検出部のそれぞれは、
第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、
第２のクロック信号に基づいて前記パルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
前記パルス信号および前記第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、
前記パルス信号および前記第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路と
を有し、前記第３の信号に基づいて前記第１の検出信号を生成し、前記第４の信号に基づいて前記第２の検出信号を生成する
光検出装置。
（８）
前記複数のエッジ検出部のそれぞれは、さらに、
前記第１のクロック信号の反転信号である第３のクロック信号に基づいて前記第３の信号をラッチすることにより前記第１の検出信号を生成する第３のラッチ回路と、
前記第２のクロック信号の反転信号である第４のクロック信号に基づいて前記第４の信号をラッチすることにより前記第２の検出信号を生成する第４のラッチ回路と、
前記（７）に記載の光検出装置。
（９）
前記第２のクロック信号は、前記第１のクロック信号の反転信号である
前記（７）または（８）に記載の光検出装置。
（１０）
前記第２のクロック信号の位相は、前記第１のクロック信号の位相と異なる
前記（７）または（８）に記載の光検出装置。
（１１）
前記複数のエッジ検出部のそれぞれは、前記第１のクロック信号および前記第２のクロック信号に基づく検出期間において、前記パルスのエッジを検出し、
前記パルスのパルス幅は、前記検出期間の時間幅以上である
前記（７）から（１０）のいずれかに記載の光検出装置。
（１２）
前記第１のクロック信号は、第１のレベルと第２のレベルとの間で遷移し、
前記検出期間の時間長は、前記第１のクロック信号が前記第１のレベルを維持する期間の時間長である
前記（１１）に記載の光検出装置。
（１３）
前記第１の検出値に基づいて累積加算処理を行うことにより累積値を生成する累積加算部をさらに備えた
前記（７）から（１２）のいずれかに記載の光検出装置。
（１４）
カウント処理を行うカウンタをさらに備え、
前記累積加算部は、前記累積値が所定の値に到達する度にフラグをアクティブにし、
前記カウンタは、前記フラグに基づいて前記カウント処理を行う
前記（１３）に記載の光検出装置。
（１５）
前記第１の検出値は、第３の検出値および第４の検出値を含み、
前記累積加算部は、前記第３の検出値に基づいて前記累積加算処理を行うことにより第１の累積値を生成するとともに、前記第４の検出値に基づいて前記累積加算処理を行うことにより第２の累積値を生成する
前記（１３）に記載の光検出装置。
（１６）
カウント処理を行う第１のカウンタおよび第２のカウンタをさらに備え、
前記累積加算部は、前記第１の累積値が所定の値に到達する度に第１のフラグをアクティブにし、前記第２の累積値が前記所定の値に到達する度に第２のフラグをアクティブにし、
前記第１のカウンタは、前記第１のフラグに基づいて前記カウント処理を行い、
前記第２のカウンタは、前記第２のフラグに基づいて前記カウント処理を行う
前記（１５）に記載の光検出装置。
（１７）
複数の前記受光素子は、第１の半導体基板に設けられ、
前記複数のエッジ検出部は、前記第１の半導体基板に貼り付けられた第２の半導体基板に設けられた
前記（７）から（１６）のいずれかに記載の光検出装置。
（１８）
光を射出する発光部と
前記発光部から射出された光のうちの、検出対象により反射された光を検出する光検出部と
を備え、
前記光検出部は、
それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより検出信号を生成する複数のエッジ検出部と、
前記複数のエッジ検出部により生成された複数の前記検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す検出値を生成する加算部と
を有し、
前記複数のエッジ検出部のそれぞれは、
第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、
前記第１のクロック信号の反転信号である第２のクロック信号に基づいて前記第１の信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
前記パルス信号、前記第１の信号、および前記第２の信号に基づいて第３の信号を生成する組み合わせ回路と、
前記第１のクロック信号に基づいて前記第３の信号をラッチすることにより前記検出信号を生成する第３のラッチ回路と
を有する
光検出システム。
（１９）
光を射出する発光部と
前記発光部から射出された光のうちの、検出対象により反射された光を検出する光検出部と
を備え、
前記光検出部は、
それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより第１の検出信号および第２の検出信号を生成する複数のエッジ検出部と、
前記複数のエッジ検出部により生成された複数の前記第１の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第１の検出値を生成する第１の加算部と、
前記複数のエッジ検出部により生成された複数の前記第２の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第２の検出値を生成する第２の加算部と、
を有し、
前記複数のエッジ検出部のそれぞれは、
第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第４のラッチ回路と、
第２のクロック信号に基づいて前記パルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
前記パルス信号および前記第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、
前記パルス信号および前記第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路と
を有し、前記第３の信号に基づいて前記第１の検出信号を生成し、前記第４の信号に基づいて前記第２の検出信号を生成する
光検出システム。
１…光検出システム、１１…発光部、１２…光学系、１４…制御部、２０…光検出部、２１…光検出アレイ、２２…クロック生成部、２３…読出制御部、２４…読出部、２５…光検出制御部、３１，３１Ａ，３１Ｂ…受光部、３３，３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，３３ＡＣ，３３ＢＤ，９３Ａ，９３Ｂ…加算部、３４…加算回路、３５，３５Ａ，３５Ｂ…ラッチ部、３６，４６，４６Ａ，４６Ｂ，２９０Ａ，２９０Ｂ，２９０Ｃ，２９０Ｄ…カウント部、３７…加算回路、３８，４８，４８Ａ，４８Ｂ，１９２，１９６…フリップフロップ部、４０，４０Ａ，４０Ｂ，７０，７０Ａ，７０Ｂ，８０，８０Ａ，８０Ｂ，１７０，１７０Ａ，１７０Ｂ，２７０，２７０Ａ，２７０Ｂ…エッジ検出部、４１，４２，４５，７１，７２，７６，７７，８１，８２，８６，８７，１７１，１７２，１７６，１７７，２７１～２７４，２８１～２８４…ラッチ、４３，４４…否定論理積回路、４９，１９５，１９９…カウンタ、７３，２７５…インバータ、７４，７５，２７６～２７９…否定論理和回路、１０１，１０２…半導体基板、１０３…配線、１６８，１６９…論理和回路、１９３，１９７…スイッチ、１９４，１９８…論理積回路、ＢＵＦ…バッファ、ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤ，ＣＬＫＡＣ，ＣＬＫＢＤ…クロック信号、ＣＮＴ，ＣＮＴＡ，ＣＮＴＢ，ＣＮＴＣ，ＣＮＴＤ…カウント値、ＤＥＬ…遅延回路、ＤＥＴ，ＤＥＴＡ，ＤＥＴＡ１，ＤＥＴＡ２，ＤＥＴＢ，ＤＥＴＢ１，ＤＥＴＢ２…検出信号、ＤＴ…データ、ＦＣ，ＦＣＡ，ＦＣＢ，ＦＣＣ，ＦＣＤ…キャリーフラグ、ＩＶ１，ＩＶ２，ＩＶ３…インバータ、Ｌ０…光パルス、Ｌ１…反射光パルス、ＭＮ４，ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ１４…トランジスタ、Ｐ…パルス、ＰＤ…フォトダイオード、Ｐdet…検出期間、ＰＥ…エッジパルス、ＰＬＳ，ＰＬＳＡ，ＰＬＳＢ…パルス信号、Ｓ…受光面、Ｕ…光検出ユニット、ＶＡＬ，ＶＡＬＡ，ＶＡＬＢ，ＶＡＬＣ，ＶＡＬＤ，ＶＡＬＡＣ，ＶＡＬＢＤ…検出値、ＶＡＬ１，ＶＡＬＡ１，ＶＡＬＢ１，ＶＡＬＣ１，ＶＡＬＤ１…累積値、

Claims (19)

  1. それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
    前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより検出信号を生成する複数のエッジ検出部と、
    前記複数のエッジ検出部により生成された複数の前記検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す検出値を生成する加算部と
    を備え、
    前記複数のエッジ検出部のそれぞれは、
    第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、
    前記第１のクロック信号の反転信号である第２のクロック信号に基づいて前記第１の信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
    前記パルス信号、前記第１の信号、および前記第２の信号に基づいて第３の信号を生成する組み合わせ回路と、
    前記第１のクロック信号に基づいて前記第３の信号をラッチすることにより前記検出信号を生成する第３のラッチ回路と
    を有する
    光検出装置。
  2. 前記複数のエッジ検出部のそれぞれは、前記第１のクロック信号および前記第２のクロック信号に基づく検出期間において、前記パルスのエッジを検出し、
    前記パルスのパルス幅は、前記検出期間の時間幅以上である
    請求項１に記載の光検出装置。
  3. 前記検出期間の時間長は、前記第１のクロック信号の周期に対応する時間長である
    請求項２に記載の光検出装置。
  4. 前記検出値に基づいて累積加算処理を行うことにより累積値を生成する累積加算部をさらに備えた
    請求項１に記載の光検出装置。
  5. カウント処理を行うカウンタをさらに備え、
    前記累積加算部は、前記累積値が所定の値に到達する度にフラグをアクティブにし、
    前記カウンタは、前記フラグに基づいて前記カウント処理を行う
    請求項４に記載の光検出装置。
  6. 複数の前記受光素子は、第１の半導体基板に設けられ、
    前記複数のエッジ検出部は、前記第１の半導体基板に貼り付けられた第２の半導体基板に設けられた
    請求項１に記載の光検出装置。
  7. それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
    前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより第１の検出信号および第２の検出信号を生成する複数のエッジ検出部と、
    前記複数のエッジ検出部により生成された複数の前記第１の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第１の検出値を生成する第１の加算部と、
    前記複数のエッジ検出部により生成された複数の前記第２の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第２の検出値を生成する第２の加算部と、
    を備え、
    前記複数のエッジ検出部のそれぞれは、
    第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、
    第２のクロック信号に基づいて前記パルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
    前記パルス信号および前記第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、
    前記パルス信号および前記第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路と
    を有し、前記第３の信号に基づいて前記第１の検出信号を生成し、前記第４の信号に基づいて前記第２の検出信号を生成する
    光検出装置。
  8. 前記複数のエッジ検出部のそれぞれは、さらに、
    前記第１のクロック信号の反転信号である第３のクロック信号に基づいて前記第３の信号をラッチすることにより前記第１の検出信号を生成する第３のラッチ回路と、
    前記第２のクロック信号の反転信号である第４のクロック信号に基づいて前記第４の信号をラッチすることにより前記第２の検出信号を生成する第４のラッチ回路と、
    請求項７に記載の光検出装置。
  9. 前記第２のクロック信号は、前記第１のクロック信号の反転信号である
    請求項７に記載の光検出装置。
  10. 前記第２のクロック信号の位相は、前記第１のクロック信号の位相と異なる
    請求項７に記載の光検出装置。
  11. 前記複数のエッジ検出部のそれぞれは、前記第１のクロック信号および前記第２のクロック信号に基づく検出期間において、前記パルスのエッジを検出し、
    前記パルスのパルス幅は、前記検出期間の時間幅以上である
    請求項７に記載の光検出装置。
  12. 前記第１のクロック信号は、第１のレベルと第２のレベルとの間で遷移し、
    前記検出期間の時間長は、前記第１のクロック信号が前記第１のレベルを維持する期間の時間長である
    請求項１１に記載の光検出装置。
  13. 前記第１の検出値に基づいて累積加算処理を行うことにより累積値を生成する累積加算部をさらに備えた
    請求項７に記載の光検出装置。
  14. カウント処理を行うカウンタをさらに備え、
    前記累積加算部は、前記累積値が所定の値に到達する度にフラグをアクティブにし、
    前記カウンタは、前記フラグに基づいて前記カウント処理を行う
    請求項１３に記載の光検出装置。
  15. 前記第１の検出値は、第３の検出値および第４の検出値を含み、
    前記累積加算部は、前記第３の検出値に基づいて前記累積加算処理を行うことにより第１の累積値を生成するとともに、前記第４の検出値に基づいて前記累積加算処理を行うことにより第２の累積値を生成する
    請求項１３に記載の光検出装置。
  16. カウント処理を行う第１のカウンタおよび第２のカウンタをさらに備え、
    前記累積加算部は、前記第１の累積値が所定の値に到達する度に第１のフラグをアクティブにし、前記第２の累積値が前記所定の値に到達する度に第２のフラグをアクティブにし、
    前記第１のカウンタは、前記第１のフラグに基づいて前記カウント処理を行い、
    前記第２のカウンタは、前記第２のフラグに基づいて前記カウント処理を行う
    請求項１５に記載の光検出装置。
  17. 複数の前記受光素子は、第１の半導体基板に設けられ、
    前記複数のエッジ検出部は、前記第１の半導体基板に貼り付けられた第２の半導体基板に設けられた
    請求項７に記載の光検出装置。
  18. 光を射出する発光部と
    前記発光部から射出された光のうちの、検出対象により反射された光を検出する光検出部と
    を備え、
    前記光検出部は、
    それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
    前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより検出信号を生成する複数のエッジ検出部と、
    前記複数のエッジ検出部により生成された複数の前記検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す検出値を生成する加算部と
    を有し、
    前記複数のエッジ検出部のそれぞれは、
    第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第１のラッチ回路と、
    前記第１のクロック信号の反転信号である第２のクロック信号に基づいて前記第１の信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
    前記パルス信号、前記第１の信号、および前記第２の信号に基づいて第３の信号を生成する組み合わせ回路と、
    前記第１のクロック信号に基づいて前記第３の信号をラッチすることにより前記検出信号を生成する第３のラッチ回路と
    を有する
    光検出システム。
  19. 光を射出する発光部と
    前記発光部から射出された光のうちの、検出対象により反射された光を検出する光検出部と
    を備え、
    前記光検出部は、
    それぞれが、受光素子を有し、前記受光素子の受光結果に応じたパルスを含むパルス信号を生成する複数の受光部と、
    前記複数の受光部にそれぞれ対応して設けられ、それぞれが、対応する前記受光部により生成された前記パルス信号における前記パルスのエッジを検出することにより第１の検出信号および第２の検出信号を生成する複数のエッジ検出部と、
    前記複数のエッジ検出部により生成された複数の前記第１の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第１の検出値を生成する第１の加算部と、
    前記複数のエッジ検出部により生成された複数の前記第２の検出信号に基づいて加算処理を行うことにより、前記パルスの数を示す第２の検出値を生成する第２の加算部と、
    を有し、
    前記複数のエッジ検出部のそれぞれは、
    第１のクロック信号に基づいて前記パルス信号をラッチすることにより第１の信号を生成する第４のラッチ回路と、
    第２のクロック信号に基づいて前記パルス信号をラッチすることにより第２の信号を生成する第２のラッチ回路と、
    前記パルス信号および前記第１の信号に基づいて第３の信号を生成する第１の組み合わせ回路と、
    前記パルス信号および前記第２の信号に基づいて第４の信号を生成する第２の組み合わせ回路と
    を有し、前記第３の信号に基づいて前記第１の検出信号を生成し、前記第４の信号に基づいて前記第２の検出信号を生成する
    光検出システム。

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