JP2022010652A - 信号伝送回路 - Google Patents

Abstract

【課題】電子デバイス間で高周波信号の伝送を行う際に生じる高周波ノイズによるＥＭＩ放射ノイズの増大を抑えることが可能な信号伝送回路を提供する。【解決手段】情報処理装置１００において、信号伝送回路は、第１の電子デバイス（信号処理ＩＣ１０）の出力端子に接続されている前段信号ラインＬａ０～Ｌａ７と、この前段信号ラインに一端が接続されているダンピング抵抗ＲＤ０～ＲＤ７と、ダンピング抵抗ＲＤ０～ＲＤ７の他端と第２の電子デバイス（制御ＩＣ２０）を接続する後段信号ラインＬｂ０～Ｌｂ７と、電源電位又は接地電位が一端に印加され、他端がダンピング抵抗の他端に接続されているプルアップ又はプルダウン用の抵抗ＲＵ０～ＲＵ７と、を有する。【選択図】図１

Description

本発明は、電気信号を伝送する信号伝送回路に関する。

電子デバイスの高速化及び低電圧化に伴い、送信側の電子デバイスから出力された出力信号の周波数が高周波であるが故に、これを他の電子デバイスに伝送する配線に高周波ノイズが発生する場合があった。

そこで、電子デバイスの出力端に接続される配線に対して直列にダンピング抵抗を挿入することで、当該配線を介した高周波ノイズの伝搬を抑制するようにしている（例えば特許文献１参照）。当該特許文献１に記載されている電気回路では、送信側の電子デバイスの出力段としてオープンコレクタ型の出力トランジスタを用いているために、電子デバイス間を接続する配線に、上記ダンピング抵抗と共にプルアップ抵抗が接続されている。

特開２０１１－１３９１４６号公報

ところで、特許文献１に記載のダンピング抵抗によれば、このダンピング抵抗に出力信号を送出する電子デバイスが発生する高周波ノイズを低減することができる。

しかしながら、送信側の電子デバイスの出力端にその一端が接続されているダンピング抵抗の他端に接続されている配線には、他の電子デバイス又は他の配線から誘導又は放射された高周波ノイズが重畳する場合があった。この際、当該配線に重畳した高周波のノイズは、この配線及びプルアップ抵抗を介して電源プレーンに伝搬し、これにより、当該電源プレーンから放射されるＥＭＩ（electro magnetic interference）放射ノイズを増大させるという問題があった。

そこで、本発明は、電子デバイス間で高周波信号の伝送を行う際に生じる高周波ノイズによるＥＭＩ放射ノイズの増大を抑えることが可能な信号伝送回路を提供することを目的とする。

本発明に係る信号伝送回路は、第１の電子デバイスの出力端子から出力された出力信号を第２の電子デバイスに伝送する信号伝送回路であって、前記出力端子に接続されている前段信号ラインと、前記前段信号ラインに一端が接続されているダンピング抵抗と、前記ダンピング抵抗の他端と前記第２の電子デバイスとを接続する後段信号ラインと、電源電位が一端に印加され、他端が前記ダンピング抵抗の他端に接続されているプルアップ抵抗と、を有する。

また、本発明に係る信号伝送回路は、第１の電子デバイスの出力端子から出力された出力信号を第２の電子デバイスに伝送する信号伝送回路であって、前記出力端子に接続されている前段信号ラインと、前記前段信号ラインに一端が接続されているダンピング抵抗と、前記ダンピング抵抗の他端と前記第２の電子デバイスとを接続する後段信号ラインと、接地電位が一端に印加され、他端が前記ダンピング抵抗の他端に接続されているプルダウン抵抗と、を有する。

本発明では、送信側の電子デバイスの出力端子に接続されている前段信号ラインと、この前段信号ラインに一端が接続されているダンピング抵抗と、当該ダンピング抵抗の他端と受信側の電子デバイスとを接続する後段信号ラインと、を含む信号伝送回路に、以下のようにプルアップ又はプルダウン用の抵抗を接続している。すなわち、電源電位又は接地電位が一端に印加されているプルアップ又はプルダウン用の抵抗の他端をダンピング抵抗の他端に直接接続する。

かかる構成によれば、高周波ノイズは、前段信号ラインＬａ（ｋ）を介してダンピング抵抗ＲＤ（ｋ）に伝搬するが、当該ダンピング抵抗ＲＤ（ｋ）により、高周波ノイズのプルアップ抵抗ＲＵ（ｋ）への伝搬が抑制される。

よって、上記した信号伝送回路によれば、送信側の電子デバイス内、又は前段信号ラインで高周波ノイズが生じても、かかる高周波ノイズがプルアップ又はプルダウン用の抵抗を介して電源又は接地プレーンに伝搬することが抑制される。これにより、高周波ノイズが電源又は接地プレーンに伝搬することで生じる、ＥＭＩ放射ノイズの増加を抑えることが可能となる。

本発明に係る信号伝送回路を含む情報処理装置１００の概略構成を示す概要図である。 信号処理ＩＣ１０の出力段の構成の一例を示す回路図である。 信号処理ＩＣ１０の出力段の構成の他の一例を示す回路図である。 本発明に係る他の信号伝送回路を含む情報処理装置１００の概略構成を示す概要図である。

図１は、本発明に係る信号伝送回路を含む情報処理装置１００の概略構成を示す概要図である。

情報処理装置１００は、信号処理ＩＣ（Integrated Circuit)１０、制御ＩＣ２０、ダンピング抵抗ＲＤ０～ＲＤ７、及びプルアップ抵抗ＲＵ０～ＲＵ７と、これらのモジュール（１０、２０、ＲＤ０～ＲＤ７、ＲＵ０～ＲＵ７）が配置されている基板３０を含む。

基板３０の表面には、８ビットのデータバスを担う前段信号ラインＬａ０～Ｌａ７及び後段信号ラインＬｂ０～Ｌｂ７がプリント配線されている。尚、基板３０が多層基板である場合には、その内層に前段信号ラインＬａ０～Ｌａ７及び後段信号ラインＬｂ０～Ｌｂ７がプリント配線されていても良い。

更に、基板３０には、制御ＩＣ１０、制御ＩＣ２０及びダンピング抵抗ＲＤ０～ＲＤ７に電源電圧を供給するための電源プレーン及び接地プレーンがプリント配線によって形成されている。尚、これら電源プレーン及び接地プレーンについても、基板３０の表面又は内層のいずれに形成されていても良い。

信号処理ＩＣ１０は、所定の高速信号処理（説明せず）を実行することにより、その結果を８ビットデータとして表す第０～第７のデータビット信号を生成する。そして、信号処理ＩＣ１０は、これら第０～第７のデータビット信号の各々を、自身の出力段に含まれる送信ドライバで増幅した信号群を、出力データ信号ｄ０～ｄ７として出力端子Ａ０～Ａ７から出力する。尚、信号処理ＩＣ１０が高速信号処理を行うため、出力データ信号ｄ０～ｄ７も高周波信号となる。

図２Ａは、信号処理ＩＣ１０の出力段に形成されている送信ドライバのうちから、第０のデータビット信号を増幅する送信ドライバＤＲＶを抜粋して、当該出力段の構成を示す回路図である。

図２Ａに示すように、送信ドライバＤＲＶの出力端子は出力ラインＬｘに接続されており、当該出力ラインＬｘは出力端子Ａ０と接続されている。かかる構成により、送信ドライバＤＲＶは、第０のデータビット信号を増幅した信号を出力データ信号ｄ０として、出力ラインＬｘを介して出力端子Ａ０から出力する。

尚、信号処理ＩＣ１０の出力段としては、図２Ｂに示すように、送信ドライバＤＲＶ及び出力端子Ａ０間にダンピング抵抗ＲＤＭが直列に接続されているものであっても良い。

また、信号処理ＩＣ１０の出力段には、第１～第７のデータビット信号を個別に増幅する送信ドライバとして、図２Ａ又は図２Ｂに示される送信ドライバＤＲＶと同様なものが、出力ラインＬｘを介して出力端子Ａ１～Ａ７に接続されている。

ここで、図１に示すように、当該信号処理ＩＣ１０の出力端子Ａ０～Ａ７には、前段信号ラインＬａ０～Ｌａ７が接続されている。

前段信号ラインＬａ０～Ｌａ７には、図１に示すようにダンピング抵抗ＲＤ０～ＲＤ７各々の一端が個別に接続されている。

ダンピング抵抗ＲＤ０～ＲＤ７各々の他端には、後段信号ラインが接続されている。すなわち、図１に示すようにダンピング抵抗ＲＤ（ｋ）（ｋは０～７の整数）の他端ｎｄ（ｋ）には後段信号ラインＬｂ（ｋ）が接続されている。

後段信号ラインＬｂ０～Ｌｂ７は、図１に示すように制御ＩＣ２０のデータ端子Ｄ０～Ｄ７に夫々接続されている。

更に、情報処理装置１００では、電源投入直後に出力データ信号ｄ（ｋ）のレベルが不安定になることで生じる不具合、例えば電源投入直後に実施される出力データ信号ｄ（ｋ）のレベルに応じた設定ができなくなることを防止する為に、出力データ信号ｄ（ｋ）のレベルを固定するプルアップを行っている。

すなわち、図１に示すように、電源電位が印加されている電源プレーンＧＰに一端が接続されているプルアップ抵抗ＲＵ（ｋ）の他端が、ダンピング抵抗ＲＤ（ｋ）（ｋは０～７の整数）の他端ｎｄ（ｋ）に接続されている。つまり、配線に高周波ノイズが重畳することを考慮した場合、プルアップ抵抗ＲＵ（ｋ）の他端を直接、ダンピング抵抗ＲＤ（ｋ）の他端ｎｄ（ｋ）に接続するのが望ましい。

プルアップ抵抗ＲＵ０～ＲＵ７により、後段信号ラインＬｂ０～Ｌｂ７が電源電位にプルアップされる。

ダンピング抵抗ＲＤ（ｋ）及びプルアップ抵抗ＲＵ（ｋ）は、信号処理ＩＣ１０及び制御ＩＣ２０間において、送信側の信号処理ＩＣ１０側に近い位置に設けられている。つまり、信号処理ＩＣ１０の出力端子Ａ（ｋ）からダンピング抵抗ＲＤ（ｋ）の一端までの前段信号ラインＬａ（ｋ）の配線長は、ダンピング抵抗ＲＤ（ｋ）の他端から、受信側の制御ＩＣ２０のデータ端子Ｄ（ｋ）までの後段信号ラインＬｂ（ｋ）の配線長より短い。

上記した構成により、信号処理ＩＣ１０から出力された出力データ信号ｄ（ｋ）は、前段信号ラインＬａ（ｋ）、ダンピング抵抗ＲＤ（ｋ）、プルアップ抵抗ＲＵ（ｋ）及び後段信号ラインＬｂ（ｋ）からなる信号伝送回路を介して制御ＩＣ２０に伝送される。

制御ＩＣ２０は、例えばＣＰＵ（Central Processing Unit）、ＲＡＭ及びＲＯＭ等を含むマイクロコントローラである。制御ＩＣ２０は、８ビットデータとしての出力データ信号ｄ０～ｄ７を後段信号ラインＬｂ０～Ｌｂ７を介して受け、ＲＯＭに格納されているプログラムに従って、当該出力データ信号ｄ０～ｄ７に基づく制御処理（説明せず）を実行する。

ところで、信号処理ＩＣ１０の出力段では、図２Ａ又は図２Ｂに示すように送信ドライバＤＲＶ及び出力端子Ａ（ｋ）間に配線されている出力ラインＬｘ、又は前段信号ラインＬａ（ｋ）に、高周波ノイズが重畳する場合がある。この際、かかる高周波ノイズは、前段信号ラインＬａ（ｋ）を介してダンピング抵抗ＲＤ（ｋ）に伝搬するが、当該ダンピング抵抗ＲＤ（ｋ）により、プルアップ抵抗ＲＵ（ｋ）への伝搬が抑制される。

よって、上記した信号伝送回路によれば、信号処理ＩＣ１０の出力段内、又は前段信号ラインＬａ（ｋ）で高周波ノイズが生じても、かかる高周波ノイズがプルアップ抵抗ＲＵ（ｋ）を介して電源プレーンＧＰに伝搬することが抑制される。これにより、高周波ノイズが電源プレーンＧＰに伝搬することで生じる、ＥＭＩ放射ノイズの増加を抑えることが可能となる。

尚、図１に示す信号伝送路では、後段信号ラインＬｂ（ｋ）（ｋは０～７の整数）を電源電位にプルアップしているが、後段信号ラインＬｂ（ｋ）を接地電位にプルダウンする場合にも同様に適用可能である。

図３は、かかる点に鑑みて為された、信号伝送路を含む情報処理装置１００の他の一例を示す概要図である。図３に示す構成では、プルアップ抵抗ＲＵ０～ＲＵ７に代えてプルダウン抵抗ＲＬ０～ＲＬ７を採用した点を除く他の構成は図１に示す信号伝送路と同一である。この際、図３に示すように、プルダウン抵抗ＲＬ０～ＲＬ７各々の一端は、接地電位が印加されている接地プレーンＧＤに接続されており、プルダウン抵抗ＲＬ（ｋ）（ｋは０～７の整数）の他端はダンピング抵抗ＲＤ（ｋ）の他端ｎｄ（ｋ）に接続されている。

また、図１又は図３に示す一例では、ＣＰＵ等で用いられるデータバスを構成する各信号ライン（Ｌａ０～Ｌａ７、Ｌｂ０～Ｌｂ７）にダンピング抵抗（ＲＤ０～ＲＤ７）及びプルアップ又はプルダウン用の抵抗（ＲＵ０～ＲＵ７、ＲＬ０～ＲＬ７）を設けた構成を示している。

しかしながら、信号伝送回路としては、このようなデータバス以外の信号ラインに、図１又は図３に示すようにダンピング抵抗、及びプルアップ又はプルダウン用の抵抗を設けた構成を採用しても良い。

また、図１又は図３に示す一例では、信号伝送回路をＩＣ同士の信号伝送に適用した場合の構成を示しているが、ディスクリート部品同士の信号伝送、或いはＩＣとディスクリート部品との間の信号伝送に当該信号伝送回路を適用しても良い。

要するに、信号伝送回路としては、第１の電子デバイスの出力端子から出力された出力信号を第２の電子デバイスに伝送するにあたり、以下の前段信号ライン、ダンピング抵抗、後段信号ライン、及びプルアップ又はプルダウン抵抗を含むものであれば良い。つまり、前段信号ライン（例えばＬａ０）は、第１の電子デバイス（１０）の出力端子（例えばＡ０）に接続されている。ダンピング抵抗（例えばＲＤ０）は、その一端が前段信号ラインに接続されており、他端（例えばｎｄ０）が後段信号ライン（例えばＬｂ０）を介して第２の電子デバイス（２０）に接続されている。プルアップ又はプルダウン抵抗（例えば、ＲＵＯ又はＲＬ０）は、その一端に電源電位又は接地電位が印加され、他端がダンピング抵抗の他端（例えばｎｄ０）に接続されている。

１０ 信号処理ＩＣ
２０ 制御ＩＣ
３０ 基板
Ｌａ０～Ｌａ７ 前段信号ライン
Ｌｂ０～Ｌｂ７ 後段信号ライン
ＲＤ０～ＲＤ７ ダンピング抵抗
ＲＵ０～ＲＵ７ プルアップ抵抗
ＲＬ０～ＲＬ７ プルダウン抵抗

Claims (5)

1. 第１の電子デバイスの出力端子から出力された出力信号を第２の電子デバイスに伝送する信号伝送回路であって、
   前記出力端子に接続されている前段信号ラインと、
   前記前段信号ラインに一端が接続されているダンピング抵抗と、
   前記ダンピング抵抗の他端と前記第２の電子デバイスとを接続する後段信号ラインと、
   電源電位が一端に印加され、他端が前記ダンピング抵抗の他端に接続されているプルアップ抵抗と、を有することを特徴とする信号伝送回路。
2. 前記前段信号ライン及び前記後段信号ラインと共に、前記電源電位が印加されている電源プレーン、及び前記接地電位が印加されている接地プレーンがプリント配線されている基板を含み、
   前記プルアップ抵抗の前記一端が前記電源プレーンに接続されていることを特徴とする請求項１に記載の信号伝送回路。
3. 第１の電子デバイスの出力端子から出力された出力信号を第２の電子デバイスに伝送する信号伝送回路であって、
   前記出力端子に接続されている前段信号ラインと、
   前記前段信号ラインに一端が接続されているダンピング抵抗と、
   前記ダンピング抵抗の他端と前記第２の電子デバイスとを接続する後段信号ラインと、
   接地電位が一端に印加され、他端が前記ダンピング抵抗の他端に接続されているプルダウン抵抗と、を有することを特徴とする信号伝送回路。
4. 前記前段信号ライン及び前記後段信号ラインと共に、前記電源電位が印加されている電源プレーン、及び前記接地電位が印加されている接地プレーンがプリント配線されている基板を含み、
   前記プルダウン抵抗の前記一端が前記接地プレーンに接続されていることを特徴とする請求項３に記載の信号伝送回路。
5. 前記出力端子から前記ダンピング抵抗の前記一端までの前記前段信号ラインの配線長が、前記ダンピング抵抗の前記他端から前記第２の電子デバイスまでの前記後段信号ラインの配線長よりも短いことを特徴とする請求項１～４のいずれか１に記載の信号伝送回路。

Images