JP2021512398A - アナログプロセッサの性能を向上させるシステム及び方法 - Google Patents

Abstract

少なくとも１個のアナログプロセッサ及び少なくとも１個のデジタルプロセッサを含むハイブリッド計算システムにおいて、計算問題に対する第１の複数の候補解を生成すべくアナログプロセッサで埋め込み問題が反復的に動作又は実行され、候補解が候補解の少なくとも１個の統計的特徴の値を決定するデジタルプロセッサに返送され、アナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータが、少なくとも１個の統計的特徴の期待値であって、埋め込み問題の構造から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく調整され、計算問題に対する第２の複数の候補解を生成すべく埋め込み問題はアナログプロセッサで再び反復的に動作又は実行される。

Description

分野
本開示は一般に、量子プロセッサ等のアナログプロセッサ、及び関連するシステム、デバイス、方法、並びに部材に関する。

背景
量子デバイス
量子デバイスは量子力学的効果が観測可能な構造である。量子デバイスは、電流輸送が量子力学的効果により支配される回路を含んでいる。そのようなデバイスはスピントロニクス、及び超伝導回路を含んでいる。スピン及び超伝導性は量子力学的現象である。量子デバイスは計算機械における測定機器等に用いることができる。

量子計算
量子コンピュータは、重ね合わせ、トンネル効果、及びもつれ等、少なくとも１個の量子力学的現象を直接利用してデータに対する演算を実行するシステムである。量子コンピュータの素子は量子ビットである。量子コンピュータは、量子物理学をシミュレートする計算問題等、特定のクラスの計算問題の高速化を行うことができる。

量子アニーリング
量子アニーリングは、システムの低エネルギー状態、典型的には好適にシステムの基底状態の発見に利用可能な計算方法である。概念的には古典的なシミュレートされたアニーリングと同様に、本方法は、エネルギー状態が低いほど安定しているため、自然界の系がより低いエネルギー状態に向かう基本原理に依存する。古典的アニーリングが古典的熱揺らぎを用いてシステムを低エネルギー状態へ導くのに対し、量子アニーリングは量子トンネル効果等の量子効果を非局在化の源として利用して古典的アニーリングよりも正確に及び／又はより迅速にエネルギー最小状態に到達し得る。

量子プロセッサは、量子アニーリング及び／又は断熱量子計算を実行すべく設計されていてよい。問題ハミルトニアンに比例する第１項及び非局在化ハミルトニアンに比例する第２項の和に比例する発展ハミルトニアンを以下のように構築することができる。
Ｈ_Ｅ∝Ａ（ｔ）Ｈ_Ｐ＋Ｂ（ｔ）Ｈ_Ｄ
ここにＨ_Ｅは発展ハミルトニアン、Ｈ_Ｐは問題ハミルトニアン、Ｈ_Ｄは非局在化ハミルトニアン、及びＡ（ｔ）、Ｂ（ｔ）は発展の速度を制御可能であって、典型的には［０，１］の範囲にある係数である。

いくつかの実装において、時間変化するエンベロープ関数を問題ハミルトニアンに配置することができる。適当な非局在化ハミルトニアンが次式で与えられる。

ここにＮは量子ビットの個数を表し、

は第ｉ量子ビットのパウリｘ行列であり、Δ_ｉは、第ｉ量子ビットに誘導される単一量子ビットトンネル分裂である。ここに、

項は「非対角」項の例である。

一般的な問題ハミルトニアンは、対角単一量子ビット項に比例する第１の成分及び対角多量子ビット項に比例する第２の成分を含み、以下の形式であってよい。

ここにＮは量子ビットの個数を表し、

は第ｉ量子ビットのパウリｚ行列であり、ｈ_ｉ及びＪ_ｉｊは各々量子ビットの無次元局所場及び量子ビット間結合であり、εはＨ_Ｐの特徴エネルギースケールである。

ここに、

及び

項は対角項の例である。前者は単一量子ビット項、後者は２量子ビット項である。

本明細書を通じて、別途文脈から規定されない限り、用語「問題ハミルトニアン」及び「最終ハミルトニアン」は、入れ替え可能に用いられる。量子プロセッサの特定の状態がエネルギー面で好適であるか、又は単に問題ハミルトニアンにとり好適である。これらは基底状態を含んでいるが、励起状態を含んでいてよい。

上の２式のＨ_Ｄ及びＨ_Ｐのようなハミルトニアンは各々、各種の異なる方法で物理的に実現することができる。超伝導量子ビットの実装により特定の例が実現される。

概要
アナログプロセッサ及び少なくとも１個のデジタルプロセッサを含むハイブリッド計算システムの演算方法であって、アナログプロセッサと少なくとも１個のデジタルプロセッサが互いに通信可能に結合されていて、アナログプロセッサが複数のアナログデバイスを含み、複数のアナログデバイスが少なくとも１個のプログラム可能なパラメータにより特徴付けられ、少なくとも１個のプログラム可能なパラメータがデジタルプロセッサによりプログラム可能であり、当該方法は、少なくとも１個のデジタルプロセッサにより、埋め込み問題を生成すべくアナログプロセッサに計算問題を埋め込むことと、少なくとも１個のデジタルプロセッサにより、埋め込み問題をアナログプロセッサで第１の反復実行を行わせて計算問題に対する第１の複数の候補解を生成させることと、当該計算問題に対する第１の複数の候補解を少なくとも１個のデジタルプロセッサに返送することと、少なくとも１個のデジタルプロセッサにより、計算問題に対する第１の複数の候補解の少なくとも１個の統計的特徴の値を決定することと、少なくとも１個の統計的特徴の期待値であって、埋め込み問題の構造から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することと、少なくとも１個のデジタルプロセッサにより、埋め込み問題をアナログプロセッサで第２の反復実行を行わせて計算問題に対する第２の複数の候補解を生成させることと、を含むものとして要約することができる。

少なくとも１個のデジタルプロセッサにより埋め込み問題を生成すべくアナログプロセッサに計算問題を埋め込むことは、少なくとも１個のデジタルプロセッサにより量子プロセッサに計算問題を埋め込むことを含んでいてよい。少なくとも１個のデジタルプロセッサにより量子プロセッサに計算問題を埋め込むことは、少なくとも１個のデジタルプロセッサにより超伝導量子プロセッサに計算問題を埋め込むことを含んでいてよい。

少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することは、超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の少なくとも１個のプログラム可能なパラメータを調整することを含んでいてよい。超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の少なくとも１個のプログラム可能なパラメータを調整することは、磁束、磁束バイアスオフセット、結合強度、及びアニールオフセットの少なくとも一方を調整することを含んでいてよい。

少なくとも１個のデジタルプロセッサにより埋め込み問題を生成すべくアナログプロセッサに計算問題を埋め込むことは、少なくとも１個のデジタルプロセッサによりアナログプロセッサに最適化問題を埋め込むことを含んでいてよい。

少なくとも１個の統計的特徴の期待値であって、埋め込み問題の構造から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することは、少なくとも１個の統計的特徴の期待値であって、埋め込み問題の１個以上の対称性から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することを含んでいてよい。少なくとも１個の統計的特徴の期待値であって、埋め込み問題の構造から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することは、少なくとも１個の統計的特徴の期待値であって、埋め込み問題の１個以上のグラフ自己同型から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することを含んでいてよい。

少なくとも１個のデジタルプロセッサにより計算問題に対する第１の複数の候補解の少なくとも１個の統計的特徴の値を決定することは、少なくとも１個のデジタルプロセッサにより磁性及びスピン−スピン相関の少なくとも一方の値を決定することを含んでいてよい。

少なくとも１個のデジタルプロセッサにより埋め込み問題を生成すべくアナログプロセッサに計算問題を埋め込むことは、少なくとも１個のデジタルプロセッサにより反復格子を含むトポロジに計算問題を埋め込むことを含んでいてよい。

少なくとも１個のデジタルプロセッサにより反復格子を含むトポロジに計算問題を埋め込むことは、少なくとも１個のデジタルプロセッサにより、三角格子及び正方格子の少なくとも一方を含むトポロジに計算問題を埋め込むことを含んでいてよい。

ハイブリッド計算システムの演算方法は更に、計算問題に対する第２の複数の候補解を少なくとも１個のデジタルプロセッサに返送することと、少なくとも１個のデジタルプロセッサにより、計算問題に対する第２の複数の候補解の少なくとも１個の統計的特徴の値を決定することと、少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整することを含んでいてよい。

ハイブリッド計算システムは、複数のアナログデバイスを含む少なくとも１個のアナログプロセッサと、少なくとも１個のアナログプロセッサに通信可能に結合された少なくとも１個のデジタルプロセッサベースのデバイスと、プロセッサ実行可能な命令を保存する少なくとも１個の非一時的コンピュータ可読記憶媒体とを含み、当該命令が実行時に、少なくとも１個のプロセッサベースのデバイスに、埋め込み問題を生成すべくアナログプロセッサに計算問題を埋め込ませ、アナログプロセッサに埋め込まれた問題の第１の反復実行により計算問題に対する第１の複数の候補解を生成させ、計算問題に対する第１の複数の候補解をデジタルプロセッサに返送させ、計算問題に対する第１の複数の候補解の少なくとも１個の統計的特徴の値を決定させ、少なくとも１個の統計的特徴の期待値であって、埋め込み問題の構造から推定される少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整させ、アナログプロセッサに埋め込まれた問題の第２の反復実行により計算問題に対する第２の複数の候補解を生成させるものと要約できる。

アナログプロセッサは量子プロセッサを含んでいてよい。量子プロセッサは超伝導量子プロセッサを含んでいてよい。

複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータは、超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の少なくとも１個のプログラム可能なパラメータを含んでいてよい。

実行時に少なくとも１個のプロセッサベースのデバイスに超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の少なくとも１個のプログラム可能なパラメータを調整させるプロセッサ実行可能な命令は、実行時に少なくとも１個のプロセッサベースのデバイスに磁束、磁束バイアスオフセット、結合強度、及びアニールオフセットの少なくとも一方を調整させる命令を含んでいてよい。

計算問題は最適化問題を含んでいてよい。埋め込み問題の構造は、埋め込み問題の１個以上の対称性を含んでいてよい。埋め込み問題の構造は、埋め込み問題の１個以上のグラフ自己同型を含んでいる。

第１の複数の候補解の少なくとも１個の統計的特徴は、磁性及びスピン−スピン相関の少なくとも一方を含んでいてよい。

アナログプロセッサは反復格子を含むトポロジを含んでいてよい。いくつかの実装において、反復格子は三角格子及び正方格子の少なくとも一方である。

ハイブリッド計算システムは更に、プロセッサ実行可能な命令を保存する少なくとも１個の非一時的コンピュータ可読記憶媒体を含んでいてよく、当該命令が実行時に、少なくとも１個のプロセッサベースのデバイスに、計算問題に対する第２の複数の候補解をデジタルプロセッサに返送させ、計算問題に対する第２の複数の候補解の少なくとも１個の統計的特徴の値を決定させ、少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべくアナログプロセッサの複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整させる。

いくつかの図面の簡単な説明
各図面において、同一の参照番号は類似要素又は動作を識別する。図面内の要素の大きさ及び相対位置は必ずしも実寸大に描かれている訳ではない。例えば、各種の要素の形状及び角度は必ずしも実寸大に描かれている訳ではなく、これらの要素のいくつかは図面を見やすくすべく適宜拡大及び配置されている。更に描かれた要素の特定の形状は必ずしも特定の要素の実際の形状に関する情報を含むことを意図されておらず、図面内で容易に識別できるよう選択されたものである。

本システム、デバイス、部材、及び方法による、アナログコンピュータに結合されたデジタルコンピュータを含む例示的なハイブリッド計算システムの模式図である。 本システム、デバイス、部材、及び方法による、量子アニーリング（及び／又は断熱量子計算）用に設計された例示的な超伝導量子プロセッサの一部の模式図であり、その構成要素を本システム及び装置の実装に用いてよい。 本システム、デバイス、部材、及び方法による、量子プロセッサ（図１の量子プロセッサ等）のセルの実装例を示す模式図である。 本システム、デバイス、部材、及び方法による、量子プロセッサ（図１の量子プロセッサ等）のトポロジの実装例を示す模式図である。 本システム、デバイス、部材、及び方法による、例示的な三角格子の一部を示す模式図である。 本システム、デバイス、部材、及び方法による、例示的な三角格子の拡張部分を示す模式図である。 本システム、デバイス、部材、及び方法による、アナログプロセッサの演算方法の実装例を示すフロー図である。

発明の詳細な説明
全般的コメント
以下の記述において、開示する各種の実施形態を完全に理解いただけるよう、いくつかの具体的な詳細事項を含めている。しかし、当業者には当該実施形態がこれらの具体的な詳細事項の１個以上が無くても、又は他の方法、構成要素、材料等と合わせて実施可能であることが理解されよう。他の例では、本方法の実施形態の説明が不必要に分かり難くならないよう、量子デバイス、カプラ等の量子プロセッサ、及びマイクロプロセッサや駆動回路を含む制御システムに関連付けられた公知の構造の詳細を示していない。本明細書及び添付の請求項全体を通じて、用語「要素」及び「要素群」は、量子プロセッサに関連付けられた全てのそのような構造、システム、及び装置、並びにこれらに関連するプログラム可能なパラメータ（但しこれらに限定されない）を包含すべく用いられている。

別途文脈から規定されない限り、本明細書及び後続する請求項全体を通じて、用語「含む」及び「含んでいる」等の変形、は開放的且つ包含的な意味に、すなわち「含んでいるが限定されない」と解釈されたい。

本明細書全体を通じて、「１個の実施形態」、「一実施形態」、「別の実施形態」、「１個の実施例」、「一実施例」、「別の実施例」、「一実装」、「別の実装」等を参照することは、当該実施形態、実施例、又は実装に関連付けられて記述された特定の参照的な機能、構造、又は特徴が少なくとも１個の実施形態、実施例、又は実装に含まれることを意味する。従って、本明細書全体を通じて各所に出現する語句「１個の実施形態において」、「一実施形態において」「別の実施形態」等は必ずしも全て同一実施形態、実施例、又は実装を指す訳ではない。更に、特定の特徴、構造、又は特性は、任意の適切な仕方で１個以上の実施形態、実施例、又は実装と組み合わせることができる。

本明細書及び添付の請求項で用いるように、単数形成「a」、「an」、及び「the」は別途内容から明らかでない限り複数の対象を含むことに注意されたい。従って、例えば、「一量子プロセッサ」を含む問題解決システムへの言及は、単一の量子プロセッサ又は２個以上の量子プロセッサを含む。また、用語「又は」は一般に、別途内容から明らかでない限り「及び／又は」を含む意味で用いられていることにも注意されたい。

本明細書における見出しは便宜上配置するに過ぎず、実施形態の範囲又は意味を解釈するものではない。

用語集
自己同型：グラフの自己同型とは、グラフが辺と頂点の結合性を維持しながら自身に写像される対称性である。グラフＧ＝（Ｖ，Ｅ）（頂点集合Ｖ及び辺集合Ｅを有する）の自己同型は、Ｖの順列σであって、一対の頂点（Ｖ_１，Ｖ_２）が辺を形成するのは、対（σ（Ｖ_１），σ（Ｖ_２））も辺を形成する場合に限られる。

キメラトポロジ：サイズＣ_ｓのキメラグラフは、各々が８頂点の完全二分グラフ（Ｋ_４，４グラフ）を含むキメラセル（本出願では単位タイル又は単位格子とも呼ぶ）のｓ×ｓ格子である。各頂点は、セル内で４個の隣接頂点に、且つセル外で２個の隣接頂点（北／南又は東／西）に接続されている。全ての頂点は境界頂点を除いて次数６を有している。

辺推移グラフ：辺推移グラフとは、任意の一対の辺（Ｅ_１，Ｅ_２）に対して、辺Ｅ_１を辺Ｅ_２に写像するＧの自己同型が存在するグラフＧである。

フラストレーション：システムがフラストレーション状態にあるのは、当該システムの大域的順序付けが自身の粒子の局所順序付けと整合しない場合である。フラストレーション状態にある磁気システムにおいて、例えば局所磁気モーメント、又はスピンは、同時に充足できない競合する交換相互作用を介して相互作用する。例えばイシングモデルにおいて、フラストレーションとは、基底状態エネルギーに対して正の寄与を提供する少なくとも１個のｈ_ｉ又はＪ_ｉｊ、すなわちｈ_ｉ及びＪ_ｉｊ値に対する少なくとも１個の違反する充足可能性制約が存在することを意味する。

量子アニーリング用の超伝導量子プロセッサ
超伝導量子プロセッサは量子アニーリング（及び／又は断熱量子計算−下記参照）用に設計することができ、その構成要素を本システム及び方法の実装に用いてよい。超伝導量子プロセッサは、複数の超伝導量子ビット及び量子ビット間に調整可能な

結合（対角結合）を提供する少なくとも１個のカプラを含んでいてよい。

量子プロセッサは、量子プロセッサの状態の設置及び制御に用いる複数のインターフェースを含んでいてよい。各々のインターフェースは、プログラミングサブシステム及び／又は発展サブシステムの一部として、個別の誘導結合構造、例えばインダクタにより実現することができる。

量子プロセッサの動作において、インターフェースを用いて磁束信号を量子ビットの個別の複合ジョセフソン接合に結合することにより、系のハミルトニアンに調整可能なトンネル効果項（Δ_ｉ項）を実現することができる。当該結合はハミルトニアンの非対角σ^ｘ項を提供し、これらの磁束信号は「非局在化信号」の例である。

同様に、インターフェースを用いて量子ビットの個別の量子ビットループに磁束信号を適用することにより、系のハミルトニアンのｈ_ｉ項を実現することができる。当該結合は、系のハミルトニアンの対角σ^ｚ項を提供する。更に、インターフェースを用いて磁束信号をカプラに結合することにより、系のハミルトニアンのＪ_ｉｊ項を実現することができる。当該結合は、系のハミルトニアンの対角

項を提供する。

量子プロセッサは、量子ビットの最終状態を読み出す読み出しデバイスを含んでいてよい。超伝導量子ビットの例は、超伝導磁束量子ビット、超伝導電荷量子ビット等を含んでいる。

断熱量子計算
量子計算の一モデルが断熱量子計算である。断熱量子計算は、例えば難しい最適化問題を解くのに適しているといえる。断熱量子計算は量子アニーリングの特別なケースと考えられる。断熱量子計算において、系は断熱発展全体を通じて理想的に開始して基底状態に留まる。当業者には、量子アニーリングシステム及び方法が一般に断熱量子コンピュータに実装できることが理解されよう。本明細書及び添付の請求項全体を通じて、別途文脈から規定されない限り、量子アニーリングへの言及は全て断熱量子計算を含むことを意図している。

量子コンピュータの較正
量子アニーラ等の量子コンピュータの動作は１個以上の較正動作を含んでいてよい。例えば、完全対称性な２量子ビットシステムの自明な例における局所場（系のハミルトニアンのｈ_ｉ項）の調整を記述したPerdomo-Ortiz A. et al., “Determination and correction of persistent biases in quantum annealers”, Scientific Reports 6:18628 (2016)を参照されたい。Ortizにより記載される方式等、既存システム及び方法の短所は、非自明な問題、及び問題の非自明な対称性に適用できず、例えば多体漏話を補正できない点である。

また、例えば、論理量子ビットに属する量子ビットの局所バイアス値ｈ_ｉの較正修正を実行することにより量子プロセッサ等のアナログプロセッサ性能を向上させるシステム及び方法を記述した米国特許出願公開第２０１７／００１７８９４号「固有／制御誤差を減らすべく量子プロセッサの性能を向上させるシステム及び方法」を参照されたい。当該方法は、論理量子ビットが基礎状態へのバイアス（例：＋１又は−１へのバイアス）を示すか否かを判定して、１個以上の局所バイアス値が論理量子ビットにより示されるバイアスを少なくとも部分的に補償すべく調整することを含んでいてよい。

量子プロセッサを含むハイブリッド計算システム
ハイブリッド計算システムは、アナログコンピュータに通信可能に結合されたデジタルコンピュータを含んでいてよい。いくつかの実装において、アナログコンピュータが量子コンピュータであり、デジタルコンピュータが古典的コンピュータである。

デジタルコンピュータは、本システム及び方法に記述する古典的デジタル処理タスクの実行に使用可能なデジタルプロセッサを含んでいてよい。デジタルコンピュータは、コンピュータ可読又はプロセッサ可読命令、アプリケーションプログラム及び／又はデータの各種の組を保存すべく使用可能な少なくとも１個のシステムメモリを含んでいてよい。

量子コンピュータは、量子ビット、カプラ、及び他のデバイス等、プログラム可能な要素を含む量子プロセッサを含んでいてよい。量子コンピュータは読み出しシステムを含んでいてよく、読み出しシステムは量子ビットを読み出して、結果をデジタルコンピュータに渡すべく動作可能であってよい。量子コンピュータは量子ビット制御システム及びカプラ制御システムを含んでいてよい。量子ビット及びカプラ制御システムは各々、量子ビット及びカプラを制御することができる。いくつかの実装において、量子ビット及びカプラ制御システムを用いてアナログコンピュータで量子アニーリングを実行することができる。

図１に、アナログコンピュータ１０４に結合されたデジタルコンピュータ１０２を含む例示的なハイブリッド計算システム１００を示す。いくつかの実装において、アナログコンピュータ１０４は量子コンピュータであり、デジタルコンピュータ１０２は古典的コンピュータである。

例示的なデジタルコンピュータ１０２は少なくとも１個のデジタルプロセッサ１０６を含み、各デジタルプロセッサ１０６は１個以上の中央演算処理装置（図１には非表示）を含んでいてよい。図１には１個のデジタルプロセッサ１０６だけを示している。デジタルプロセッサ１０６を用いて、本システム及び方法に記述する古典的デジタル処理タスクを実行することができる。他の実装において、デジタルコンピュータ１０２は複数のデジタルプロセッサを含んでいてよい。当業者には、本システム及び方法が、専用機械を形成すべく適切に構成又はプログラミングされている、及び／又はアナログコンピュータ、例えば量子コンピュータを制御すべく通信可能に結合されている場合に、携帯機器、マルチプロセッサシステム、マイクロプロセッサ駆動又はプログラム可能家電、パーソナルコンピュータ（「ＰＣ」）、ネットワークＰＣ、ミニコンピュータ、メインフレームコンピュータ等を含む他のデジタルコンピュータ構成により実施できることが理解されよう。

本明細書においてデジタルコンピュータ１０２を単数形で示すことがあるが、本出願を単一のデジタルコンピュータに限定することを意図していない。本システム及び方法は、通信ネットワークを介して接続された遠隔処理装置によりタスク又は命令セットが実施又は実行される分散計算環境でも実施可能である。分散計算環境において、コンピュータ又はプロセッサ可読命令（本出願ではプログラムモジュールとも呼ばれる）、アプリケーションプログラム及び／又はデータは、局所及び遠隔メモリ記憶装置（例：非一時的コンピュータ又はプロセッサ可読媒体）の両方に保存することができる。

デジタルコンピュータ１０２は、少なくとも１個のデジタルプロセッサ１０６、少なくとも１個のシステムメモリ１０８、及び例えばシステムメモリ１０８とデジタルプロセッサ１０６との間で各種のシステム構成要素を通信可能に結合する少なくとも１個のシステムバス１１０を含んでいてよい。

デジタルプロセッサ１０６は、例えば１個以上のコア、例えば１個以上の中央演算処理装置（「ＣＰＵ」）、グラフィック処理装置（「ＧＰＵ」）、デジタル信号プロセッサ（「ＤＳＰ」）、特定用途向け集積回路（「ＡＳＩＣ」）、フィールドプログラム可能ゲートアレイ（「ＦＰＧＡ」）等を有する任意の論理処理装置であってよい。

別途断らない限り、図１に示す各種ブロックの構造及び動作は従来設計によるものである。結果的に、そのようなブロックは当業者には理解可能と思われるため、本明細書で詳述する必要はない。

デジタルコンピュータ１０２は、ユーザー入出力サブシステム１１２を含んでいてよい。いくつかの実装において、ユーザー入出力サブシステムは、ディスプレイ１１４、マウス１１６、及び／又はキーボード１１８等、１個以上のユーザー入出力構成要素を含んでいる。システムバス１１０は、メモリコントローラ、周辺バス、及び局所バスを有するメモリバスを含む任意の公知のバス構造も又はアーキテクチャを採用することができる。システムメモリ１０８は、読み出し専用メモリ（「ＲＯＭ」）、静的ランダムアクセスメモリ（「ＳＲＡＭ」）、Ｆｌａｓｈ ＮＡＮＤ等の不揮発性メモリ、及びランダムアクセスメモリ（「ＲＡＭ」，非表示）等の揮発性メモリを含んでいてよく、これら全てが非一時的コンピュータ又はプロセッサ可読媒体の例である。

基本入出力システム（「ＢＩＯＳ」）１２０はＲＯＭの一部を形成することができ、例えばスタートアップ時にデジタルコンピュータ１０２の要素間での情報転送を支援する基本ルーティンを含んでいる。

デジタルコンピュータ１０２はまた、他の不揮発性メモリ１２２を含んでいてよい。不揮発性メモリ１２２は、ハードディスクの読み出し／書き込みを行うハードディスクドライブ、リムーバブル光ディスクの読み出し／書き込みを行う光ディスクドライブ、及び／又は磁気ディスクの読み出し／書き込みを行う磁気ディスクドライブを含む各種の形式をなしていてよく、これら全てが非一時的コンピュータ又はプロセッサ可読媒体の例である。光ディスクはＣＤ−ＲＯＭ又はＤＶＤであってよいのに対し、磁気ディスクは磁気フロッピーディスク又はディスケットであってよい。不揮発性メモリ１２２は、システムバス１１０を介してデジタルプロセッサと通信可能であって、システムバス１１０に結合された適当なインターフェース又はコントローラ１２４を含んでいてよい。不揮発性メモリ１２２は、コンピュータ又はプロセッサ可読命令、データ構造、又はデジタルコンピュータ１０２用の他のデータ（プログラムモジュールとも呼ばれる）の長期記憶装置として機能することができる。

デジタルコンピュータ１０２をハードディスク、光ディスク及び／又は磁気ディスクを採用するものとして記述してきたが、当業者には、全て非一時的コンピュータ又はプロセッサ可読媒体の更なる例である磁気カセット、フラッシュメモリカード、Ｆｌａｓｈ、ＲＯＭ、スマートカード等の他の種類の不揮発性コンピュータ可読媒体を採用してもよいことが理解されよう。当業者には、いくつかのコンピュータアーキテクチャが揮発性メモリと不揮発性メモリを融合することが理解されよう。例えば、揮発性メモリのデータを不揮発性メモリにキャッシュすることができる。又は集積回路を用いて不揮発性メモリを実現する固体ディスク。いくつかのコンピュータでは、従来はディスクに保存されていたデータをメモリに配置する。同様に、従来は揮発性と考えられていたいくつかの媒体が不揮発性形式、例えばデュアルインラインメモリモジュールの不揮発性デュアルインラインメモリモジュールバリエーションであってよい。

コンピュータ可読又はプロセッサ可読命令（本出願ではプログラムモジュールとも呼ばれる）、アプリケーションプログラム及び／又はデータの各種の組をシステムメモリ１０８に保存することができる。例えば、システムメモリ１０８に、オペレーティングシステム１２６、及びコンピュータ又はプロセッサ可読サーバー命令（すなわちサーバーモジュール）１２８を保存することができる。いくつかの実装において、サーバーモジュール１２８は、遠隔クライアントと通信してデジタルコンピュータ１０２及びアナログコンピュータ１０４上のリソースを含むリソースの使用をスケジューリングする命令を含んでいる。例えば、デジタルコンピュータ１０２がインターネット、企業イントラネット、又は他のネットワークを介してソース並びにサーバーコンピュータで動作する他のサーバーアプリケーションとデータを交換することを許可するウェブサーバーアプリケーション及び／又はウェブクライアント或いはブラウザアプリケーション。

いくつかの実装において、システムメモリ１０８は、計算命令、アナログコンピュータインターフェース命令等、他のコンピュータ可読又はプロセッサ可読命令の組１３０を保存することができる。

図１にはシステムメモリ１０８に保存された状態で示しているが、サーバー命令１２８、他の命令１３０、及び他のデータ（図１には非表示）はまた、不揮発性メモリ１２２又は１個以上の他の非一時的コンピュータ可読又はプロセッサ可読媒体を含む他の任意の場所に保存することができる。

アナログコンピュータ１０４は隔離された環境（図１には非表示）に配置することができる。例えば、アナログコンピュータ１０４が量子コンピュータである場合、環境は量子コンピュータの内部素子を熱、磁場等、及び他の外部ノイズ（図１には非表示）から保護する、及び／又は環境はアナログプロセッサ１０４の回路が超伝導性を示す温度（すなわち臨界温度）以下までアナログプロセッサを冷却する。対照的に、デジタルコンピュータ１０２は典型的に超伝導が生起しない遙かに高い温度（例：室温）で動作し、及び／又は臨界温度以下でも超伝導でない材料を採用してよい。アナログコンピュータ１０４はアナログプロセッサ１３２を含んでいる。アナログプロセッサ１３２の例として図２を参照しながら後述するような量子プロセッサを含んでいる。

量子プロセッサは、量子ビット、カプラ、及び他のデバイス等のプログラム可能な要素を含んでいる。量子ビットは読み出しシステム１３４を介して読み出すことができる。読み出されたものは、サーバーモジュール１２８を含むデジタルコンピュータ１０２用のコンピュータ可読又はプロセッサ可読命令の各種の組、又は不揮発性メモリ１２２に保存された他のモジュール１３０に送り、ネットワーク等を介して戻すことができる。量子ビットは、量子ビット制御システム１３６を介して制御することができる。カプラは、カプラ制御システム１３８を介して制御することができる。いくつかの実装において、量子ビット制御システム１３６及びカプラ制御システム１３８を用いて、本出願に記述するように、アナログプロセッサ１３２で量子アニーリングを実行する。

いくつかの実装において、デジタルコンピュータ１０２はネットワーク環境において少なくとも１個のクライアントシステムへの論理接続を用いて動作することができる。いくつかの実装において、デジタルコンピュータ１０２は少なくとも１個のデータベースシステムへの論理接続を介して結合される。これらの論理接続は、デジタル通信を行う任意の手段、例えば、ローカルエリアネットワーク（「ＬＡＮ」）又は例えば、インターネットを含むワイドエリアネットワーク（「ＷＡＮ」）等のネットワークを介して形成することができる。ネットワーク環境は、有線又は無線の企業内コンピュータネットワーク、イントラネット、エクストラネット、及び／又はインターネットを含んでいてよい。他の実施形態は、電気通信ネットワーク、セルラーネットワーク、ページングネットワーク、及び他のモバイルネットワーク等、他の種類の通信回路網を含んでいてよい。論理接続を介して送受信された情報は暗号化されていても、又は暗号化されていなくてもよい。ＬＡＮネットワーク環境で用いる場合、デジタルコンピュータ１０２は（システムバス１１０に通信可能に接続合された）アダプタ又はネットワークインターフェースカード（「ＮＩＣ」）を介してＬＡＮに接続されていてよい。ＷＡＮネットワーク環境で用いる場合、デジタルコンピュータ１０２は、インターフェース及びモデム（非表示）、又はＷＡＮを介して通信を確立するＮＩＣ等の装置を含んでいてよい。非ネットワーク化通信も追加的に、又は代替的に用いることができる。

量子アニーリング用の例示的な超伝導量子プロセッサ
図２は、量子アニーリング（及び／又は断熱量子計算）用に設計された例示的な超伝導量子プロセッサ２００の一部の模式図であり、その構成要素を本システム及び装置の実装に用いてよい。図２に示す超伝導量子プロセッサ２００の当該部分は２個の超伝導量子ビット２０２、２０４を含んでいる。また、量子ビット２０２、２０４間の（すなわち２個の局所相互作用を行う）カプラ２０６を介して調整可能な結合（対角結合）も示す。図２に示す量子プロセッサ２００の当該部分は２個の量子ビット２０２、２０４及び１個のカプラ２０６のみを含んでいるが、当業者には量子プロセッサ２００が任意の個数の量子ビット及びそれらの間で情報を結合する任意の個数のカプラを含んでいてよいことが理解されよう。

図２に示す量子プロセッサ２００の当該部分は、量子アニーリング及び／又は断熱量子計算を物理的に実現すべく実装されていてよい。量子プロセッサ２００は、量子プロセッサ２００の状態を設定及び制御すべく用いられる複数のインターフェース２０８〜２１６を含んでいる。各々のインターフェース２０８〜２１６は、図示するように個別の誘導結合構造によりプログラミングサブシステム及び／又は発展サブシステムの一部として実現することができる。このようなプログラミングサブシステム及び／又は発展サブシステムは量子プロセッサ２００と別個であっても、又は局所的に（すなわち、量子プロセッサ２００と共にオンチップで）含まれていてもよい。

量子プロセッサ２００の動作において、インターフェース２０８、２１２の各々を用いて量子ビット２０２、２０４の各々の複合ジョセフソン接合２１８、２２０に磁束信号を結合することにより、系のハミルトニアンの調整可能なトンネル効果項（Δ_ｉ項）を実現することができる。当該結合はハミルトニアンの非対角σ^ｘ項を与え、これらの磁束信号は「非局在化信号」の例である。

いくつかの実装において、トンネル効果項は、量子プロセッサの量子ビットの第１の一部分を、量子ビットの第２の一部分と比較してより古典的であるように選択されている。例えば、量子ビット２０２はボルツマン機械の隠れ素子であってよく、量子ビット２０４と比較してより小さいトンネル効果項を有していてよい。

同様に、インターフェース２１０、２１２の各々を用いて量子ビット２０２、２０４の各々の量子ビットループに磁束信号を適用することにより、系のハミルトニアンのｈ_ｉ項を実現することができる。当該結合は系のハミルトニアンにおける対角σ^ｚ項を与える。更に、インターフェース２１６を用いてカプラ２０６に磁束信号を結合することにより、系のハミルトニアン内でＪ_ｉｊ項を実現することができる。当該結合は系のハミルトニアン内に対角

項を与える。

図２において、各々のインターフェース２０８〜２１６の系のハミルトニアンに対する寄与を囲み枠２０８ａ〜２１６ａに示す。同図に示すように、図２の例において、囲み枠２０８ａ〜２１６ａは、量子アニーリング及び／又は断熱量子計算用の時間変動ハミルトニアンの要素である。

本明細書及び添付の請求項全体を通じて、用語「量子プロセッサ」を用いて物理量子ビット（例：量子ビット２０２、２０４）及びカプラ（例：カプラ２０６）の集合体を一般に記述する。物理量子ビット２０２、２０４及びカプラ２０６を量子プロセッサ２００の「プログラム可能な要素」と称し、対応するパラメータ（例：量子ビットｈ_ｉの値及びカプラＪ_ｉｊの値）を量子プロセッサの「プログラム可能なパラメータ」と称する。量子プロセッサとの関係において、用語「プログラミングサブシステム」を用いてプログラム可能なパラメータを量子プロセッサ２００のプログラム可能な要素及び他の付随する制御回路及び／又は命令に適用すべく用いるインターフェース（例：「プログラムインターフェース」２１０、２１２、及び２１６）を一般に記述する。

上述のように、プログラミングサブシステムのプログラムインターフェースは、量子プロセッサと別個であっても、又はプロセッサに局所的に含まれていてよい他のサブシステムと通信することができる。以下により詳細に述べるように、プログラミングサブシステムは、量子プロセッサの機械言語で記述されたプログラミング命令を受信し、当該プログラミング命令を実行して当該プログラミング命令に従いプログラム可能な要素をプログラムすべく構成されていてよい。同様に、量子プロセッサとの関連において、用語「発展サブシステム」は一般に、量子プロセッサ２００及び他の関連制御回路及び／又は命令のプログラム可能な要素を発展させるべく用いるインターフェース（例：「発展インターフェース」２０８、２１４）を含んでいる。例えば、発展サブシステムは、複数のアニーリング信号線及びそれら各々の量子ビット（２０２、２０４）との対応インターフェース（２０８、２１４）を含んでいてよい。

量子プロセッサ２００はまた、読み出しデバイス２２２、２２４を含んでいて、読み出しデバイス２２２は量子ビット２０２に関連付けられていて、読み出しデバイス２２４は量子ビット２０４に関連付けられている。図２に示すようないくつかの実施形態において、読み出しデバイス２２２、２２４の各々は、対応する量子ビットに誘導結合されたＤＣ−ＳＱＵＩＤを含んでいる。量子プロセッサ２００との関連において、用語「読み出しサブシステム」は一般に、量子プロセッサの量子ビット（例：量子ビット２０２、２０４）の最終状態を読み出してビット列を生成すべく用いられる読み出しデバイス２２２、２２４を記述すべく用いられる。読み出しサブシステムはまた、ルーティング回路（例：ラッチング要素、シフトレジスタ、又はマルチプレクサ回路）等の他の要素を含んでいても、及び／又は代替的な構成（例：ＸＹアドレス指定可能なアレイ、ＸＹＺアドレス指定可能なアレイ等）に配置されていてもよい。量子ビット読み出しはまた、ＰＣＴ特許公開第ＷＯ２０１２０６４９７４号に記述されているような代替的な回路を用いて実行することができる。

図２には２個の物理量子ビット２０２、２０４、１個のカプラ２０６、及び２個の読み出しデバイス２２２、２２４しか示していないが、量子プロセッサ（例：プロセッサ２００）は、多数（例：数百、数千個以上）の量子ビット、カプラ及び／又は読み出しデバイスを含む任意の個数の量子ビット、カプラ、及び／又は読み出しデバイスを用いてよい。本明細書の教示内容を異なる（例：より大きい）個数の計算構成要素を有するプロセッサへの応用は当業者には明らかであろう。

超伝導量子ビットの例として超伝導磁束量子ビット、超伝導電荷量子ビット等が含まれる。超伝導磁束量子ビットにおいて、ジョセフソンエネルギーは帯電エネルギーよりも高いか又は等しい。電荷量子ビットでは逆である。使用できる磁束量子ビットの例として、１個のジョセフソン接合により遮断される超伝導ループを含むＲＦ−ＳＱＵＩＤ、３個のジョセフソン接合により遮断される超伝導ループを含む永久電流量子ビットなどが含まれる。

量子プロセッサの量子ビット及び結合素子は、特定の個数の量子ビットがあるアーキテクチャに従い量子ビットのサブトポロジ（以下、「サブトポロジ」）に配列できるようなトポロジに配置することができる。サブトポロジは、量子ビット及び結合素子を含む量子プロセッサトポロジの一部である。複数のサブトポロジが量子プロセッサのある領域にわたり反復又はタイリングされて（又は互いに直接通信可能に結合されて）特定の量子プロセッサトポロジを生成することができる。

いくつかの実装において、あるトポロジの各サブトポロジは同一トポロジの他の各々のサブトポロジと同一である。他の実装において、トポロジの１個以上のサブトポロジは、同一トポロジの別のサブトポロジとは異なる構成の量子ビット及び結合素子を含んでいる。

アナログプロセッサの較正
アナログプロセッサは、１種類以上の問題に対して所望のレベル性能を提供すべく較正することができる。従来、アナログプロセッサは広範な問題に対して所望のレベルの性能を提供すべく較正されている。

いくつかの用途において、アナログプロセッサの素子が均一に動作することが望ましい場合がある。アナログプロセッサは量子プロセッサであってよい。例えば、いくつかの用途において、量子ビット、量子ビットチェーン、量子ビット間カプラ及び量子プロセッサの量子ビットチェーン間のカプラが均一に動作することが望ましい場合がある。

一実装において、アナログプロセッサにグラフが埋め込まれ、アナログプロセッサの素子がグラフの自己同型を介して均一に動作することが期待される。自己同型は、アナログプロセッサの構造、例えばアナログプロセッサの対称性、又はアナログプロセッサの素子の対称性から得られる場合がある。

別の実装において、アナログプロセッサへの問題の異なる埋め込みが用いられ、これらの埋め込みは、グラフの自己同型を介して均一に動作する（すなわち、同一又は少なくとも同様の統計量を有する）ことが期待される。自己同型は、アナログプロセッサの構造、例えばアナログプロセッサの対称性、又はアナログプロセッサの素子の対称性から得られる場合がある。

また別の実装において、量子プロセッサの１個の物理インスタンスにグラフを埋め込むことができ、量子プロセッサの別の物理インスタンスに当該グラフの自己同型を埋め込むことができる。物理インスタンスは自己同型を介して互いに論理的に等価であるため、物理インスタンスは互いに同じ動作を行うことが期待できる。

更に別の実装において、量子プロセッサにグラフが異なる埋め込み方で複数回埋め込まれる。埋め込みグラフの自己同型を介して、埋め込み同士の統計量は少なくとも同様の特徴を示すことが期待される。

キメラトポロジの例
本出願に記述するシステム及び方法を用いて、アナログプロセッサの素子が個々に及び／又は集合的に均一に動作することが期待されるアナログプロセッサの較正及び／又は性能を向上させることができる。均一な動作が期待される理由の一つは、アナログプロセッサの構造、例えばアナログプロセッサのトポロジ、及びいくつかの例ではアナログプロセッサのトポロジの対称性であってよい。

図３を参照しながら後述するキメラトポロジは、アナログプロセッサのトポロジの一例である。キメラトポロジは自己同型を有するトポロジの一例である。本出願に記述するシステム及び方法を用いて、例えばキメラトポロジを有する量子プロセッサの較正及び／又は性能を向上させることができる。

図３は、本システム、デバイス、部材、及び方法による、量子プロセッサ（図１の量子プロセッサ１３２等）のセル３００の実装例を示す模式図である。セル３００は、量子ビット３０２ａ、３０２ｂ、３０２ｃ及び３０２ｄ（集合的に３０２）、並びに量子ビット３０４ａ、３０４ｂ、３０４ｃ及び３０４ｄ（集合的に３０４）を含んでいる。量子ビット群３０２は図３で垂直に配置され、量子ビット３０４は図３で水平に配置されている。当業者には、４個の量子ビットが水平及び垂直に示されているが、当該個数は例示的に過ぎず、他の実装で４個より多くの量子ビット又は４個未満の量子ビットを含んでいてよいことが理解されよう。

量子ビット群３０２、３０４は超伝導量子ビットであってよい。量子ビット群３０２の各量子ビットは、少なくとも１個の個別ジョセフソン接合３０８（図３では１個のみ示す）により遮断される超伝導材料３０６（図３では１個のみ示す）の個別ループを含んでいてよい。量子ビット群３０４の各量子ビットは少なくとも１個の個別ジョセフソン接合３１２（図３では１個のみ示す）により遮断される超伝導材料３１０（図３では１個のみ示す）の個別ループを含んでいてよい。

カプラ３１４ａ、３１４ｂ、３１４ｃ及び３１４ｄ（集合的に３１４、図３では４個のみ示す）は、量子ビット群３０２と３０４の間を通信可能に結合することができる。量子ビット群３０２の各量子ビットは、量子ビット群３０２の各量子ビットの一部が量子ビット群３０４の各量子ビットの一部と交差する箇所に近接する領域で、カプラ群３１４からの４個の個別カプラを介して量子ビット群３０４の各量子ビットに結合させることができる。カプラ群３１４の各カプラは、ループ又は超伝導材料が結合領域の周辺部を画定する超伝導材料の個別ループであってよい。カプラ群３１４の各カプラは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよく、当該ループ又は超伝導材料は、結合領域の周辺部を画定することができ、超伝導材料のループ内で電流からの磁束がカプラ群３１４のカプラ内を流れる電流を誘導する（及びその逆も）ように超伝導材料のループ（例：量子ビット３０２ａのループ３０６又は量子ビット３０４ａのループ３１０）等の電流担持導線がカプラ群３１４のカプラとある程度平行に伸長させることにより、周辺部に沿って結合が生じる。カプラ群３１４は、量子ビット群３０２、３０４の２個の個別量子ビット間にカプラ群３１４がもたらす通信可能な結合が、アナログプロセッサの動作中に変更できることから調整可能であってよい。結合は計算中に変更できる。結合は、アナログプロセッサに問題を埋め込むべく計算中に変更できる。結合は結合強度として表すことができる。

図４は、本システム、デバイス、部材、及び方法による、量子プロセッサ（例：図１の量子プロセッサ１３２）のトポロジ４００の実装例を示す模式図である。トポロジ４００は、サブトポロジ４０２、４０４、４０６、４０８、４１０、及び４１２を含んでいる。サブトポロジ間を通信可能に結合するカプラ４１４、４１６、４１８、４２０、４２２、４２４、及び４２６もまたトポロジ４００内に配置されていてよい。サブトポロジ４０８、４０４は、２個のＫ_８グラフをトポロジ４００に埋め込むことができるように、カプラ４１４、４１６、及び４１８を介してサブトポロジ４１０、４０６に通信可能に結合することができる。各Ｋ_８グラフ又はその一部は、別のＫ_８グラフからの変数に結合されていてよい。例えば、１個のＫ_８グラフがサブトポロジ４０２、４０４、及び４０８に埋め込まれ、別のＫ_８グラフがサブトポロジ４０６、４１０、４１２に埋め込まれてよい。カプラ４１４、４１６、４１８、４２０、４２２、４２４、及び４２６は、隣接する一対の量子ビット間に強磁性結合、反強磁性結合、ゼロ結合及び横方向結合の両方が生じ得るように制御可能であってよい。

一実装例において、グラフは、全ての量子ビット対｛ｉ，ｊ｝に対して結合強度Ｊ_ｉｊ＝１、且つ全ての量子ビット｛ｉ｝に対して磁束バイアスｈ_ｉ＝０であるキメラセルを有するキメラトポロジ（用語集参照）を有する。グラフは辺推移（用語集参照）である。結合された量子ビット対｛ｉ，ｊ｝を別の結合された量子ビット対｛ｋ，ｌ｝に写像する量子ビットの順列が存在する。

理想的には、両方のカプラは同じ確率でフラストレートすべきである（フラストレーションの定義については用語集参照）。一方のカプラが他方よりもフラストレーションが少ない場合、２個のカプラの少なくとも一方の結合強度を調整してフラストレーションの統計量の均一性の程度を向上させることができる。

磁束バイアスがゼロに設置されているため、各量子ビットの期待平均スピンはゼロでなければならない。平均スピンが所定の閾値を超えてゼロを上回るか又は下回る場合、当該量子ビットに磁束バイアスオフセットを適用して平均スピンとゼロの差を所定の閾値内に収めるか又は当該磁束バイアスオフセット無しで少なくともゼロに近づけることができる。

反復格子（例：正方格子又は三角格子）のシミュレーションの例示的シナリオにおいて、理想的には論理量子ビット及び論理カプラは同様に動作すべきである。実際には、量子プロセッサの所与の組の較正パラメータに対して、系統的誤差が観察され、系統的誤差は互いに無秩序も影響を及ぼす可能性がある。本出願は、論理カプラのフラストレーションの統計量の均一性の程度を向上させ、且つ論理量子ビット（本出願では量子ビットチェーンとも呼ばれる）の平均正味磁性を期待値であるゼロに近づけるべく較正を改良するシステム及び方法について記述する。

埋め込み三角格子
一実装例において、反復格子は三角格子である。三角格子に対して、所与のカプラが（低温で）フラストレーション状態にある確率の値は理想的には３分の１であり、所与の量子ビットの磁性の値は理想的にはゼロである。低温では、システムは基底状態又は基底状態に近い状態にあり得る。低温では、解は低エネルギー解であってよい。低エネルギー解が高温で観察される可能性は低い。

当該実装例において、本出願に記述する量子プロセッサの較正を改良するシステム及び方法は、１回以上の反復により行われ、各反復はフラストレーションの統計量の均一性の程度を向上させるべく結合強度Ｊ_ｉｊ、局所バイアスｈ_ｉ及び／又は磁束バイアスオフセットの調整を含んでいる。局所バイアス値はアニールの進行の関数として変動し得る。磁束バイアスオフセットは定数値として適用することができる。

図５Ａは、本システム、デバイス、部材、及び方法による、例示的な三角格子の一部分５００ａを示す模式図である。部分５００ａは３個の頂点５０２、５０４、及び５０６、並びに３本の辺５０８、５１０、及び５１２を含んでいる。部分５００ａが属するアナログプロセッサの一実装において、頂点５０２、５０４、及び５０６は量子ビットであり、辺５０８、５１０、及び５１２はカプラである。

図５Ｂは、本システム、デバイス、部材、及び方法による、例示的な三角格子の拡張部分５００ｂを示す模式図である。拡張部分５００ｂは、頂点５１４、５１６、及び５１８、並びに辺５２０、５２２、及び５２４を含む（図５Ｂでは分かりやすく３個の頂点及び３本の辺だけを示す）。

三角格子は、１個以上の対称性を有していてよい。例えば、格子の各三角形は（低いエネルギー解で）フラストレーション状態にある辺をちょうど１本有していよく、非周期的境界条件に従う三角形を除き、トライアングルの３本の辺は回転により互いに等価であってよい。

図５Ａを参照するに、頂点５０２、５０４、及び５０６、並びに辺５０８、５１０、及び５１２により形成される三角形はちょうど１本のフラストレーション状態にある辺を有していてよく、（三角形が非周期的境界条件に従わない前提で）辺５０８、５１０、及び５１２は回転により互いに等価であってよい。

一実装において、頂点５０２、５０４、及び５０６は量子プロセッサの量子ビットであり、スピンベクトルに関連付けられていてよい。図５Ａに示す例において、頂点５０２は「上向き」スピンを有し、頂点５０４は「下向き」スピン有している。同一実装において、辺５０８、５１０、及び５１２は各々が反強磁性（ＡＦＭ）結合を有するカプラである。図５Ａに示す例において、頂点５０６のスピンは非決定性であり、すなわちスピン５０２、５０４、並びにＡＦＭ結合５０８、５１０、及び５１２により課される制約を満たすべく選択することができない。

他の実装において、格子は円環又は半円環であってよい。半円環は開いていて円筒を形成することができる。環状又は半分環状格子は量子プロセッサ等のアナログプロセッサのトポロジであってよい。格子は、回転対称性を有するカプラを含んでいてよく、自己同型を有するトポロジの一例である。本出願に記述するシステム及び方法を用いて、例えば環状又は半分環状トポロジを有する量子プロセッサの較正及び／又は性能を向上させることができる。

別の実装において、オフセットをアニーリングすべく調整を行うことができる。量子プロセッサの一実装例において、量子ビットの１個のサブセットは、量子ビットの別のサブセットとは異なるトンネリング特性を有していてよい。本例では、オフセットをアニーリングして統計量を少なくとも改良及び／又は均一化する調整を含んでいることが有益であってよい。例えば、量子プロセッサは水平方向の量子ビット及び垂直方向の量子ビットを有する集積回路を含んでいてよく、水平方向の量子ビットは垂直方向の量子ビットとは異なるトンネリング特性を有している。アニーリングオフセットは統計量を少なくとも改良及び／又は均一化すべく本出願に記述するシステム及び方法を用いて調整することができる。

他の実装において、少なくとも１個の他の適当なパラメータを調整及び／又は適用して統計量を改良及び／又は均一化することができる。

更に別の実装において、プロセッサは最初チェーン結合だけを用いて実行され、磁束オフセットを用いてチェーンと縮退を釣り合わせる。次いでプロセッサに問題ハミルトニアンを与えて動作させ、本出願に記述するシステム及び方法に従い、磁束バイアスオフセット及び／又は結合強度の調整が行われる。

一実装において、本出願に記述するシステム及び方法を用いて、２個の装置が少なくともほぼ同じに動作することが期待される較正を向上又は改良することができる。

一実装例において、較正は反復的に改良することができる。以下の動作が出口基準に達するまで反復される。

最初に、量子プロセッサ等のアナログプロセッサで計算問題が実行される。計算問題は、アナログプロセッサに埋め込まれて、複数回反復的に実行されてよい。複数の実行が互いに独立していることが有益であろう。いくつかの実装において、例えば、実行同士の依存度又は相関を少なくとも減らすべく各実行の間に充分な時間を置くことが有益であろう。一実装において、少なくともある程度のスピン浴減極が生起できるように実行間に充分な時間を置くことが有益であろう。

プロセッサ（例：ハードウェア回路）は次に、論理量子ビット及び論理カプラの磁性及び相関を決定する。期待（理想）値は各々ゼロ及びマイナス３分の１（−１／３）である。プロセッサは次いで、１個以上の磁束バイアスオフセット及び／又は１個以上の結合強度を計算して適用する。磁束バイアスオフセット調整を計算して磁性をゼロにすることができる。結合強度調整を計算して相関を−１／３にすることができる。

図６は、本システム、デバイス、部材、及び方法による、アナログプロセッサの動作の方法６００の実装例を示すフロー図である。図６の方法６００は複数の動作を含んでいる。これらの動作の１個以上は１個以上の回路、例えば１個以上のプロセッサ、例えばデジタルプロセッサ、及び量子プロセッサ等のアナログプロセッサ、又はデジタル及びアナログプロセッサの両方を含むハイブリッドコンピュータ（例：図１のハイブリッドコンピュータ１００）により（又はこれらを介して）実行することができる。図６の説明目的で、動作は量子プロセッサを含むハイブリッドコンピュータにより実行されると仮定する。当業者には、代替的な実装により特定の動作を省略する、及び／又は追加的な動作を含んでいてもよいことが理解されよう。

方法６００は６０２において、例えば計算問題の提示に応答して、又は別の方法による起動に応答して開始される。６０４において、ハイブリッドコンピュータのデジタルプロセッサは計算問題を実行させるべくアナログプロセッサに送信し、ハイブリッドコンピュータは埋め込み問題を生成すべく計算問題をアナログプロセッサに埋め込み、埋め込まれた問題をアナログプロセッサで実行させ、デジタルプロセッサに結果を返送する。問題はアナログプロセッサで複数回反復的に実行することができる。実行個数は十（１０）〜１万（１０，０００）の間にあってよい。実行個数は、結果の統計量を用いて系統的バイアスを検出可能にすべく選択することができる。

６０６において、ハイブリッドコンピュータは結果の１個以上の統計量を決定する。統計量は例えば磁性及びスピン−スピン相関を含んでいてよい。

６０８において、ハイブリッドコンピュータはアナログプロセッサの少なくとも１個のプログラム可能なパラメータの値を計算して適用する。プログラム可能なパラメータは例えば、局所場、磁束バイアスオフセット、結合強度、及び／又はアニールオフセットを含んでいてよい。

６１０において、ハイブリッドコンピュータは出口基準が満たされたか否かを判定する。出口基準は単一の基準であっても、又は複数の基準の組み合わせであってもよい。例示的基準は、ハイブリッドコンピュータにより実行された多数の反復に基づく閾値、期待統計量からの統計量の偏差の大きさ、統計量の均一性の向上の程度、収束率、及び／又は方法６００の実行時間を含んでいてよい。

６１０において出口基準が満たされた（ＹＥＳ）旨の判定に応答して、方法６００は６１２において終了する。６１０において出口基準が満たされなかった（ＮＯ）旨の判定に応答して、方法６００の制御は６０４に戻り、方法６００は動作６０４、６０６、６０８、及び６１０の更なる反復を開始する。

統計量は磁性又は平均磁性等の１次統計量を含んでいてよい。統計量は、結合された一対の量子ビットのスピン−スピン相関等の２次統計量を含んでいてよい。統計量は、素子間の高次効果等の高次統計量を含んでいてよい。例えば、統計量は、三角格子に配置された３個の量子ビットの１個以上の組同士のスピン−スピン相関の次数を含んでいてよい。統計量は他の適当な統計量尺度を含んでいてよい。

一実装において、磁束バイアスオフセットの調整は、自身の期待値からの測定された磁性の偏差に少なくとも概ね比例し得る。結合強度の調整は、自身の期待値からの測定された相関の偏差に少なくとも概ね比例し得る。

一実装において、磁束バイアスオフセット調整及び／又は結合強度調整は、過補償及び／又はリンギング効果を回避すべく充分に小さい。

一実装において、反復回数（方法６００が動作６０４、６０６、６０８、及び６１０を実行する回数）は約十（１０）である。

一実装において、上述の方法には減衰パラメータが含まれている。減衰パラメータの利点は、本方法の安定性及び／又は性能の向上、例えばリンギング効果の低減及び／又は所望の結果の実現に必要な反復回数の低減である。減衰パラメータを用いて、各反復中における磁束バイアスオフセット及び／又は結合強度の調整の程度を抑制することができる。

出口基準は、以下の一つ又は別の出口基準或いは複数の基準の組み合わせであってよい。すなわちａ）反復回数が所定の最大反復回数に等しい場合、ｂ）時間が所定の制限時間を等しいか又は上回る場合、ｃ）期待（理想又は名目）値からの測定された偏差の大きさが所定の閾値を下回る場合、ｄ）統計量の均一性の向上が所定の閾値を下回る場合、ｅ）統計量の均一性の向上の収束率が所定の閾値を下回る場合、及び／又はｆ）別の適当な基準。

本出願に記述するシステム及び方法による較正の改良は必要に応じて実行することができる。いくつかの実装において、改良は典型的には安定しており、時間が経過しても持続可能である。随時の調整（本出願ではシムとも呼ばれる）は統計量を改良すべく必要になる場合がある。

要約書の記述を含む、図示する実施形態の上の記述は網羅的又は当該実施形態を開示する形式そのものに限定することは意図していない。本明細書において特定の実施形態及び例について説明目的で記述しているが、当業者には理解されるように、本開示の趣旨及び範囲から逸脱することなく各種の等価な変更を加えることができる。本明細書で提供する各種の実施形態の教示は、上で一般的に述べた例示的な量子プロセッサに限らず、他のアナログプロセッサにも適用できる。

上述の各種実施形態を組み合わせて更なる実施形態を提供することができる。本明細書における特定の知見及び定義と矛盾しない程度に、本明細書で引用する、及び／又はD-Wave Systems Inc.と共同出願の出願データシートに挙げられた米国特許出願公開、米国特許出願、米国特許、国際特許出願、外国特許、及び外国特許出願は全て本明細書に全文を引用しており、米国特許第７，９８４，０１２号、米国特許第８，２４４，６６２号、米国特許第８，１７４，３０５号、ＰＣＴ特許公開第ＷＯ２０１２０６４９７４号、米国特許出願公開第２０１５／００３２９９４号、ＰＣＴ特許出願公開第ＷＯ２０１７０７５２４６号、米国特許出願公開第２０１５／３６３７０８号、米国特許出願第１５／４４８３６１号、及び米国仮特許出願第６２／６２０２８２号を含んでいるがこれらに限定されない。実施形態の態様は、各種の出願及び公開特許のシステム、回路及び概念を使用して更に他の実施形態を提供すべく必要に応じて変更することができる。

これら及び他の変更は、上の詳細な記述を考慮して当該実施形態に行うことができる。一般に、以下の請求項において、使用する用語は、当該請求項を本明細書及び請求項に開示する特定の実施形態に限定するものと解釈すべきではなく、このような請求項が相応しい等価物の完全な範囲と共に全ての可能な実施形態を含むものと解釈すべきである。従って、請求項は本開示に限定されない。

Claims (24)

1. アナログプロセッサ及び少なくとも１個のデジタルプロセッサを含むハイブリッド計算システムの演算方法であって、前記アナログプロセッサと前記少なくとも１個のデジタルプロセッサが互いに通信可能に結合されていて、前記アナログプロセッサが複数のアナログデバイスを含み、前記複数のアナログデバイスが少なくとも１個のプログラム可能なパラメータにより特徴付けられ、前記少なくとも１個のプログラム可能なパラメータが前記デジタルプロセッサによりプログラム可能であり、前記方法が、
   前記少なくとも１個のデジタルプロセッサにより、埋め込み問題を生成すべく前記アナログプロセッサに計算問題を埋め込むことと、
   前記少なくとも１個のデジタルプロセッサにより、前記埋め込み問題を前記アナログプロセッサで第１の反復実行を行わせて前記計算問題に対する第１の複数の候補解を生成させることと、
   前記計算問題に対する前記第１の複数の候補解を前記少なくとも１個のデジタルプロセッサに返送することと、
   前記少なくとも１個のデジタルプロセッサにより、前記計算問題に対する前記第１の複数の候補解の少なくとも１個の統計的特徴の値を決定することと、
   前記少なくとも１個の統計的特徴の期待値であって、前記埋め込み問題の構造から推定される前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを調整することと、
   前記少なくとも１個のデジタルプロセッサにより、前記埋め込み問題を前記アナログプロセッサで第２の反復実行を行わせて前記計算問題に対する第２の複数の候補解を生成させることと、を含む方法。
2. 前記少なくとも１個のデジタルプロセッサにより、埋め込み問題を生成すべく前記アナログプロセッサに計算問題を埋め込むことが、前記少なくとも１個のデジタルプロセッサにより量子プロセッサに計算問題を埋め込むことを含んでいる、請求項１に記載の方法。
3. 前記少なくとも１個のデジタルプロセッサにより、量子プロセッサに計算問題を埋め込むことが、前記少なくとも１個のデジタルプロセッサにより、超伝導量子プロセッサに計算問題を埋め込むことを含んでいる、請求項２に記載の方法。
4. 前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを調整することが、前記超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の前記少なくとも１個のプログラム可能なパラメータを調整することを含んでいる、請求項３に記載の方法。
5. 前記超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の前記少なくとも１個のプログラム可能なパラメータを調整することが、磁束、磁束バイアスオフセット、結合強度及びアニールオフセットの少なくとも１個を調整することを含んでいる、請求項４に記載の方法。
6. 前記少なくとも１個のデジタルプロセッサにより、埋め込み問題を生成すべく前記アナログプロセッサに計算問題を埋め込むことが、前記少なくとも１個のデジタルプロセッサにより、前記アナログプロセッサに最適化問題を埋め込むことを含んでいる、請求項１に記載の方法。
7. 前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを、前記少なくとも１個の統計的特徴の期待値であって、前記埋め込み問題の構造から推定される前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく調整することが、前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを、前記少なくとも１個の統計的特徴の期待値であって、前記埋め込み問題の１個以上の対称性から推定される前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく調整することを含んでいる、請求項１に記載の方法。
8. 前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを、前記少なくとも１個の統計的特徴の期待値であって、前記埋め込み問題の構造から推定される前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく調整することが、前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを、前記少なくとも１個の統計的特徴の期待値であって、前記埋め込み問題の１個以上のグラフ自己同型から推定される前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく調整することを含んでいる、請求項１に記載の方法。
9. 前記少なくとも１個のデジタルプロセッサにより、前記計算問題に対する前記第１の複数の候補解の少なくとも１個の統計的特徴の値を決定することが、前記少なくとも１個のデジタルプロセッサにより、磁性及びスピン−スピン相関の少なくとも一方の値を決定することを含んでいる、請求項１に記載の方法。
10. 前記少なくとも１個のデジタルプロセッサにより、埋め込み問題を生成すべく前記アナログプロセッサに計算問題を埋め込むことが、前記少なくとも１個のデジタルプロセッサにより、反復格子を含むトポロジに計算問題を埋め込むことを含んでいる、請求項１に記載の方法。
11. 前記少なくとも１個のデジタルプロセッサにより、反復格子を含むトポロジに計算問題を埋め込むことが、前記少なくとも１個のデジタルプロセッサにより、三角格子及び正方格子の少なくとも一方を含むトポロジに計算問題を埋め込むことを含んでいる、請求項１０に記載の方法。
12. 前記計算問題に対する前記第２の複数の候補解を前記少なくとも１個のデジタルプロセッサに返送することと、
    前記少なくとも１個のデジタルプロセッサにより、前記計算問題に対する前記第２の複数の候補解の少なくとも１個の統計的特徴の値を決定することと、
    前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを、前記少なくとも１個の統計的特徴の前記期待値からの偏差を少なくとも部分的に補償すべく調整することと、を更に含んでいる、請求項１に記載の方法。
13. 複数のアナログデバイスを含む少なくとも１個のアナログプロセッサと、
    前記少なくとも１個のアナログプロセッサに通信可能に結合された少なくとも１個のデジタルプロセッサベースのデバイスと、
    プロセッサ実行可能な命令を保存する少なくとも１個の非一時的コンピュータ可読記憶媒体とを含み、前記命令が実行時に少なくとも１個のプロセッサベースのデバイスに、
    埋め込み問題を生成すべく前記アナログプロセッサに計算問題を埋め込ませ、
    前記アナログプロセッサの前記埋め込まれた問題の第１の反復実行により前記計算問題に対する第１の複数の候補解を生成させ、
    前記計算問題に対する前記第１の複数の候補解を前記デジタルプロセッサに返送させ、
    前記計算問題に対する前記第１の複数の候補解の少なくとも１個の統計的特徴の値を決定させ、
    前記少なくとも１個の統計的特徴の期待値であって、前記埋め込み問題の構造から推定される前記少なくとも１個の統計的特徴の期待値からの偏差を少なくとも部分的に補償すべく前記アナログプロセッサの前記複数のアナログデバイスの少なくとも１個のプログラム可能なパラメータを調整させ、
    前記アナログプロセッサの前記埋め込まれた問題の第２の反復実行により前記計算問題に対する第２の複数の候補解を生成させる、ハイブリッド計算システム。
14. 前記アナログプロセッサが量子プロセッサを含んでいる、請求項１３に記載のハイブリッド計算システム。
15. 前記量子プロセッサが超伝導量子プロセッサを含んでいる、請求項１４に記載のハイブリッド計算システム。
16. 前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータが、前記超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の少なくとも１個のプログラム可能なパラメータを含んでいる、請求項１５に記載のハイブリッド計算システム。
17. 実行時に少なくとも１個のプロセッサベースのデバイスに前記超伝導量子プロセッサ内の複数の超伝導磁束量子ビット及び超伝導結合素子の前記少なくとも１個のプログラム可能なパラメータを調整させる前記プロセッサ実行可能な命令が、実行時に少なくとも１個のプロセッサベースのデバイスに磁束、磁束バイアスオフセット、結合強度及びアニールオフセットの少なくとも１個を調整させる命令を含んでいる、請求項１６に記載のハイブリッド計算システム。
18. 前記計算問題が最適化問題を含んでいる、請求項１３に記載のハイブリッド計算システム。
19. 前記埋め込み問題の構造が前記埋め込み問題の１個以上の対称性を含んでいる、請求項１３に記載のハイブリッド計算システム。
20. 前記埋め込み問題の構造が前記埋め込み問題の１個以上のグラフ自己同型を含んでいる、請求項１３に記載のハイブリッド計算システム。
21. 前記第１の複数の候補解の前記少なくとも１個の統計的特徴が、磁性及びスピン−スピン相関の少なくとも一方を含んでいる、請求項１３に記載のハイブリッド計算システム。
22. 前記アナログプロセッサが反復格子を含むトポロジを含んでいる、請求項１３に記載のハイブリッド計算システム。
23. 前記反復格子が三角格子及び正方格子の少なくとも一方である、請求項２２に記載のハイブリッド計算システム。
24. プロセッサ実行可能な命令を保存する少なくとも１個の非一時的コンピュータ可読記憶媒体を更に含み、前記命令が実行時に、少なくとも１個のプロセッサベースのデバイスに、
    前記計算問題に対する前記第２の複数の候補解を前記デジタルプロセッサに返送させ、
    前記計算問題に対する前記第２の複数の候補解の少なくとも１個の統計的特徴の値を決定させ、
    前記アナログプロセッサの前記複数のアナログデバイスの前記少なくとも１個のプログラム可能なパラメータを、前記少なくとも１個の統計的特徴の前記期待値からの偏差を少なくとも部分的に補償すべく調整させる、請求項１３に記載のハイブリッド計算システム。

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