JP2019082793A - 情報処理装置および情報処理方法 - Google Patents
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Abstract
Description
前述のように、種々の物理現象や社会現象は相互作用モデルで表現することができる。相互作用モデルの特徴として、ノード間の影響を2個のノード間の相互作用に限定している(2体間の相互作用)ことがあげられる。物理学の世界で代表的な相互作用モデルの例として、前述のイジングモデルをあげることができる。以下においては、イジングモデルの基底状態探索またはサンプリングを行う半導体装置と、その半導体装置をアクセラレータとして制御する情報処理装置の例を説明する。
本実施の形態では、イジングモデルを拡張した、以下の(3)式で示されるモデルを、以降イジングモデルと呼ぶ。
<<(3−1)半導体装置を含む情報処理装置の全体構成>>
半導体装置を含む情報処理装置の全体構成について、図2および図3を用いて説明する。図2は、本実施の形態における半導体装置を含む情報処理装置の全体構成の一例を示すブロック図である。図3は、本実施の形態において、マルチイジングチップの構成の一例を示すブロック図である。
図4を用いてイジングチップ13の構成について説明する。図4は、本実施の形態において、イジングチップ13の構成の一例を示すブロック図である。イジングチップは、スピンアレイ20を内包し各スピンの値を相互作用計算により更新処理する半導体集積回路である。
図5はキンググラフ状のスピンアレイおよびその接続関係について模式的に説明する概念図である。本発明はキンググラフ以外のグラフに対しても適用可能であるが、本実施例ではキンググラフを例に説明する。スピンアレイ20は、1個のスピンσiならびにそれに付随する相互作用係数Ji,jおよび外部磁場係数hiを保持するメモリと、MCMCを実現する演算回路を有するスピンユニット40を基本構成単位として、スピンユニット40を多数個並べた構成を有する。
図7は、本実施の形態において、スピンユニット40の構成の一例を示す回路ブロック図である。一つのスピンユニットは、イジングモデルの一つのノードに対応する。図示しないが、スピンユニット40が有するメモリセルには、イジングチップ13外からアクセスするためのインタフェースであるビット線とワード線が配置され、リード/ライトのタイミングが制御される。これは従来の半導体メモリの制御方式を踏襲するものであり、前述のSRAM互換インタフェース30により実現される。
Claims (15)
- 1あるいは複数のアレイ回路を備える情報処理装置であって、
前記アレイ回路の其々は複数のユニットを備え、
前記複数のユニットの其々は、
相互作用モデルの1つのノードの状態を示す値を記憶する第1のメモリと、
自己ユニットに接続された他のユニットのノードからの、相互作用を示す相互作用係数を記憶する第2のメモリと、
前記他のユニットのノードの状態を示す値および前記相互作用係数に基づいて、前記1つのノードの次状態を示す値を決定する論理回路を有し、
前記論理回路はパラメータθの指数分布に従う第1の確率変数を入力とする、
情報処理装置。 - 前記論理回路は、
前記他のユニットのノードの状態を示す値および前記相互作用係数を入力とし、前記他のユニットのノードの状態を示す値に基づいて前記相互作用係数の符号をそのまま、または反転して出力する第1の演算器と、
前記1つのノードの状態を示す値と前記第1の確率変数とを入力とし、前記1つのノードの状態を示す値に基づいて前記第1の確率変数の符号をそのまま、または反転して出力する第2の演算器と、
前記第1の演算器の出力を2倍する第3の演算器と、
前記第2の演算器と前記第3の演算器の出力を入力とし、2入力の大小関係にもとづいた値を択一的に出力する比較器と、
前記比較器の出力を前記第1のメモリに記憶させる信号線を備える、
請求項1記載の情報処理装置。 - 前記論理回路は、
複数の他のユニットのノードの状態を示す値を入力とし、
前記複数の他のユニットのノードにそれぞれ対応付けられる複数の前記第2のメモリを備え、
前記他のユニットのノードの状態を示す値とそれに対応付けられる前記第2のメモリに格納される前記相互作用係数を入力とする複数の前記第1の演算器を備え、
複数の前記第1の演算器の出力を加算する加算器を備え、
前記第3の演算器は前記加算器の出力を2倍する、
請求項2記載の情報処理装置。 - 前記比較器は、
前記第3の演算器の出力が前記第2の演算器の出力以上のとき、第1の値を出力し、前記第3の演算器の出力が前記第2の演算器の出力未満のとき、第2の値を出力する、
請求項3記載の情報処理装置。 - 前記相互作用モデルの1つのノードの状態の遷移のしやすさを示すパラメータを温度Tとしたとき、前記論理回路による前記1つのノードの状態の更新処理を、前記温度Tの逆数が等間隔cとなるスケジュールを前提として行ない、
前記第1の確率変数を−T・ln(u)(ただしuは0より大きく1以下の一様乱数)とする、
請求項1記載の情報処理装置。 - 前記第1の確率変数を生成する第1の乱数発生器を前記複数のユニットで共用し、
前記ユニットの其々は、入力された前記第1の確率変数をそのまま他のユニットに入力可能とする、
請求項5記載の情報処理装置。 - 前記論理回路はパラメータθの指数分布に従う第2の確率変数を入力とし、
前記第2の確率変数を生成する第2の乱数発生器を前記複数のユニットで共用し、
前記第2の確率変数は−(1/c)・ln(u)(ただしuは0より大きく1以下の一様乱数)であり、
前記論理回路は、
前記第1の確率変数と前記第2の確率変数を入力として最小値関数を演算する第4の演算器を備え、
前記第1の確率変数と前記第4の演算器の出力を選択して他のユニットに入力可能とする、
請求項6記載の情報処理装置。 - 前記第1の確率変数を前記複数のユニットの論理回路に供給する第1の信号経路と、前記第2の確率変数を前記複数のユニットの論理回路に供給する第2の信号経路とは、経路および信号の伝播方向の少なくとも1つが異なるように構成される、
請求項7記載の情報処理装置。 - 前記ユニットの其々は、入力された前記第2の確率変数をそのまま他のユニットに入力可能とする、
請求項8記載の情報処理装置。 - 前記第1の乱数発生器および前記第2の乱数発生器は、
前記アレイ回路ごとに配置されるか、あるいは、複数のアレイ回路で共通に配置されている、
請求項7記載の情報処理装置。 - 前記第1の確率変数と前記第4の演算器の出力を選択して他のユニットに入力可能とするセレクタを備え、
前記セレクタを制御する制御信号SWにより前記温度Tの時間的変化を制御する、
請求項7記載の情報処理装置。 - 前記複数のユニットの其々は、
前記相互作用モデルの1つのノードの状態の複数のレプリカを示す値を記憶する前記第1のメモリを備え、
前記複数のレプリカ間の相互作用係数Wを入力とし、
前記論理回路は、
前記レプリカのうち第1のレプリカを示す値と前記相互作用係数Wを入力とし、前記第1のレプリカを示す値に基づいて前記相互作用係数Wの符号をそのまま、または反転して出力する第5の演算器を備え、
前記第5の演算器の出力を前記加算器に入力して加算し、
前記比較器の出力に基づいて、前記レプリカのうち第2のレプリカを示す値の次状態を示す値を決定する、
請求項3記載の情報処理装置。 - アレイ回路を備える情報処理装置を用いた情報処理方法であって、
前記アレイ回路の其々は複数のユニットを備え、
前記複数のユニットの其々は、
相互作用モデルの1つのノードの状態を示す値を記憶する第1のメモリと、
自己ユニットに接続された他のユニットのノードからの、相互作用を示す相互作用係数を記憶する第2のメモリと、
前記他のユニットのノードの状態を示す値および前記相互作用係数に基づいて、前記1つのノードの次状態を示す値を決定する論理回路を有し、
前記1つのノードの状態の遷移のしやすさを示すパラメータを温度Tとしたとき、前記論理回路による前記1つのノードの状態の前記次状態への更新処理を、前記温度Tの逆数が等間隔cとなるスケジュールを前提として行ない、
−T・ln(u)(ただしuは0より大きく1以下の一様乱数)で表される第1の確率変数を、前記複数のユニットに共通に設けられた第1の乱数発生器によって生成し、前記複数のユニットを直列に経由する第1の信号経路により供給する、
情報処理方法。 - −(1/c)・ln(u)(ただしuは0より大きく1以下の一様乱数)で表される第2の確率変数を、前記複数のユニットに共通に設けられた第2の乱数発生器によって生成し、前記複数のユニットを直列に経由する第2の信号経路により供給し、
前記ユニットにおいて、前記第1の確率変数と前記第2の確率変数に基づいて、パラメータ1/T+cの指数分布に従う第3の確率変数を得、該第3の確率変数を前記第1の確率変数に代えて他のユニットに送信を可能とする、
請求項13記載の情報処理方法。 - 前記第1の信号経路と前記第2の信号経路は、前記複数のユニットに対して、経路および信号の伝播方向の少なくとも1つが異なるように信号を供給する、
請求項14記載の情報処理方法。
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