JP2016051351A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置に、それぞれ相互作用モデルにおけるノード間の相互作用を模擬する複数の半導体チップ及びチップ間配線を設け、複数の半導体チップにより単一の相互作用モデルにおけるノード間の相互作用を模擬し、各半導体チップに、それぞれ対応するノードの状態を示す値及び相互作用係数をそれぞれ保持し、保持したノードの状態を示す値及び各相互作用係数と、他の各ノードの値とに基づいて、対応するノードの次状態を示す値を決定する複数の単位素子と、必要な単位素子が保持するノードの状態を示す値の一部をチップ間配線を介して他の半導体チップとの間で送受し、又は、必要な単位素子が保持するノードの状態を示す値をチップ間配線を時分割で共有しながら他の半導体チップとの間で送受する接続部とを設ける。
【選択図】図14
Description
(1−1)有向グラフに拡張したイジングモデル
本実施の形態では、イジングモデルを拡張した、以下の(2)式で示されるモデルを、これ以降イジングモデルと呼ぶものとする。
(1−2−1)情報処理装置の全体構成
図1において、1は全体として本実施の形態による情報処理装置を示す。この情報処理装置1は、パーソナルコンピュータやワークステーション又はサーバなどから構成され、システムバス2を介して接続されたCPU(Central Processing Unit)3、メモリ4、記憶装置5及び複数のマルチイジングチップ6を備える。
図3は、イジングチップ13の概略構成を示す。この図3に示すように、イジングチップ13は、スピンアレイ20、I/O(Input/Output)アドレスデコーダ21、I/Oドライバ22、相互作用アドレスデコーダ23及びチップ間接続部24を備えて構成される。本実施の形態では、イジングチップ13は現在広く用いられているCMOS(Complementary Metal-Oxide Semiconductor)集積回路として実装されていることを想定して説明するが、他の固体素子でも実現可能である。
スピンアレイ20は、1個のスピンσi並びにそれに付随する相互作用係数Ji,j及び外部磁場係数hiの保持と、基底状態探索演算とを実現するスピンユニットを単位素子として、スピンユニットを多数個並べた構成を有する。
スピンユニット40の一構成例を図7及び図8を用いて説明する。スピンユニット40は2つの側面をもっており、便宜上、図7及び図8に分けて説明するが、1個のスピンユニット40は図7及び図8の構成の双方を含む。図7はスピンユニット40間の相互作用を実現するための回路を示し、図8はスピンユニット40が有するメモリセルN,IS0,IS1,IU0,IU1,IL0,IL1,IR0,IR1,ID0,ID1,IF0,IF1にイジングチップ13外からアクセスするためのインタフェースであるビット線41とワード線42とに注目してスピンユニット40の構成を図示したものである。
次に、マルチイジングチップ6(図1)内におけるイジングチップ13(図2)間の配線方法について説明する。
図20は、本情報処理装置1においてCPU3(図1)により実行される基底状態探索処理の処理手順を示す。CPU3は、マルチイジングチップ制御プログラム9(図1)に基づき、この図21に示す処理手順に従って、必要なマルチイジングチップ6(図2)のコントローラ15(図2)を介して当該マルチイジングチップ6内のイジングチップ13を制御することにより、これらのイジングチップ13において基底状態探索を実行させる。
以上のように本実施の形態の情報処理装置1では、マルチイジングチップ6内のイジングチップ13間において必要なスピンの値の一部のみを送受し、又はチップ間配線14を時分割で共有(対応する複数のスピンユニット40がそれぞれ保持するスピンの値をスピンユニット40毎にタイミングをずらしてチップ間配線14を介して送受)するため、これに伴ってイジングチップ13間を接続するチップ間配線14の配線量を抑えることができる。従って、本実施の形態によれば、大規模なイジングモデルの基底状態を探索でき、安価かつ容易に製造可能なマルチイジングチップ6を実現できる。
図15との対応部分に同一符号を付して示す図23は、図15について上述した第1の実施の形態の受信側接続部63に代えて図1の情報処理装置1に適用される本実施の形態による受信側接続部81の構成を示す。本実施の形態においては、受信側接続部81にバッファメモリが設けられていない点を特徴とする。
なお上述の第1及び第2の実施の形態においては、本発明をイジングモデルにおけるスピン間の相互作用を模擬するマルチイジングチップ6に適用するようにした場合について述べたが、本発明はこれに限らず、イジングモデル以外の相互作用モデルにおけるノード間の相互作用を模擬する半導体装置にも広く適用することができる。このような半導体装置は、図1〜図27について上述した第1及び第2の実施の形態のマルチイジングチップ6と同様に構成することができる。この場合、ノードごとのバイアスが存在しない場合には、そのバイアスの係数(以下、これをバイアス係数と呼ぶ)を保持するメモリセル対ISxを単位素子から省略することができ、またかかるバイアスが存在する場合には、外部磁場係数に代えてかかるバイアス係数をメモリセル対ISxに保持するようにすれば良い。
Claims (14)
- 半導体装置において、
それぞれ相互作用モデルにおけるノード間の相互作用を模擬する複数の半導体チップと、
前記半導体チップ間を接続するチップ間配線と
を有し、
複数の前記半導体チップにより単一の前記相互作用モデルにおけるノード間の相互作用を模擬し、
各前記半導体チップは、
それぞれ対応する前記ノードの状態を示す値と、当該ノードに相互作用を及ぼす他の各前記ノードとの間の相互作用係数とをそれぞれ保持し、保持した前記ノードの状態を示す値及び各前記相互作用係数と、当該ノードに相互作用を及ぼす他の各前記ノードの状態を示す値とに基づいて、対応する前記ノードの次状態を示す値を決定する複数の単位素子と、
必要な前記単位素子が保持する前記ノードの状態を示す値の一部を前記チップ間配線を介して他の前記半導体チップとの間で送受し、又は、必要な前記単位素子が保持する前記ノードの状態を示す値を前記チップ間配線を時分割で共有しながら前記チップ間配線を介して他の前記半導体チップとの間で送受する接続部と
を備えることを特徴とする半導体装置。 - 前記接続部は、
自半導体チップ内の必要な前記ノードの状態を示す値を保持する前記単位素子のうちの一部の前記単位素子と対応付けて設けられ、対応付けられた前記単位素子が保持する前記ノードの状態を示す値と、対応する他の前記半導体チップにおける対応する前記単位素子が保持する前記ノードの状態を示す値とを、前記チップ間配線を介して当該他の半導体チップとの間で送受する
ことを特徴とする請求項1に記載の半導体装置。 - 前記接続部は、
自半導体チップ内の必要な前記ノードの状態を示す値を保持する前記単位素子のうちの所定数の前記単位素子と対応付けて設けられ、対応付けられた各前記単位素子がそれぞれ保持する前記ノードの状態を示す値と、対応する他の前記半導体チップにおける対応する前記単位素子が保持する前記ノードの状態を示す値とを、前記単位素子毎にタイミングをずらして、前記チップ間配線を介して当該他の半導体チップとの間で送受する
ことを特徴とする請求項1に記載の半導体装置。 - 前記所定数の単位素子はN個の単位素子であり、
前記接続部はN−1本以下の配線を備える
ことを特徴とする請求項3に記載の半導体装置。 - 前記接続部は、
自半導体チップ内の対応付けられた各前記単位素子がそれぞれ保持する前記ノードの状態を示す値を前記チップ間配線を介して他の前記半導体チップに送信する送信側接続部と、
当該他の半導体チップから前記チップ間配線を介して送信される当該他の半導体チップ内の対応する前記単位素子が保持する前記ノードの状態を示す値を、それぞれ自半導体チップ内の対応する前記単位素子に振り分ける受信側接続部と
を備えることを特徴とする請求項3に記載の半導体装置。 - 前記送信側接続部は、
自半導体チップ内の当該送信側接続部が構成する前記接続部と対応付けられた各前記単位素子にそれぞれ対応させて設けられ、対応する前記単位素子が保持する前記ノードの状態を示す値を記憶保持する第1のバッファメモリと、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第1のカウンタと、
前記第1のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記第1のバッファメモリに記憶保持された前記ノードの状態を示す値を、前記チップ間配線を介して対応する他の前記半導体チップに送信するマルチプレクサとを備え、
前記受信側接続部は、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第2のカウンタと、
前記チップ間配線を介して他の前記半導体チップから送信される各前記ノードの状態を示す値を、前記第2のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記単位素子にそれぞれ振り分けるデマルチプレクサと、
当該接続部と対応付けられた自半導体チップ内の各前記単位素子と、前記デマルチプレクサとの間にそれぞれ設けられ、前記デマルチプレクサにより対応する前記単位素子に振り分けられた前記ノードの状態を示す値を記憶保持し、記憶保持した前記ノードの状態を示す値を対応する前記単位素子に与える第2のバッファメモリとを備える
ことを特徴とする請求項4に記載の半導体装置。 - 各前記半導体チップの動作を制御するコントローラを備え、
前記コントローラは、
初期時に各前記半導体チップ内の各前記第1及び第2のカウンタをリセットする
ことを特徴とする請求項6に記載の半導体装置。 - 前記送信側接続部は、
自半導体チップ内の当該送信側接続部が構成する前記接続部と対応付けられた各前記単位素子にそれぞれ対応させて設けられ、対応する前記単位素子が保持する前記ノードの状態を示す値を記憶保持するバッファメモリと、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第1のカウンタと、
前記第1のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記バッファメモリに記憶保持された前記ノードの状態を示す値を前記チップ間配線を介して対応する他の前記半導体チップに送信するマルチプレクサとを備え、
前記受信側接続部は、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第2のカウンタと、
前記チップ間配線を介して他の前記半導体チップから送信される各前記ノードの状態を示す値を、前記第2のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記単位素子にそれぞれ振り分けるデマルチプレクサとを備える
ことを特徴とする請求項5に記載の半導体装置。 - 各前記半導体チップの動作を制御するコントローラを備え、
前記コントローラは、
初期時に各前記半導体チップ内の各前記第1及び第2のカウンタをリセットする
ことを特徴とする請求項8に記載の半導体装置。 - 前記送信側接続部は、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第1のカウンタと、
前記第1のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記単位素子が保持する前記ノードの状態を示す値を前記チップ間配線を介して対応する他の前記半導体チップに送信するマルチプレクサとを備え、
前記受信側接続部は、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第2のカウンタと、
前記チップ間配線を介して他の前記半導体チップから送信される各前記ノードの状態を示す値を、前記第2のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記単位素子にそれぞれ振り分けるデマルチプレクサと、
当該接続部と対応付けられた自半導体チップ内の各前記単位素子と、前記デマルチプレクサとの間にそれぞれ設けられ、前記デマルチプレクサにより対応する前記単位素子に振り分けられた前記ノードの状態を示す値を記憶保持し、記憶保持した前記ノードの状態を示す値を対応する前記単位素子に与える第2のバッファメモリとを備える
ことを特徴とする請求項5に記載の半導体装置。 - 各前記半導体チップの動作を制御するコントローラを備え、
前記コントローラは、
初期時に各前記半導体チップ内の各前記第1及び第2のカウンタをリセットする
ことを特徴とする請求項10に記載の半導体装置。 - 前記送信側接続部は、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第1のカウンタと、
前記第1のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記単位素子が保持する前記ノードの状態を示す値を前記チップ間配線を介して対応する他の前記半導体チップに送信するマルチプレクサとを備え、
前記受信側接続部は、
当該接続部と対応付けられた前記単位素子と同じ個数の連続する数値をカウントする第2のカウンタと、
前記チップ間配線を介して他の前記半導体チップから送信される各前記ノードの状態を示す値を、前記第2のカウンタのカウント値に応じて、当該カウント値と対応付けられた前記単位素子にそれぞれ振り分けるデマルチプレクサとを備える
ことを特徴とする請求項5に記載の半導体装置。 - 各前記半導体チップの動作を制御するコントローラを備え、
前記コントローラは、
初期時に各前記半導体チップ内の各前記第1及び第2のカウンタをリセットする
ことを特徴とする請求項12に記載の半導体装置。 - 相互作用クロックを生成する相互作用クロック生成器と、
前記相互作用クロック生成器を制御するコントローラと
を備え、
各前記半導体チップ内の各前記単位素子は、
それぞれ前記相互作用クロックに同期して、自己が保持する前記ノードの次状態を示す値を決定し、
前記コントローラは、
前記相互作用クロックの周波数を段階的に徐々に下げるように前記相互作用クロック生成器を制御する
ことを特徴とする請求項1に記載の半導体装置。
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