JP2018206127A - 情報処理装置 - Google Patents
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Abstract
Description
前述のように、種々の物理現象や社会現象は相互作用モデルで表現することができる。相互作用モデルの特徴として、ノード間の影響を2個のノード間の相互作用に限定している(2体間の相互作用)ことがあげられる。例えば、宇宙空間にある惑星の力学を考えてみると、惑星というノードの間に万有引力による相互作用がある点で相互作用モデルの一種とも解釈できるが、惑星間の影響は2個の惑星間にとどまらず、3個以上の惑星が互いに影響し合って複雑な挙動を示す(いわゆる3体問題や多体問題と言われる問題になる)。物理学の世界で代表的な相互作用モデルの例として、前述のイジングモデルをあげることができる。
本実施の形態では、イジングモデルを拡張した、以下の(4)式で示されるモデルを、以降イジングモデルと呼ぶ。
<<(3−1)半導体装置を含む情報処理装置の全体構成>>
半導体装置を含む情報処理装置の全体構成について、図2および図3を用いて説明する。図2は、本実施の形態における半導体装置を含む情報処理装置の全体構成の一例を示すブロック図である。図3は、本実施の形態において、マルチイジングチップの構成の一例を示すブロック図である。
図4を用いてイジングチップ13の構成について説明する。図4は、本実施の形態において、イジングチップ13の構成の一例を示すブロック図である。イジングチップは、スピンアレイを内包し各スピンの値を相互作用計算により更新処理する半導体集積回路である。
図5は2次元格子のスピンアレイおよびその接続関係について模式的に説明する概念図である。スピンアレイ20は、1個のスピンσiならびにそれに付随する相互作用係数Ji,jおよび外部磁場係数hiを保持するメモリと、MCMCを実現する演算回路を有するスピンユニット40を基本構成単位として、スピンユニット40を多数個並べた構成を有する。
図5に示す1個のスピンユニット40には、他のスピンユニットのスピンの値が入力される。図5では便宜的に上下左右に配置された4個のスピンユニットのスピンの値を入力することとした。あるスピンユニットに対してスピンの値を入力するスピンユニットを便宜上、「隣接スピンユニット(隣接ノード)」ということにする。ただしこれは必ずしも物理的あるいは幾何学的にスピンユニットが隣接配置されていることを意味しない。
図6は、本実施の形態において、スピンユニット40の構成の一例を示す回路ブロック図である。一つのスピンユニットは、イジングモデルの一つのノードに対応する。図示しないが、スピンユニット40が有するメモリセルには、イジングチップ13外からアクセスするためのインタフェースであるビット線とワード線が配置され、リード/ライトのタイミングが制御される。これは従来の半導体メモリの制御方式を踏襲するものであり、本明細書で特記する以外の部分は、例えば特許文献2に記載の技術を適用可能である。
本実施例のスピンユニットでは、クラスター交換モンテカルロ法をハードウェア的に実現し、複数のスピンの値を同時に変更することで、MCMCのサンプリング回数の増加を抑制し、計算システム全体のエネルギー効率を改善する。図7は本実施例のスピンユニット40の動作概略を示す流れ図である。図8A〜Fは各動作における信号経路を太線の矢印で示す図である。
イジングチップの制御手順について説明する。図10は、本実施の形態において、MCMCの処理手順を示すフローチャートである。
以上説明した本実施の形態の半導体装置および情報処理装置によれば、安価かつ容易に製造でき、例えばイジングモデルなどのような任意の相互作用モデルの計算を行うことが可能となる。すなわち、本実施の形態の情報処理装置では、単一の変数を逐次的に更新するのではなく、複数の変数を同時に更新しつつMCMCを実行することができる。かくして、イジングモデルの基底状態または当該基底状態の近似解を精度高く得ることやサンプリングを高精度に行うための情報処理装置を、安価かつ容易に製造できる。より詳細には、以下の通りである。
Claims (9)
- 第1のアレイ回路と第2のアレイ回路を備える情報処理装置であって、
前記アレイ回路の其々は複数のユニットを備え、
前記複数のユニットの其々は、
相互作用モデルの1つのノードの状態を示す値を記憶する第1のメモリセルと、
自己と同一のアレイ回路内で自己ユニットに接続された隣接ユニットのノードからの、相互作用を示す相互作用係数を記憶する第2のメモリセルと、
前記第1のメモリセルの値を制御するためのフラグを記憶する第3のメモリセルと、
前記隣接ユニットのノードの状態を示す値および前記相互作用係数に基づいて、前記1つのノードの次状態を示す値を決定する第1の論理回路と、
前記フラグの値に応じて前記第1のメモリセルの値を変更する第2の論理回路と、を有し、
前記複数のユニットの其々が、自己ユニットの前記第1のメモリセルの内容を、他のアレイ回路の対応するユニットに送信し、かつ前記対応するユニットの前記第1のメモリセルの内容を受信するための、アレイ間配線を有し、
前記フラグは前記アレイ間配線で受信される情報に基づいて生成される、
情報処理装置。 - 前記第2の論理回路は、
自己ユニットの前記第1のメモリセルの内容と、前記対応するユニットの前記第1のメモリセルの内容の異同を判定し、異同判定結果を得る異同判定回路を有し、
前記異同判定結果を用いて、前記フラグを生成する、
請求項1記載の情報処理装置。 - 前記第2の論理回路は、
自己と同一のアレイ回路内で自己ユニットに接続された隣接ユニットの前記異同判定結果、前記第2のメモリセルに記憶された前記相互作用係数、および自己ユニットの前記異同判定結果に基づいて、前記フラグを決定するクラスター化回路と、
前記決定されたフラグに基づいて前記第1のメモリセルの内容を変更する状態交換回路を有する、
請求項2記載の情報処理装置。 - 前記クラスター化回路は、
自己ユニットに接続された隣接ユニットのうち、前記異同判定結果が「異なる」であって当該隣接ユニットのノードからの相互作用を示す相互作用係数が0でないものが少なくとも一つあり、かつ、自己の前記異同判定結果が「異なる」である場合、前記第1のメモリセルの内容を変更するフラグを生成する、
請求項3記載の情報処理装置。 - 前記第1のメモリセルの内容は、スピンの値に対応するHIGHまたはLOWであり、
前記フラグに基づいて前記第1のメモリセルの内容を反転させる、
請求項4記載の情報処理装置。 - 前記第1の論理回路を複数サイクル動作させ、当該サイクル動作の間の所定タイミングに、前記第2の論理回路の動作を挿入する、
請求項1記載の情報処理装置。 - 複数のイジングチップと、前記複数のイジングチップを制御するコントローラを含む情報処理装置において、
前記複数のイジングチップの其々は複数のユニットを備え、
前記複数のユニットの其々はスピン状態を保持し、
前記コントローラは、前記複数のイジングチップのうち一組のイジングチップに対して、対応するユニットのスピン状態の値を比較するよう指示し、
前記コントローラは、前記一組のイジングチップに対して、対応するユニットのスピン状態の値が異なるスピンのうち、一部のスピンの値を反転するよう指示する、
情報処理装置。 - 前記コントローラは、
相互作用演算による前記スピン状態の更新を行う第1の情報処理と、前記スピン状態の値の比較と反転を行う第2の情報処理との処理タイミングの切り替えの指示を行い、
所定サイクルで繰り返される前記第1の情報処理のサイクルの間に、前記第2の情報処理を挿入する、
請求項7記載の情報処理装置。 - 前記対応するユニットのスピン状態の値が異なるスピンのうち、一部のスピンとは、
前記第1の情報処理において自己のスピン状態の変更に影響がある他のスピンがあり、当該他のスピンの値が対応するユニットのスピン状態の値と異なっているスピンである、
請求項8記載の情報処理装置。
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