JP2021510920A - 撮像アセンブリおよびそのパッケージング方法、レンズモジュール、電子機器 - Google Patents
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Abstract
Description
具体的には、前記感光性チップ200は、感光領域200Cと、前記感光領域200Cを囲む周辺領域200Eとを含み、前記光信号受信面201が前記感光領域200Cに位置している。
Claims (24)
- 撮像アセンブリのパッケージング方法であって、
はんだパッドを有する感光性チップを提供し、
前記感光性チップにフィルタを貼り付け、
第1キャリア基板を提供し、前記第1キャリア基板にはんだパッドを有する機能素子と前記感光性チップを仮ボンディングし、前記感光性チップのはんだパッドと機能素子のはんだパッドがいずれも前記第1キャリア基板に背向し、
前記第1キャリア基板、感光性チップ及び機能素子を覆いながら、前記フィルタを露出させるパッケージング層を形成し、
前記パッケージング層の前記フィルタに近接する側に、前記感光性チップのはんだパッドと前記機能素子のはんだパッドとを電気的に接続する再配線構造を形成し、
前記第1キャリア基板を除去する、
ことを特徴とするパッケージング方法。 - 請求項1に記載のパッケージング方法であって、
前記再配線構造を形成する工程は、
前記パッケージング層内に、前記はんだパッドを露出させる導電性ビアホールを形成し、
第2キャリア基板を提供し、前記第2キャリア基板に相互接続配線と導電性ピラーとを有する前記再配線構造を形成し、
前記導電性ピラーを、対応した前記導電性ビアホールにボンディングし、前記はんだパッドに電気的に接続させ、
前記第2キャリア基板を除去することを含む、
ことを特徴とするパッケージング方法。 - 請求項2に記載のパッケージング方法であって、
前記第2キャリア基板に前記再配線構造を形成する工程は、
前記第2キャリア基板に誘電体層を形成し、
前記誘電体層をパターン化し、前記誘電体層内に相互接続トレンチを形成し、
前記相互接続トレンチ内に導電性材料を充填し、前記導電性材料が前記誘電体層の頂部を覆い、
前記導電性材料にパターン化されたマスク層を形成し、パターン化された前記マスク層は、前記導電性ピラーが所在する位置の導電性材料を遮断し、
パターン化された前記マスク層をマスクとし、前記導電性材料を前記誘電体層に至るまでエッチングし、
前記マスク層と誘電体層を除去することを含む、
ことを特徴とするパッケージング方法。 - 請求項3に記載のパッケージング方法であって、
反応性イオンエッチングプロセスにより前記誘電体層を除去する、
ことを特徴とするパッケージング方法。 - 請求項2に記載のパッケージング方法であって、
前記第2キャリア基板に前記再配線構造を形成する工程は、
前記第2キャリア基板に導電層を形成し、
前記導電層をエッチングすることにより、相互接続配線を形成し、
前記第2キャリア基板と相互接続配線を覆う犠牲層を形成し、
前記犠牲層をパターン化することにより、前記導電性ピラーの位置を画定するためのビアホールを形成し、
前記ビアホール内に前記導電性ピラーを形成し、
前記犠牲層を除去することを含む、
ことを特徴とするパッケージング方法。 - 請求項1に記載のパッケージング方法であって、
前記パッケージング層を形成する工程は、
前記仮ボンディング工程と貼り付け工程の後、前記第1キャリア基板を、上型と下型とを有する金型内に置き、
前記第1キャリア基板を前記上型と下型との間に置き、
型締め後、前記金型を前記第1キャリア基板とフィルタの上に押し付け、前記上型と下型の間にキャビティを形成し、
前記キャビティ内に封止材を注入して前記パッケージング層を形成し、
前記金型を取り外すことを含む、
ことを特徴とするパッケージング方法。 - 請求項2に記載のパッケージング方法であって、
前記パッケージング層を形成する工程は、
前記仮ボンディング工程と貼り付け工程の後、前記第1キャリア基板を上型と下型とを有する金型内に置き、前記上型と下型のいずれか一つが突出する複数のボスを有し、
前記第1キャリア基板を前記上型と下型との間に置き、
型締め後、前記金型を前記第1キャリア基板とフィルタの上に押し付け、前記ボスを対応した前記はんだパッドに押し付け、前記上型と下型の間にキャビティを形成し、
前記キャビティ内に封止材を注入して前記パッケージング層を形成し、
前記金型を取り外し、前記パッケージング層内に導電性ビアホールを形成することを含む、
ことを特徴とするパッケージング方法。 - 請求項2に記載のパッケージング方法であって、
前記パッケージング層に導電性ビアホールを形成する工程は、
レーザーエッチングにより前記パッケージング層をエッチングして、前記パッケージング層に前記導電性ビアホールを形成することを含む、
ことを特徴とするパッケージング方法。 - 請求項2に記載のパッケージング方法であって、
メタルボンディングにより、前記導電性ピラーを対応した前記導電性ビアホールにボンディングする、
ことを特徴とするパッケージング方法。 - 請求項9に記載のパッケージング方法であって、
前記メタルボンディングは、そのボンディング温度が250℃以下であり、その圧力が200kPa以上であり、そのボンディング時間が30min以上である、
ことを特徴とするパッケージング方法。 - 請求項1に記載のパッケージング方法であって、
前記パッケージング層を形成する工程では、前記パッケージング層が前記フィルタの側壁を覆う、
ことを特徴とするパッケージング方法。 - 請求項11に記載のパッケージング方法であって、
前記フィルタを前記感光性チップに貼り付ける前に、前記フィルタの側壁を覆う応力緩衝層を形成することをさらに有し、
または、
前記フィルタを前記感光性チップに貼り付けてから、前記感光性チップを前記第1キャリア基板に仮ボンディングする前に、前記フィルタの側壁を覆う応力緩衝層を形成することをさらに有し、
または、
前記感光性チップにフィルタを貼り付け、前記感光性チップを前記第1キャリア基板に仮ボンディングしてから、前記パッケージング層を形成する前に、前記フィルタの側壁を覆う応力緩衝層を形成することをさらに有する、
ことを特徴とするパッケージング方法。 - 請求項11に記載のパッケージング方法であって、
ディスペンシングプロセスにより前記応力緩衝層を形成する、
ことを特徴とするパッケージング方法。 - 請求項1に記載のパッケージング方法であって、
前記感光性チップに前記フィルタを貼り付けてから、前記感光性チップを前記第1キャリア基板に仮ボンディングする、
ことを特徴とするパッケージング方法。 - 請求項1に記載のパッケージング方法であって、
前記再配線構造を前記はんだパッドに電気的に接続させてから、前記第1キャリア基板を除去する、
ことを特徴とするパッケージング方法。 - 請求項1に記載のパッケージング方法であって、
前記再配線構造を前記はんだパッドに電気的に接続させてから、前記再配線構造にFPC基板をボンディングすることをさらに有する、
ことを特徴とするパッケージング方法。 - 撮像アセンブリであって、
パッケージング層と、前記パッケージング層に嵌め込まれる感光性ユニット及び機能素子とを備え、
前記感光性ユニットは、感光性チップと前記感光性チップに貼り付けられるフィルタを有し、前記パッケージング層の底面に前記感光性チップと機能素子を露出させ、前記パッケージング層の上面が前記感光性チップと機能素子より高く前記フィルタを露出させて、前記感光性チップと機能素子がいずれもはんだパッドを有し、前記はんだパッドが前記パッケージング層の底面に背向し、
前記パッケージング層の上面の一側に位置する再配線構造は、前記はんだパッドに電気的に接続される、
ことを特徴とする撮像アセンブリ。 - 請求項17に記載の撮像アセンブリであって、
前記再配線構造は、
前記パッケージング層に位置し、前記はんだパッドに電気的に接続される導電性ピラーと、
前記パッケージング層の上面に位置し、前記導電性ピラーと接続される相互接続配線とを有する、
ことを特徴とする撮像アセンブリ。 - 請求項17に記載の撮像アセンブリであって、
前記パッケージング層が前記フィルタの側壁を覆う、
ことを特徴とする撮像アセンブリ。 - 請求項19に記載の撮像アセンブリであって、
前記パッケージング層と前記フィルタの側壁の間に位置する応力緩衝層をさらに有する、
ことを特徴とする撮像アセンブリ。 - 請求項17に記載の撮像アセンブリであって、
前記機能素子は、周辺チップ及び受動素子のうちの少なくとも一方を有し、前記周辺チップは、デジタルシグナルプロセッサチップ及びメモリチップのうちの一方または両方を有する、
ことを特徴とする撮像アセンブリ。 - 請求項17に記載の撮像アセンブリであって、
前記再配線構造に位置するFPC基板をさらに有する、
ことを特徴とする撮像アセンブリ。 - 請求項17から22のいずれか一項に記載の撮像アセンブリと、
前記パッケージング層の上面に貼り付けられ前記感光性チップと機能素子を取り囲むホルダーを有し、前記感光性チップ及び機能素子に電気的に接続されるレンズアセンブリとを有する、
ことを特徴とするレンズモジュール。 - 請求項23に記載のレンズモジュールを有する、
ことを特徴とする電子機器。
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