JP2021197462A - 半導体装置 - Google Patents

Abstract

【課題】半導体部品にスパイク電圧が印加されることを抑制することができる技術を提供する。【解決手段】半導体装置は、第１基板と、第１基板と隙間を有して対向している第２基板と、第１基板と第２基板との間に配置されており、第１基板に取り付けられている半導体部品と、第２基板を介して半導体部品と反対側に配置されており、第２基板に取り付けられているキャパシタと、半導体部品の入力端子とキャパシタとを電気的に接続する接続配線と、を備えていてもよい。【選択図】図３

Description

本明細書に開示する技術は、半導体装置に関する。

特許文献１に半導体装置が開示されている。半導体装置は、基板と、半導体部品と、キャパシタと、接続配線と、を備えている。半導体部品は、電流が流れるオン状態と、電流が流れないオフ状態と、に切り替わる。半導体部品は、基板の表面に取り付けられている。キャパシタは、基板の表面と反対側の裏面に取り付けられている。接続配線は、半導体部品の入力端子とキャパシタとを電気的に接続している。

特開２０１２−２３１９４号公報

上記の半導体装置では、接続配線が基板の表面から裏面に向かって延びている。基板の厚みが比較的に小さいため、接続配線の長さを短くすることができ、寄生インダクタンスを抑制することができる。しかしながら、接続配線の長さを基板の厚みよりも短くすることができないため、接続配線の長さに応じた寄生インダクタンスの発生を防止することができない。これにより、半導体部品がオン状態とオフ状態とに切り替わる際に発生するスパイク電圧を十分に抑制することができない。このため、半導体部品にスパイク電圧が印加されることを十分に抑制することができない。

本明細書は、半導体部品にスパイク電圧が印加されることを抑制することができる技術を提供する。

本明細書に開示する半導体装置は、第１基板と、第１基板と隙間を有して対向している第２基板と、第１基板と第２基板との間に配置されており、第１基板に取り付けられている半導体部品と、第２基板を介して半導体部品と反対側に配置されており、第２基板に取り付けられているキャパシタと、半導体部品の入力端子とキャパシタとを電気的に接続する接続配線と、を備えている。

上記の構成によれば、第２基板が第１基板と隙間を有して対向しているので、第１基板と第２基板との間に仮想キャパシタが形成され、仮想キャパシタの特性は、第１基板と第２基板との隙間の誘電率により決まる。また、第１基板と第２基板との隙間に任意の部材を配置することができる。第１基板と第２基板との距離を調整したり、第１基板と第２基板との隙間に配置する部材を調整することにより、仮想キャパシタの誘電率を調整することができる。この結果、仮想キャパシタの静電容量を調整することにより、半導体部品にスパイク電圧が印加されることを十分に抑制することができる。

また、隙間に誘電材料が配置されていてよい。誘電材料は、半導体部品の入力端子と接続配線とに接触していてもよい。

上記の構成によれば、任意の誘電材料を選択することにより、仮想キャパシタの誘電率を調整することができる。これにより、仮想キャパシタの静電容量の調整幅が広がり、半導体部品にスパイク電圧が印加されることをさらに抑制することができる。

また、誘電材料は、ゲル材料の硬化体であってもよい。

上記の構成によれば、第１基板と第２基板とを組み付けた後に、第１基板と第２基板との隙間に誘電材料を配置することができる。これにより、半導体装置を容易に製造することができる。

半導体装置は、さらに、第１基板と第２基板を接続する複数の支柱部材を備えていてもよい。半導体部品は、複数の支柱部材により囲まれていてもよい。複数の支柱部材は、互いに離れて配置されていてもよい。

半導体部品に電流が流れると、半導体部品が発熱する。上記の構成によれば、複数の支柱部材が互いに離れて配置されているので、半導体部品の熱を第１基板と第２基板との隙間から外部に逃がすことができる。

実施例の半導体装置を含む回路図である。 実施例の半導体装置の斜視図である。 実施例の半導体装置の側面図である。 実施例の半導体装置の回路図の一部である。

（実施例）
図１から図４を参照して、実施例の半導体装置１０を説明する。半導体装置１０は、例えば、電気自動車等に搭載される。

図１を参照して、半導体装置１０の回路構成を説明する。半導体装置１０は、バッテリ２と、出力部品（図示省略）との間に接続されている。出力部品は、例えば、モータに接続されているインバータである。半導体装置１０は、２つの半導体部品１２と、複数のキャパシタ２０と、接続配線３０と、を備えている。半導体部品１２は、例えば、スイッチング素子である。また、スイッチング素子の一例として、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ等が挙げられるが、これらに限定されない。半導体部品１２は、制御部（図示省略）に制御されることにより、オン状態とオフ状態とに切り替わる。半導体部品１２がオン状態であるとき、電流は半導体部品１２を流れることができ、半導体部品１２がオフ状態であるとき、電流は半導体部品１２を流れることができない。

２つの半導体部品１２は、直列に接続されている。以下では、一方の半導体部品１２を、第１半導体部品１４と呼び、他方の半導体部品１２を、第２半導体部品１６と呼ぶ。第１半導体部品１４の入力端子１４ａは、バッテリ２の出力端子２ａに電気的に接続されている。第２半導体部品１６の出力端子１６ｂは、バッテリ２の入力端子２ｂに電気的に接続されている。第１半導体部品１４の出力端子１４ｂは、第２半導体部品１６の入力端子１６ａに電気的に接続されている。第１半導体部品１４の出力端子１４ｂと第２半導体部品１６の入力端子１６ａとの間の中点１８は、出力部品に電気的に接続されている。

接続配線３０は、バッテリ２と、半導体部品１２と、キャパシタ２０とを電気的に接続する配線である。接続配線３０は、寄生インダクタンスを有している。一般的に、接続配線３０の長さが長いほど、即ち、寄生インダクタンスが大きいほど、半導体部品１２がオン状態とオフ状態とに切り替わる際に発生するスパイク電圧が大きくなる。図１および後述する図４では、接続配線３０が寄生インダクタンスを有することを理解し易くするため、インダクタと同様の回路図記号が付されている。以下では、キャパシタ２０と第１半導体部品１４の入力端子１４ａとの間の部分の接続配線３０を入力側接続配線３２と呼び、第２半導体部品１６の出力端子１６ｂとキャパシタ２０との間の部分の接続配線３０を出力側接続配線３４と呼ぶ。

複数のキャパシタ２０は、入力側接続配線３２と出力側接続配線３４との間を電気的に接続している。複数のキャパシタ２０は、互いに並列に接続されている。複数のキャパシタ２０は、半導体部品１２と並列に接続されている。

次に、図２および図３を参照して、半導体装置１０のハードウェア構成を説明する。図２に示すように、半導体装置１０は、第１基板４０と、第２基板４４と、複数（本実施例では４つ）の支柱部材４８と、をさらに備えている。第１基板４０と第２基板４４とは、平板形状を有する。第１基板４０は、絶縁性を有しており、第２基板４４と同様の材質で形成されている。第２基板４４は、第１基板４０と対向している。以下では、第２基板４４の第１基板４０側の面を裏面４４ｂと呼び、第１基板４０の第２基板４４側の面を表面４０ａと呼ぶ。第２基板４４の裏面４４ｂは、第１基板４０の表面４０ａと近接している。第２基板４４と第１基板４０との間には、隙間５０が形成されている。

支柱部材４８は、第１基板４０および第２基板４４と同様の材質で形成されている。支柱部材４８は、柱形状を有している。複数の支柱部材４８は、第１基板４０の表面４０ａと第２基板４４の裏面４４ｂとを接続している。複数の支柱部材４８によって隙間５０が形成されている。複数の支柱部材４８は、第１基板４０と第２基板４４とが近接した状態を保持する。複数の支柱部材４８は、第２基板４４を支持する。複数の支柱部材４８は、互いに離れて配置されている。複数の支柱部材４８は、第２基板４４の裏面４４ｂにおいて、第２基板４４の四隅に配置されている。

上述したように、半導体装置１０は、半導体部品１２と、キャパシタ２０と、接続配線３０と、を備えている。半導体部品１２である第１半導体部品１４と第２半導体部品１６とは、第１基板４０の表面４０ａに取り付けられている。第１半導体部品１４と第２半導体部品１６とは、隙間５０に配置されている。第１半導体部品１４と第２半導体部品１６とは、互いに離れて配置されている。第１半導体部品１４と第２半導体部品１６とは、第２基板４４と対向している。第１半導体部品１４と第２半導体部品１６とは、第２基板４４の裏面４４ｂと離れている。第１半導体部品１４と第２半導体部品１６とは、複数の支柱部材４８により囲まれている。第１半導体部品１４と第２半導体部品１６とは、複数の支柱部材４８と離れて配置されている。

キャパシタ２０は、第２基板４４の表面４４ａに取り付けられている。ここで、第２基板４４の表面４４ａは、第２基板４４の裏面４４ｂと反対の面である。図３に示すように、キャパシタ２０は、第１半導体部品１４と第２半導体部品１６の上側に配置されている。キャパシタ２０は、第２基板４４を介して第１半導体部品１４および第２半導体部品１６と反対側に配置されている。

上述したように、接続配線３０は、入力側接続配線３２と、出力側接続配線３４と、を備えている。入力側接続配線３２は、印刷技術を用いて、第１基板４０と、支柱部材４８と、第２基板４４とに形成されている。入力側接続配線３２は、第１入力側接続配線３２ａと、第２入力側接続配線３２ｂと、第３入力側接続配線３２ｃと、を備えている。第１入力側接続配線３２ａは、第１基板４０に配置されている。第１入力側接続配線３２ａは、第１基板４０の支柱部材４８と接続する箇所から第１半導体部品１４の入力端子１４ａまで延びている。第１入力側接続配線３２ａは、第１半導体部品１４の入力端子１４ａに向かって第１方向に延びている。

第２入力側接続配線３２ｂは、第２基板４４に配置されている。第２入力側接続配線３２ｂは、キャパシタ２０から第２基板４４の支柱部材４８と接続する箇所まで延びている。第２入力側接続配線３２ｂは、キャパシタ２０から支柱部材４８に向かって第２方向に延びている。第２方向は、第１方向と反対の方向である。第２入力側接続配線３２ｂは、第１入力側接続配線３２ａと平行である。

第３入力側接続配線３２ｃは、支柱部材４８に配置されている。第３入力側接続配線３２ｃは、第２基板４４の支柱部材４８と接続する箇所から第１基板４０の支柱部材４８と接続する箇所まで延びている。第３入力側接続配線３２ｃは、第１入力側接続配線３２ａと第２入力側接続配線３２ｂとを接続する。

また、出力側接続配線３４は、印刷技術を用いて、第１基板４０と、支柱部材４８と、第２基板４４に形成されている。出力側接続配線３４は、第１出力側接続配線３４ａと、第２出力側接続配線３４ｂと、第３出力側接続配線３４ｃと、を備えている。第１出力側接続配線３４ａは、第１基板４０に配置されている。第１出力側接続配線３４ａは、第２半導体部品１６の出力端子１６ｂから第１基板４０の支柱部材４８と接続する箇所まで延びている。

第２出力側接続配線３４ｂは、第２基板４４に配置されている。第２出力側接続配線３４ｂは、第２基板４４の支柱部材４８と接続する箇所からキャパシタ２０まで延びている。第２出力側接続配線３４ｂは、第１出力側接続配線３４ａと平行である。

第３出力側接続配線３４ｃは、支柱部材４８に配置されている。第３出力側接続配線３４ｃは、第１出力側接続配線３４ａと第２出力側接続配線３４ｂとを接続する。

半導体装置１０は、誘電材料６０をさらに備えている。図２および図３では、誘電材料６０の位置を理解し易くするために、誘電材料６０がドットハッチにより図示されている。誘電材料６０は、ゲル材料の硬化体である。ゲル材料の一例として、例えば、シリコン、ポリ塩化ビニル等が挙げられるが、これらに限られない。誘電材料６０の誘電率は、ゲル材料の種類により異なる。言い換えると、ゲル材料の種類を選択することにより、誘電材料６０の誘電率を調整することができる。誘電材料６０は、隙間５０に配置されている。誘電材料６０は、第１基板４０の表面４０ａと、第２基板４４の裏面４４ｂと、複数の支柱部材４８とに接触している。また、誘電材料６０は、第２入力側接続配線３２ｂと第１半導体部品１４の入力端子１４ａとに接触している。これにより、図４に示すように、キャパシタ２０と第１半導体部品１４の入力端子１４ａとの間に、仮想キャパシタ７０が形成される。仮想キャパシタ７０は、キャパシタ２０と同様に、電力を蓄積することができる。仮想キャパシタ７０の静電容量は、第１基板４０と第２基板４４との距離を調整したり、ゲル材料の種類を調整することにより、調整される。

誘電材料６０を隙間５０に配置する方法を説明する。まず、ゲル材料を隙間５０に注入する。具体的には、ゲル材料を、第１基板４０と第２基板４４との間に空隙が残らないように、隙間５０に注入する。なお、複数の支柱部材４８が設けられているので、ゲル材料は、隙間５０から抜け出にくい。その後、ゲル材料を加温する。これにより、ゲル材料に含まれる水分が除去され、ゲル材料の硬化体（即ち誘電材料６０）が隙間５０に配置される。ゲル材料が硬化した後、誘電材料６０は、隙間５０から抜け出ない。

次に、図１および図４を参照して、電流の流れを説明する。第１半導体部品１４がオフ状態にあるとき、電流は、第１半導体部品１４に流れずに、バッテリ２からキャパシタ２０に流れる。これにより、キャパシタ２０に電力が蓄積される。第１半導体部品１４がオフ状態からオン状態に切り替わると、電流は、バッテリ２から第１半導体部品１４に流れる。また、キャパシタ２０に蓄積された電力により、電流は、キャパシタ２０から第１半導体部品１４に流れる。これらにより、増強された電流が第１半導体部品１４に流れる。その後、電流は、中点１８から出力部品に流れる。

電流が入力側接続配線３２を流れる場合、電流は、第２基板４４に配置されている第２入力側接続配線３２ｂを第２方向に流れ、第１基板４０に配置されている第１入力側接続配線３２ａを第１方向に流れる。即ち、第１入力側接続配線３２ａと第２入力側接続配線３２ｂとが近接している状態で、第２入力側接続配線３２ｂを流れる電流の向きと第１入力側接続配線３２ａを流れる電流の向きとが反対となる。これにより、第１入力側接続配線３２ａの周りの磁界と第２入力側接続配線３２ｂの周りの磁界が、互いに他方の磁界を打ち消しあう。このため、入力側接続配線３２の寄生インダクタンスが抑制される。この結果、第１半導体部品１４をオフ状態とオン状態とに切り換えることにより発生するスパイク電圧が抑制される。また、仮想キャパシタ７０がキャパシタ２０と第１半導体部品１４の入力端子１４ａとの間に形成されているため、仮想キャパシタ７０に電力が蓄積されることにより、スパイク電圧がさらに抑制される。これらの結果、第１半導体部品１４にスパイク電圧が印加されることが抑制される。

（効果）
以上、実施例の半導体装置１０について説明した。図２および図３に示すように、半導体装置１０は、第１基板４０と、第１基板４０と隙間５０を有して対向している第２基板４４と、第１基板４０と第２基板４４との間に配置されており、第１基板４０に取り付けられている第１半導体部品１４と、第２基板４４を介して第１半導体部品１４と反対側に配置されており、第２基板４４に取り付けられているキャパシタ２０と、第１半導体部品１４の入力端子１４ａとキャパシタ２０とを電気的に接続する入力側接続配線３２と、を備えている。この構成によれば、第２基板４４が第１基板４０と隙間５０を有して対向しているので、第１基板４０と第２基板４４との間に仮想キャパシタ７０が形成され、仮想キャパシタ７０の特性は、第１基板４０と第２基板４４との隙間５０の誘電率により決まる。また、第１基板４０と第２基板４４との隙間５０に任意の部材を配置することができる。第１基板４０と第２基板４４との距離を調整したり、第１基板４０と第２基板４４との隙間５０に配置する部材を調整することにより、仮想キャパシタ７０の誘電率を調整することができる。この結果、仮想キャパシタ７０の静電容量を調整することにより、第１半導体部品１４にスパイク電圧が印加されることを十分に抑制することができる。

また、図２および図３に示すように、隙間５０に誘電材料６０が配置されている。誘電材料６０は、第１半導体部品１４の入力端子１４ａと入力側接続配線３２とに接触している。この構成によれば、任意の誘電材料６０を選択することにより、仮想キャパシタ７０の誘電率を調整することができる。これにより、仮想キャパシタ７０の静電容量の調整幅が広がり、第１半導体部品１４にスパイク電圧が印加されることをさらに抑制することができる。

また、誘電材料６０は、ゲル材料の硬化体である。この構成によれば、第１基板４０と第２基板４４とを組み付けた後に、第１基板４０と第２基板４４との隙間５０に誘電材料６０を配置することができる。これにより、半導体装置１０を容易に製造することができる。

また、図２および図３に示すように、半導体装置１０は、さらに、第１基板４０と第２基板４４を接続する複数の支柱部材４８を備えている。半導体部品１２は、複数の支柱部材４８により囲まれている。複数の支柱部材４８は、互いに離れて配置されている。半導体部品１２に電流が流れると、半導体部品１２が発熱する。上記の構成によれば、複数の支柱部材４８が互いに離れて配置されているので、半導体部品１２の熱を第１基板４０と第２基板４４との隙間５０から外部に逃がすことができる。

また、図２および図３に示すように、第１基板４０と第２基板４４とが対向している。第１半導体部品１４は、第１基板４０に取り付けられている。また、キャパシタ２０は、第２基板４４に取り付けられている。これにより、第１半導体部品１４とキャパシタ２０とが同一の基板に取り付けられている場合と比較して、入力側接続配線３２の長さを短くすることができる。これにより、入力側接続配線３２の寄生インダクタンスを抑制することができる。

（対応関係）
第１半導体部品１４は、「半導体部品」の一例であり、入力側接続配線３２は、「接続配線」の一例である。

以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。以下の説明において、上記の説明における構成と同様の構成については、同一の符号を付して説明を省略する。

（変形例）
（１）上記の実施例の変形例では、半導体装置１０は、誘電材料６０を備えていなくてもよい。この場合、仮想キャパシタ７０は、空気に対応する誘電率を有する。

（２）上記の実施例の変形例では、誘電材料６０は、例えば、第１基板４０と第２基板４４と同様の材質の材料で形成されていてもよい。

（３）上記の実施例の変形例では、支柱部材４８は、半導体部品１２を囲んでいなくてもよい。また、支柱部材４８は、互いに離れて配置されていなくてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２ ：バッテリ
２ａ、１４ｂ、１６ｂ：出力端子
２ｂ、１４ａ、１６ａ：入力端子
１０ ：半導体装置
１２ ：半導体部品
１４ ：第１半導体部品
１６ ：第２半導体部品
１８ ：中点
２０ ：キャパシタ
３０ ：接続配線
３２ ：入力側接続配線
３２ａ ：第１入力側接続配線
３２ｂ ：第２入力側接続配線
３２ｃ ：第３入力側接続配線
３４ ：出力側接続配線
３４ａ ：第１出力側接続配線
３４ｂ ：第２出力側接続配線
３４ｃ ：第３出力側接続配線
４０ ：第１基板
４０ａ、４４ａ：表面
４４ ：第２基板
４４ｂ ：裏面
４８ ：支柱部材
５０ ：隙間
６０ ：誘電材料
７０ ：仮想キャパシタ

Claims (4)

1. 第１基板と、
   前記第１基板と隙間を有して対向している第２基板と、
   前記第１基板と前記第２基板との間に配置されており、前記第１基板に取り付けられている半導体部品と、
   前記第２基板を介して前記半導体部品と反対側に配置されており、前記第２基板に取り付けられているキャパシタと、
   前記半導体部品の入力端子と前記キャパシタとを電気的に接続する接続配線と、を備えている、半導体装置。
2. 請求項１に記載の半導体装置であって、
   さらに、前記隙間に誘電材料が配置されており、
   前記誘電材料は、前記半導体部品の前記入力端子と前記接続配線とに接触している、半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記誘電材料は、ゲル材料の硬化体である、半導体装置。
4. 請求項１から３のいずれか一項に記載の半導体装置であって、
   さらに、前記第１基板と前記第２基板を接続する複数の支柱部材を備えており、
   前記半導体部品は、前記複数の支柱部材により囲まれており、
   前記複数の支柱部材は、互いに離れて配置されている、半導体装置。
   
   

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