JP2021164289A - Ｄ級フルブリッジ増幅器のドライバ装置 - Google Patents

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Abstract

【課題】本発明は、スイッチング素子の遅延動作等により発生する横流電流により生じるフルブリッジ回路の入出力電流および各スイッチング素子のドライバ電圧の不均等を抑制し、Ｄ級フルブリッジ回路の増幅器の誤動作の発生を抑制する。【解決手段】本発明のＤ級フルブリッジ増幅器のドライバ装置は、フルブリッジ回路を構成する２つのハイサイドスイッチング素子を駆動する２つのハイサイドドライバ回路の低電圧側の基準電位を直流的に等電位とし、ブリッジ回路とハイサイドドライバ回路との間を流れる横流電流による各スイッチング素子のドライバ電圧不均等の発生を抑制する。複数のＤ級フルブリッジ増幅器を駆動する構成において、各Ｄ級フルブリッジ増幅器を駆動するドライバ回路に対してドライバ電源を個別に設け、複数のＤ級フルブリッジ増幅器間を流れる横流電流を抑制する。【選択図】図１

Description

本願発明は、Ｄ級フルブリッジ増幅器のスイッチング素子を駆動するドライバ装置に関する。
Ｄ級フルブリッジ増幅器は、ＭＯＳＦＥＴ等の半導体スイッチング素子のフルブリッジ回路により構成され、スイッチング素子をオン／オフ切り替え動作させてチョッパ回路として動作させることにより、直流電源の直流電圧を直流電圧あるいは交流電圧に変換する電力変換装置として用いられる。Ｄ級フルブリッジ増幅器を用いた電力変換装置として、例えば、降圧チョッパ形ＤＣＤＣコンバータ、昇圧チョッパ形ＤＣＤＣコンバータ、ＤＣＡＣインバータ等が知られている。スイッチング素子のオン／オフ動作はドライバ装置によって行われる。ドライバ装置は、各スイッチング素子を駆動するドライバ回路と、ドライバ回路にドライバ電圧を印加するドライバ電源とを備える。
Ｄ級フルブリッジ増幅器を用いた電力変換装置では、各スイッチング素子のスイッチング動作において、高電圧側（ハイサイド）のスイッチング素子と低電圧側（ローサイド）のスイッチング素子を、基準電圧を異にするドライバ回路で駆動することにより電力変換を行っている。
ハイサイド側のドライバ回路は、高電圧側（ハイサイド）のハイサイドスイッチング素子において、スイッチング素子のゲートに印加する電圧はソース電圧よりも高い電圧である必要がある。また、基準電圧が異なるハイサイド側のドライバ回路とローサイド側のドライバ回路との間の短絡を防ぐ必要がある。このような電気的な必要性から、ハイサイド側のドライバ回路に電圧を印加するハイサイドドライバ電源として、ハイサイド側のドライバ回路とローサイド側のドライバ回路とを電気的に絶縁したに絶縁電源（フローティング電源）が用いられる。特許文献１には、ハイサイド側の絶縁電源としてパワードライバ変圧器を用いた構成が示されている。
電力変換装置の応答を高速化するために、ハイサイドスイッチング素子，及びローサイドスイッチング素子を例えばＭＨｚ帯の高周波で駆動することが行われる。この高周波化により、スイッチング素子には高周波の変位電圧Ｖsが発生する。この高周波の変位電圧Ｖsは、ハイサイドドライバ電源の絶縁トランスに対して、ハイサイドスイッチング素子のソース側対地電圧の変位電圧として印加される。絶縁トランスの寄生容量には、高周波の変位電圧Ｖsの変化に伴う微分電流が漏れ電流として流れる。ハイサイドドライバ電源の絶縁トランスの寄生容量の漏れ電流は、ハイサイド側のハイサイドスイッチング素子を誤動作させる要因となる。特許文献２には、ハイサイド側の絶縁電源の絶縁トランスの寄生容量に流れる漏れ電流を抑制するためにコモンモードリアクトルを設けた構成が示されている。
図１７は、Ｄ級フルブリッジ増幅器を用いた電力変換装置の一構成例を示している。Ｄ級フルブリッジ増幅器１２０は、例えばＭＯＳＦＥＴを用いたブリッジ回路１２１によるチョッパ回路と、出力トランス１２２とにより構成される。絶縁電源のハイサイドドライバ電源１１２-Hは、絶縁トランスを介してハイサイド側のハイサイドドライバ回路１１１-H1、及び１１１-H2に接続され、ブリッジ回路１２１のハイサイドスイッチング素子Ｑ１、Ｑ２のゲートにドライバ電圧を印加し、ハイサイドスイッチング素子Ｑ１，Ｑ２を駆動する。絶縁電源のローサイドドライバ電源１１２-Lは、絶縁トランスを介してローサイド側のローサイドドライバ回路１１１-L3、１１１-L4に接続され、ブリッジ回路１２１のローサイドスイッチング素子Ｑ３、Ｑ４にドライバ電圧を印加し、ローサイドスイッチング素子Ｑ３、Ｑ４を駆動する。ブリッジ回路１２１は、オン／オフ動作により直流電源１３０の直流電圧を電力変換し、出力トランス１２２から交流電圧を出力する。
ハイサイド側のハイサイドドライバ装置１１０-Hは、ハイサイドドライバ電源１１２-H、及びハイサイドドライバ回路１１１-H1、１１１-H2を備える。ハイサイドドライバ回路１１１-H1及び１１１-H2は、ハイサイドドライバ電源１１２-Hの直流電圧をグランドから絶縁した直流電圧に変換し、ハイサイドスイッチング素子Ｑ１、Ｑ２のゲートにゲート信号を出力する。ハイサイドドライバ回路１１１-H1、１１１-H2は、低電圧側をハイサイドドライバ電源１１２-Hの低電圧側に接続することによりグランドから絶縁した状態としている。図１７の構成例では、ハイサイドドライバ回路１１１-H1、１１１-H2の基準電位を直流電源１３０の中点電圧ＶＮとしている。
ローサイド側のローサイドドライバ装置１１０-Lは、ローサイドドライバ電源１１２-L、及びローサイドドライバ回路１１１-L3、１１１-L4を備える。ローサイドドライバ回路１１１-L3及び１１１-L4は、ローサイドドライバ電源１１２-Lの直流電圧をグランドから絶縁した直流電圧に変換し、ローサイドスイッチング素子Ｑ３、Ｑ４のゲートにゲート信号を出力する。ローサイドドライバ回路１１１-L3、１１１-L4は、低電圧側をローサイドドライバ電源１１２-Lの低電圧側に接続することによりグランドから絶縁した状態としている。図１７の構成例では、ローサイド側のローサイドドライバ回路１１１-L3、１１１-L4の基準電位を直流電源１３０の低圧側としている。
ハイサイドドライバ電源１１２-Hとハイサイドドライバ回路１１１-H1との間、及びハイサイドドライバ電源１１２-Hとハイサイドドライバ回路１１１-H2との間において、漏れ電流を抑制するために設けたコモンモードリアクトルの漏れインダクタンスと、ハイサイドドライバ電源１１２-Hやハイサイドドライバ回路１１１-H1、１１１-H2が備えるキャパシタンスとにより共振回路が形成される。共振回路による共振現象は、電力変換装置の誤動作の要因となる。共振回路による共振電流を減衰させるために、ハイサイドドライバ回路１１１-H1及びハイサイドドライバ回路１１１-H2の各高電圧側及び各低電圧側のそれぞれにダンピング抵抗Ｒを設けられる。
ローサイド側のローサイド絶縁トランスには高周波の変位電圧が印加されないため、高周波の変位電圧Ｖsの変化に伴う漏れ電流は発生しない。そのため、ローサイド側では漏れ電流を抑制するコモンモードリアクトル、及び共振回路の共振電流を減衰させるダンピング抵抗Ｒを設けることは要さない。
特開２００６−１８７１３８号公報（［０００４］、図５参照） 特開２０１８−１２９８９１号公報
Ｄ級フルブリッジ増幅器を構成するチョッパ回路において、フルブリッジ回路を構成するハイサイド側のハイサイドスイッチング素子Ｑ１，Ｑ２、及びローサイド側のローサイドスイッチング素子Ｑ３，Ｑ４のスイッチング動作は、正常状態では所定のオン時間及びオフ時間で行われるが、スイッチング素子の動作特性や印加電圧の変動等により、スイッチング素子のオンからオフに切り替わるタイミングが遅延し、何れかのスイッチング素子のオン時間が他のスイッチング素子のオン時間よりも長くなる場合がある。このスイッチング素子の遅延動作は、Ｄ級フルブリッジ増幅器内を循環する電流を発生させる要因となる。以下では、Ｄ級フルブリッジ増幅器内を循環する電流を横流電流で表記する。この横流電流は、フルブリッジ回路の入出力電流および各スイッチング素子のドライバ電圧を不均等にさせ、Ｄ級フルブリッジ増幅器の誤動作の要因となる。
本発明は、電力変換器においてＤ級フルブリッジ増幅器に発生する横流電流を要因とするＤ級フルブリッジ増幅器の誤動作を抑制することを主課題とし、横流電流により影響を受けるフルブッリジ回路の入出力電流および各スイッチング素子のドライバ電圧を均等にさせることを副課題とする。
第１の副課題は、Ｄ級フルブリッジ増幅器において、スイッチング素子の遅延動作によりブリッジ回路とハイサイドドライバ回路との間に発生する横流電流により不均等になるスイッチング素子のドライバ電圧を均等にさせることにある。ブリッジ回路からハイサイドドライバ回路に向かう横流電流の電流値と、ハイサイドドライバ回路からブリッジ回路に向かう横流電流の電流値とに差異が生じると、２つのハイサイドスイッチング素子に対するドライバ電流及びドライバ電圧が不均等となり、スイッチング動作に支障が生じる。
第２の副課題は、複数のＤ級フルブリッジ増幅器のブリッジ回路を駆動する各ドライバ回路を一つの共通ドライバ電源で駆動する構成において、何れかのＤ級フルブリッジ増幅器のブリッジ回路に発生したスイッチング素子に遅延動作により、直流電源とＤ級フルブリッジ増幅器と共通ドライバ電源とで形成される閉回路に流れる横流電流により不均等になるフルブリッジ回路の入出力電流を均等にさせることにある。異なるＤ級フルブリッジ増幅器間で横流電流が流れると、主電源である直流電源とＤ級フルブリッジ増幅器と間の往路電流と復路電流が不均等となり、複数のＤ級フルブリッジ増幅器の増幅動作に支障が生じる。
本発明は前記した従来の問題点の主課題を解決して、スイッチング素子の遅延動作により発生する横流電流を要因とするＤ級フルブリッジ増幅器の誤動作を抑制することを目的とする。
本発明は従来の問題点の第１の副課題を解決し、Ｄ級フルブリッジ増幅器において、スイッチング素子の遅延動作によりブリッジ回路とハイサイドドライバ回路との間に発生する横流電流により不均等になるスイッチング素子のドライバ電圧を均等にさせることを目的とする。
本発明は従来の問題点の第２の副課題を解決し、複数のＤ級フルブリッジ増幅器のブリッジ回路を駆動する各ドライバ回路をドライバ電源で駆動する構成において、何れかのＤ級フルブリッジ増幅器のブリッジ回路に発生したスイッチング素子に遅延動作が生じた場合において、直流電源とＤ級フルブリッジ増幅器と共通ドライバ電源とで形成される閉回路に流れる横流電流により不均等になるフルブリッジ回路の入出力電流を均等にさせることを目的とする。
本発明は、直流電源の直流電圧を電力変換するＤ級フルブリッジ増幅器が備える、２つのハイサイドスイッチング素子と２つのローサイドスイッチング素子の４つのスイッチング素子のフルブリッジ回路の各スイッチング素子を駆動するＤ級フルブリッジ増幅器のドライバ装置である。
本発明のＤ級フルブリッジ増幅器のドライバ装置は、ドライバ装置が備えるハイサイドドライバ回路の基準電位、及び／又はドライバ電源装置の構成により、主課題であるスイッチング素子の遅延動作により発生する横流電流を要因とするＤ級フルブリッジ増幅器の誤動作を抑制する。
Ｄ級フルブリッジ増幅器のフルブリッジ回路を構成する４つのスイッチング素子の内、２つのハイサイドスイッチング素子をそれぞれ駆動する２つのハイサイドドライバ回路の低電圧側の基準電位を直流的に等電位とする。この直流的な等電位の構成は、２つのハイサイドスイッチング素子のドライバ電圧間の直流成分の発生を阻止し、ブリッジ回路とハイサイドドライバ回路との間を流れる横流電流によるスイッチング素子のドライバ電圧の不均等を抑制し、不均等なドライバ電圧によるＤ級フルブリッジ増幅器の誤動作を抑制する。
また、一つの直流電源を基準電源により複数のＤ級フルブリッジ増幅器を駆動する構成において、各Ｄ級フルブリッジ増幅器を駆動するドライバ回路を一つのドライバ電源を共用する構成に代えて各ドライバ回路に対して個別のドライバ電源を設ける。複数のＤ級フルブリッジ増幅器の各ドライバ回路に対してドライバ電源を分離させる構成によれば、直流電源と共通ドライバ電源を介して複数のＤ級フルブリッジ増幅器間を繋ぐ経路の閉回路は形成されない。これにより閉回路を流れる横流電流によるフルブリッジ回路の入出力電流の不均等を抑制し、不均等な入出力電流によるＤ級フルブリッジ増幅器の誤動作を抑制する。
本発明のＤ級フルブリッジ増幅器のドライバ装置は、２つのハイサイドスイッチング素子と２つのローサイドスイッチング素子の４つのスイッチング素子のフルブリッジ回路を備え、直流電源の直流電圧を電力変換するＤ級フルブリッジ増幅器において各スイッチング素子を駆動するドライバ装置であり、以下の構成を備える。
（Ａ）各スイッチング素子を駆動するドライバ回路と、
（Ｂ）ドライバ回路に電圧を印加するドライバ電源とを備える。
ドライバ回路は、
（Ａ１）２つのハイサイドスイッチング素子を駆動する２つのハイサイドドライバ回路と、
（Ａ２）２つのローサイドスイッチング素子を駆動する２つのローサイドドライバ回路とを備える。
ドライバ電源は、
（Ｂ１）２つのハイサイドドライバ回路にドライバ電圧を印加するハイサイドドライバ電源と、
（Ｂ２）２つのローサイドドライバ回路にドライバ電圧を印加するハローサイドドライバ電源とを備える。
２つのハイサイドドライバ回路は、
（ａ）高電圧側にハイサイドドライバ電源の高電圧側が接続され、
（ｂ）低電圧側にハイサイドドライバ電源の低電圧側に接続され、
（ｃ）低電圧側の電位は、接地電位から絶縁された基準電位に対して直流的に等電位である。
フルブリッジ回路は、
（ｄ）一方のハイサイドスイッチング素子とローサイドスイッチング素子との直列回路の中点と、他方のハイサイドスイッチング素子とローサイドスイッチング素子との直列回路の中点とは等電位である。
２つのハイサイドドライバ回路の低電圧側の基準電位を直流的に等電位とする構成（ｃ），（ｄ）は、２つのハイサイドスイッチング素子のドライバ電圧間の直流成分の発生を阻止し、ブリッジ回路とハイサイドドライバ回路との間を流れる横流電流によるスイッチング素子のドライバ電圧の不均等を抑制する。
２つのハイサイドドライバ回路の低電圧側の基準電位を直流的に等電位とする構成において、直流的な基準電位は複数の構成を選択することができる。
第１の構成：
第１の構成は、直流的な基準電位を直流電源の中点の電位とする。第１の構成において、２つのハイサイドドライバ回路の低電圧側と中点との直流的な接続を、直結又はインダクタンスを介して行う。
第２の構成：
第２の構成は、直流的な基準電位をＤ級フルブリッジ増幅器の出力端子の電位とする。第２の構成において、２つのハイサイドドライバ回路の低電圧側とＤ級フルブリッジ増幅器の出力端子との接続を、直結又はインダクタンスを介して行う。
第３の構成：
第３の構成は、直流的な基準電位を接地電位から絶縁された基準電源の電位とする。第２の構成において、２つのハイサイドドライバ回路の低電圧側と基準電源との接続を、直結又はインダクタンスを介して行う。
本発明のＤ級フルブリッジ増幅器のドライバ装置は、２つのハイサイドスイッチング素子と２つのローサイドスイッチング素子の４つのスイッチング素子のフルブリッジ回路を備え、直流電源の直流電圧を電力変換するＤ級フルブリッジ増幅器において各スイッチング素子を駆動するドライバ装置であり、以下の構成を備える。
（Ａ）前記スイッチング素子を駆動するドライバ回路と、
（Ｂ）前記ドライバ回路に電圧を印加するドライバ電源とを備える。
ドライバ電源は、直流電源に対して並列接続された複数のＤ級フルブリッジ増幅器に対して独立して個々に備える。
ハイサイドドライブ回路側は個々に備える必要があるがローサイドドライブ回路は共通のドライバ電源を使用しても問題ない。
複数のＤ級フルブリッジ増幅器の各ドライバ回路に対してドライバ電源を分離させ、独立して個々に設ける構成によれば、直流電源と共通ドライバ電源を介して複数のＤ級フルブリッジ増幅器間を繋ぐ経路の閉回路は形成されない。これにより閉回路を流れる横流電流によるフルブリッジ回路の入出力電流の不均等を抑制する。
複数のＤ級フルブリッジ増幅器間で流れる横流電流を抑制することにより、直流電源から各Ｄ級フルブリッジ増幅器との間において、直流電源からＤ級フルブリッジ増幅器に向かう往路の往路電流と、Ｄ級フルブリッジ増幅器から直流電源に戻る復路の復路電流との間で不均等な電流は発生しない。これにより、横流電流による複数のＤ級フルブリッジ増幅器の増幅動作の支障発生は抑制される。また、各Ｄ級フルブリッジ増幅器に流入する電流と流出する電流が均等であるため、各Ｄ級フルブリッジ増幅器の入出力測定が可能となる。
本発明のＤ級フルブリッジ増幅器のドライバ装置は、２つのハイサイドスイッチング素子と２つのローサイドスイッチング素子の４つのスイッチング素子のフルブリッジ回路を備え、直流電源の直流電圧を電力変換するＤ級フルブリッジ増幅器において各スイッチング素子を駆動するドライバ装置であり、第１の副課題を解決する構成、及び第２の副課題を解決する構成を備え、各Ｄ級フルブリッジ増幅器を単位として内部を流れる横流電流、及び複数のＤ級フルブリッジ増幅器間を流れる横流電流の二種類の横流電流により生じるＤ級フルブリッジ回路の増幅器の誤動作を抑制する。
第１の副課題を解決する構成は、２つのハイサイドスイッチング素子のドライバ電圧間の直流成分の発生を阻止して、ブリッジ回路とハイサイドドライバ回路との間を流れる横流電流によるスイッチング素子のドライバ電圧の不均等の発生を抑制する。第２の副課題を解決する構成は、複数のＤ級フルブリッジ増幅器間を繋ぐ経路の閉回路が形成されないようにし、複数のＤ級フルブリッジ増幅器間を流れる横流電流の発生を抑制する。
以上説明したように、本発明によれば、横流電流により生じるＤ級フルブリッジ回路の増幅器の誤動作の発生を抑制することがきる。
第１の副課題に対して、Ｄ級フルブリッジ増幅器において、スイッチング素子の遅延動作によりブリッジ回路とハイサイドドライバ回路との間に発生する横流電流によるスイッチング素子のドライバ電圧の不均等を抑制することができる。
第２の副課題に対して、複数のＤ級フルブリッジ増幅器のブリッジ回路をドライバ電源で駆動する構成において、何れかのＤ級フルブリッジ増幅器のブリッジ回路に発生したスイッチング素子に遅延動作が生じた場合に、直流電源とＤ級フルブリッジ増幅器と共通ドライバ電源の閉回路が形成されないようにし、複数のＤ級フルブリッジ増幅器間を流れる横流電流を抑制し、横流電流によるフルブリッジ回路の入出力電流の不均等を抑制することができる。
本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成を説明するための概略構成図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成の動作例を説明するための流れ図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成の動作例を説明するための流れ図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成の変形例を説明するための概略構成図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成の比較構成例を説明するための概略構成図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成の比較構成例の動作例を説明するための流れ図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成の比較構成例の動作例を説明するための流れ図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第２の構成を説明するための概略構成図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第２の構成の動作例を説明するための流れ図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置のＮ個のＤ級フルブリッジ増幅器に適用した場合の概略構成図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第２の構成の比較構成例を説明する概略構成図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の第２の構成の比較構成例の動作例を説明するための流れ図である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の回路例１である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の回路例２である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の比較回路例である。 本発明のＤ級フルブリッジ増幅器のドライバ装置の比較回路例である。 Ｄ級フルブリッジ増幅器を用いた電力変換装置の一構成例を示す図である。
以下、図１〜図７を用いて本発明の第１の構成を説明し、図８〜図１２を用いて本発明の第２の構成を説明し、図１３〜図１６を用いて本発明の回路例及び比較回路を説明する。
［第１の構成］
以下、第１の構成について、図１〜図４を用いて本発明の第１の構成例を説明し、図５〜図７を用いて第１の構成の比較構成例を説明する。
本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成は、２つのハイサイドドライバ回路の低電圧側の基準電位を直流的に等電位とする構成を備え、この構成により、２つのハイサイドスイッチング素子のドライバ電圧間の直流成分の発生を阻止し、ブリッジ回路とハイサイドドライバ回路との間を流れる横流電流によるスイッチング素子のドライバ電圧の不均等の発生を抑制する。
本発明の第１の構成例を図１〜図４を用いて説明する。図１は本発明のＤ級フルブリッジ増幅器のドライバ装置の第１の構成を説明するための概略構成図であり、図２，図３は第１の構成の動作例を説明するための流れ図である。図４は第１の構成の変形例を説明するための概略構成図である。
（１）構成例
図１において、Ｄ級フルブリッジ増幅器２０は、フルブリッジ回路２１及び出力トランス２２を備え、直流電源３０の直流電圧をフルブリッジ回路２１のスイッチング動作により電力変換し、出力トランス２２から出力する。フルブリッジ回路２１は、ハイサイドスイッチング素子Ｑ１、Ｑ２、及びローサイドスイッチング素子Ｑ３、Ｑ４の４つのスイッチング素子を備え、ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ３の直列回路を一方のレグとし、ハイサイドスイッチング素子Ｑ２とローサイドスイッチング素子Ｑ４の直列回路を他方のレグとしてブリッジ回路を構成する。ハイサイドスイッチング素子Ｑ１、Ｑ２の高電圧側には直流電源３０の高電圧側が接続され、ローサイドスイッチング素子Ｑ３、Ｑ４の低電圧側には直流電源３０の低電圧側が接続され、一方のレグの点Ｘ及び他方のレグの点Ｙを出力トランス２２の入力側に接続する。
ドライバ装置１０は、フルブリッジ回路２１のスイッチング素子のゲートにドライバ電圧を印加し、当該スイッチング素子を駆動させるドライバ回路１１、及びドライバ回路１１にドライバ電圧を印加するドライバ電源１２を備える。
ドライバ回路１１は、ハイサイドスイッチング素子Ｑ１を駆動させるハイサイドドライバ回路１１-H1、ハイサイドスイッチング素子Ｑ２を駆動させるハイサイドドライバ回路１１-H2、ローサイドスイッチング素子Ｑ３を駆動させるローサイドドライバ回路１１-L3、ローサイドスイッチング素子Ｑ４を駆動させるローサイドライバ回路１１-L4を備える。
ドライバ電源１２は、ハイサイドドライバ電源１２-Hとローサイドドライバ電源１２-Lとを備える。ハイサイドドライバ電源１２-Hは、ハイサイドドライバ回路１１-H1、及びハイサイドドライバ回路１１-H2にドライバ電圧を印加し、ローサイドドライバ電源１２-Lは、ローサイドドライバ回路１１-L3、及びローサイドドライバ回路１１-L4にドライバ電圧を印加することを備える。
ハイサイドドライバ回路１１-H1とハイサイドドライバ回路１１-H2の高電圧側は、ダンピング抵抗Ｒd-H1を介してハイサイドドライバ電源１２-Hの高電圧側に接続される。ダンピング抵抗Ｒd-H1は、ハイサイド側において漏れインダクタンスと寄生容量による共振回路に流れる共振電流を減衰させる。なお、このダンピング抵抗Rd-H1は必ずしも必要ではない。
ハイサイドドライバ回路１１-H1の低電圧側は、ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ３の点Ｘに接続され、ハイサイドドライバ回路１１-H2の低電圧側は、ハイサイドスイッチング素子Ｑ２とローサイドスイッチング素子Ｑ４の点Ｙに接続されると共に、直流電源３０の高電圧側と低電圧側の中点Ｍに接続される。
スイッチング素子に遅延動作が発生しない場合には、ハイサイドドライバ回路１１-H1及びハイサイドドライバ回路１１-H2の低電圧側は、ダンピング抵抗を介することなく直結されることにより等電位となり、直流電源３０の中点Ｍに接続されることにより中点電圧ＶDD／２の基準電位に保持される。なお、直流電源３０の電圧をＶDDとしている。これにより、フルブリッジ回路２１とハイサイドドライバ回路１１-H1及びハイサイドドライバ回路１１-H2との間に横流電流は流れない。
一方、ローサイドドライバ回路１１-L3とローサイドドライバ回路１１-L4の高電圧側は、ダンピング抵抗を介することなくローサイドドライバ電源１２-Lの高電圧側に直結される。なお、ローサイド側は、ハイサイドドライバ回路と同様に、ダンピング抵抗を介して接続してもよい。
ローサイドドライバ回路１１-L3及びローサイドドライバ回路１１-L4の低電圧側は、ダンピング抵抗を介することなく直結されることにより等電位となり、直流電源３０の低電圧側に接続されることにより所定の基準電位に保持される。
ローサイド側は高周波の変位電圧による漏れ電流が発生しないため、コモンモードリアクトルと寄生容量で構成される共振回路の共振電流を減衰させるダンピング抵抗を要さない。そのため、ローサイドドライバ回路１１-L3、及びローサイドドライバ回路１１-L4の低電圧側は直結されて等電位となり基準電位に保持される。これにより、スイッチング素子に遅延動作が発生しない場合には、フルブリッジ回路２１とローサイドドライバ回路１１―L3及びローサイドドライバ回路１１-L3との間においても横流電流は流れない。
次に、スイッチング素子に遅延動作が発生した場合の動作例について説明する。以下では、ローサイドスイッチング素子に遅延動作が発生した動作例について図２を用いて説明し、ハイサイドスイッチング素子に遅延動作が発生した動作例について図３を用いて説明する。
（２）動作例１：
図２において、動作例１はローサイドスイッチング素子Ｑ４に遅延動作が発生した動作例である。ローサイドスイッチング素子Ｑ４の遅延動作によりローサイドスイッチング素子Ｑ４のオン時間が所定時間よりも遅延する（Ｓ１）。
（２−１）ハイサイド側の動作
ローサイドスイッチング素子Ｑ４に遅延動作が発生した動作状態では、中点電位ＭがVDD/2ではなくなり、中点電位Ｍからみると、点Ｙに直流電圧成分が発生したとみなせる（Ｓ２−Ｈ）。この直流電圧成分により、ドライバ回路１１-H2からブリッジ回路２１に直流電流Ｉy-Hが流入し（Ｓ３−Ｈ）、ブリッジ回路２１からドライバ回路１１-H1に直流電流Ｉx-Hが流出し（Ｓ４−Ｈ）、横流電流が流れる。この横流電流により、ドライバ回路１１−１H2のリターン側に抵抗があると電圧が発生し、ドライバ電圧の不均等が発生する。
本願発明は、ドライバ回路１１-H2からブリッジ回路２１へのリターン側においてダンピング抵抗を削除して直結する構成としている。この構成により横流電流は流れるが、ドライバ回路の電圧は横流電流により影響を受けないため、ハイサイドドライバ回路１１-H1がスイッチング素子Ｑ１に印加するドライバ電圧Vdx-Hと、ハイサイドドライバ回路１１-H2がスイッチング素子Ｑ２に印加するドライバ電圧Vdy-Hとの間に不均等電圧は発生しない（Ｓ５−Ｈ）。
（２−２）ローサイド側の動作：
ローサイド側では、ドライバ回路の低電圧側がＱ３、Ｑ４の低電圧側（直流電源の低圧側）に接続されているため基準電位に保持される（Ｓ２−Ｌ）。ローサイドドライバ回路１１-L3とローサイドドライバ回路１１-L4の間に電圧差ΔＶxy-Lは発生しない（Ｓ３−Ｌ）。電圧差ΔＶxy-Lが無いことから、ローサイドドライバ回路１１-L3からフルブリッジ回路２１に向かう直流の横流電流Ｉy-Lは発生しない（Ｓ４−Ｌ）。同様に、フルブリッジ回路２１からローサイドドライバ回路１１-L4に向かう直流の横流電流Ｉｘ-Lも発生しない（Ｓ５−Ｌ）。横流電流Ｉx-L及び横流電流Ｉy-Lは発生しないため、ローサイドドライバ回路１１-L3がスイッチング素子Ｑ３に印加するドライバ電圧Vdx-Lと、ローサイドドライバ回路１１-L4がスイッチング素子Ｑ４に印加するドライバ電圧Vdy-Lとの間に不均等電圧は発生しない（Ｓ６−Ｌ）。
（３）動作例２：
図３において、動作例２はハイサイドスイッチング素子Ｑ１に遅延動作が発生した動作例である。ハイサイドスイッチング素子Ｑ１の遅延動作によりハイサイドスイッチング素子Ｑ１のオン時間が所定時間よりも遅延する（Ｓ１１）。
（３−１）ハイサイド側の動作：
ハイサイドスイッチング素子Ｑ１に遅延動作が発生した動作状態では、中点電位ＭがVDD/2ではなくなり、中点電位Ｍからみると、点Ｘに直流電圧成分が発生したとみなせる（Ｓ１２−Ｈ）。この直流電圧成分により、ブリッジ回路２１からドライバ回路１１-H2に直流電流Ｉy-Hが流入し（Ｓ１３−Ｈ）、ドライバ回路１１-H1からブリッジ回路２１に直流電流Ｉx-Hが流出し（Ｓ１４−Ｈ）、横流電流が流れる。この横流電流により、ドライバ回路１１−１H2のリターン側に抵抗があると電圧が発生し、ドライバ電圧の不均等が発生する。
本発明のドライバ装置は、ドライバ回路１１-Ｈ2からブリッジ回路２１へのリターン側においてダンピング抵抗を削除して直結する構成としている。この構成により横流電流は流れるが、ドライバ回路の電圧は横流電流により影響を受けない。そのため、ハイサイドドライバ回路１１-H1がスイッチング素子Ｑ１に印加するドライバ電圧Vdx-Hと、ハイサイドドライバ回路１１-H2がスイッチング素子Ｑ２に印加するドライバ電圧Vdy-Hとの間に不均等電圧は発生しない（Ｓ１５−Ｈ）。
（３−２）ローサイド側の動作：
ローサイド側では、ドライバ回路の低電圧側は、Ｑ３およびＱ４の低電圧側と接続されているために保持される（Ｓ１２−Ｌ）。そのためローサイドドライバ回路１１-L3とローサイドドライバ回路１１-L4の間に電圧差は発生しない（Ｓ１３−Ｌ）。電圧差が無いことから、ローサイドドライバ回路１１-L3、１１-L4からフルブリッジ回路２１に向かう直流の横流電流は発生しない（Ｓ１４−Ｌ）。また、フルブリッジ回路２１からローサイドドライバ回路１１-L3、１１-L4に向かう直流の横流電流は発生しない（Ｓ１５−Ｌ）。横流電流Ｉx-L及び横流電流Ｉy-Lは発生しないため、ローサイドドライバ回路１１-L3がスイッチング素子Ｑ３に印加するドライバ電圧Vdx-Lと、ローサイドドライバ回路１１-L4がスイッチング素子Ｑ４に印加するドライバ電圧Vdy-Lとの間に不均等電圧は発生しない（Ｓ１６−Ｌ）。
（４）第１の構成の変形例：
図４は第１の構成の変形例を説明するための概略構成図である。第１の構成の変形例は、ハイサイドドライバ回路１１-H1とハイサイドドライバ回路１１-H2の各低電圧側を直流的に接続する構成として、基準電位に対して直結させる接続構成に代えて、基準電位に対してインダクタンスを介して接続させる構成である。
図４に示す構成では、ハイサイドドライバ回路１１-H1の低電圧側とハイサイドドライバ回路１１-H2の低電圧側との間をインダクタンスＬxを介して接続し、ハイサイドドライバ回路１１-H2の低電圧側と中点Ｍとの間をインダクタンスＬyを介して接続する。第１の構成の変形例によれば、インダクタンスＬx、Ｌyの直流電流に対するインピーダンス成分は無視できるため、直流的な接続と等価となる。
以下、第１の構成の比較構成例として、ハイサイドドライバ回路の低電圧側と基準電位との間にダンピング抵抗を接続した構成について説明する。
（１）比較構成例
図５は第１の構成の比較構成例を説明するための概略構成図であり、図６，図７は第１の構成の比較構成例の動作例を説明するための流れ図である。
図５において、第１の構成の比較構成例は、本発明の第１の構成において、ハイサイドドライバ回路１１-H1の高電圧側とハイサイドドライバ電源１２-Hの高電圧側との間に設けられたダンピング抵抗Ｒd-H1に加えて、ハイサイドドライバ回路１１-H1の低電圧側とハイサイドドライバ電源１２-Hの低電圧側との間にダンピング抵抗Ｒd-L1が設けられ、ハイサイドドライバ回路１１-H2の高電圧側とハイサイドドライバ電源１２-Hの高電圧側との間に設けられたダンピング抵抗Ｒd-H2に加えて、ハイサイドドライバ回路１１-H2の低電圧側とハイサイドドライバ電源１２-Hの低電圧側との間にダンピング抵抗Ｒd-L2が設けられる。
次に、スイッチング素子に遅延動作が発生した場合の比較動作例について説明する。以下では、ローサイドスイッチング素子に遅延動作が発生したときの比較動作例について図６を用いて説明し、ハイサイドスイッチング素子に遅延動作が発生したときの比較動作例について図７を用いて説明する。
（２）比較動作例１：
図６において、比較動作例１はローサイドスイッチング素子Ｑ４に遅延動作が発生した比較動作例である。ローサイドスイッチング素子Ｑ４の遅延動作によりローサイドスイッチング素子Ｑ４のオン時間が所定時間よりも遅延する（Ｓ２１）。
（２−１）ハイサイド側の比較動作：
図６の左側はハイサイド側の動作状態を示している。ハイサイド側では、ハイサイドスイッチング素子Ｑ２とローサイドスイッチング素子Ｑ４の点Ｙは中点Ｍの電圧ＶMよりも低電圧となる（Ｓ２２−Ｈ）。点Ｙは中点Ｍの電圧ＶMよりも低電圧となるため、ハイサイドドライバ回路１１-H1とハイサイドドライバ回路１１-H2の間に電圧差ΔＶxy-Hが発生する（Ｓ２３−Ｈ）。
ハイサイドドライバ回路１１-H2からフルブリッジ回路２１の点Ｙに向かって直流の横流電流Ｉy-Hが流れ（Ｓ２４−Ｈ）、フルブリッジ回路２１の点Ｘからハイサイドドライバ回路１１-H1に向かって直流の横流電流Ｉx-Hが流れる（Ｓ２５−Ｈ）。横流電流Ｉx-H及び横流電流Ｉy-Hの発生により、ハイサイド側においてハイサイドドライバ回路１１-H1に流れるドライバ電流Ｉdx-Hと、ハイサイドドライバ回路１１-H2に流れるドライバ電流Ｉdy-Hに差異が生じる（Ｓ２６−Ｈ）。
このドライバ電流Ｉdx-Hとドライバ電流Ｉdy-Hとの差異により、ハイサイドドライバ回路１１-H1がハイサイドスイッチング素子Ｑ１に印加するドライバ電圧Vdx-Hと、ハイサイドドライバ回路１１-H2がハイサイドスイッチング素子Ｑ２に印加するドライバ電圧Vdy-Hとは不均等となる（Ｓ２７−Ｈ）。
比較構成例では、ハイサイドドライバ回路１１-H1及びハイサイドドライバ回路１１-H2の低電圧側にダンピング抵抗（Ｒd-L1，Ｒd-L2）が設けられた構成であるため、点Ｘと点Ｙとの間に直流電圧成分が発生し、点Ｘの電圧Ｖx及び点Ｙの電圧Ｖyの間に電圧差ΔＶxy-Hが生じると共に、中点Ｍの電圧ＶMと異なる電圧となり、ハイサイドドライバ回路１１-H2からフルブリッジ回路２１の点Ｙに向かって直流電流Ｉy-Hが流れ、フルブリッジ回路２１のブリッジ回路の点Ｘからハイサイドドライバ回路１１-H1に向かう直流電流Ｉx-Hが流れる。
ハイサイドドライバ回路１１-H1及びハイサイドドライバ回路１１-H2の低電圧側にダンピング抵抗が接続された構成では、スイッチング素子Ｑ４の遅延動作により、ゲート信号がΔTだけオン状態が長引くと、中点Ｍの電圧ＶMは中点電圧ＶDD／２より低電圧となる。なお、ΔTの時間幅は、例えば１ns程度である。
中点Ｍの電圧ＶMの低下は、中点Ｍから見ると点Ｙに直流電圧成分が発生したと見なすことができ、点Ｙの電圧Ｖyは中点Ｍの電圧ＶMよりも低電圧となり、ハイサイドドライバ回路１１-H2からフルブリッジ回路２１の点Ｙに向かって直流電流Ｉy-Hが流れ込むことになる。遅延動作による信号遅延のない点Ｘの電圧Ｖxは点Ｙの電圧Ｖyよりも高電圧となり、フルブリッジ回路２１の点Ｘからハイサイドドライバ回路１１-H1に直流電流Ｉx-Hが流れ込む。
これにより、ハイサイドドライバ回路１１-H1がハイサイドスイッチング素子Ｑ１に印加するドライバ電圧Ｖdx-Hと、ハイサイドドライバ回路１１-H2がハイサイドスイッチング素子Ｑ２に印加するドライバ電圧Ｖdy-Hとは異なる電圧となる。
（２−２）ローサイド側の比較動作：
図６の右側はローサイド側の動作状態を示している。ローサイド側では、ドライバ回路の低電圧側は、Ｑ３およびＱ４の低電圧側と接続されているため接地電位の基準電位に保持される（Ｓ２２−Ｌ）。電圧差が無いことから、ローサイドドライバ回路１１-L3、１１-L4とフルブリッジ回路２１間に直流の横流電流は発生しない（Ｓ２３−Ｌ）。ローサイドドライバ回路１１-L3がスイッチング素子Ｑ３に印加するドライバ電圧Vdx-Lと、ローサイドドライバ回路１１-L4がスイッチング素子Ｑ４に印加するドライバ電圧Vdy-Lとの間に不均等電圧は発生しない（Ｓ２４−Ｌ）。
（３）比較動作例２：
図７において、動作例２はハイサイドスイッチング素子Ｑ１に遅延動作が発生した比較動作例である。ハイサイドスイッチング素子Ｑ１の遅延動作によりハイサイドスイッチング素子Ｑ１のオン時間が所定時間よりも遅延する（Ｓ３１）。
（３−１）ハイサイド側の比較動作：
図７の左側はハイサイド側の動作状態を示している。ハイサイド側では、ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ３の点Ｘは中点Ｍの電圧ＶMよりも高電圧となる（Ｓ３２−Ｈ）。点Ｘは中点Ｍの電圧ＶMよりも高電圧となるため、ハイサイドドライバ回路１１-H1とハイサイドドライバ回路１１-H2の間に電圧差ΔＶxy-Hが発生する（Ｓ３３−Ｈ）。
ハイサイドドライバ回路１１-H2からフルブリッジ回路２１の点Ｘに向かって直流の横流電流Ｉy-Hが流れ（Ｓ３４−Ｈ）、フルブリッジ回路２１の点Ｘからハイサイドドライバ回路１１-H1に向かって直流の横流電流Ｉx-Hが流れる（Ｓ３５−Ｈ）。
横流電流Ｉx-H及び横流電流Ｉy-Hの発生により、ハイサイド側においてハイサイドドライバ回路１１-H1に流れるドライバ電流Ｉdx-Hと、ハイサイドドライバ回路１１-H2に流れるドライバ電流Ｉdy-Hに差異が生じる（Ｓ３６−Ｈ）。
このドライバ電流Ｉdx-Hとドライバ電流Ｉdy-Hとの差異により、ハイサイドドライバ回路１１-H1がハイサイドスイッチング素子Ｑ１に印加するドライバ電圧Vdx-Hと、ハイサイドドライバ回路１１-H2がハイサイドスイッチング素子Ｑ２に印加するドライバ電圧Vdy-Hとは不均等となる（Ｓ３７−Ｈ）。
（３−２）ローサイド側の比較動作：
図７の右側はローサイド側の動作状態を示している。ローサイド側では、ドライバ回路の低電圧側は、Ｑ３およびＱ４の低電圧側と接続されているため接地電位の基準電位に保持される（Ｓ３２−Ｌ）。同電位であるため、ローサイドドライバ回路１１-L3とローサイドドライバ回路１１-L4の間に電圧差は発生しない（Ｓ３３−Ｌ）。電圧差が無いことから、ローサイドドライバ回路１１-L3からフルブリッジ回路２１に向かう直流の横流電流Ｉy-Lは発生しない（Ｓ３４−Ｌ）。同様に、フルブリッジ回路２１からローサイドドライバ回路１１-L4に向かう直流の横流電流Ｉx-Lも発生しない（Ｓ３５−Ｌ）。横流電流Ｉx-L及び横流電流Ｉy-Lは発生しないため、ローサイドドライバ回路１１-L3がスイッチング素子Ｑ３に印加するドライバ電圧Vdx-Lと、ローサイドドライバ回路１１-L4がスイッチング素子Ｑ４に印加するドライバ電圧Vdy-Lとの間に不均等電圧は発生しない（Ｓ３６−Ｌ）。
［第２の構成］
以下、第２の構成について、図８〜図１０を用いて本発明の第２の構成例を説明し、図１１，図１２を用いて第２の構成の比較構成例を説明する。
本発明のＤ級フルブリッジ増幅器のドライバ装置の第２の構成は、複数のＤ級フルブリッジ増幅器のブリッジ回路を駆動する各ドライバ回路を一つの共通ドライバ電源で駆動する構成に代えて、各ドライバ回路に対して個別にドライバ電源を設ける構成であり、この構成により、何れかのＤ級フルブリッジ増幅器のブリッジ回路にスイッチング素子に遅延動作が発生した場合であっても、直流電源とＤ級フルブリッジ増幅器とドライバ電源による閉回路が形成されないようにし、遅延動作により発生する横流電流が別のＤ級フルブリッジ増幅器に伝わることを抑制する。
２つの本発明の第２の構成例を図８〜図１０を用いて説明する。図８は本発明のＤ級フルブリッジ増幅器のドライバ装置の第２の構成を説明するための概略構成図であり、図９は第２の構成の動作例を説明するための流れ図である。図１０はＮ個のＤ級フルブリッジ増幅器に適用した場合の概略構成図である。
（１）構成例
図８は、直流電源３０に対して２つＤ級フルブリッジ増幅器２０Ａ、２０Ｂが並列接続される構成例を示している。
第２の構成例において、Ｄ級フルブリッジ増幅器２０Ａ、２０Ｂは、第１の構成と同様に、ハイサイドドライバ回路の低電圧側を基準電位に対して直流的に接続する構成とする他、ハイサイドドライバ回路の高電圧側にダンピング抵抗を接続する構成としてもよい。図８に示す構成例は、ハイサイドドライバ回路の高電圧側にダンピング抵抗を接続する構成を示している。
Ｄ級フルブリッジ増幅器２０Ａ及びＤ級フルブリッジ増幅器２０Ｂは、直流電源３０の直流電圧をそれぞれ電力変換し、各Ｄ級フルブリッジ増幅器を独立して設けたドライバ電源により駆動する。
Ｄ級フルブリッジ増幅器２０Ａはフルブリッジ回路２１Ａとドライバ回路１１Ａを備える。ドライバ回路１１Ａは２つのハイサイドドライバ回路１１Ａ-H1、１１Ａ-H2と、２つのローサイドドライバ回路１１Ａ-L3、１１Ａ-L4を備え、それぞれフルブリッジ回路２１Ａのハイサイドスイッチング素子Ｑ１，Ｑ２、及びローサイドスイッチング素子Ｑ３，Ｑ４を駆動する。
同様に、ドライバ回路１１Ｂは２つのハイサイドドライバ回路１１Ｂ-H1、１１Ｂ-H2と、２つのローサイドドライバ回路１１Ｂ-L3、１１Ｂ-L4を備え、それぞれフルブリッジ回路２１Ｂのハイサイドスイッチング素子Ｑ１，Ｑ２、及びローサイドスイッチング素子Ｑ３，Ｑ４を駆動する。
ドライバ回路１１Ａ及びドライバ回路１１Ｂは、それぞれ個別に独立したドライバ電源１２Ａ及びドライバ電源１２Ｂを備える。ドライバ電源１２Ａは、ハイサイドドライバ回路１１Ａ-H1、１１Ａ-H2に電力を供給するハイサイドドライバ電源１２Ａ-Hと、ローサイドドライバ回路１１Ａ-L3、１１Ａ-L4に電力を供給するローサイドドライバ電源１２Ａ-Lを備える。ドライバ電源１２Ｂについても、同様に、ハイサイドドライバ回路１１Ｂ-H1、１１Ｂ-H2に電力を供給するハイサイドドライバ電源１２Ｂ-Hと、ローサイドドライバ回路１１Ｂ-L3、１１Ｂ-L4に電力を供給するローサイドドライバ電源１２Ｂ-Lを備える。なお、ドライバ回路１１Ａのローサイドドライバ回路１１Ａ-L3、L4とドライバ回路１１Ｂのローサイドドライバ回路１１Ｂ-L3、L4は共通のドライバ電源から供給してもよい。例えば、ローサイドドライバ電源１２Ｂ-Lを削除し、ローサイドドライバ電源１２Ａ-Lを共通のドライバ電源としてもよい。
（２）動作例：
第２の構成の動作例について図９を用いて説明する。ここでは、一方のＤ級フルブリッジ増幅器２０Ｂのローサイドスイッチング素子Ｑ４に遅延動作が生じた場合の動作例について示す。
Ｄ級フルブリッジ増幅器２０Ｂのローサイドスイッチング素子Ｑ４の遅延動作により、ローサイドスイッチング素子Ｑ４のオン時間が所定時間よりも遅延する（Ｓ４１）。
Ｄ級フルブリッジ増幅器２０Ｂのハイサイド側では、中点電位ＭがVDD/2ではなくなり、中点電位Ｍからみると、点Ｙに直流電圧成分が発生する（Ｓ４２）。
ハイサイドドライバ回路１１Ｂ-H2からフルブリッジ回路２１Ｂの点Ｙに向かって直流の横流電流Ｉy-Hが流れ、フルブリッジ回路２１Ｂの点Ｘからハイサイドドライバ回路１１Ｂ-H1に向かって直流の横流電流Ｉx-Hが流れる（Ｓ４３）。
ドライバ電源１２Ａとドライバ電源１２Ｂとは分離して接続状態になく、直流電源、Ｄ級フルブリッジ増幅器、及びドライバ電源による閉回路は形成されないため、Ｄ級フルブリッジ増幅器２０Ａの点Ｘ及び点Ｙの電圧は、Ｄ級フルブリッジ増幅器２０Ｂの点Ｘ及び点Ｙの電圧変動による影響を受けない（Ｓ４４）。
また、Ｄ級フルブリッジ増幅器２０Ｂのハイサイド側で発生した横流電流Ｉx-H及び横流電流Ｉy-Hは、ドライバ電源を介してＤ級フルブリッジ増幅器２０Ａに流れないため、Ｄ級フルブリッジ増幅器２０Ａでは横流電流Ｉx-H及び横流電流Ｉy-Hは流れない（Ｓ４５）。
Ｄ級フルブリッジ増幅器２０Ａにおいて、点Ｘ及び点Ｙに電圧変動が生じず、横流電流Ｉx-H及び横流電流Ｉy-Hが流れないことから、直流電源３０とＤ級フルブリッジ増幅器２０Ａとの間の往路４０Ａ-Fと復路４０Ａ-Bを流れる電源電流は一致し、同様に、直流電源３０とＤ級フルブリッジ増幅器２０Ｂとの間の往路４０Ａ-Fと復路４０Ｂ-Bを流れる電源電流についても一致する（Ｓ４６）。
（３）Ｎ個のＤ級フルブリッジ増幅器への適用例：
複数個のＤ級フルブリッジ増幅器を直流電源に対して並列接続する構成として、図８は２個のＤ級フルブリッジ増幅器に適用した場合の概略構成を示している。第２の構成は、２個のＤ級フルブリッジ増幅器に限らず、Ｎ個のＤ級フルブリッジ増幅器の並列接続に適用することができ、図１０はＮ個のＤ級フルブリッジ増幅器に適用した場合の概略構成を示している。
複数個のＤ級フルブリッジ増幅器２０Ａ〜２０Ｎはそれぞれ直流電源３０に並列状態に設けられ、それぞれフルブリッジ回路２１Ａ〜２１Ｎ、及びドライバ装置１０Ａ〜１０Ｎを備える。
ドライバ装置１０Ａ〜１０Ｎは、各フルブリッジ回路２１Ａ〜２１Ｎを駆動するドライバ回路１１Ａ〜１１Ｎを備えるとともに、各ドライバ回路１１Ａ〜１１Ｎにはドライバ電源１２Ａ〜１２Ｎが個別に設けられる。なお、ローサイドドライバ回路は共通のドライバ電源から供給しても問題ない。
ドライバ電源１２Ａ〜１２Ｎを各Ｄ級フルブリッジ増幅器２０Ａ〜２０Ｎに対してそれぞれ個別に設けることにより、複数のＤ級フルブリッジ増幅器２０Ａ〜２０Ｎはドライバ電源１２Ａ〜１２Ｎを介する閉回路は形成されず、何れかのＤ級フルブリッジ増幅器のスイッチング素子に遅延動作が生じた場合であっても、他のＤ級フルブリッジ増幅器において電圧変動や、横流電流等の影響は生じない。
第２の構成の比較構成例は、複数のＤ級フルブリッジ増幅器のドライバ回路に対して共通のドライバ電源により電力供給を行う構成である。図１１は、直流電源１３０に対して２つの電力変換装置１０１Ａ、１０１Ｂを並列に設けると共に、各電力変換装置１０１Ａ、１０１Ｂに対して共通のドライバ電源１１２を設ける構成である。以下、２つの電力変換装置１０１Ａ、１０１Ｂの内、電力変換装置１０１Ａを例として説明する。
電力変換装置１０１Ａは、Ｄ級増幅器１２０Ａが備えるブリッジ回路１２１Ａにより、直流電源１３０の直流電圧を電力変換し出力トランス１２２Ａから交流電圧を出力する。チョッパ回路を構成するブリッジ回路１２１Ａのハイサイドスイッチング素子Ｑ１，Ｑ２は、ハイサイドドライバ電源１１２-Hに接続されたハイサイドドライバ回路１１１-H1、１１１-H2により印加されるドライバ電圧Ｖa-H，Ｖb-Hにより駆動される。
ローサイドスイッチング素子Ｑ３，Ｑ４は、ハイサイドドライバ電源１１２-Lに接続されたローサイドドライバ回路１１１-L3、１１１-L4により印加されるドライバ電圧Ｖa-L，Ｖd-Lにより駆動される。
なお、ブリッジ回路１２１Ａの一方のレグを構成するハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ３の直列回路の中点をＡ点とし、他方のレグを構成するハイサイドスイッチング素子Ｑ２とローサイドスイッチング素子Ｑ４の直列回路の中点をＢ点とし、ブリッジ回路１２１Ｂの一方のレグを構成するハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ３の直列回路の中点をＣ点とし、他方のレグを構成するハイサイドスイッチング素子Ｑ２とローサイドスイッチング素子Ｑ４の直列回路の中点をＤ点としている。
電力変換装置１０１Ｂも同様の構成であり、ドライバ回路１１１Ｂにはドライバ回路１１１Ａと共通のドライバ電源１１２が接続されている。
図１２に示す動作の流れにおいて、Ｄ級増幅器１２０Ｂのローサイドスイッチング素子Ｑ４の遅延動作によりオン状態が定常状態よりも長引いた場合には（Ｓ５１）、Ｄ級増幅器１２０Ｂの点Ｄの電圧Ｖdは直流電源１３０の中点Ｍの電圧ＶMよりも低くなる（Ｓ５２）。電圧Ｖdと中点Ｍの電圧ＶMの電圧差により、Ｄ級増幅器１２０Ｂのハイサイド側ドライバ回路１１１Ｂ-H2からブリッジ回路１２１Ｂに向かって直流の横流電流Ｉd-Hが流れる（Ｓ５３）。
一方、Ｄ級増幅器１２０Ｂの点Ｃの電圧Ｖcは直流電源１３０の中点Ｍの電圧ＶMよりも高くなる（Ｓ５４）。電圧Ｖcと中点Ｍの電圧ＶMの電圧差により、ブリッジ回路１２１ＢからＤ級増幅器１２０Ｂのハイサイド側ドライバ回路１１１Ｂ-H1に向かって直流の横流電流Ｉc-Hが流れる（Ｓ５５）。
Ｄ級増幅器１２０Ａの点Ａの電圧Ｖa及び点Ｂの電圧Ｖbは、共通するドライバ電源１１２を介してＤ級増幅器１２０Ｂの点Ｃの電圧Ｖc及び点Ｃの電圧Ｖdの電圧変動の影響を受けて電圧変動する。点Ａ，Ｂ，Ｃ，及びＤの各電圧Ｖa，Ｖb，Ｖc，及びＶdの電圧変動は、ドライバ電源の電流、及びドライバ回路に流れる電流が不均等となり、ひいてはドライバ電圧を不均等とし、正常な駆動に支障が生じる（Ｓ５６）。
また、Ｄ級増幅器１２０Ｂの横流電流Ｉc-H及び横流電流Ｉd-Hは、直流電源１３０とＤ級増幅器１２０Ａとの間のメイン回路１４０Ａ、及び直流電源１３０とＤ級増幅器１２０Ｂとの間のメイン回路１４０Ｂを介してＤ級増幅器１２０Ａに流れ、Ｄ級増幅器１２０Ａにおいて横流電流Ｉa-H及び横流電流Ｉｂ-Hを発生する（Ｓ５７）。
横流電流Ｉa-H及び横流電流Ｉb-Hの発生により、Ｄ級増幅器１２０Ｂのメイン回路１４０Ｂにおいて、往路１４０Ｂ-Fに流れる往路電流と復路１４０Ａ-Bに流れる復路電流に差異が生じ、横流電流Ｉc-H及び横流電流Ｉc-Hの発生により、Ｄ級増幅器１２０Ａのメイン回路１４０Ａにおいて、往路１４０Ａ-Fに流れる往路電流と復路１４０Ａ-Bに流れる復路電流に差異が生じる（Ｓ５８）。各Ｄ級増幅器と直流電源との間の流出入電流に差異が生じると、Ｄ級増幅器の入出力電力測定が困難となるという問題が発生する。
［回路例］
以下に、本発明の回路例１，２について、図１３、図１４を用いて説明する。
図１３、１４は本発明の回路例１、２の一回路例であり、ハイサイド側のドライバ回路のみを示し、ローサイド側の回路については省略している。図中に示す電圧値及び電流値はシミュレーションによる一例であり、本発明はこの数値に限られるものではない。
本発明の回路例１は、Ｄ級フルブリッジ増幅器のフルブリッジ回路を構成する４つのスイッチング素子の内、２つのハイサイドスイッチング素子をそれぞれ駆動する２つのハイサイドドライバ回路の低電圧側の基準電位を直流的に等電位とする第１の構成、及び一つの直流電源を基準電源により複数のＤ級フルブリッジ増幅器を駆動する構成において、各Ｄ級フルブリッジ増幅器を駆動するドライバ回路を一つのドライバ電源を共用する構成に代えて各ドライバ回路に対して個別のドライバ電源を設ける第２の構成を備える。なお、増幅器ＡＭＰ２のローサイドスイッチング素子Ｑ４に遅延動作が生じた場合の動作例を示している。
第１の構成により、Ｄ級フルブリッジ増幅器ＡＭＰ１は正常動作のため、横流電流の発生はなくドライバ回路に流れるドライバ電流、ドライバ電圧及びドライバ電源からドライバ回路に流入する供給電流は均等である。一方、素子の遅延動作が発生しているＤ級フルブリッジ増幅器ＡＭＰ２においても、横流電流は発生しているが、ハイサイドドライバ回路の低電圧側を直結させ同電位としているため、ドライバ回路に流れるドライバ電流、ドライバ電圧及びドライバ電源からドライバ回路に流入する供給電流は均等である。
第２の構成により、直流電源とドライバ電源を介してＤ級フルブリッジ増幅器ＡＭＰ１とＤ級フルブリッジ増幅器ＡＭＰ２との間を繋ぐ経路の閉回路は形成されないため、仮に一方のＤ級フルブリッジ増幅器に横流電流が発生した場合であっても、他方のＤ級フルブリッジ増幅器への横流電流の流入は阻止され、Ｄ級増幅器と直流電源との間の流出入電流に差異は生じない。
本発明の回路例２は、一つの直流電源を基準電源により複数のＤ級フルブリッジ増幅器を駆動する構成において、各Ｄ級フルブリッジ増幅器を駆動するドライバ回路を一つのドライバ電源を共用する構成に代えて各ドライバ回路に対して個別のドライバ電源を設ける第２の構成を備える。
一方、第１の構成については、Ｄ級フルブリッジ増幅器のフルブリッジ回路を構成する４つのスイッチング素子の内、２つのハイサイドスイッチング素子をそれぞれ駆動する２つのハイサイドドライバ回路の低電圧側をダンピング抵抗を介して基準電位に接続しているため、直流的な等電位とはなっていない。
本発明の回路例２によれば、第２の構成により、直流電源とドライバ電源を介してＤ級フルブリッジ増幅器ＡＭＰ１とＤ級フルブリッジ増幅器ＡＭＰ２との間を繋ぐ経路の閉回路は形成されないため、仮に一方のＤ級フルブリッジ増幅器に横流電流が発生した場合であっても、他方のＤ級フルブリッジ増幅器への横流電流の流入は阻止され、Ｄ級増幅器と直流電源との間の流出入電流に差異は生じない。
一方、回路例２は第１の構成を備えない構成であるため、スイッチング素子の遅延動作が生じたＤ級フルブリッジ増幅器側では、ブリッジ回路とドライバ回路との間に横流電流Ｉc、Ｉdが発生し、ドライバ電流Ｉdc、Ｉddに相違が生じ、ドライバ電圧Ｖc、Ｖdが不均等となる。
以下、本発明の第２の構成を備えない回路構成を比較回路例として示す。比較回路例は、複数のＤ級フルブリッジ増幅器を駆動するドライバ回路を一つのドライバ電源で共用する構成であり、図１５はスイッチング素子が正常に動作している状態を示し、図１６はＤ級フルブリッジ増幅器ＡＭＰ２のスイッチング素子の一つが遅延動作した状態を示している。
正常状態では、各Ｄ級フルブリッジ増幅器において、ドライバ回路に流れるドライバ電流、ドライバ電源からそれぞれのＤ級フルブリッジ増幅器に流入する供給電流、及びドライバ回路のドライバ電圧では均等である。
これに対して、一例として、Ｄ級フルブリッジ増幅器ＡＭＰ２のローサイドスイッチング素子Ｑ４のゲート信号に遅延動作が生じ、オン状態が所定時間よりも長引いた場合には、Ｄ級フルブリッジ増幅器ＡＭＰ２の点Ｄの電位が直流電源の中点電圧ＶDD／２よりも低くなり、ドライバ回路からブリッジ回路に向かって直流の横流電流Ｉdが流れる。一方、ローサイドスイッチング素子Ｑ３に遅延がないため、点Ｃの電位は直流電源の中点電圧ＶDD／２よりも高くなり、ブリッジ回路からドライバ回路に向かって直流の横流電流Ｉcが流れる。
また、点Ｄの電位降下は、共通のドライバ電源を介してフルブリッジ増幅器ＡＭＰ１の点Ａ，Ｂの電位変動を招く。
フルブリッジ増幅器ＡＭＰ２に発生した直流の横流電流Ｉdは、フルブリッジ増幅器ＡＭＰ２から直流電源への復路、及び直流電源からフルブリッジ増幅器ＡＭＰ１への往路を通じてフルブリッジ増幅器ＡＭＰ１に流入し、フルブリッジ増幅器ＡＭＰ１において横流電流Ｉa、Ｉbを発生させる。
これにより、直流電源とフルブリッジ増幅器ＡＭＰ１との間のメイン回路、及び直流電源とフルブリッジ増幅器ＡＭＰ２との間のメイン回路において、それぞれの往路電流と復路電流との間に差異が生じ、各フルブリッジ増幅器の入出力電力測定が困難となる。
なお、上記実施の形態及び変形例における記述は、本発明に係るパルス化高周波モニタの一例であり、本発明は各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
本発明のＤ級フルブリッジ増幅器のドライバ装置は、半導体製造装置や液晶パネル製造装置等に用いられる高周波電源（ＲＦジェネレータ）に適用することができる。
１０ ドライバ装置
１１ ドライバ回路
１１-H1，１１-H2 ハイサイドドライバ回路
１１-L3，１１-L4 ローサイドドライバ回路
１２ ドライバ電源
１２-H ハイサイドドライバ電源
１２-L ローサイドドライバ電源
２０ Ｄ級ブリッジ増幅器
２１ フルブリッジ回路
２２ 出力トランス
３０ 直流電源
１１０-H ハイサイドドライバ装置
１１０-L ローサイドドライバ装置
１１１-H1，１１１-H2 ハイサイドドライバ回路
１１１-L3，１１１-L4 ローサイドドライバ回路
１１２ ドライバ電源
１１２-H ハイサイドドライバ電源
１１２-L ローサイドドライバ電源
１２１ ブリッジ回路
１３０ 直流電源

Claims (6)

  1. ２つのハイサイドスイッチング素子と２つのローサイドスイッチング素子の４つのスイッチング素子のフルブリッジ回路を備え、直流電源の直流電圧を電力変換するＤ級フルブリッジ増幅器において前記各スイッチング素子を駆動するドライバ装置であり、
    （Ａ）前記スイッチング素子を駆動するドライバ回路と、
    （Ｂ）前記ドライバ回路に電圧を印加するドライバ電源とを備え、
    前記ドライバ回路は、
    （Ａ１）前記２つのハイサイドスイッチング素子を駆動する２つのハイサイドドライバ回路と、
    （Ａ２）前記２つのローサイドスイッチング素子を駆動する２つのローサイドドライバ回路とを備え、
    前記ドライバ電源は、
    （Ｂ１）前記２つのハイサイドドライバ回路にドライバ電圧を印加するハイサイドドライバ電源と、
    （Ｂ２）前記２つのローサイドドライバ回路にドライバ電圧を印加するローサイドドライバ電源とを備え、
    前記２つのハイサイドドライバ回路は、
    （ａ）高電圧側に前記ハイサイドドライバ電源の高電圧側が接続され、
    （ｂ）低電圧側に前記ハイサイドドライバ電源の低電圧側に接続され、
    （ｃ）前記低電圧側の電位は、接地電位から絶縁された基準電位に対して直流的に等電位であり、
    （ｄ）前記フルブリッジ回路において、一方のハイサイドスイッチング素子とローサイドスイッチング素子との直列回路の中点と、他方のハイサイドスイッチング素子とローサイドスイッチング素子との直列回路の中点とは等電位であることを特徴とするＤ級フルブリッジ増幅器のドライバ装置。
  2. 前記ドライバ電源は、前記直流電源に対して並列接続された複数のＤ級フルブリッジ増幅器に対して独立して個々に備えることを特徴とする、請求項１に記載のＤ級フルブリッジ増幅器のドライバ装置。
  3. 前記直流的な基準電位は、前記直流電源の高電圧側と低電圧側の中点の電位であり、
    前記２つのハイサイドドライバ回路の低電圧側と前記中点とを、直結又はインダクタンスを介して接続することを特徴とする、請求項１又は２に記載のＤ級フルブリッジ増幅器のドライバ装置。
  4. 前記直流的な基準電位は、前記Ｄ級フルブリッジ増幅器の出力端子の電位であり、
    前記２つのハイサイドドライバ回路の低電圧側と前記Ｄ級フルブリッジ増幅器の出力端子とを、直結又はインダクタンスを介して接続することを特徴とする、請求項１又は２に記載のＤ級フルブリッジ増幅器のドライバ装置。
  5. 前記直流的な基準電位は、接地電位から絶縁された基準電源の電位であり、
    前記２つのハイサイドドライバ回路の低電圧側と前記基準電源を、直結又はインダクタンスを介して接続することを特徴とする、請求項１又は２に記載のＤ級フルブリッジ増幅器のドライバ装置。
  6. ２つのハイサイドスイッチング素子と２つのローサイドスイッチング素子の４つのスイッチング素子のフルブリッジ回路を備え、直流電源の直流電圧を電力変換するＤ級フルブリッジ増幅器において前記各スイッチング素子を駆動するドライバ装置であり、
    （Ａ）前記スイッチング素子を駆動するドライバ回路と、
    （Ｂ）前記ドライバ回路に電圧を印加するドライバ電源とを備え、
    前記ドライバ電源は、前記直流電源に対して並列接続された複数のＤ級フルブリッジ増幅器に対して独立して個々に備えることを特徴とする、Ｄ級フルブリッジ増幅器のドライバ装置。
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