JP2021143935A - 物理量検出回路、物理量センサー、電子機器、移動体および物理量検出回路の動作方法 - Google Patents

物理量検出回路、物理量センサー、電子機器、移動体および物理量検出回路の動作方法 Download PDF

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Abstract

【課題】Ａ／Ｄ変換精度の低下防止。【解決手段】物理量検出素子の出力信号に基づくアナログ信号に対してアナログ／デジタル変換処理を行って第１デジタル信号を出力するアナログ／デジタル変換回路と、前記第１デジタル信号が入力され、前記第１デジタル信号に対して演算処理を行って第２デジタル信号を出力するデジタル演算回路と、前記アナログ／デジタル変換回路と、前記デジタル演算回路と、に電源電圧を供給するレギュレーター回路と、を備え、前記デジタル演算回路は、前記アナログ／デジタル変換が行われるアナログ／デジタル変換期間において、演算処理を開始する演算処理開始動作および演算処理を終了する演算処理終了動作を行わない、物理量検出回路を構成する。【選択図】図５

Description

本発明は、物理量検出回路、物理量センサー、電子機器、移動体および物理量検出回路の動作方法に関する。
現在、様々なシステムや電子機器において、角速度を検出するジャイロセンサーや加速度を検出する加速度センサー等、各種の物理量を検出可能な物理量センサーが広く利用されている。物理量センサーを機能させる場合、一般的には、物理量検出素子の出力信号に基づくアナログ信号をデジタル信号に変換し、当該デジタル信号に基づく演算処理が行われる。
特許文献１には、Ａ／Ｄ変換回路１００を有する検出回路６０と、ＤＳＰ部１５０を有する制御部１４０とを備え、振動子１０の出力信号をＡ／Ｄ変換回路１００で変換し、変換後のデジタル信号をＤＳＰ部で処理する構成が開示されている。また、特許文献１においては、レギュレーター回路２２から検出回路６０と制御部１４０とに電源電圧が供給されることが開示されている。
特開２０１５−１０４０３５号公報
ＤＳＰ部は、一般的に、処理対象のデジタル信号がなければ演算を行わずに待機している。一方、処理対象のデジタル信号が入力されると動作を開始し、既定のシーケンスの演算を終えると動作が終了する。このため、ＤＳＰ部が動作を開始する開始タイミング、およびＤＳＰ部が動作を終了する終了タイミングにおいて消費電力が急変する。この結果、開始タイミングと終了タイミングにおいてレギュレーター回路に負荷がかかり、レギュレーター回路の出力電圧が変動する。このため、従来技術のように、共通のレギュレーター回路を用いてＤＳＰ部とＡ／Ｄ変換回路とに対して電源電圧を供給する構成の場合、レギュレーター回路の出力電圧の変動によりＡ／Ｄ変換回路から出力されるデジタル信号が変動し、Ａ／Ｄ変換精度が低下するという課題がある。
物理量検出回路は、物理量検出素子の出力信号に基づくアナログ信号に対してアナログ／デジタル変換処理を行って第１デジタル信号を出力するアナログ／デジタル変換回路と、第１デジタル信号が入力され、第１デジタル信号に対して演算処理を行って第２デジタル信号を出力するデジタル演算回路と、アナログ／デジタル変換回路と、デジタル演算回路と、に電源電圧を供給するレギュレーター回路と、を備え、デジタル演算回路は、アナログ／デジタル変換が行われるアナログ／デジタル変換期間において、演算処理を開始する演算処理開始動作および演算処理を終了する演算処理終了動作を行わない構成である。
物理量センサーは、当該物理量検出回路と、物理量検出素子と、を備える。電子機器は、当該物理量センサーを備える。移動体は、当該物理量センサーを備える。
物理量検出回路の動作方法は、物理量検出素子の出力信号に基づくアナログ信号に対してアナログ／デジタル変換処理を行って第１デジタル信号を出力するアナログ／デジタル変換回路と、第１デジタル信号が入力され、第１デジタル信号に対して演算処理を行って第２デジタル信号を出力するデジタル演算回路と、アナログ／デジタル変換回路と、デジタル演算回路と、に電源電圧を供給するレギュレーター回路と、を備えた物理量検出回路の動作方法であって、デジタル演算回路は、アナログ／デジタル変換が行われるアナログ／デジタル変換期間において、演算処理を開始する演算処理開始動作および演算処理を終了する演算処理終了動作を行わない構成である。
第１実施形態の物理量センサーの機能ブロック図。 物理量検出素子の振動片の平面図。 物理量検出素子の動作について説明するための図。 物理量検出素子の動作について説明するための図。 アナログ／デジタル変換回路、デジタル演算回路の動作タイミングを説明するための図。 駆動回路の構成例を示す図。 検出回路およびアナログ／デジタル変換回路の構成例を示す図。 クロック発生回路の構成例を示す図。 アナログ／デジタル変換回路の構成例を示す図。 サンプリング期間におけるアナログ／デジタル変換回路の状態を示す図。 アナログ／デジタル変換期間におけるアナログ／デジタル変換回路の状態を示す図。 デジタル演算回路の構成例を示す図。 電子機器の構成の一例を示す機能ブロック図。 電子機器の一例であるデジタルカメラを模式的に示す斜視図。 移動体の一例を示す図。
１．第１実施形態
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成条件であるとは限らない。
以下では、物理量として角速度を検出する物理量センサー、すなわち角速度センサーを例にとり説明する。
１−１．物理量センサーの構成
図１は、本実施形態の物理量センサー１の機能ブロック図である。本実施形態の物理量センサー１は、物理量に関わるアナログ信号を出力する物理量検出素子１００と、物理量検出回路２００とを含んで構成されている。
物理量検出素子１００は、駆動電極と検出電極が配置された振動片を有し、一般的に、振動片のインピーダンスをできるだけ小さくして発振効率を高めるために、振動片は気密性が確保されたパッケージに封止されている。本実施形態において、物理量検出素子１００は、Ｔ型の２つの駆動振動腕を有するいわゆるダブルＴ型の振動片を有する。
図２は、本実施形態の物理量検出素子１００の振動片の平面図である。物理量検出素子１００は、例えば、Ｚカットの水晶基板により形成されたダブルＴ型の振動片を有する。水晶を材料とする振動片は、温度変化に対する共振周波数の変動が極めて小さいので、角速度の検出精度を高めることができるという利点がある。なお、図２におけるＸ軸、Ｙ軸
、Ｚ軸は水晶の軸を示す。
図２に示すように、物理量検出素子１００の振動片は、２つの駆動用基部１０４ａ，１０４ｂからそれぞれ駆動振動腕１０１ａ，１０１ｂが＋Ｙ軸方向および−Ｙ軸方向に延出している。駆動振動腕１０１ａの側面および上面にはそれぞれ駆動電極１１２および１１３が形成されており、駆動振動腕１０１ｂの側面および上面にはそれぞれ駆動電極１１３および１１２が形成されている。駆動電極１１２，１１３は、それぞれ、図１に示した物理量検出回路２００のＤＳ端子，ＤＧ端子を介して駆動回路２０に接続される。駆動用基部１０４ａ，１０４ｂは、それぞれ−Ｘ軸方向と＋Ｘ軸方向に延びる連結腕１０５ａ，１０５ｂを介して矩形状の検出用基部１０７に接続されている。
検出用基部１０７から＋Ｙ軸方向および−Ｙ軸方向に、検出振動腕１０２が延出している。検出振動腕１０２の上面には検出電極１１４および１１５が形成されており、検出振動腕１０２の側面には共通電極１１６が形成されている。検出電極１１４，１１５は、それぞれ、図１に示した物理量検出回路２００のＳ１端子，Ｓ２端子を介して検出回路３０に接続される。また、共通電極１１６は接地される。
駆動振動腕１０１ａ，１０１ｂの駆動電極１１２と駆動電極１１３との間に駆動信号として交流電圧が与えられると、図３に示すように、駆動振動腕１０１ａ，１０１ｂは逆圧電効果によって矢印Ｂのように、２本の駆動振動腕１０１ａ，１０１ｂの先端が互いに接近と離間を繰り返す屈曲振動をする。以下では、駆動振動腕１０１ａ，１０１ｂの屈曲振動を「励振振動」ということもある。
この状態で、物理量検出素子１００の振動片にＺ軸を回転軸とした角速度が加わると、駆動振動腕１０１ａ，１０１ｂは、矢印Ｂの屈曲振動の方向とＺ軸の両方に垂直な方向にコリオリの力を得る。その結果、図４に示すように、連結腕１０５ａ，１０５ｂは矢印Ｃで示すような振動をする。そして、検出振動腕１０２は、連結腕１０５ａ，１０５ｂの振動に連動して矢印Ｄのように屈曲振動をする。このコリオリ力に伴う検出振動腕１０２の屈曲振動と駆動振動腕１０１ａ，１０１ｂの屈曲振動とは位相が９０°ずれている。
ところで、駆動振動腕１０１ａ，１０１ｂが屈曲振動をするときの振動エネルギーの大きさ又は振動の振幅の大きさが２本の駆動振動腕１０１ａ，１０１ｂで等しければ、駆動振動腕１０１ａ，１０１ｂの振動エネルギーのバランスがとれており、物理量検出素子１００に角速度がかかっていない状態では検出振動腕１０２は屈曲振動しない。ところが、２つの駆動振動腕１０１ａ，１０１ｂの振動エネルギーのバランスがくずれると、物理量検出素子１００に角速度がかかっていない状態でも検出振動腕１０２に屈曲振動が発生する。この屈曲振動は漏れ振動と呼ばれ、コリオリ力に基づく振動と同様に矢印Ｄの屈曲振動であるが、駆動信号とは同位相である。
そして、圧電効果によってこれらの屈曲振動に基づいた交流電荷が、検出振動腕１０２の検出電極１１４，１１５に発生する。ここで、コリオリ力に基づいて発生する交流電荷は、コリオリ力の大きさ、すなわち、物理量検出素子１００に加わる角速度の大きさに応じて変化する。一方、漏れ振動に基づいて発生する交流電荷は、物理量検出素子１００に加わる角速度の大きさに関係せず一定である。
なお、駆動振動腕１０１ａ，１０１ｂの先端には、駆動振動腕１０１ａ，１０１ｂよりも幅の広い矩形状の錘部１０３が形成されている。駆動振動腕１０１ａ，１０１ｂの先端に錘部１０３を形成することにより、コリオリ力を大きくするとともに、所望の共振周波数を比較的短い振動腕で得ることができる。同様に、検出振動腕１０２の先端には、検出振動腕１０２よりも幅の広い錘部１０６が形成されている。検出振動腕１０２の先端に錘部１０６を形成することにより、検出電極１１４，１１５に発生する交流電荷を大きくすることができる。
以上のようにして、物理量検出素子１００は、Ｚ軸を検出軸としてコリオリ力に基づく交流電荷と、励振振動の漏れ振動に基づく交流電荷とを検出電極１１４，１１５を介して出力する。この物理量検出素子１００は、角速度を検出する慣性センサーとして機能する。以下では、コリオリ力に基づく交流電荷を「角速度成分」といい、漏れ振動に基づく交流電荷を「振動漏れ成分」ということもある。
図１の説明に戻り、物理量検出回路２００は、レギュレーター回路１０、駆動回路２０、検出回路３０、アナログ／デジタル変換回路３２、データ処理回路４０、記憶部５０および発振回路６０を含む。物理量検出回路２００は、例えば、１チップの集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。なお、物理量検出回路２００は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成であってもよい。
レギュレーター回路１０は、物理量検出回路２００のＶＤＤ端子およびＶＳＳ端子からそれぞれ供給される電源電圧ｖｄｄおよびグラウンド電圧ｇｎｄに基づいて、アナロググラウンド電圧である基準電圧などの定電圧や定電流を生成し、駆動回路２０、検出回路３０、アナログ／デジタル変換回路３２、データ処理回路４０、発振回路６０などに供給する。レギュレーター回路１０が各回路に供給する定電圧は、各回路の電源電圧の一例である。
駆動回路２０は、物理量検出素子１００を励振振動させるための駆動信号を生成し、ＤＳ端子を介して物理量検出素子１００の駆動電極１１２に供給する。また、駆動回路２０は、物理量検出素子１００の励振振動により駆動電極１１３に発生する発振電流がＤＧ端子を介して入力され、この発振電流の振幅が一定に保持されるように駆動信号の振幅レベルをフィードバック制御する。また、駆動回路２０は、駆動信号と位相が同じ検波信号ＳＤＥＴを生成し、検出回路３０に出力する。
検出回路３０は、物理量検出回路２００のＳ１端子およびＳ２端子を介して、物理量検出素子１００の２つの検出電極１１４，１１５に発生する交流電荷がそれぞれ入力され、検波信号ＳＤＥＴを用いて、これらの交流電荷に含まれる角速度成分を検出し、角速度成分の大きさに応じたアナログ信号ＶＡＯ１をアナログ／デジタル変換回路３２に出力する。
アナログ／デジタル変換回路３２は、アナログ信号ＶＡＯ１が入力され、角速度成分の大きさに応じたデジタル値を有するデジタル信号ＶＤＯに変換して出力する。デジタル信号ＶＤＯは、第１デジタル信号の一例である。本実施形態において、アナログ／デジタル変換回路３２は、後述する制御回路４３が出力するクロック信号ＳＣに同期してアナログ／デジタル変換を実行する。
記憶部５０は、不図示の不揮発性メモリーを有し、当該不揮発性メモリーには、駆動回路２０や検出回路３０に対する各種のトリミングデータ、例えば、調整データや補正データが記憶されている。また、後述するデジタル演算回路４１が演算を開始するタイミングを指示するための調整値が記憶されている。調整値は、種々の態様で定義されてよく、例えば、後述するマスタークロック信号ＭＣＬＫの個数によって調整値が定義される構成等が挙げられる。この場合、マスタークロック信号ＭＣＬＫに同期した基準タイミング以後、調整値によって指示される既定個数のマスタークロック信号ＭＣＬＫが出力されたタイミングでデジタル演算回路４１の演算処理が開始される。
不揮発性メモリーは、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read -Only Memory）として構成されてもよい。さらに、記憶部５０は、不図示のレジスターを有し、物理量検出回路２００の電源投入時に、すなわち、ＶＤＤ端子の電圧が０Ｖから所望の電圧まで立ち上がる時に、不揮発性メモリーに記憶されている各種のトリミングデータがレジスターに転送されて保持され、レジスターに保持された各種のトリミングデータが駆動回路２０や検出回路３０に供給されるように構成されてもよい。
発振回路６０は、マスタークロック信号ＭＣＬＫを発生させ、マスタークロック信号ＭＣＬＫをデジタル演算回路４１に出力する。発振回路６０は、例えば、リングオシレーターやＣＲ発振回路として構成されてもよい。
データ処理回路４０は、デジタル演算回路４１、インターフェイス回路４２、制御回路４３および調整回路４４を含む。デジタル演算回路４１は、マスタークロック信号ＭＣＬＫに基づいて動作する。具体的には、調整回路４４は、記憶部５０に記憶された調整値に基づいて、デジタル演算回路４１の動作開始タイミングを指示し、演算処理を開始させる。例えば、調整値が、マスタークロック信号ＭＣＬＫの個数によって定義されている場合、制御回路４３、発振回路６０から出力されるマスタークロック信号ＭＣＬＫを分周することにより、一定周期の基準タイミングを示す基準タイミング信号ＳＣＬＫを生成し、調整回路４４に出力する。調整回路４４は、基準タイミング信号ＳＣＬＫからマスタークロック信号ＭＣＬＫの個数をカウントし、調整値が示す既定個数に達したら、デジタル演算回路４１による演算を開始させる。
図５は、各種の信号のタイミングを説明するためのタイミングチャートである。マスタークロック信号ＭＣＬＫは、図５に示されるように、発振回路６０から出力される一定周期のパルスである。基準タイミング信号ＳＣＬＫは一定周期のパルス信号であり、基準タイミング信号ＳＣＬＫの周期はデジタル演算回路４１の演算周期に一致する。
図５においては、デジタル演算回路４１の動作期間を「ＤＳＰ動作」として示している。すなわち、図５に示す例では、基準タイミング信号ＳＣＬＫの後、４個目のマスタークロック信号ＭＣＬＫの立ち上がりのタイミングで、調整回路４４がデジタル演算回路４１の演算処理を開始させる。従って、本実施形態において調整回路４４は、デジタル演算回路４１の演算処理開始動作のタイミングを調整する。なお、本実施形態において、デジタル演算回路４１の動作期間は、演算処理内容によらず一定である。従って、調整回路４４は、デジタル演算回路４１の演算処理開始動作のタイミングを調整していると共に、演算処理終了動作のタイミングも調整していると言える。デジタル演算回路４１の動作期間が可変である場合、調整回路４４は演算処理開始動作および演算処理終了動作を調整する。
デジタル演算回路４１は、調整回路４４によって調整された開始タイミングで動作を開始し、アナログ／デジタル変換回路３２から入力されるデジタル信号ＶＤＯに対して所定の演算処理を行う。すなわち、デジタル演算回路４１は、基準タイミング信号ＳＣＬＫが出力されるたびに、基準タイミング信号ＳＣＬＫから一定期間後に演算処理を開始する。また、デジタル演算回路４１において演算処理に要する期間は一定であり、基準タイミング信号ＳＣＬＫから一定期間前に演算処理を終了する。この動作を繰り返すことにより、デジタル演算回路４１は、基準タイミング信号ＳＣＬＫが１回出力されるたびに１回の演算処理を行う。演算処理が行われると、デジタル演算回路４１は、演算処理により得られたデジタルデータＶＯを出力する。
なお、本実施形態においては、アナログ／デジタル変換回路３２から入力された複数個のデジタル信号ＶＤＯを取り込んでデジタルデータＶＯを出力する。例えば、デジタル演算回路４１は、アナログ／デジタル変換回路３２から出力された４回分のデジタル信号ＶＤＯの統計値（平均等）に基づいて演算処理を行う。図５においては、アナログ／デジタル変換回路３２がアナログ／デジタル変換を行うアナログ／デジタル変換期間を「Ａ／Ｄ期間」においてハイレベルの期間として示している。そして、デジタル演算回路４１の演算処理開始動作が行われるタイミングＴ4で取り込まれる信号を生成するためのアナログ／デジタル変換期間をＤ1〜Ｄ4として示している。むろん、デジタル演算回路４１に取り込まれるデジタル信号ＶＤＯの個数は４に限定されず、８などの他の数値であってもよい。なお、デジタルデータＶＯは、第２デジタル信号の一例である。
制御回路４３は、アナログ／デジタル変換回路３２の動作タイミングを指示するクロック信号ＳＣを生成し、アナログ／デジタル変換回路３２に出力する。本実施形態においては、デジタル演算回路４１によって１回の演算処理を行う過程で、デジタル信号ＶＤＯの取り込みを予め決められた回数実施する。そこで、制御回路４３は、デジタル演算回路４１による１回の演算処理について１回出力される上述の基準タイミング信号ＳＣＬＫの周期内に、デジタル信号ＶＤＯの取り込み回数と同一回数のパルスが出力されるようにクロック信号ＳＣを生成する。
例えば、図５に示す例であれば、基準タイミング信号ＳＣＬＫの１周期内に４回出力されるようにクロック信号ＳＣが生成される。このような制御回路４３は、例えば、マスタークロック信号ＭＣＬＫを分周する分周回路等によって実現可能である。
アナログ／デジタル変換回路３２は、クロック信号ＳＣに同期してアナログ／デジタル変換を実施することにより、デジタル演算回路４１による１回の演算処理のための期間内に、予め決められた取り込み回数に相当する回数だけアナログ／デジタル変換を行う。具体的には、アナログ／デジタル変換回路３２は、クロック信号ＳＣ以前の期間（図５においてスイッチ制御信号Ｓがハイレベルの期間：詳細は後述）にサンプルホールド動作を行う。そして、クロック信号ＳＣが入力されると、アナログ／デジタル変換回路３２は、コンパレーターに印加された基準電圧とサンプルホールドされた電圧とを比較してアナログ／デジタル変換を実行する。図５においては、当該変換を実行している期間をＡ／Ｄ期間として示している。なお、アナログ／デジタル変換回路３２の動作の詳細については後述する。
インターフェイス回路４２は、物理量検出回路２００の外部装置であるＭＣＵ（Micro Control Unit）５からの要求に応じて、デジタル演算回路４１で演算処理されたデジタルデータＶＯをＭＣＵ５に出力する処理や、記憶部５０の不揮発性メモリーやレジスターに記憶されているデータを読み出してＭＣＵ５に出力する処理、ＭＣＵ５から入力されたデータを記憶部５０の不揮発性メモリーやレジスターに書き込む処理などを行う。インターフェイス回路４２は、例えば、ＳＰＩ（Serial Peripheral Interface）バスのインターフェイス回路であり、ＭＣＵ５から送信された選択信号、クロック信号、データ信号が、それぞれ、物理量検出回路２００のＸＣＳ端子，ＳＣＬＫ端子，ＳＤＩ端子を介して入力され、物理量検出回路２００のＳＤＯ端子を介してデータ信号をＭＣＵ５に出力する。なお、インターフェイス回路４２は、ＳＰＩバス以外の各種のバス、例えば、Ｉ2Ｃ（Inter-Integrated Circuit）バス等に対応するインターフェイス回路であってもよい。
１−２．駆動回路の構成
次に、駆動回路２０について説明する。図６は、駆動回路２０の構成例を示す図である。図６に示すように、本実施形態の駆動回路２０は、Ｉ／Ｖ変換回路２１、ハイパスフィルター２２、コンパレーター２３、全波整流回路２４、積分器２５およびコンパレーター２６を含む。なお、本実施形態の駆動回路２０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成であってもよい。
Ｉ／Ｖ変換回路２１は、物理量検出素子１００の励振振動により発生し、ＤＧ端子を介して入力された発振電流を交流電圧信号に変換する。ハイパスフィルター２２は、Ｉ／Ｖ変換回路２１の出力信号のオフセットを除去する。
コンパレーター２３は、ハイパスフィルター２２の出力信号の電圧を基準電圧と比較して２値化信号を生成する。そして、コンパレーター２３は、この２値化信号がハイレベルの時はＮＭＯＳトランジスターを導通させてローレベルを出力し、２値化信号がローレベルの時はＮＭＯＳトランジスターを非導通にし、抵抗を介してプルアップされる積分器２５の出力電圧をハイレベルとして出力する。コンパレーター２３の出力信号は、駆動信号として、ＤＳ端子を介して物理量検出素子１００に供給される。この駆動信号の周波数を物理量検出素子１００の共振周波数と一致させることで、物理量検出素子１００を安定発振させることができる。
全波整流回路２４は、Ｉ／Ｖ変換回路２１の出力信号を全波整流して直流化された信号を出力する。積分器２５は、レギュレーター回路１０から供給される所望の電圧ＶＲＤＲを基準に、全波整流回路２４の出力電圧を積分して出力する。この積分器２５の出力電圧は、全波整流回路２４の出力が高いほど、すなわち、Ｉ／Ｖ変換回路２１の出力信号の振幅が大きいほど、低くなる。従って、発振振幅が大きいほど、コンパレーター２３の出力信号である駆動信号のハイレベルの電圧が低くなり、発振振幅が小さいほど、駆動信号のハイレベルの電圧が高くなるので、発振振幅が一定に保持されるように自動利得制御（ＡＧＣ：Auto Gain Control）がかかる。コンパレーター２６は、ハイパスフィルター２２の出力信号の電圧を増幅して２値化信号である方形波電圧信号を生成し、検波信号ＳＤＥＴとして出力する。
１−３．検出回路の構成
次に、検出回路３０およびアナログ／デジタル変換回路３２について説明する。図７は、検出回路３０およびアナログ／デジタル変換回路３２の構成例を示す図である。図７に示すように、本実施形態の検出回路３０は、Ｑ−Ｖ変換回路２１０、可変ゲインアンプ２２０、ミキサー２３０、パッシブフィルター２４０を含む。なお、本実施形態の検出回路３０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成であってもよい。
Ｑ−Ｖ変換回路２１０は、演算増幅器２１１、抵抗２１２、コンデンサー２１３、演算増幅器２１４、抵抗２１５およびコンデンサー２１６を含む。演算増幅器２１１には、Ｓ１端子を介して物理量検出素子１００の振動片の検出電極１１４から角速度成分と振動漏れ成分を含む交流電荷が入力される。抵抗２１２は、演算増幅器２１１の帰還抵抗である。また、コンデンサー２１３は、演算増幅器２１１の帰還容量である。同様に、演算増幅器２１４には、Ｓ２端子を介して物理量検出素子１００の振動片の検出電極１１５から角速度成分と振動漏れ成分を含む交流電荷が入力される。
抵抗２１５は、演算増幅器２１４の帰還抵抗である。また、コンデンサー２１６は、演算増幅器２１４の帰還容量である。演算増幅器２１１に入力される交流電荷と演算増幅器２１４に入力される交流電荷は互いに位相が１８０°異なり、演算増幅器２１１の出力信号と演算増幅器２１４の出力信号の位相は互いに逆位相である。このように構成されているＱ−Ｖ変換回路２１０は、Ｓ１端子およびＳ２端子からそれぞれ入力された交流電荷を電圧信号に変換し、互いに逆位相の差動信号を出力する。すなわち、Ｑ−Ｖ変換回路２１０は、物理量検出素子１００の出力信号を電圧に変換する信号変換回路として機能する。
可変ゲインアンプ２２０は、演算増幅器２２１、抵抗２２２、コンデンサー２２３、コンデンサー２２４、演算増幅器２２５、抵抗２２６、コンデンサー２２７およびコンデンサー２２８を含む。抵抗２２２，２２６は抵抗値が可変であり、コンデンサー２２３，２２４，２２７，２２８は容量値が可変である。
演算増幅器２２１には、演算増幅器２１１から出力される信号がコンデンサー２２４を介して入力される。抵抗２２２は、演算増幅器２２１の帰還抵抗である。また、コンデンサー２２３は、演算増幅器２２１の帰還容量である。同様に、演算増幅器２２５には、演算増幅器２１４から出力される信号がコンデンサー２２８を介して入力される。抵抗２２６は、演算増幅器２２５の帰還抵抗である。また、コンデンサー２２７は、演算増幅器２２５の帰還容量である。このように構成されている可変ゲインアンプ２２０は、Ｑ−Ｖ変換回路２１０から出力される差動信号を増幅し、所望の電圧レベルの差動信号を出力する。
ミキサー２３０は、スイッチ２３１、スイッチ２３２、スイッチ２３３およびスイッチ２３４を含む。スイッチ２３１，２３３は、駆動回路２０が出力する検波信号ＳＤＥＴがハイレベルの時に導通し、ローレベルのときに非導通となる。また、スイッチ２３２，２３４は、検波信号ＳＤＥＴがローレベルの時に導通し、ハイレベルのときに非導通となる。ミキサー２３０は、検波信号ＳＤＥＴがハイレベルの時は可変ゲインアンプ２２０から出力される差動信号をそのまま出力し、検波信号ＳＤＥＴがローレベルの時は可変ゲインアンプ２２０から出力される差動信号の正負が入れ替わった信号を出力する。このように構成されているミキサー２３０は、検波信号ＳＤＥＴを用いて、可変ゲインアンプ２２０から出力される差動信号を検波して角速度成分を含む差動信号を出力する検波回路として機能する。ミキサー２３０が出力する差動信号は、物理量検出素子１００に加わった角速度に応じた電圧レベルの信号である。なお、ミキサー２３０から出力される差動信号は、「物理量検出素子の出力信号に基づくアナログ信号」の一例である。
パッシブフィルター２４０は、抵抗２４１、抵抗２４２およびコンデンサー２４３を含む。抵抗２４１の一端とコンデンサー２４３の一端とが接続され、抵抗２４２の一端とコンデンサー２４３の他端とが接続され、抵抗２４１の他端および抵抗２４２の他端には、ミキサー２３０から出力される差動信号が入力される。このように構成されているパッシブフィルター２４０は、ミキサー２３０から出力される差動信号に対して高周波ノイズを減衰させた差動信号Ｖｐ，Ｖｎを出力するローパスフィルターとして機能する。差動信号Ｖｐ，Ｖｎは、図１に示したアナログ信号ＶＡＯ１に相当する。
また、パッシブフィルター２４０は、アナログ／デジタル変換回路３２に対するアンチエイリアスフィルターとしても機能する。パッシブフィルター２４０は、１／ｆノイズを発生させるトランジスター等の能動素子を含まないため、能動素子を用いて構成されるアクティブフィルターよりも出力ノイズが小さいので、物理量センサー１の出力信号のＳ／Ｎ比を向上させることが可能となる。なお、物理量センサー１の用途に応じて、パッシブフィルター２４０はバンドパスフィルターであってもよい。
１−４．アナログ／デジタル変換回路の構成
次に、アナログ／デジタル変換回路３２について説明する。アナログ／デジタル変換回路３２は、クロック発生回路３２ａを備える。クロック発生回路３２ａは、クロック信号ＡＤＣＬＫを発生させる回路である。
クロック信号ＡＤＣＬＫは、アナログ／デジタル変換回路３２の後述するロジック回路２７７を動作させるためのクロック信号であり、上述の制御回路４３から出力されるクロック信号ＳＣをトリガーにしてクロック信号ＡＤＣＬＫを生成する。クロック発生回路３２ａは、クロック信号ＳＣをトリガーにするが、クロック信号ＡＤＣＬＫの生成自体はクロック信号ＳＣやマスタークロック信号ＭＣＬＫと非同期に実施する。
このような回路としては、例えば、図８のような回路が挙げられる。図８に示すクロック発生回路３２ａはＤフリップフロップを備えており、Ｄフリップフロップの出力端子Ｑとリセット端子Ｒとの間には遅延回路が接続されている。当該遅延回路は、複数段のインバーターによって構成されている。Ｄフリップフロップの入力端子Ｄはハイレベルに固定されている。この構成において、入力トリガーＩｎをクロック端子Ｃに入力すると出力Ｏｕｔがハイレベルになる。当該ハイレベルの信号は、遅延回路を介して遅延された後にリセット端子Ｒに入力されるため、この段階でＤフリップフロップがリセットされ、出力Ｏｕｔがローレベルになる。この動作を繰り返すことにより、出力Ｏｕｔには、連続したパルス信号が出力される。本例では当該パルス信号がクロック信号ＡＤＣＬＫとなる。
なお、本実施形態においては、ロジック回路２７７が動作するために必要な回数のクロック信号ＡＤＣＬＫが出力された後、クロック発生回路３２ａが停止される。すなわち、本実施形態においては、クロック発生回路３２ａがクロック信号ＡＤＣＬＫを出力している間、ロジック回路２７７がアナログ／デジタル変換を行う。当該アナログ／デジタル変換が行われている期間がアナログ／デジタル変換期間であり、図５においてＡ／Ｄ期間として示された期間である。
図５においては、当該Ａ／Ｄ期間内に生成されたクロック信号ＡＤＣＬＫを示している。ただし、クロック信号ＡＤＣＬＫに関しては、時間方向のスケールを拡大して示しており、図５に示したクロック信号ＳＣの最初の１周期Ｔｍ分を拡大してクロック信号ＡＤＣＬＫを示している。
アナログ／デジタル変換回路３２は、クロック信号ＡＤＣＬＫに基づいて動作し、差動信号Ｖｐ，Ｖｎを、アナログ／デジタル変換回路３２が有する入力容量にサンプリングしてデジタル信号に変換する。
本実施形態において、アナログ／デジタル変換回路３２は、逐次比較型のアナログ／デジタル変換回路である。図９は、アナログ／デジタル変換回路３２の構成例を示す図である。図９に示すように、本実施形態のアナログ／デジタル変換回路３２は、スイッチ２７１Ｐ、スイッチ２７１Ｎ、スイッチアレイ２７３Ｐ、スイッチアレイ２７３Ｎ、容量アレイ２７４Ｐ、容量アレイ２７４Ｎ、スイッチ２７５Ｐ、スイッチ２７５Ｎ、コンパレーター２７６およびロジック回路２７７を含む。なお、本実施形態のアナログ／デジタル変換回路３２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成であってもよい。
容量アレイ２７４Ｐ，２７４Ｎは、それぞれ、互いに容量値の異なる複数のコンデンサーを有しており、アナログ／デジタル変換回路３２の入力容量として機能する。ロジック回路２７７は、入力されるクロック信号ＡＤＣＬＫに基づいて、スイッチ２７１Ｐ，２７１Ｎ，２７５Ｐ，２７５Ｎおよびスイッチアレイ２７３Ｐ，２７３Ｎの動作を制御する。
具体的には、ロジック回路２７７は、まず、スイッチ制御信号Ｓをハイレベルにしてスイッチ２７１Ｐ，２７１Ｎが導通するように制御し、入力信号Ｖｐ，Ｖｎを容量アレイ２７４Ｐ，２７４Ｎの各コンデンサーにサンプリングする（サンプルホールド）。
図１０は、スイッチ制御信号Ｓがハイレベルの状態における容量アレイ２７４Ｐ，２７４Ｎの接続状態を示す図である。この状態において、容量アレイ２７４Ｐの各コンデンサーの一端には、パッシブフィルター２４０から出力される差動信号Ｖｐが供給される。また、容量アレイ２７４Ｎの各コンデンサーの一端には、パッシブフィルター２４０から出力される差動信号Ｖｎが供給される。容量アレイ２７４Ｐ，２７４Ｎの各コンデンサーの他端には基準電圧が供給される。
次に、スイッチ制御信号Ｓをローレベルからハイレベルに変化させてからサンプリングに必要な所定時間が経過すると、ロジック回路２７７は、スイッチ制御信号Ｓをハイレベルからローレベルに変化させる。本実施形態においては、当該スイッチ制御信号Ｓがローレベルの期間がアナログ／デジタル変換期間である。スイッチ制御信号Ｓがローベルになると、ロジック回路２７７は、スイッチ２７１Ｐ，２７１Ｎが非導通となるように制御し、スイッチ２７５Ｐ，２７５Ｎが非導通となるように制御する。ロジック回路２７７は、コンパレーター２７６から出力される２値化信号がハイレベルであるかローレベルであるかに応じて、スイッチアレイ２７３Ｐ、２７３Ｎを切り替えて、容量アレイ２７４Ｐ，２７４Ｎの各コンデンサーに電源電圧ｖｄｄ又はグラウンド電圧ｇｎｄを印加する動作をＮ回繰り返す。ロジック回路２７７は、コンパレーター２７６から出力される２値信号をパラレル変換し、入力信号Ｖｐの電圧と入力信号Ｖｎの電圧との差に対応するデジタル値を有するＮビットのデジタル信号ＶＤＯを生成する。
図１１は、スイッチ制御信号Ｓがローレベルの状態、すなわち、アナログ／デジタル変換期間における容量アレイ２７４Ｐ，２７４Ｎの接続状態を示す図である。この状態において、ロジック回路２７７からの制御信号によりスイッチアレイ２７３Ｐが制御され、容量アレイ２７４Ｐの各コンデンサーの一端には、電源電圧ｖｄｄ又はグラウンド電圧ｇｎｄに接続され、容量アレイ２７４Ｐの各コンデンサーの他端は、コンパレーター２７６の一方の入力端子と接続される。また、ロジック回路２７７からの制御信号によりスイッチアレイ２７３Ｎが制御され、容量アレイ２７４Ｎの各コンデンサーの一端には、電源電圧ｖｄｄ又はグラウンド電圧ｇｎｄに接続され、容量アレイ２７４Ｎの各コンデンサーの他端は、コンパレーター２７６の他方の入力端子と接続される。
１−５．Ａ／Ｄ変換精度の向上
本実施形態にかかるアナログ／デジタル変換回路３２は、レギュレーター回路１０が生成した電源電圧を利用して動作し、コンパレーター２７６による比較に基づいてアナログ信号をデジタル信号に変換する。従って、電源電圧が変動するとアナログ／デジタル変換の精度が低下し得る。上述のように、本実施形態においては、アナログ／デジタル変換回路３２およびデータ処理回路４０が同一のレギュレーター回路１０によって電力供給を受けて駆動される。このため、データ処理回路４０での消費電力が急変した場合には、アナログ／デジタル変換回路３２に対して供給される電圧が変動し得る。この場合、アナログ／デジタル変換回路３２で使用する電源電圧が変動し得る。そして、電源電圧が変動すると、アナログ／デジタル変換回路３２から出力されるデジタル信号ＶＤＯが本来の値と異なる値になり得る。
本実施形態において、データ処理回路４０での消費電力の急変は、デジタル演算回路４１における演算処理開始動作のタイミングおよび演算処理終了動作のタイミングで発生する。従って、アナログ／デジタル変換回路３２におけるアナログ／デジタル変換期間（図５に示すＡ／Ｄ期間）内に、演算処理開始動作のタイミングおよび演算処理終了動作のタイミングの少なくとも一方が含まれると、アナログ／デジタル変換回路３２における変換精度が低下し得る。
そこで、本実施形態においてデジタル演算回路４１は、アナログ／デジタル変換期間以外の期間に演算処理開始動作および演算処理終了動作を行うように構成されている。具体的には、本実施形態においてアナログ／デジタル変換期間は、クロック信号ＳＣをトリガーにして開始される。そこで、本実施形態においては、物理量検出素子１００やアナログ／デジタル変換回路３２の設計や、実測等に基づいて、アナログ／デジタル変換回路３２における変換に要する最長のアナログ／デジタル変換期間が特定される。
そして、本実施形態においてはアナログ／デジタル変換期間が最長である場合のアナログ／デジタル変換期間の終了タイミングより遅く、次のクロック信号ＳＣよりも早いタイミングが予め特定される。そして、当該タイミングでデジタル演算回路４１の演算処理が開始されるように、デジタル演算回路４１が演算を開始するタイミングを指示するための調整値が特定されている。
また、アナログ／デジタル変換期間が最長である場合のアナログ／デジタル変換期間の終了タイミングより遅く、次のクロック信号ＳＣよりも早いタイミングでデジタル演算回路４１の演算処理が終了するように調整値が特定されている。従って、当該調整値に基づいてデジタル演算回路４１の演算処理開始動作が行われ、演算処理終了動作が行われることにより、デジタル演算回路４１は、アナログ／デジタル変換期間以外の期間に演算処理開始動作および演算処理終了動作を行うことができる。従って、本実施形態においては、変換精度を低下させることなくアナログ／デジタル変換回路３２によるデジタル変換を実行させることができる。
なお、本実施形態においては、アナログ／デジタル変換期間が温度等に依存して変動し、この温度特性はマスタークロック信号ＭＣＬＫの周期の温度特性と異なり得る。具体的には、本実施形態にかかるアナログ／デジタル変換回路３２の動作クロックであるクロック信号ＡＤＣＬＫは、クロック発生回路３２ａによって生成される。一方、デジタル演算回路４１の動作クロックであるマスタークロック信号ＭＣＬＫ（または基準タイミング信号ＳＣＬＫ）は、発振回路６０によって生成される。クロック発生回路３２ａの動作トリガーであるクロック信号ＳＣは、マスタークロック信号ＭＣＬＫに基づいて生成されるものの、クロック信号ＡＤＣＬＫは、マスタークロック信号ＭＣＬＫに依存せず、クロック発生回路３２ａによって生成される。従って、本実施形態において、アナログ／デジタル変換回路３２の動作クロックと、デジタル演算回路４１の動作クロックとは、異なるクロック発生回路によって生成される。
本実施形態においては、このように動作クロックの発生回路が異なることに起因して、アナログ／デジタル変換期間が変動する温度特性が、マスタークロック信号ＭＣＬＫの周期が変動する温度特性と異なる。このため、マスタークロック信号ＭＣＬＫや基準タイミング信号ＳＣＬＫ、クロック信号ＳＣが仮に一定の周期であったとしても、アナログ／デジタル変換期間は変動し得る。
図５においては、アナログ／デジタル変換期間（図５に示すＡ／Ｄ期間）が変動する様子を強調して示している。例えば、アナログ／デジタル変換期間Ｄ1〜Ｄ4は長さが変わっている。このように、アナログ／デジタル変換期間が温度等によって変動し得るため、上述のように、予めアナログ／デジタル変換回路３２における変換に要する最長のアナログ／デジタル変換期間が特定される。
図５においては、アナログ／デジタル変換期間が最長である例をＤmaxとして示している。このようにアナログ／デジタル変換期間が最長のＤmaxである場合におけるアナログ／デジタル変換期間の終了タイミングと、次のクロック信号ＳＣの出力タイミングとの間の期間Ｔｓ内に、デジタル演算回路４１の演算処理開始動作および演算処理終了動作が到来するように、調整値が調整される。
以上の構成によれば、アナログ／デジタル変換回路３２でコンパレーターが電源電圧を利用してアナログ／デジタル変換を行うアナログ／デジタル変換期間内に、デジタル演算回路４１の演算処理開始動作および演算処理終了動作を行うことはない。従って、デジタル演算回路４１の演算処理開始動作および演算処理終了動作によって、レギュレーター回路１０の出力電圧が変動しても、アナログ／デジタル変換回路３２の変換精度が低下することはない。
１−６．変形例
上記の実施形態または後述の実施形態では、アナログ／デジタル変換回路３２の入力信号は差動信号であるが、シングルエンド信号であってもよい。この場合、物理量検出素子１００から出力される差動信号は、検出回路３０のＱ−Ｖ変換回路２１０、可変ゲインアンプ２２０、ミキサー２３０、パッシブフィルター２４０のいずれかにおいてシングルエンド信号に変換される。例えば、可変ゲインアンプ２２０が、Ｑ−Ｖ変換回路２１０から出力される差動信号をシングルエンド信号に変換し、ミキサー２３０、パッシブフィルター２４０が、シングルエンド信号に対して前述した各処理を行ってもよい。
また、上記の実施形態では、物理量センサー１として、角速度を検出する物理量検出素子１００を含む角速度センサーを例に挙げたが、物理量検出素子１００が検出する物理量は、角速度に限らず、角加速度、加速度、速度、力などであってもよい。また、物理量検出素子１００の振動片は、ダブルＴ型でなくてもよく、例えば、音叉型やくし歯型であってもよいし、三角柱、四角柱、円柱状等の形状の音片型であってもよい。また、物理量検出素子１００の振動片の材料としては、水晶（ＳｉＯ2）の代わりに、例えば、タンタル酸リチウム（ＬｉＴａＯ3）、ニオブ酸リチウム（ＬｉＮｂＯ3）等の圧電単結晶やジルコン酸チタン酸鉛（ＰＺＴ）等の圧電セラミックスなどの圧電性材料を用いてもよいし、シリコン半導体を用いてもよい。また、物理量検出素子１００の振動片は、例えば、シリコン半導体の表面の一部に、駆動電極に挟まれた酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌＮ）等の圧電薄膜を配置した構造であってもよい。また、物理量検出素子１００は、圧電型の素子に限らず、動電型、静電容量型、渦電流型、光学型、ひずみゲージ型等の振動式の素子であってもよい。例えば、物理量検出素子１００は、静電容量型のＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、物理量検出素子１００の検出方式は、振動式に限らず、例えば、光学式、回転式、流体式であってもよい。
また、上記の実施形態では、物理量センサー１として、１つの物理量検出素子１００を備えた１軸センサーを例に挙げたが、物理量センサー１は、複数の物理量検出素子１００を備えた多軸センサーであってもよい。例えば、物理量センサー１は、互いに異なる３軸周りの角速度を検出する３つの物理量検出素子を備えた３軸ジャイロセンサーであってもよいし、角速度を検出する物理量検出素子と、加速度を検出する物理量検出素子とを備えた複合センサーであってもよい。
２．第２実施形態
レギュレーター回路１０における電圧変動によってアナログ／デジタル変換回路３２の変換精度を低下させないようにするための構成は、第１実施形態に限定されない。すなわち、アナログ／デジタル変換が行われるアナログ／デジタル変換期間において、デジタル演算回路４１が演算処理開始動作および演算処理終了動作を行わないように構成されていれば良い。
このような構成としては、少なくともアナログ／デジタル変換期間においてデジタル演算回路４１が演算処理を行う構成が挙げられる。すなわち、アナログ／デジタル変換期間中は、常にデジタル演算回路４１が演算処理を行っているように構成すれば、アナログ／デジタル変換期間において、デジタル演算回路４１が演算処理開始動作および演算処理終了動作を行わないように構成することができる。
少なくともアナログ／デジタル変換期間においてデジタル演算回路４１が演算処理を行う構成は、デジタル演算回路４１において常時演算処理を行うことによって実現されてもよい。すなわち、デジタル演算回路４１において常時演算処理を行う構成であれば、明確な演算処理開始動作や明確な演算処理終了動作が行われない。この結果、アナログ／デジタル変換期間に、演算処理開始動作や明確な演算処理終了動作が行われないように構成することができる。
このような構成としては、例えば、図５に示す期間Ｔｄにおいてもデジタル演算回路４１において演算処理を行う構成が挙げられる。具体的には、上述の図１に示す構成と同様の構成において、デジタル演算回路４１が、第１デジタル信号に対する演算処理である第１演算処理と、第２デジタル信号の出力に用いられない第２演算処理と、を交互に繰り返す構成とすることで実現可能である。すなわち、図５に示されたデジタル演算回路４１の動作期間において、第１デジタル信号に対して演算処理を行って第２デジタル信号を出力する第１演算処理が実行され、期間Ｔｄにおいて第２演算処理が実行される。
このような動作を行うデジタル演算回路４１は、例えば、図１２に示される回路によって実現される。図１２に示すデジタル演算回路４１は、入力部４１ａ、乗算器４１ｂ、加算器４１ｃ、係数ＲＯＭ４１ｄ、乗算器Ｘ入力セレクター４１ｅ、乗算器Ｙ入力セレクター４１ｆ、加算器Ｂ入力セレクター４１ｇ、演算結果格納レジスター４１ｈ、汎用レジスター４１ｉ、レジスター出力セレクター４１ｊ、４１ｋ、４１ｌ、シーケンサー４１ｍ、出力部４１ｎを備えている。
シーケンサー４１ｍは、記憶部５０に記憶された調整値に基づいて、各セレクター（乗算器Ｘ入力セレクター４１ｅ、乗算器Ｙ入力セレクター４１ｆ、加算器Ｂ入力セレクター４１ｇ、レジスター出力セレクター４１ｊ、４１ｋ、４１ｌ）を制御する。また、シーケンサー４１ｍは、演算結果を保持するレジスター（演算結果格納レジスター４１ｈ、汎用レジスター４１ｉ）を制御する。すなわち、シーケンサー４１ｍは、各セレクターを制御することで必要な演算器入力を選択し、積和演算（乗算器４１ｂ、加算器４１ｃによる演算）を実行させ、レジスターに格納させる。なお、係数ＲＯＭ４１ｄは、係数を保持するＲＯＭであり、記憶部５０に記憶された調整値によって係数が調整されてもよい。
なお、本実施形態において、演算結果格納レジスター４１ｈは、演算処理の種類毎に使用されるレジスター（例えば、フィルターのtapを保持するレジスター、演算結果を保持するレジスター等）である。一方、汎用レジスター４１ｉは、中間処理結果を一時的に保持するレジスターである。
本実施形態においては、第１演算処理用の調整値と、第２演算処理用の調整値とが記憶部５０に記憶されている。シーケンサー４１ｍは、基準タイミング信号ＳＣＬＫに同期した既定のタイミングで第１演算処理を開始する。すなわち、シーケンサー４１ｍは、１回の基準タイミング信号ＳＣＬＫあたりに１回の割合で、予め決められた取り込み回数分のデジタル信号ＶＤＯを取り込み、各セレクターを制御し、乗算器４１ｂに対する入力Ｘ、Ｙを選択する。また、シーケンサー４１ｍは、各セレクターを制御し、加算器４１ｃに対する入力Ｂを選択する。そして、シーケンサー４１ｍは、各セレクターを制御してレジスターを選択し、演算結果を保持させる。以上の結果、出力部４１ｎからデジタルデータＶＯが出力される。
一方、シーケンサー４１ｍは、第１演算処理が終了するタイミングから、次の第１演算処理が開始するタイミングまでの期間において、第２演算処理を実行する。この場合、シーケンサー４１ｍは、第１演算処理が終了するタイミングにおいて、第２演算処理用の調整値に基づいて第２演算処理を開始する。本実施形態において、第１演算処理に要する期間は一定であり、予め特定されている。また、基準タイミング信号ＳＣＬＫの周期もマスタークロック信号ＭＣＬＫによって決まる期間であり、予め特定されている。従って、第２演算処理を実行すべき期間Ｔｄの長さも既知である。
そこで、第２演算処理用の調整値は、期間Ｔｄと同一の長さの演算処理をシーケンサー４１ｍに実行させるように予め決められている。従って、シーケンサー４１ｍは、期間Ｔｄにおいて第２演算処理を実行し、期間Ｔｄが終了すると第２演算処理が終了し、第１演算処理を開始する。第２演算処理において入力部４１ａに入力されるデジタル信号は、第１演算処理と同一であってもよいし、異なる値であってもよい。
なお、本実施形態においては、第２演算処理の少なくとも一部が第１演算処理と同一である。すなわち、第２演算処理用の調整値は、第１演算処理の一部を実行させるための情報である。このように、第２演算処理の一部が第１演算処理と同一であることにより、第２演算処理の消費電力が第１演算処理の消費電力と実質的に同一（統計的な消費電力の変動幅が既定範囲（例えば、誤差の範囲））になる。このため、本実施形態においては、デジタル演算回路４１における消費電力が大きく変動することはない。従って、デジタル演算回路４１によってレギュレーター回路１０の出力電圧が変動することはなく、デジタル演算回路４１とアナログ／デジタル変換回路３２とがレギュレーター回路１０を共有していても、アナログ／デジタル変換の精度が低下することはない。
第２演算処理は第１演算処理の間に実行され、第２演算処理が存在することによって、デジタル演算回路４１による消費電力の変動が抑制され、結果として、アナログ／デジタル変換回路３２による変換精度の低下が防止されればよい。従って、第１演算処理における消費電力と第２演算処理における消費電力とが異なっていてもよい。例えば、第２演算処理の消費電力が第１演算処理の消費電力より少なくなるように構成されていても良い。
このような構成も、第２演算処理用の調整値を調整することによって実現可能である。具体的には、図１２に示すデジタル演算回路４１において、乗算器４１ｂの入力Ｘおよび入力Ｙに固定値を選択入力すれば、乗算器４１ｂは組み合わせ回路で構成されるため、乗算器４１ｂから一定値が出力され、実質的に乗算器４１ｂの動作を停止させることができる。そして、加算器４１ｃに対して、例えば、汎用レジスター４１ｉの値が入力されるように、各セレクターを制御すれば、乗算器４１ｂを停止させ、加算器４１ｃを動作させることができる。
シーケンサー４１ｍがこのような処理を行わせるように、調整値が選択されていれば、乗算器４１ｂによる電力消費が生じることを防止しつつ、加算器４１ｃの動作によって電力が消費される状態を実現することができる。この結果、第２演算処理による消費電力を抑制しつつ、第２演算処理が存在することにより、第１演算処理の開始および終了でデジタル演算回路４１による消費電力の急変が発生することを防止することができる。このため、デジタル演算回路４１とアナログ／デジタル変換回路３２とがレギュレーター回路１０を共有していても、アナログ／デジタル変換の精度が低下することを防止することができる。
３．電子機器
図１３は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。図１３に示すように、本実施形態の電子機器３００は、物理量センサー３１０、制御装置３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含む。なお、本実施形態の電子機器３００は、図１３の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
物理量センサー３１０は、物理量を検出して検出結果を制御装置３２０に出力する。物理量センサー３１０として、例えば、上述した各実施形態の物理量センサー１を適用することができる。
制御装置３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、物理量センサー３１０と通信し、物理量センサー３１０の出力信号を用いて各種の計算処理や制御処理を行う。その他、制御装置３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。なお、制御装置３２０は、例えば、図１に示したＭＣＵ５に対応する。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号を制御装置３２０に出力する。ＲＯＭ３４０は、制御装置３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。ＲＡＭ３５０は、制御装置３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、制御装置３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部３６０は、制御装置３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、制御装置３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。物理量センサー３１０として、例えば上述した各実施形態の物理量センサー１を適用することにより、例えば、信頼性の高い電子機器を実現することができる。
このような電子機器３００としては種々の電子機器が考えられ、例えば、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、デジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が挙げられる。
図１４は、本実施形態の電子機器３００の一例であるデジタルカメラ１３００を模式的に示す斜視図である。なお、図１４には、外部機器との接続についても簡易的に示している。ここで、通常のカメラは、被写体の光像により銀塩写真フィルムを感光するのに対し、デジタルカメラ１３００は、被写体の光像をＣＣＤ（Charge Coupled Device）などの撮像素子により光電変換して撮像信号を生成する。
デジタルカメラ１３００におけるケース１３０２の背面には、表示部１３１０が設けられ、ＣＣＤによる撮像信号に基づいて表示を行う構成になっており、表示部１３１０は、被写体を電子画像として表示するファインダーとして機能する。また、ケース１３０２の正面側には、光学レンズやＣＣＤなどを含む受光ユニット１３０４が設けられている。撮影者が表示部１３１０に表示された被写体像を確認し、シャッターボタン１３０６を押下すると、その時点におけるＣＣＤの撮像信号が、メモリー１３０８に転送・格納される。また、このデジタルカメラ１３００においては、ケース１３０２の側面に、ビデオ信号出力端子１３１２と、データ通信用の入出力端子１３１４とが設けられている。そして、ビデオ信号出力端子１３１２には、テレビモニター１４３０が、データ通信用の入出力端子１３１４には、パーソナルコンピューター１４４０が、それぞれ必要に応じて接続される。さらに、所定の操作により、メモリー１３０８に格納された撮像信号が、テレビモニター１４３０や、パーソナルコンピューター１４４０に出力される構成になっている。デジタルカメラ１３００は、例えば、角速度センサーである物理量センサー３１０を有し、物理量センサー３１０の出力信号を用いて、例えば手振れ補正等の処理を行う。
４．移動体
図１５は、本実施形態の移動体の一例を示す図である。図１５に示す移動体４００は、物理量センサー４１０、コントローラー４４０，４５０，４６０、バッテリー４７０、ナビゲーション装置４８０を含んで構成されている。なお、本実施形態の移動体４００は、図１５の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
物理量センサー４１０、コントローラー４４０，４５０，４６０、ナビゲーション装置４８０は、バッテリー４７０から供給される電源電圧で動作する。物理量センサー４１０は、物理量を検出して検出結果をコントローラー４４０，４５０，４６０に出力する。コントローラー４４０，４５０，４６０は、それぞれ、物理量センサー４１０の出力信号を用いて、姿勢制御システム、横転防止システム、ブレーキシステム等の各種の制御を行う制御装置である。
ナビゲーション装置４８０は、内蔵のＧＰＳ受信機の出力情報に基づき、移動体４００の位置や時刻その他の各種の情報をディスプレイに表示する。また、ナビゲーション装置４８０は、ＧＰＳの電波が届かない時でも物理量センサー４１０の出力信号に基づいて移動体４００の位置や向きを特定し、必要な情報の表示を継続する。
なお、コントローラー４４０，４５０，４６０およびナビゲーション装置４８０は、それぞれ、例えば、図１に示したＭＣＵ５に対応する。例えば、物理量センサー４１０として、上述した各実施形態の物理量センサー１を適用することにより、例えば、信頼性の高い移動体を実現することができる。
このような移動体４００としては種々の移動体が考えられ、例えば、電気自動車等の自動車、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる
。
５．他の実施形態等
アナログ／デジタル変換回路は、物理量検出素子の出力信号に基づくアナログ信号に対してアナログ／デジタル変換処理を行って第１デジタル信号を出力することができればよく、変換方式は限定されない。すなわち、レギュレーター回路から供給される電源電圧によってアナログ信号をデジタル信号に変換することに起因して、レギュレーター回路の出力電圧の変動に応じてデジタル信号の出力精度が低下し得る、あらゆるアナログ／デジタル変換回路が対象となる。従って、上述の実施形態のようなＳＡＲ型のアナログ／デジタル変換回路以外の回路、例えば、コンパレーターを有するデルタシグマ型の回路等であってもよい。
デジタル演算回路は、第１デジタル信号が入力され、第１デジタル信号に対して演算処理を行って第２デジタル信号を出力する回路であれば良い。すなわち、レギュレーター回路から供給される電源電圧によって駆動し、演算処理開始動作が行われる開始タイミングと演算処理終了動作が行われる終了タイミングとにおいてレギュレーター回路から供給される電力が大きく変動するデジタル演算回路が対象となる。演算処理や演算処理を行うための回路は、上述の実施形態に限定されず、各種の処理および回路であってよい。
デジタル演算回路においては、アナログ／デジタル変換期間に、演算処理を開始する演算処理開始動作および演算処理を終了する演算処理終了動作を行わないように構成されていれば良い。従って、上述の実施形態のように、第２演算処理を行う構成において、デジタル演算回路において第２演算処理または本来の第１演算処理を行い続ける構成に限定されない。例えば、アナログ／デジタル変換期間中は、第２演算処理または第１演算処理が行われるが、アナログ／デジタル変換期間以外の期間において、演算処理開始動作および演算処理終了動作が行われ、演算処理が行われていない期間が存在してもよい。
レギュレーター回路は、アナログ／デジタル変換回路と、デジタル演算回路と、に電源電圧を供給する回路であれば良い。すなわち、レギュレーター回路は、外部から供給される電力に基づいて既定の電圧を生成し、任意の回路に供給する回路であればよい。電源電圧の供給対象は、少なくともアナログ／デジタル変換回路と、デジタル演算回路とが含まれ、他の回路が含まれてもよい。また、電圧値は限定されず、アナログ／デジタル変換回路と、デジタル演算回路とで同一であってもよいし、異なっていてもよい。
アナログ／デジタル変換回路の動作クロックと、デジタル演算回路の動作クロックと、が異なるクロック発生回路によって生成される構成は、上述の構成に限定されない。すなわち、アナログ／デジタル変換回路の動作クロックと、デジタル演算回路の動作クロックと、が異なるクロック発生回路によって生成される場合には、アナログ／デジタル変換期間と演算処理開始動作および演算処理終了動作との関係が一定の関係にならない。このため、アナログ／デジタル変換期間が変動しても、演算処理開始動作および演算処理終了動作がアナログ／デジタル変換期間内にならないように制御する必要が生じる。このような問題は、アナログ／デジタル変換回路とデジタル演算回路とでクロック発生回路が異なる事によって生じ得る。従って、クロック発生回路は互いに異なっていればよく、一部重複する構成等であってもよい。
上述した実施形態および変形例は一例であって、これらに限定されない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１…物理量センサー、１０…振動子、２０…駆動回路、２１…Ｖ変換回路、２２…ハイパスフィルター、２３…コンパレーター、２４…全波整流回路、２５…積分器、２６…コンパレーター、３０…検出回路、３２…デジタル変換回路、３２ａ…クロック発生回路、４０…データ処理回路、４１…デジタル演算回路、４１ａ…入力部、４１ｂ…乗算器、４１ｃ…加算器、４１ｄ…係数ＲＯＭ、４１ｅ…乗算器Ｘ入力セレクター、４１ｆ…乗算器Ｙ入力セレクター、４１ｇ…加算器Ｂ入力セレクター、４１ｈ…演算結果格納レジスター、４１ｉ…汎用レジスター、４１ｊ…レジスター出力セレクター、４１ｋ…レジスター出力セレクター、４１ｌ…レジスター出力セレクター、４１ｍ…シーケンサー、４１ｎ…出力部、４２…インターフェイス回路、４３…制御回路、４４…調整回路、５０…記憶部、６０…発振回路、１００…物理量検出素子、１０１ａ…駆動振動腕、１０１ｂ…駆動振動腕、１０２…検出振動腕、１０３…錘部、１０４ａ…駆動用基部、１０４ｂ…駆動用基部、１０５ａ…連結腕、１０５ｂ…連結腕、１０６…錘部、１０７…検出用基部、１１２…駆動電極、１１３…駆動電極、１１４…検出電極、１１５…検出電極、１１６…共通電極、１４０…制御部、１５０…ＤＳＰ部、２００…物理量検出回路、２１０…Ｑ−Ｖ変換回路、２１１…演算増幅器、２１２…抵抗、２１３…コンデンサー、２１４…演算増幅器、２１５…抵抗、２１６…コンデンサー、２２０…可変ゲインアンプ、２２１…演算増幅器、２２２…抵抗、２２３…コンデンサー、２２４…コンデンサー、２２５…演算増幅器、２２６…抵抗、２２７…コンデンサー、２２８…コンデンサー、２３０…ミキサー、２３１…スイッチ、２３２…スイッチ、２３３…スイッチ、２３４…スイッチ、２４０…パッシブフィルター、２４１…抵抗、２４２…抵抗、２４３…コンデンサー、２７０…デジタル変換回路、２７１Ｎ…スイッチ、２７１Ｐ…スイッチ、２７３Ｎ…スイッチアレイ、２７３Ｐ…スイッチアレイ、２７４Ｎ…容量アレイ、２７４Ｐ…容量アレイ、２７５Ｎ…スイッチ、２７５Ｐ…スイッチ、２７６…コンパレーター、２７７…ロジック回路、３００…電子機器、３１０…物理量センサー、３２０…制御装置、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…物理量センサー、４４０…コントローラー、４５０…コントローラー、４６０…コントローラー、４７０…バッテリー、４８０…ナビゲーション装置、１３００…デジタルカメラ、１３０２…ケース、１３０４…受光ユニット、１３０６…シャッターボタン、１３０８…メモリー、１３１０…表示部、１３１２…ビデオ信号出力端子、１３１４…入出力端子、１４３０…テレビモニター、１４４０…パーソナルコンピューター

Claims (14)

  1. 物理量検出素子の出力信号に基づくアナログ信号に対してアナログ／デジタル変換処理を行って第１デジタル信号を出力するアナログ／デジタル変換回路と、
    前記第１デジタル信号が入力され、前記第１デジタル信号に対して演算処理を行って第２デジタル信号を出力するデジタル演算回路と、
    前記アナログ／デジタル変換回路と、前記デジタル演算回路と、に電源電圧を供給するレギュレーター回路と、を備え、
    前記デジタル演算回路は、
    前記アナログ／デジタル変換処理が行われるアナログ／デジタル変換期間において、演算処理を開始する演算処理開始動作および演算処理を終了する演算処理終了動作を行わない、物理量検出回路。
  2. 前記アナログ／デジタル変換回路の動作クロックと、前記デジタル演算回路の動作クロックとは、異なるクロック発生回路によって生成される、
    請求項１に記載の物理量検出回路。
  3. 前記デジタル演算回路は、
    少なくとも前記アナログ／デジタル変換期間において演算処理を行う、
    請求項１または請求項２に記載の物理量検出回路。
  4. 前記デジタル演算回路は、
    前記第１デジタル信号に対する演算処理である第１演算処理と、前記第２デジタル信号の出力に用いられない第２演算処理と、を交互に繰り返す、
    請求項１〜請求項３のいずれか一項に記載の物理量検出回路。
  5. 前記第２演算処理の少なくとも一部は前記第１演算処理と同一である、
    請求項４に記載の物理量検出回路。
  6. 前記第２演算処理の消費電力は前記第１演算処理の消費電力と実質的に同一である、
    請求項４または請求項５に記載の物理量検出回路。
  7. 前記第２演算処理の消費電力は前記第１演算処理の消費電力より少ない、
    請求項４または請求項５に記載の物理量検出回路。
  8. 前記デジタル演算回路は、
    前記アナログ／デジタル変換期間以外の期間に前記演算処理開始動作および前記演算処理終了動作を行う、
    請求項１または請求項２に記載の物理量検出回路。
  9. 前記演算処理開始動作のタイミングおよび前記演算処理終了動作のタイミングを調整する調整回路を備える、
    請求項８に記載の物理量検出回路。
  10. 調整値を記憶する記憶部を備え、
    前記調整回路は、
    前記記憶部に記憶された前記調整値に基づいて、前記演算処理開始動作のタイミングおよび前記演算処理終了動作のタイミングを調整する、
    請求項９に記載の物理量検出回路。
  11. 請求項１〜請求項１０のいずれか一項に記載の物理量検出回路と、前記物理量検出素子と、を備えた物理量センサー。
  12. 請求項１１に記載の物理量センサーを備えた電子機器。
  13. 請求項１１に記載の物理量センサーを備えた移動体。
  14. 物理量検出素子の出力信号に基づくアナログ信号に対してアナログ／デジタル変換処理を行って第１デジタル信号を出力するアナログ／デジタル変換回路と、
    前記第１デジタル信号が入力され、前記第１デジタル信号に対して演算処理を行って第２デジタル信号を出力するデジタル演算回路と、
    前記アナログ／デジタル変換回路と、前記デジタル演算回路と、に電源電圧を供給するレギュレーター回路と、を備えた物理量検出回路の動作方法であって、
    前記デジタル演算回路は、
    前記アナログ／デジタル変換処理が行われるアナログ／デジタル変換期間において、演算処理を開始する演算処理開始動作および演算処理を終了する演算処理終了動作を行わない、物理量検出回路の動作方法。
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