JP2021143890A - 故障検出回路及び半導体装置 - Google Patents
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Abstract
Description
[1−1]構成
図1は、第1実施形態に係るシステム100における機能ブロックを示す。システム100は、例えば車として実現されることができる。図1に示されるように、システム100は、通信モジュール200及びコントローラ300を含む。コントローラ300は、例えばシステム100中の他の機能ブロックを制御する。そのような他の機能ブロックの例は、システム100が車である場合、ブレーキを含む。
以下では、第1実施形態に係る半導体装置1における、各信号のタイミングチャートの一例について説明される。各動作時において、第1実施形態に係る半導体装置1は、以下のようなタイミングチャートを示す。
図3は、第1実施形態に係る半導体装置1が正常状態にあり、且つ未動作であるときの各信号のタイミングチャートの一例を示す。図3中の制御信号(A)、制御信号(B)、制御信号(C)、及び制御信号(D)は、それぞれ、図2のノードA、ノードB、ノードC、及びノードDの信号を指す。
図4は、第1実施形態に係る半導体装置1が正常状態にあり、且つ通信開始をしたときの各信号のタイミングチャートの一例を示す。図4中の制御信号(A)、制御信号(B)、制御信号(C)、及び制御信号(D)は、それぞれ、図3と同様の信号を指す。また、図4中の時刻t1〜t7は、それぞれ、図3と同様の時刻を指す。
図5は、第1実施形態に係る半導体装置1が異常状態にあり、且つ未動作であるときの各信号のタイミングチャートの一例を示す。第1実施形態における異常状態とは、図2の端子制御モジュール3が時刻t4(後述)において故障し、正常なレベルの信号を正確に送信できなくなった状態である。図5中の制御信号(A)、制御信号(B)、制御信号(C)、及び制御信号(D)は、それぞれ、図3と同様の信号を指す。また、図4中の時刻t1〜t7は、それぞれ、図3と同様の時刻を指す。
以上で説明した第1実施形態に係る半導体装置1によれば、半導体装置1が未動作のときであっても、端子制御モジュール3の故障を検出することが可能である。また、故障検出回路による回路規模の増大を低減することが可能である。以下に、第1実施形態に係る半導体装置1の詳細な効果について説明する。
[2−1]構成
第2実施形態に係る半導体装置1は、EXORゲート7とEXORゲート8との距離が離れている場合に関する。
以下では、第2実施形態に係る半導体装置1における、各信号のタイミングチャートの一例について説明される。各動作時において、第2実施形態に係る半導体装置1は、以下の図11〜13のようなタイミングチャートを示す。図11〜13において、制御信号(A)、制御信号(B)、制御信号(C)、制御信号(D)、及び異常検出信号は、それぞれ、図3と同様の信号を指す。図11〜13中の低周波信号(低周波信号発生回路9から出力される信号)は、図3の低周波信号と同様である。図11〜13中の時刻t1〜t7は、それぞれ、図3と同様の時刻を指す。以下、低周波信号発生回路9から出力される信号は第1低周波信号と称される場合がある。
以上で説明した第2実施形態に係る半導体装置1によれば、半導体装置1のEXORゲート7とEXORゲート8との距離が離れている場合でも、第1実施形態と同等の効果を得ることが可能である。
[3−1]構成
第3実施形態に係る半導体装置1は、第1実施形態と同等の故障検出回路を、割り込み信号のような、内部信号に対して適用する場合に関する。
以下では、第3実施形態に係る半導体装置1における、各信号のタイミングチャートの一例について説明される。各動作時において、第3実施形態に係る半導体装置1は、以下の図15〜17のようなタイミングチャートを示す。図15〜17中の割り込み信号(A)、制御信号(B)、制御信号(C)、及び割り込み信号(D)は、それぞれ、図14のノードA、ノードB、ノードC、及びノードDの信号を指す。図15〜17中の低周波信号は、図3の低周波信号と同様である。図15〜17中の時刻t1〜t7は、それぞれ、図3と同様の時刻を指す。
図15は、第3実施形態に係る半導体装置1が正常状態にあり、且つ未動作であるときの各信号のタイミングチャートの一例を示す。第3実施形態における正常状態とは、少なくとも図14のノードBとノードCとの間が正常に動作している状態である。
図16は、第3実施形態に係る半導体装置1が正常状態にあり、且つ通信開始をしたときの各信号のタイミングチャートの一例を示す。図16は時刻tx(後述)において通信が開始された例を示す。図16中の時刻txは、図4と同様の時刻を指す。各信号は、通信が開始される時刻txより前までは、図15の未動作時と同等に伝達される。
図17は、第3実施形態に係る半導体装置1が異常状態にあり、且つ未動作であるときの各信号のタイミングチャートの一例を示す。第3実施形態における異常状態とは、図14のノードBとノードCとの間が時刻t4において故障し、正常なレベルの信号を正確に送信できなくなった状態である。各信号は、故障が生じたノードBとノードCとの間に到達する以前までは、図15の正常状態の時と同等に伝達される。
以上で説明した第3実施形態に係る半導体装置1によれば、割り込み信号のような内部信号に対しても第1実施形態と同等の効果を得ることが可能である。
[4−1]構成
第4実施形態に係る半導体装置1は、第1実施形態と同等の故障検出回路を、複数ビットの列で構成される制御データ信号に対して適用する場合に関する。第4実施形態の半導体装置1において、故障検出回路は、通信制御モジュール4とメモリ5との間に構成される。その他の構造については第1実施形態とほぼ同様である。以下では、第4実施形態に係る半導体装置1について、第1実施形態と異なる点について主に説明される。
以下では、第4実施形態に係る半導体装置1における、各信号のタイミングチャートの一例について説明される。各動作時において、第4実施形態に係る半導体装置1は、以下の図19〜21のようなタイミングチャートを示す。図19〜21中の制御データ信号(A)、制御信号(B)、制御信号(C)、及び制御データ信号(D)は、それぞれ、図18のノードA、ノードB、ノードC、及びノードDの信号を指す。図19〜21中の低周波信号は、図3の低周波信号と同様である。図15〜17中の時刻t1〜t7は、それぞれ、図3と同様の時刻を指す。
図19は、第4実施形態に係る半導体装置1が正常状態にあり、且つ未動作であるときの各信号のタイミングチャートの一例を示す。第4実施形態における正常状態とは、少なくとも図19のノードBとノードCとの間が正常に動作している状態である。以下の説明では、制御データ信号(A)、制御信号(B)、制御信号(C)、及び制御データ信号(D)の状態は、レベルによってではなく、伝送されるデータによって記載される。“0”データは、“H”レベル及び“L”レベルの内の一方により示される。“1”データは“H”レベル及び“L”レベルの内の他方により示される。これは通信制御モジュール4によって生成された制御データ信号において、“H”レベルの信号が“0”データに割り当てられるか、“1”データに割り当てられるかは、任意である為である。
図20は、第4実施形態に係る半導体装置1が正常状態にあり、且つ通信開始をしたときの各信号のタイミングチャートの一例を示す。図20は時刻tzから時刻ty(後述)において制御データ100が送信された例を示す。制御データ100は、通信制御モジュール4から送信された、複数ビットの列で構成される制御データ信号であり、複数の“0”データを示すレベル及び“1”データを示すレベルの組み合わせによって構成された信号である。時刻tzは、時刻t4と時刻t5との4分の1の時刻である。時刻tyは、図4と同様の時刻を指す。各信号は、制御データ100が送信されている時刻tzから時刻tyの間以外は、図19の未動作時と同等に伝達される。以下では、各信号における時刻tzから時刻tyの間の動作についてのみ説明される。
図21は、第4実施形態に係る半導体装置1が異常状態にあり、且つ未動作であるときの各信号のタイミングチャートの一例を示す。第4実施形態における異常状態とは、図18のノードBとノードCとの間が時刻t4において故障し、正常なレベルの信号を正確に送信できなくなった状態である。各信号は、故障が生じたノードBとノードCとの間に到達する以前までは、図19の正常状態の時と同等に伝達される。
以上で説明した第4実施形態に係る半導体装置1によれば、複数ビットの列で構成される制御データ信号に対しても第1実施形態と同等の効果を得ることが可能である。
本発明の第1〜4実施形態において、半導体装置1の構造はその他の構造であっても良い。例えば、図示されていない構成要素を含み、図示されていない配線等によって接続された構造であっても良い。
Claims (9)
- 第1レベルと第2レベルとで周期的に切り替わるレベルを有する第1信号を出力する第1信号発生回路と、
前記第1レベル又は前記第2レベルを有する第2信号が前記第1信号と同じレベルを有する間は前記第1レベルを有するとともに、前記第2信号が前記第1信号と相違するレベルを有する間は前記第2レベルを有する第3信号を出力する第1回路と、
前記第3信号が有するレベルと同じレベルを有する第4信号が前記第1信号と同じレベルを有する間は前記第1レベルを有するとともに、前記第4信号が前記第1信号と相違するレベルを有する間は前記第2レベルを有する第5信号を出力する第2回路と、
前記第2信号及び前記第5信号が同じレベルを有する間は第3レベルを有するとともに、前記第2信号及び前記第5信号が相違するレベルを有するときに第4レベルを有する第6信号を出力する第3回路と、
を備える故障検出回路。 - 前記第1回路の前記第3信号を出力するノードは、前記第2回路の前記第4信号を受け取るノードと接続されている、
請求項1に記載の故障検出回路。 - 前記第1回路及び前記第2回路は、排他的論理和ゲートである、
請求項1に記載の故障検出回路。 - 第1レベルと第2レベルとで周期的に切り替わるレベルを有する第1信号を出力する第1信号発生回路と、
前記第1レベル又は前記第2レベルを有する第2信号が前記第1信号と同じレベルを有する間は前記第1レベルを有するとともに、前記第2信号が前記第1信号と相違するレベルを有する間は前記第2レベルを有する第3信号を出力する第1回路と、
前記第1レベルと前記第2レベルとで周期的に切り替わるレベルを有し、前記第1信号と同じレベルである第4信号を出力する第2信号発生回路と、
前記第4信号、及び前記第1レベル及び前記第2レベルのうちの前記第3信号が有するレベルと同じレベルを有する第5信号が同じレベルを有する間は前記第1レベルを有するとともに、前記第4信号及び前記第5信号が相違するレベルを有する間は前記第2レベルを有する第6信号を出力する第2回路と、
前記第2信号及び前記第6信号が同じレベルを有する間は第3レベルを有するとともに、前記第2信号及び前記第6信号が相違するレベルを有するときに第4レベルを有する第7信号を出力する第3回路と、
を備える故障検出回路。 - 前記第1回路の前記第3信号を出力するノードは、前記第2回路の前記第5信号を受け取るノードと接続されている、
請求項4に記載の故障検出回路。 - 前記第1回路及び前記第2回路は、排他的論理和ゲートである、
請求項4に記載の故障検出回路。 - 請求項1に記載の故障検出回路と、
前記第3信号を受け取り、前記第4信号を出力する第1モジュールと、
を備える、半導体装置。 - 請求項4に記載の故障検出回路と、
前記第3信号を受け取り、前記第5信号を出力する第1モジュールと、
を備える、半導体装置。 - 前記第1回路は、第1入力端において前記第2信号を受け取り、第2入力端において前記第1信号を受け取り、第1出力端において前記第3信号を出力し、
前記第1モジュールは、第3入力端において前記第3信号を受け取り、第2出力端において前記第4信号を出力し、
前記第2回路は、第4入力端において前記第4信号を受け取り、第5入力端において前記第1信号を受け取り、第3出力端において前記第5信号を出力し、
前記第3回路は、第6入力端において前記第5信号を受け取り、第7入力端において前記第2信号を受け取り、第4出力端において前記第6信号を出力する、
請求項7に記載の半導体装置。
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