JPH08185329A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 障害発生に対する耐性を有するデータ処理装
置を得ることを目的としている。 【構成】 同期して同一の動作を行う３個のプロセッサ
と、このプロセッサからの出力されたデータ同士を比較
して異常プロセッサを検出し、異常プロセッサの入出力
状態と正常プロセッサの入出力状態を検出する検出回路
と、異常プロセッサの入出力状態と正常プロセッサの入
出力状態とが異なる場合に異常プロセッサの入出力状態
を継続させるように動作するバス制御回路およびデータ
セレクタとを備えている。 【効果】 異常プロセッサの入出力状態と正常プロセッ
サの入出力状態とが異なる場合でも、異常プロセッサが
ハングアップするのを防止することができ、さらに検出
回路の検出動作を継続させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置に関
するものであり、特に障害に対する耐性を有するデータ
処理装置（以下、フォールトトレラントデータ処理装置
と記す）に関するものである。

【０００２】

【従来の技術】図１５、特開平５ー１２７９３６に示さ
れたフォールトトレラントデータ処理装置の構成図であ
る。このフォールトトレラントデータ処理装置は、プロ
セッサ１１〜１３、バスインタフェースユニット２１、
２２、システムバス３１、３２、バススイッチ１１０か
ら構成されている。

【０００３】３個のプロセッサ１１、１２、１３は同一
のクロックに同期して動作する。プロセッサ１１は、バ
スインタフェースユニット２１と直接接続されるととも
に、バススイッチ１１０を経由してバスインタフェース
ユニット２２と接続されている。同様にプロセッサ１３
は、バスインタフェースユニット２２と直接接続される
とともに、バススイッチ１１０を経由してバスインタフ
ェースユニット２１と接続されている。そしてもう１つ
のプロセッサ１２はバスインタフェースユニット２１、
２２の双方と直接接続されている。また、バスインタフ
ェースユニット２１はシステムバス３１に、バスインタ
フェースユニット２２はシステムバス３２にそれぞれ接
続されている。バスインタフェースユニット２１、２２
は、直接接続された２個のプロセッサ１１と１２および
１３と１２からのデータをそれぞれ比較し、比較結果を
接続されたシステムバス３１、３２にそれぞれプロセッ
サ１１および１３のデータ出力と同時に出力する。

【０００４】次にこのハードウエア構成によって障害に
対する耐性がどのように実現されるかを説明する。ま
ず、システムバス３１、３２にデータを供給する場合の
バスインタフェースユニット２１、２２の動作を説明す
る。今プロセッサ１１に障害が発生したと仮定すると、
バスインターフェースユニット２１は、プロセッサ１１
および１２からの出力データを比較し、これらのデータ
の不一致を検出する。この結果バスインターフェースユ
ニット２１は、システムバス３１へ出力データ不一致信
号を通知する。一方バスインタフェースユニット２２に
は正常動作中のプロセッサ１３および１２からのデータ
が供給されるので、バスインタフェースユニット２２は
データの不一致を検出せず、システムバス３２に正常な
データを供給する。すなわちシステムバス３１、３２を
経由してデータを受け取るユニットは、システムバス３
１側のデータを使用せず、システムバス３２側のデータ
を正しいデータとして使用することによりシステムは正
常に動作を継続できる。また、仮に比較用プロセッサ１
２に障害が発生した場合にはバスインタフェース２１お
よび２２においていずれも不一致が生じ、システムバス
３１および３２の両方に不一致信号が出力される。この
場合同時に２つのプロセッサに障害が発生する可能性は
非常に小さいということから、プロセッサ１１と１３が
同時に障害となったのではなく、プロセッサ１２が故障
したものとみなして処理を継続する。

【０００５】次にシステムバス３１、３２からデータを
受け取る場合のバスインタフェースユニット２１、２２
の動作を説明する。バスインタフェースユニット２１、
２２はそれぞれ対応するシステムバス３１、３２からデ
ータおよび不一致信号を受け、かつその結果を相互に連
絡する。そしてバスインタフェースユニット２１、２２
のどちらかが不一致信号を受けた場合には、その不一致
信号を受けたバスインタフェースユニットが受けたデー
タは誤りであると判断する。そして、もう一方のバスイ
ンタフェースユニットが受けたデータをプロセッサ１
１、１２、１３に供給する。これによりプロセッサボー
ド内の３個のプロセッサ１１、１２、１３に対し正しい
データが供給される。もし、バスインタフェースユニッ
ト２１、２２の双方が不一致信号を受けた場合には、バ
スインタフェースユニット２１、２２の受けたデータは
ともに正しいものとして処理を継続する。

【０００６】

【発明が解決しようとする課題】従来のデータ処理装置
は上記のように構成されているため、障害に対する耐性
を十分には備えていなかった。例えば、異常プロセッサ
がバスインタフェースユニットに対してデータを出力す
る状態（以下、入力状態と記す）にあり、かつ正常プロ
セッサがバスインタフェースユニットに対してデータを
出力する状態（以下、出力状態と記す）にある場合にお
いては、異常プロセッサは期待しているデータを得られ
ないために、ハングアップしてしまうという問題があっ
た。また、異常プロセッサが出力状態にあり、かつ正常
プロセッサが入力状態にある場合においては、異常プロ
セッサは異常プロセッサにおいて生成されたデータを出
力することができないため、ハングアップしてしまうと
いう問題があった。そして異常プロセッサがハングアッ
プすることにより、異常プロセッサと正常プロセッサの
検出を行う検出手段に対して異常プロセッサからデータ
が出力されなくなり、検出手段では異常プロセッサの検
出をすることができなくなるという問題があった。

【０００７】この発明は、障害に対する耐性を備えた、
例えば以下のようなデータ処理装置を得ることを目的と
している。異常プロセッサが入力状態であり、かつ正常
プロセッサが出力状態である場合、または異常プロセッ
サが出力状態であり、かつ正常プロセッサが入力状態で
ある場合にでも検出手段の動作を継続させるデータ処理
装置を得ることを第１の目的としている。また、異常プ
ロセッサが入力状態であり、かつ正常プロセッサが出力
状態である場合、または異常プロセッサが出力状態であ
り、かつ正常プロセッサが入力状態である場合にでも異
常プロセッサの処理を継続させるデータ処理装置を得る
ことを第２の目的としている。さらに、正常プロセッサ
にとって適正なタイミングで異常プロセッサをリセット
することができるデータ処理装置を得ることを第３の目
的としている。さらにまた、メモリに障害が発生した場
合にでも自動的に障害を復旧させ、適正に復旧されたか
否かを認識することができるデータ処理装置を得ること
を第４の目的とする。また、メモリの読み込みまたは書
き込み要求元においてメモリで障害が発生していること
を認識することができるデータ処理装置を得ることを第
５の目的としている。さらに、障害の自動復旧がなされ
た場合でも、障害の発生状況を知ることができるデータ
処理装置を得ることを第６の目的としている。さらにま
た、障害が発生したデータ処理ユニットから他のデータ
処理ユニットに適正に処理を切り替えることができるデ
ータ処理装置を得ることを第７の目的としている。

【０００８】

【課題を解決するための手段】この発明に係るデータ処
理装置は、第１のデータを出力する出力処理等を含む処
理を行う第１のプロセッサと、第２のデータを出力する
出力処理等を含む上記第１のプロセッサと同様の処理を
行う第２のプロセッサと、上記第１、第２のプロセッサ
から出力された上記第１、第２のデータがそれぞれ入力
される第１の入力部と第２の入力部とを有し、上記第
１、第２のデータに基づいて上記第１、第２のプロセッ
サの中から異常プロセッサを検出し、上記異常プロセッ
サと上記異常プロセッサ以外のプロセッサの入出力状態
が異なる場合に上記異常プロセッサを特定して上記異常
プロセッサの入出力状態を通知する信号を出力する検出
手段と、上記検出手段が出力する上記信号に基づいて上
記検出手段の上記第１および第２の入力部の内上記異常
プロセッサに対応する入力部に第３のデータが供給され
るよう補助する補助手段とを備えたものである。

【０００９】また、上記検出手段の上記第１および第２
の入力部の内上記異常プロセッサに対応する入力部に第
３のデータを供給する上記補助手段を備えたものであ
る。

【００１０】さらに、第１のデータを出力する出力処理
等を含む処理を行う第１のプロセッサと、第２のデータ
を出力する出力処理等を含む上記第１のプロセッサと同
様の処理を行う第２のプロセッサと、上記第１、第２の
プロセッサから出力された上記第１、第２のデータに基
づいて上記第１、第２のプロセッサの中から異常プロセ
ッサを検出し、上記異常プロセッサと上記異常プロセッ
サ以外のプロセッサの入出力状態が異なる場合に上記異
常プロセッサを特定して上記異常プロセッサの入出力状
態を通知する信号を出力する検出手段と、上記検出手段
が出力する上記信号に基づいて上記異常プロセッサに対
して上記異常プロセッサの処理を継続させるよう補助す
る継続補助手段とを備えたものである。

【００１１】さらにまた、上記異常プロセッサが入力状
態であり、かつ上記異常プロセッサ以外のプロセッサが
出力状態である場合に上記異常プロセッサを特定して上
記異常プロセッサが入力状態であることを通知する信号
を出力する検出手段と、上記異常プロセッサの入力状態
を継続させるよう補助する上記継続補助手段とを備えた
ものである。

【００１２】また、上記異常プロセッサが出力状態であ
り、かつ上記異常プロセッサ以外のプロセッサが入力状
態である場合に上記異常プロセッサを特定して上記異常
プロセッサが出力状態であることを通知する信号を出力
する検出手段と、上記異常プロセッサの出力状態を継続
させるよう補助する上記継続補助手段とを備えたもので
ある。

【００１３】さらに、上記検出手段が出力する上記信号
に基づいて上記異常プロセッサに対して応答データを出
力することにより、上記異常プロセッサの入力状態を継
続させるよう補助する上記継続補助手段とを備えたもの
である。

【００１４】さらにまた、上記検出手段が出力する上記
信号に基づいて上記異常プロセッサから上記異常プロセ
ッサの処理により発生した異常データを出力させること
により、上記異常プロセッサの出力状態を継続させるよ
う補助する上記継続補助手段とを備えたものである。

【００１５】また、第１のデータを出力する出力処理等
を含む処理を行う第１のプロセッサと、第２のデータを
出力する出力処理等を含む上記第１のプロセッサと同様
の処理を行う第２のプロセッサと、上記第１、第２のデ
ータに基づいて上記第１、第２のプロセッサの中から異
常プロセッサを検出する検出手段と、上記プロセッサに
設けられ、上記検出手段の検出結果に基づいて上記異常
プロセッサをリセットさせることを要求する信号である
リセット要求信号を出力するリセット要求出力手段と、
上記リセット要求信号にしたがって上記異常プロセッサ
にリセット信号を出力するリセット手段とを備えたこと
ものである。

【００１６】さらに、上記リセット要求出力手段が上記
第１、第２のプロセッサに設けられたものである。

【００１７】さらにまた、第４のデータを出力する出力
処理等を含む上記第１のプロセッサと同様の処理を行う
第３のプロセッサと、上記第１、第２、第４のデータの
中で他のどのデータとも一致しないデータを出力したプ
ロセッサを上記異常プロセッサとして検出する検出手段
とを備えたものである。

【００１８】また、データを記憶する記憶手段と、上記
記憶手段に障害が発生した場合に上記記憶手段に記憶さ
せるべき第１のデータを保持する保持手段と、上記保持
手段が保持した上記第１のデータを上記記憶手段に書き
込む書き込み手段と、上記記憶手段に書き込んだ上記第
１のデータを読み込む読み込み手段と、上記読み込み手
段が読み込んだ上記第１のデータと上記保持手段が保持
した上記第１のデータとが一致するか否かを判別する判
別手段とを備えたものである。

【００１９】さらに、上記読み込み手段が読み込んだ上
記第１のデータと上記保持手段が保持した上記第１のデ
ータとが不一致の場合に信号を出力する信号出力手段
と、上記信号出力手段から上記信号が出力され、かつ上
記記憶手段に読み込み要求があった場合に上記読み込み
要求元に対してエラー信号を出力するエラー信号出力手
段とを備えたものである。

【００２０】さらにまた、障害が発生して復旧された場
合に、上記障害により発生した異常データと上記障害の
復旧により得られた正常データとを出力する第１の処理
手段と、上記第１の処理手段から出力される上記異常デ
ータと上記正常データを記憶する記憶手段とを備えたも
のである。

【００２１】また、上記記憶手段に記憶された上記異常
データと上記正常データとを読み込む読み込み手段を備
えたものである。

【００２２】さらに、プロセッサを含んで構成され、デ
ータ処理を行う第１のデータ処理ユニットと、上記第１
のデータ処理ユニットに含まれるプロセッサと異なるプ
ロセッサを含んで構成される第２のデータ処理ユニット
と、上記第１のデータ処理ユニットの正常異常に対応し
た第１の信号に基づいて上記第１の信号と異なる信号で
ある第２の信号を出力する信号出力手段と、上記第２の
信号に基づいて上記第１のデータ処理ユニットが異常か
否かを判別する判別手段と、上記判別手段の判別結果に
基づいて上記第１のデータ処理ユニットが行うべき処理
を上記第２のデータ処理ユニットに処理させるよう制御
する制御手段とを備えたものである。

【００２３】さらにまた、上記第１のデータ処理ユニッ
トの正常異常に対応して出力される上記第１の信号に基
づいて上記第２の信号の振幅を変化させる上記信号出力
手段を備えたものである。

【００２４】また、上記第１のデータ処理ユニットの正
常異常に対応して出力される上記第１の信号に基づいて
上記２の信号の周波数を変化させる上記信号出力手段を
備えたものである。

【００２５】さらに、上記第２の信号として複数個の信
号を出力する上記信号出力手段を備えたものである。

【００２６】さらにまた、上記第２の信号と基準信号と
を比較することにより上記第１のデータ処理ユニットが
異常か否かを判別する上記判別手段を備えたものであ
る。

【００２７】また、上記信号出力手段に一定周期で発振
する第１の発振信号を出力する第１の発振信号出力手段
と、上記第１のデータ処理ユニットが正常の場合には上
記第２の信号として上記第１の発振信号を出力し、上記
第１のデータ処理ユニットが異常の場合には上記第２の
信号として上記発振信号の振幅を変化させた信号を出力
する上記信号出力手段を備えたものである。

【００２８】さらに、上記第１の発振信号と同一の第２
の発振信号を出力する第２の発振信号出力手段と、上記
第１の発振信号と上記第２の発振信号とが一致するか否
かを判別する第２の判別手段とを備えたものである。

【００２９】

【作用】この発明においては、第１のプロセッサが第１
のデータを出力する出力処理等を含む処理を行い、第２
のプロセッサが第２のデータを出力する出力処理等を含
む上記第１のプロセッサと同様の処理を行い、検出手段
が上記第１、第２のプロセッサから出力された上記第
１、第２のデータがそれぞれ入力される第１の入力部と
第２の入力部とを有し、上記第１、第２のデータに基づ
いて上記第１、第２のプロセッサの中から異常プロセッ
サを検出し、上記異常プロセッサと上記異常プロセッサ
以外のプロセッサの入出力状態が異なる場合に上記異常
プロセッサを特定して上記異常プロセッサの入出力状態
を通知する信号を出力し、補助手段が上記検出手段が出
力する上記信号に基づいて上記検出手段の上記第１およ
び第２の入力部の内上記異常プロセッサに対応する入力
部に第３のデータが供給されるよう補助することによっ
て上記検出手段の上記第１、第２の入力部にデータが供
給される。

【００３０】また、上記補助手段は、上記検出手段の上
記第１および第２の入力部の内上記異常プロセッサに対
応する入力部に第３のデータを供給することによって上
記検出手段の上記第１、第２の入力部にデータが供給さ
れる。

【００３１】さらに、第１のプロセッサが第１のデータ
を出力する出力処理等を含む処理を行い、第２のプロセ
ッサが第２のデータを出力する出力処理等を含む上記第
１のプロセッサと同様の処理を行い、検出手段が上記第
１、第２のデータに基づいて上記第１、第２のプロセッ
サの中から異常プロセッサを検出し、上記異常プロセッ
サと上記異常プロセッサ以外のプロセッサの入出力状態
が異なる場合に上記異常プロセッサを特定して上記異常
プロセッサの入出力状態を通知する信号を出力し、継続
処理手段が上記検出手段が出力する上記信号に基づいて
上記異常プロセッサに対して上記異常プロセッサの処理
を継続させるよう補助することによって、上記異常プロ
セッサの処理が継続される。

【００３２】さらにまた、上記異常プロセッサが入力状
態であり、かつ上記異常プロセッサ以外のプロセッサが
出力状態である場合に、上記検出手段が上記異常プロセ
ッサを特定して上記異常プロセッサが入力状態であるこ
とを通知する信号を出力し、上記継続補助手段が上記異
常プロセッサの入力状態を継続させるよう補助すること
によって、上記異常プロセッサの入力状態が継続され
る。

【００３３】また、上記異常プロセッサが出力状態であ
り、かつ上記異常プロセッサ以外のプロセッサが入力状
態である場合に、上記検出手段が上記異常プロセッサを
特定して上記異常プロセッサが出力状態であることを通
知する信号を出力し、上記継続補助手段が上記異常プロ
セッサの出力状態を継続させるよう補助することによっ
て、上記異常プロセッサの出力状態が継続される。

【００３４】さらに、上記検出手段が出力する上記信号
に基づいて、上記継続補助手段が上記異常プロセッサに
対して応答データを出力し、上記異常プロセッサは上記
応答データを受信することで入力状態を継続する。

【００３５】さらにまた、上記検出手段が出力する上記
信号に基づいて、上記継続補助手段が上記異常プロセッ
サから上記異常プロセッサの処理により発生した異常デ
ータを出力させ、上記異常プロセッサは上記異常データ
を出力することで出力状態を継続する。

【００３６】また、第１のプロセッサが第１のデータを
出力する出力処理等を含む処理を行い、第２のプロセッ
サが第２のデータを出力する出力処理等を含む上記第１
のプロセッサと同様の処理を行い、検出手段が上記第
１、第２のデータに基づいて上記第１、第２のプロセッ
サの中から異常プロセッサを検出し、上記プロセッサに
設けられたリセット要求出力手段が上記検出手段の検出
結果に基づいて上記異常プロセッサをリセットさせるこ
とを要求する信号であるリセット要求信号を出力し、リ
セット手段が上記リセット要求信号にしたがって上記異
常プロセッサにリセット信号を出力し、上記異常プロセ
ッサがリセットされる。

【００３７】さらに、上記リセット要求出力手段が上記
第１、第２のプロセッサに設けられ、上記第１、第２の
うちいずれかのプロセッサに設けられたリセット要求出
力手段から出力される上記リセット要求信号に基づいて
上記異常プロセッサがリセットされる。

【００３８】さらにまた、第３のプロセッサが第４のデ
ータを出力する出力処理等を含む上記第１のプロセッサ
と同様の処理を行い、上記検出手段が上記第１、第２、
第４のデータの中で他のどのデータとも一致しないデー
タを出力したプロセッサを上記異常プロセッサとして検
出する。

【００３９】また、記憶手段がデータを記憶し、保持手
段が上記記憶手段に障害が発生した場合に上記記憶手段
に記憶させるべき第１のデータを保持し、書き込み手段
が上記保持手段が保持した上記第１のデータを上記記憶
手段に書き込み、読み込み手段が上記記憶手段に書き込
んだ上記第１のデータを読み込み、判別手段が上記読み
込み手段が読み込んだ上記第１のデータと上記保持手段
が保持した上記第１のデータとが一致するか否かを判別
する。

【００４０】さらに、信号出力手段が上記読み込み手段
が読み込んだ上記第１のデータと上記保持手段が保持し
た上記第１のデータとが不一致の場合に信号を出力し、
上記信号出力手段から上記信号が出力され、かつ上記記
憶手段に読み込み要求があった場合に、信号出力手段が
上記読み込み要求元に対してエラー信号を出力し、上記
読み込み要求元は上記エラー信号を受信する。

【００４１】さらにまた、障害が発生して復旧された場
合に、第１の処理手段が上記障害により発生した異常デ
ータと上記障害の復旧により得られた正常データとを出
力し、記憶手段が上記第１の処理手段から出力された上
記異常データと上記正常データを記憶する。

【００４２】また、読み込み手段が上記記憶手段に記憶
された上記異常データと上記正常データとを読み込み、
上記記憶手段に記憶された上記異常データと上記正常デ
ータを得る。

【００４３】さらに、プロセッサを含んで構成されてデ
ータ処理を行う第１のデータ処理ユニットの正常異常に
対応した第１の信号に基づいて、信号出力手段が上記第
１の信号と異なる信号である第２の信号を出力し、第１
の判別手段が上記第２の信号に基づいて上記第１のデー
タ処理ユニットが異常か否かを判別し、制御手段が上記
第１の判別手段の判別結果に基づいて上記第１のデータ
処理ユニットが行うべき処理を上記第１のデータ処理ユ
ニットに含まれるプロセッサと異なるプロセッサを含ん
で構成される第２のデータ処理ユニットに処理させるよ
う制御し、上記第２のデータ処理ユニットは上記第１の
データ処理ユニットが行うべき処理を行う。

【００４４】さらにまた、上記信号出力手段が上記第１
のデータ処理ユニットの正常異常に対応して出力される
上記第１の信号に基づいて上記第２の信号の振幅を変化
させ、上記第１の判別手段が上記振幅が変化された第２
の信号に基づいて上記第１のデータ処理ユニットが異常
か否かを判別する。

【００４５】また、上記信号出力手段が上記第１のデー
タ処理ユニットの正常異常に対応して出力される上記第
１の信号に基づいて上記２の信号の周波数を変化させ、
上記第１の判別手段が上記周波数が変化された第２の信
号に基づいて上記第１のデータ処理ユニットが異常か否
かを判別する。

【００４６】さらに、上記信号出力手段が上記第２の信
号として複数個の信号を出力し、上記第１の判別手段が
上記複数個の信号に基づいて上記第１のデータ処理ユニ
ットが異常か否かを判別する。

【００４７】さらにまた、上記第１の判別手段が上記第
２の信号と基準信号とを比較することにより上記第１の
データ処理ユニットが異常か否かを判別する。

【００４８】また、第１の発振信号出力手段が上記信号
出力手段に一定周期で発振する第１の発振信号を出力
し、上記第１のデータ処理ユニットが正常の場合には上
記信号出力手段が上記第２の信号として上記第１の発振
信号を出力し、上記第１のデータ処理ユニットが異常の
場合には上記信号出力手段が上記第２の信号として上記
第１の発振信号の振幅を変化させた信号を出力し、上記
判別手段が上記第１の発振信号の振幅の変化に基づいて
上記第１のデータ処理ユニットが異常か否かを判別す
る。

【００４９】さらに、第２の発振信号出力手段が上記第
１の発振信号と同一の第２の発振信号を出力し、第２の
判別手段が上記第１の発振信号と上記第２の発振信号と
が一致するか否かを判別する。

【００５０】

【実施例】

実施例１．この実施例は、ボーディング回路、リセット
回路、メモリ復旧回路、エラーロギング回路、ハートビ
ート回路を備えることにより障害に対する耐性を備えた
ものであり、以下図１〜１１に基づいて説明する。図１
は、実施例１におけるデータ処理装置の構成図である。
データ処理装置には少なくとも１つのデータ処理ユニッ
ト５０が存在し、そのデータ処理ユニット５０は後で詳
述するプロセッサ１１〜１３、バス制御回路３１〜３
２、ボーディング回路１００、リセット回路２００、メ
モリ復旧回路３００、エラーロギング回路４００、ハー
トビート回路５００から構成されている。

【００５１】ここで、プロセッサ１１〜１３、バス制御
回路３１〜３２、ボーディング回路１００、リセット回
路２００、メモリ復旧回路３００、エラーロギング回路
４００、ハートビート回路５００の機能を概説する。図
において１１、１２、１３はそれぞれ正常状態で同一の
クロック信号に同期して同一の処理動作を行ってデータ
を出力するプロセッサである。１００はプロセッサ１１
〜１３が出力したデータを比較し、そのうち正常なデー
タを後述のバス制御回路に送信するボーディング回路で
あり、またこのボーディング回路１００は後述のバス制
御回路から送信されたデータをプロセッサ１１〜１３に
送信する。２１、２２は、プロセッサ１１〜１３から出
力されてボーディング回路１００によって送信されたデ
ータを後述のシステムバスに送信するバス制御回路であ
り、またこのバス制御回路は後述のシステムバスから送
信されたデータをボーディング回路１００に送信する。

【００５２】３１、３２はバス制御回路２１、２２から
送信されたデータを伝播させるための伝送路であるシス
テムバスである。２００はプロセッサ１１、１２、１３
の内異常が発生したプロセッサのみをリセットさせるよ
うにプロセッサ１１、１２、１３に信号を出力するリセ
ット回路である。４１、４２はそれぞれシステムバス３
１、３２上を伝播するデータを記憶するメモリであり、
３００はメモリ４１またはメモリ４２に障害が発生した
場合にメモリの復旧処理を行うメモリ復旧回路である。
４００はシステムバス３１、３２に接続された回路で障
害が発生した場合にその障害に関するデータを記憶する
エラーロギング回路、５００はデータ処理ユニット５０
を多重構成した場合に異常が発生したデータ処理ユニッ
トから他のデータ処理ユニットに処理を切り替えるため
の異常通知を行うハートビート回路である。以下、ボー
ディング回路１００、リセット回路２００、メモリ復旧
回路３００、エラーロギング回路４００、ハートビート
回路５００について各回路ごとにその内部構成および処
理動作を具体的に説明する。

【００５３】まず、ボーディング回路１００を図２〜図
４に基づいて詳細に説明する。図２はボーディング回路
１００の内部構成図である。最初に、バス制御回路２
１、２２にデータを出力するために機能する回路につい
て説明する。図２（Ａ）は、プロセッサ１１、１２、１
３から出力されたデータをバス制御回路２１、２２に送
信するために機能するボーディング回路１００内の回路
構成図である。図２（Ａ）において、１０１はプロセッ
サ１１、１２、１３から出力されたデータ同士を比較し
て異常なプロセッサ（以下、異常プロセッサと記す）を
検出し、異常プロセッサがプロセッサ１１〜１３のうち
どれであるか示す信号を後述のデータセレクタに送信す
る検出回路である。この検出回路１０１は、プロセッサ
１１〜１３に対応する入力部１０１１〜１０１３を有し
ている １０２は検出回路１０１から送信される異常プロセッサ
を特定する信号に応じてプロセッサ１１、１２の内いず
れかの正常なプロセッサ（以下、正常プロセッサと記
す）の出力データをバス制御回路２１に送信するデータ
セレクタであり、１０３は検出回路１０１からの異常プ
ロセッサの通知に応じてプロセッサ１２、１３の内いず
れかの正常なプロセッサの出力データをバス制御回路２
２に送信するデータセレクタである。

【００５４】次に、バス制御回路２１、２２からデータ
が入力される場合に機能する回路について説明する。図
２（Ｂ）は、システムバス３１または３２からバス制御
回路２１、２２に入力されたデータをプロセッサ１１、
１２、１３に送信するために機能するボーディング回路
１００内の回路構成図である。図２（Ｂ）において、１
０１は図２（Ａ）の検出回路に相当する検出回路であ
り、１０４は検出回路１０１での異常プロセッサの検出
に応じて、プロセッサ１１が正常の場合にはバス制御回
路２１からのデータを、またはプロセッサ１１が異常の
場合にはバス制御回路２２からのデータを送信するデー
タセレクタである。データセレクタ１０５、１０６もデ
ータセレクタ１０４と同様に、プロセッサ１２、１３そ
れぞれにバス制御回路２１またはバス制御回路２２から
のデータを送信する。

【００５５】次に、ボーディング回路１００の処理動作
について図２〜４に基づいて説明する。最初にプロセッ
サ１１、１２、１３すべてが正常な場合のボーディング
回路１００の処理動作について説明する。

【００５６】まず正常プロセッサであるプロセッサ１
１、１２、１３から出力されたデータをバス制御回路２
１、２２に送信する場合の処理動作について説明する。
プロセッサ１１〜１３は、計算処理により得られた計算
結果（以下、出力データ）、又は必要なデータの入力を
他の回路に対して要求する旨を示すデータ（以下、入力
要求データ）を検出回路１０１の入力部１０１１〜１０
１３に送信する。そして、検出回路１０１はプロセッサ
１１〜１３から出力された出力データ同士、入力要求デ
ータ同士または出力データと入力要求データとを比較し
て、プロセッサ１１〜１３から異常プロセッサを検出す
る。

【００５７】検出回路１０１は以下のように異常プロセ
ッサ検出のための動作を行う。検出回路１０１は、この
プロセッサ１１〜１３から出力された３つのデータの中
で他のどのデータとも一致しないデータがあった場合に
は、そのデータを間違ったデータと判断し、残る２つの
一致したデータを正常なデータと判断する。そして検出
回路１０１はこの間違ったデータを出力したプロセッサ
を異常プロセッサと判断し、それ以外の２つのプロセッ
サを正常プロセッサと判断する。このような多数決に基
づいた異常プロセッサ検出においては、２つ以上のプロ
セッサが同時に障害となる確率は極めて小さいことを前
提としているため、プロセッサ１１〜１３が出力するデ
ータすべてが異なったデータとなることは想定していな
い。

【００５８】また、検出回路１０１は、プロセッサ１
１、１２、１３から出力されるデータから対応するプロ
セッサ１１、１２、１３の入出力状態をそれぞれ検出す
る。ここで入出力状態とは、入力状態、出力状態のいず
れかの状態のことをいい、前者はプロセッサ１１〜１３
がデータセレクタ１０４〜１０６を介してバス制御回路
からデータを受ける状態のことであり、後者はプロセッ
サ１１〜１３がデータセレクタ１０２、１０３に対して
データを出力する状態のことである。検出回路１０１は
以下のようにプロセッサ１１、１２、１３が上述の入出
力状態の内いずれの状態にあるのかを検出する。検出回
路１０１はプロセッサ１１〜１３から出力されるデータ
の内容を調べ、プロセッサ１１〜１３から出力されるデ
ータが出力データであれば、そのデータを出力したプロ
セッサは出力状態であると検出し、プロセッサ１１〜１
３から出力されるデータが入力要求データであれば、そ
のデータを出力したプロセッサは入力状態であると検出
する。

【００５９】そしてプロセッサ１１〜１３がすべて正常
プロセッサであると検出回路１０１が判断した場合に
は、検出回路１０１はデータセレクタ１０２、１０３に
対しては何の信号も出力しない。検出回路１０１から何
の信号も送信されない場合にデータセレクタ１０２は、
あらかじめ定められたプライオリティ付けによりプロセ
ッサ１１が出力したデータをバス制御回路２１に送信す
る。また、データセレクタ１０３についてもデータセレ
クタ１０２と同様に、あらかじめ定められたプライオリ
ティ付けによりプロセッサ１２が出力したデータをバス
制御回路２２に送信する。プライオリティ付けは、回路
構築時にあらかじめデータセレクタ１０２、１０３に設
定されている。つまり、図３（Ａ）に示すように正常プ
ロセッサ１１から出力されたデータがバス制御回路２１
に送信され、正常プロセッサ１２から出力されたデータ
がバス制御回路２２に送信される。そして、バス制御回
路２１、２２によりシステムバス３１、３２に対して正
常プロセッサ１１および正常プロセッサ１２から出力さ
れたデータが送信される。

【００６０】次にバス制御回路２１、２２から正常プロ
セッサであるプロセッサ１１、１２、１３に対してデー
タを送信する場合におけるボーディング回路の処理動作
について説明する。検出回路１０１は上述の多数決に基
づいた検出動作によりプロセッサ１１〜１３の中から異
常プロセッサを検出する。プロセッサ１０１〜１０３は
すべて正常プロセッサの場合には、検出回路１０１は異
常プロセッサが無いと判断し、データセレクタ１０４〜
１０５に対して何の信号も出力しない。データセレクタ
１０４は、検出回路１０１から何の信号も送信されない
場合には、バス制御回路２１から送信されたデータをプ
ロセッサ１１に送信する。データセレクタ１０５、１０
６についてもそれぞれ同様にバス制御回路２１から送信
されたデータをプロセッサ１２、１３に送信する。つま
り、図３（Ｂ）に示すようにバス制御回路２１から正常
プロセッサ１１〜１３すべてに対してデータが送信され
る。

【００６１】次に、プロセッサ１１〜１３のうち１つが
異常プロセッサである場合のボーディング回路の処理動
作について説明する。まずプロセッサ１３が異常プロセ
ッサであり、かつプロセッサ１３の入出力状態が正常プ
ロセッサ１１、１２の入出力状態と同じ場合について説
明する。

【００６２】最初に異常プロセッサ１３、正常プロセッ
サ１１、１２がすべて出力状態の場合について説明す
る。検出回路１０１は前述の多数決に基づいた検出動作
によりプロセッサ１３が異常プロセッサであることを検
出する。そしてさらに検出回路１０１は、異常プロセッ
サ１３、正常プロセッサ１１、１２が上述の入出力状態
の内いずれの状態にあるのかを調べる。異常プロセッサ
１３と正常プロセッサ１１、１２がともに出力状態であ
ると検出回路１０１が判断した場合には、検出回路１０
１はプロセッサ１３が異常プロセッサである旨の信号を
データセレクタ１０３に出力する。プロセッサ１１、１
２はともに正常プロセッサであるので、検出回路１０１
はデータセレクタ１０２に対して何の信号も出力しな
い。データセレクタ１０２は、検出回路１０１から何の
信号も送信されない場合には、上述のあらかじめ定めら
れたプライオリティ付けによりプロセッサ１１が出力し
たデータをバス制御回路２１に送信する。検出回路１０
１からプロセッサ１３が異常である旨の信号を受信した
データセレクタ１０３は、正常プロセッサ１２が出力し
たデータをバス制御回路２２に送信する。

【００６３】次に異常プロセッサ１３、正常プロセッサ
１１、１２がすべて入力状態の場合について説明する。
検出回路１０１は、前述の多数決に基づいた検出動作に
よりプロセッサ１３が異常プロセッサであることを検出
し、そしてさらに異常プロセッサ１３と正常プロセッサ
１１、１２とが上述の入出力状態の内いずれの状態にあ
るのかを検出する。異常プロセッサ１３と正常プロセッ
サ１１、１２がともに入力状態であると検出回路１０１
が判断した場合には、検出回路１０１はデータセレクタ
１０６にプロセッサ１３が異常プロセッサである旨の信
号を出力する。検出回路１０１は、その他のデータセレ
クタ１０４、１０５に対しては何の信号も出力しない。
検出回路１０１から信号を受信したデータセレクタ１０
６は、プロセッサ１３に対してバス制御回路２２からの
データを送信する。データセレクタ１０４、１０５は検
出回路１０１から何の信号も送信されない場合には、プ
ロセッサ１１、１２に対してバス制御回路２１からのデ
ータを送信する。

【００６４】次に異常プロセッサ１０３と正常プロセッ
サ１０１、１０２の入出力状態が異なる場合について説
明する。最初に異常プロセッサ１０３が入力状態であ
り、かつ正常プロセッサ１０１、１０２が出力状態であ
る場合について説明する。検出回路１０１は、前述の多
数決に基づいた検出動作によりプロセッサ１３が異常プ
ロセッサであることを検出し、そしてさらに異常プロセ
ッサ１３と正常プロセッサ１１、１２とが上述の入出力
状態の内いずれの状態にあるのかを検出する。データ処
理ユニット５０は、データ処理ユニット５０全体の処理
動作としては正常プロセッサに合わせて動作する。すな
わち、異常プロセッサ１３が入力状態で正常プロセッサ
１１、１２が出力状態の場合には、データ処理ユニット
５０全体としてはプロセッサ１１、１２からデータを出
力させるように動作する。そしてプロセッサ１１、１２
から出力されたデータはデータセレクタ１０２を介して
バス制御回路２１に対して送信される。この処理動作に
ついては、先に説明した処理動作と同様であるので説明
は省略する。

【００６５】また、異常プロセッサ１３には、検出回路
１０１、バス制御回路２２およびデータセレクタ１０６
によって次のような処理がなされる。異常プロセッサ１
３が入力状態で正常プロセッサ１１、１２が出力状態の
場合に検出回路１０１は、データセレクタ１０６にプロ
セッサ１３が異常プロセッサである旨の信号を出力す
る。そして同時に、プロセッサ１３が異常プロセッサで
あること、および異常プロセッサ１３が入力状態である
旨の信号をバス制御回路２２に対して出力する。検出回
路１０１から出力された信号を受信することにより異常
プロセッサ１３が入力状態であることを認識したバス制
御回路２２は、異常プロセッサ１３に対してダミー応答
を送信する。検出回路１０１から出力された信号を受信
することによりプロセッサ１３が異常プロセッサである
ことを認識したデータセレクタ１０６は、異常プロセッ
サ１３に対してバス制御回路２２から送信されたダミー
応答を送信する。このときデータセレクタ１０４、１０
５は、バス制御回路２２から送信されたダミー応答をプ
ロセッサ１１、１２に送信しない。

【００６６】つまり、図４（Ａ）に示すように正常プロ
セッサ１１から出力されたデータがバス制御回路２１に
対して送信される。そして異常プロセッサ１３に対して
はバス制御回路２２からダミー応答が送信される。バス
制御回路２２とデータセレクタ１０６はこのような処理
を行うことにより、異常プロセッサの入力状態を継続さ
せるように補助する。

【００６７】次に異常プロセッサ１３が出力状態であ
り、かつ正常プロセッサ１１、１２が入力状態である場
合について説明する。検出回路１０１は、前述の多数決
に基づいた検出動作によりプロセッサ１３が異常プロセ
ッサであることを検出し、さらに異常プロセッサ１３が
出力状態であり、かつ正常プロセッサ１１、１２が入力
状態であることを検出する。このデータ処理ユニット５
０は、データ処理ユニット５０全体の処理動作としては
正常プロセッサに合わせて動作する。すなわち、異常プ
ロセッサ１３が出力状態で正常プロセッサ１１、１２が
入力状態の場合には、データ処理ユニット５０全体とし
てはバス制御回路２１から正常プロセッサ１１、１２に
対してデータを送信するように動作する。この処理動作
については、先に説明した処理動作と同様であるので説
明は省略する。

【００６８】また、異常プロセッサ１３に対しては、検
出回路１０１、データセレクタ１０３およびバス制御回
路２２によって次のような処理がなされる。検出回路１
０１は、データセレクタ１０３にプロセッサ１３が異常
であることを示す信号を出力する。そして同時に、検出
回路１０１は、バス制御回路２２に対してプロセッサ１
３が異常プロセッサであること、および異常プロセッサ
１３が出力状態であることを示す信号を出力する。検出
回路１０１から出力された信号によってプロセッサ１３
が異常プロセッサであることを認識したデータセレクタ
１０３は、異常プロセッサ１３から出力されたデータ
（以下、異常データと記す）をバス制御回路２２に送信
する。検出回路１０１から出力された信号によって異常
プロセッサ１３が入力状態であることを認識したバス制
御回路２２は、異常プロセッサ１３から出力された異常
データをデータセレクタ１０３を介して受信した後廃棄
する。異常プロセッサ１３から出力された異常データ
は、バス制御回路２２からシステムバス３２に対して送
信されることはない。

【００６９】つまり、図４（Ｂ）に示すようにシステム
バス３１からバス制御回路２１に送信されたデータが正
常プロセッサ１１、１２に対して送信される。そして、
異プロセッサ１３から出力された異常データがバス制御
回路２２に送信され、バス制御回路２２は異常プロセッ
サ１３から出力された異常データを廃棄する。データセ
レクタ１０３とバス制御回路２２はこのような処理をす
ることにより、異常プロセッサ１３の出力状態を継続さ
せるように補助する。データセレクタ１０３は異常プロ
セッサ１３が全く出力待ちを起こさないように動作する
のが望ましいが、異常プロセッサ１３にある程度の出力
待ちが生じても、最終的に異常プロセッサ１３の出力状
態が継続できればよい。

【００７０】以上述べたことから明らかなように、正常
プロセッサの入出力状態と異常プロセッサの入出力状態
が異なった場合にでも異常プロセッサの処理を継続させ
るよう補助するため、異常プロセッサがハングアップす
ることを防止することができる。さらに異常プロセッサ
から検出手段１０１に対して異常データが出力されなく
なることにより、多数決に基づいた検出動作を行うこと
ができなくなるのを防止することができる。また、異常
プロセッサに生じた障害が一時的なものであれば、異常
プロセッサに処理を継続させることによって正常に動作
にもどる可能性もある。

【００７１】なお、この実施例では異常プロセッサがハ
ングアップすることを防止しているが、検出手段１０１
へデータが供給されなくなることだけを防止するために
は、以下のように動作するようにしてもよい。図５に基
づいてその動作を説明する。検出回路１０１が異常プロ
セッサ１３を検出し、さらに異常プロセッサ１３と正常
プロセッサ１１、１２とが上述の入出力状態の内いずれ
の状態であるのかを検出する。異常プロセッサ１３の入
力状態と正常プロセッサ１１、１２の入出力状態とが異
なっていると検出回路１０１が判断した場合（例えば異
常プロセッサ１３が入力状態であり、正常プロセッサ１
１、１２が出力状態と判断した場合）には、検出回路１
０１はデータ供給回路１４に対して異常プロセッサ１３
を特定するとともに異常プロセッサ１３の入出力状態と
正常プロセッサ１１、１２の入出力状態が異なることを
示す信号を送信する。

【００７２】検出回路１０１から信号を受信したデータ
供給回路１４は、検出回路１０１内の入力部１０１３に
対して伝送路Ｌ 1によってダミー信号を送信する。ダミ
ー信号を受信した検出回路１０１は、正常プロセッサ１
１、１２から出力されたデータと、データ供給回路１４
から出力されたダミー信号の３種類のデータによって前
述の多数決に基づいた検出動作を続行することができ
る。このような方法では、異常プロセッサ１３がハング
アップすることを防止することは困難であるが、少なく
とも検出回路１０１の検出処理を続行させることができ
る。また、データ供給回路１４から検出回路１０１内の
入力部１０１３に対して直接ダミー信号が送信するの
で、迅速に対応することができる。このような方法の他
にも、信号出力回路１４が図５に示した伝送路Ｌ２を用
いることにより正常プロセッサ１１に対して検出回路１
０１内の入力部１０１３に対してダミー信号を出力する
ように指示する信号を送信し、この信号を受信したプロ
セッサ１１が検出回路１０１内の入力部１０１３に対し
てダミー信号を送信するようにしても良い。要するに、
少なくとも検出回路１０１の検出処理を続行させるため
には、検出回路１０１の入力部１０１１、１０１２、１
０１３にデータまたはダミー信号が供給されるように構
成すれば良い。

【００７３】また、この実施例における検出回路１０１
はプロセッサ１１〜１３から出力されたデータに基づい
て異常プロセッサを検出するが、検出回路はプロセッサ
に対して入力されるデータによって異常プロセッサを検
出してもよい。

【００７４】次に、リセット回路２００を図６、図７に
基づいて詳細に説明する。まずリセット回路２００の説
明に先立ち、従来のデータ処理装置におけるリセット動
作について説明する。従来のデータ処理装置では、３個
のプロセッサすべてにリセット信号が入力されていたた
め、障害が発生したプロセッサだけでなく、正常に動作
中のプロセッサもリセットされてしまう問題があった。
この実施例におけるリセット回路２００は、異常なプロ
セッサだけをリセットするものである。

【００７５】まず、異常なプロセッサだけをリセットさ
せるために用いられる信号について説明する。図６は、
リセット回路２００周辺部の接続状態を示す構成図であ
る。図において、Ｓ７０は例えば電源投入時やデータ処
理装置に設けられたリセットボタンを押した時にリセッ
ト回路２００に送信される信号（以下、マスタリセット
信号と記す）である。Ｓ７１〜Ｓ７３はリセット回路２
００から各プロセッサ１１、１２、１３に対して出力さ
れる信号（以下、個別リセット信号と記す）である。Ｓ
７４は正常プロセッサからボーディング回路１００、バ
ス制御回路２１およびシステムバス３１を介してリセッ
ト回路２００に送信される信号（以下、リセット要求信
号と記す）であり、異常プロセッサをリセットさせるこ
とを要求する信号である。

【００７６】次にリセット回路２００の内部構成につい
て説明する。図７は、リセット回路２００の内部構成図
である。図において、２０１は正常プロセッサからボー
ディング回路、バス制御回路２１およびシステムバス３
１を介してリセット回路２００に送信される信号をデコ
ードし、デコードの結果に対応する後述のオアゲートに
のみ信号を出力するデコード回路である。２０２〜２０
４は、マスタリセット信号７０とデコード回路から出力
された信号を論理和するオアゲートである。

【００７７】次にリセット回路２００の処理動作につい
て図６、図７に基づいて説明する。電源投入時やリセッ
トボタンを押した時には、マスタリセット信号７０がリ
セット回路２００に送信される。このマスタリセット信
号７０はリセット回路２００内のオアゲート２０２〜２
０４すべてに送信される。マスタリセット信号７０を受
けたオアゲート２０２〜２０４はそれぞれプロセッサ１
１〜１３に対して個別リセット信号Ｓ７１〜Ｓ７３を送
信する。個別リセット信号Ｓ７１〜Ｓ７３を受けること
によりプロセッサ１１〜１３がリセットされる。

【００７８】また、ボーディング回路１００内の検出回
路１０１（図示していない）は、前述の多数決に基づい
た検出動作により異常プロセッサを検出し、正常プロセ
ッサに対してどのプロセッサが異常プロセッサであるか
を示す信号を出力する。この通知に基づいて正常プロセ
ッサは、異常プロセッサを特定してその異常プロセッサ
をリセットさせることを要求するリセット要求信号Ｓ７
４を適当なタイミングでボーディング回路１００、バス
制御回路２１およびシステムバス３１を介してリセット
回路２００に送信する。このリセット要求信号Ｓ７４
は、リセット回路２００内のデコード回路２０１送信に
される。リセット要求信号Ｓ７４を受けたデコード回路
２０１は、リセット要求信号Ｓ７４をデコードすること
によりどのプロセッサが異常プロセッサかを認識し、こ
の異常プロセッサに対応するオアゲートにのみ信号を出
力する。デコード回路２０１から出力された信号を受け
たオアゲートは、異常プロセッサに対してのみ個別リセ
ット信号を出力する。この個別リセット信号を受けた異
常プロセッサはリセットされることにより正常プロセッ
サとして動作することができる。

【００７９】このリセット回路２００では、異常プロセ
ッサのみをリセットすることができるため、動作中の正
常プロセッサまでリセットされることがない。また、正
常プロセッサから適切なタイミングでリセット要求信号
Ｓ７４が送信されるので、異常プロセッサを正常に戻す
だけでなく、その正常に戻ったプロセッサに他の正常プ
ロセッサと同期した処理をさせることができる。さら
に、オアゲート２０２〜２０４によって回路構成するこ
とにより、マスタリセットと異常プロセッサのみのリセ
ットとを１つのリセット回路で行うことができる。

【００８０】なお、実施例で示すようにプロセッサ３つ
が出力するデータによって多数決を行う回路の場合に
は、少なくともいずれか２つのプロセッサがリセット要
求信号Ｓ７４を出力できる機能を持っていればよい。そ
の理由は、正常プロセッサである２つのプロセッサ１
１、１２のどちらかのプロセッサがリセット要求信号Ｓ
７４を出力できればよいからである。また、この実施例
では正常プロセッサからリセット要求信号Ｓ７４が出力
されているが、正常プロセッサおよび異常プロセッサの
状態を監視してリセット要求信号Ｓ７４を出力する機能
を持つ監視回路を設け、この監視回路から適切なタイミ
ングでリセット要求信号Ｓ７４を出力するように構成し
ても同様の機能を果たすことができる。しかし、監視回
路を設けるようにすると回路構成が複雑になるため、実
施例のように構成することにより簡単な回路構成とする
ことができる。

【００８１】なお、この実施例において正常プロセッサ
１１、１２はリセット要求信号Ｓ７４を出力するリセッ
ト要求出力手段として機能する。また、デコード回路２
０１およびオアゲート２０２〜２０４は、リセット要求
信号Ｓ７４にしたがって異常プロセッサにリセット信号
を出力するリセット手段として機能する。

【００８２】次に、メモリ復旧回路３００を図８、９に
基づいて詳細に説明する。まずメモリ復旧回路３００の
説明に先立ち、従来のデータ処理装置においてメモリに
障害が発生した場合にどのように対応していたかについ
て述べる。従来のデータ処理装置ではメモリは二重化さ
れておらず、メモリのリード・ライト動作で障害が発生
した場合には、再度リード・ライト動作を行うことによ
り対応していた。しかし、再度リード・ライト動作を行
う場合には必要なデータが他のメモリに記憶されていな
ければならず、完全に対応することが困難であった。ま
た、メモリが２重化されていた場合では、２つのメモリ
は常に同時に動作しており、一方のメモリで障害が発生
した場合にはその障害が発生したメモリを交換後、他方
のメモリに記憶した内容を交換した新しいメモリに再書
き込みしなければならなかった。このため、メモリの障
害に対する迅速な処理が困難であった。この実施例にお
けるメモリ復旧回路３００は、一時的な障害が発生した
メモリを自動的に復旧させるものである。

【００８３】まず、メモリ復旧回路３００の接続状態を
説明する。図８は、メモリ復旧回路３００周辺部の接続
状態を示す構成図である。図において、４１、４２はそ
れぞれシステムバス３１、３２上を伝播するデータを記
憶するメモリである。システムバス３１と３２上を伝播
するデータは基本的に同一の内容であり、メモリ４１と
４２は同様に動作している。３１５は、メモリ復旧回路
３００にメモリ４１内で障害が発生したことを示す信号
Ｓ８０（以下、障害発生信号と記す）を送信する伝送路
である。３１６は、メモリ復旧回路３００からメモリ４
１への書き込みおよびメモリ４１からメモリ復旧回路３
００への読み込みのために用いられる伝送路である。３
１７は、メモリ復旧回路３００からメモリ４１に対して
メモリ４１の障害の復旧が失敗したことを示す信号Ｓ８
１（以下、復旧エラー信号と記す）を送信するための伝
送路である。

【００８４】次にメモリ復旧回路３００の内部構成につ
いて説明する。図９は、メモリ復旧回路３００の内部構
成図である。図において、３０１は、メモリ４１、４２
から障害発生信号Ｓ８０が送信された時に後述のメモリ
アドレスレジスタ３１１、ライトデータレジスタ３１
２、リードデータレジスタ３１３、判別回路３１４に対
して指示を出す制御回路である。３１１は、制御回路３
０１の指示に基づいてメモリ４１に対して書き込むデー
タのアドレスを一時的に保持するメモリアドレスレジス
タ、３１２は、システムバス３２上を伝播するデータを
一時的に保持してメモリ４１に書き込むライトデータレ
ジスタである。３１３は、メモリ４１に書き込まれたデ
ータを読み込んで一時的に保持するリードデータレジス
タである。

【００８５】３１４は、ライトデータレジスタ３１２が
一時的に保持しているデータとリードデータレジスタ３
１３がメモリ４１から読み込んだデータとを比較して、
両データが一致するか否かを判別する判別回路である。
この判別回路３１４は、ライトデータレジスタ３１２が
一時的に保持しているデータとリードデータレジスタ３
１３によりメモリ４１から読み込んだデータとが不一致
の場合に、伝送路４１３を介してメモリ４１に復旧エラ
ー信号Ｓ８１を出力する。これらメモリアドレスレジス
タ３１１、ライトデータレジスタ３１２、リードデータ
レジスタ３１３、判別回路３１４とによってメモリ４１
復旧ユニット３１０が構成される。３２０は、メモリ４
２を復旧させるために動作するメモリ４２復旧ユニット
であり、メモリ４１復旧ユニット３１０と同様であるの
で説明は省略する。

【００８６】次にメモリ４１で障害が発生した場合のメ
モリ復旧回路３００の処理動作を図９に基づいて説明す
る。メモリ４１はメモリ４１内で障害が発生したことを
示す障害発生信号Ｓ８０を出力する機能を持っており、
メモリ４１で障害が発生するとメモリ４１は伝送路３１
５を介して障害発生信号Ｓ８０をメモリ復旧回路３００
内の制御回路３０１に出力する。障害発生信号を受信し
た制御回路３０１は、システムバス３２上を伝播するデ
ータを保持するよう指示する信号をライトデータレジス
タ３１２に出力する。そしてさらに、制御回路３０１は
ライトデータレジスタ３１２が保持するデータのアドレ
スを一時的に保持するように指示する信号をメモリアド
レスレジスタ３１１に出力する。ここでシステムバス３
１ではなくシステムバス３２上を伝播するデータを保持
するようにしているのは、メモリ４１の障害原因がシス
テムバス３１上を伝播するデータである場合に、この障
害原因のあるデータを再度保持することになるのを避け
るためである。

【００８７】制御回路３０１からの信号を受信したライ
トデータレジスタ３１２は、システムバス３２上を伝播
するデータを一時的に保持する。また、メモリアドレス
レジスタ３１１は、ライトデータレジスタ３１２が保持
するデータのアドレスを保持する。そしてライトデータ
レジスタ３１２は、保持しているデータをメモリアドレ
スレジスタ３１１に保持されたアドレスにしたがって、
メモリ４１に書き込む。さらに、ライトデータレジスタ
３１２は保持しているデータを判別回路３１４に送信す
る。その後、制御回路３０１から出力信号を受信したリ
ードデータレジスタ３１３は、伝送路３１６を介してメ
モリ４１内に書き込んだデータを読み込む。さらに、リ
ードデータレジスタ３１３は読み込んだデータを判別回
路３１４に送信する。判別回路３１４は、ライトデータ
レジスタ３１２から送信されたデータとリードデータレ
ジスタ３１３から送信されたデータとが一致するか否か
を判別する。

【００８８】判別回路３１４による判別の結果、リード
データレジスタ３１３が読み込んだデータとライトデー
タレジスタ３１２が保持したデータとが一致した場合に
は、判別回路３１４はメモリ４１の障害が復旧されたと
判断する。そして、障害が復旧されたことを示す信号を
伝送路３１７を介してメモリ４１に送信する。一方、リ
ードデータレジスタ３１３が読み込んだデータとライト
データレジスタ３１２が保持したデータとが一致しない
場合には、判別回路３１４はメモリ４１の障害が復旧さ
れなかったと判断する。そして、障害が復旧されなかっ
たことを示す信号である復旧エラー信号Ｓ８１をメモリ
４１に送信し続ける。判別回路３１４からメモリ４１に
復旧エラー信号Ｓ８１を送信している間にメモリ４１に
対してシステムバス３１を介して読み込みまたは書き込
み要求があった場合には、メモリ４１は読み込みまたは
書き込み動作を行わずにエラー信号を読み込みまたは書
き込み要求元に送信することで応答する。メモリ４２で
障害が発生した場合についてもメモリ４２復旧ユニット
３２０はメモリ４１復旧ユニット３１０と同様に動作す
るので、説明は省略する。

【００８９】このメモリ復旧回路３００は、メモリ４１
又はメモリ４２に一時的な障害が発生した場合に障害が
発生したメモリを復旧させることができる。また、判別
回路３１４はリードデータレジスタ３１３が読み込んだ
データとライトデータレジスタ３１２が保持しているデ
ータとが一致しているか否かを判別することにより、障
害が発生したメモリの復旧が正常に行われたかどうかを
確認することができる。さらに、メモリの復旧に失敗し
た場合に判別回路３００は、復旧エラー信号Ｓ８１を障
害が発生したメモリに対して送信するため、障害が発生
したメモリも復旧に失敗したことを認識することができ
る。さらにまた、障害が発生したメモリに対して読み込
みまたは書き込み要求があった場合には障害が発生した
メモリはエラー信号を読み込みまたは書き込み要求元に
送信するため、読み込みまたは書き込み要求元はメモリ
に障害があったことを認識することができる。

【００９０】次に、エラーロギング回路４００を図１０
に基づいて詳細に説明する。まずエラーロギング回路４
００の説明に先立ち、従来のデータ処理装置における問
題点について述べる。従来のデータ処理装置において障
害の自動復旧が行われると、障害が発生した回路は自動
的に正常動作に戻るので、障害の発生状況を把握できな
くなるという問題があった。障害の発生状況を把握でき
れば、障害が多発しているハードウエアを交換すること
により大きな障害の発生を事前に抑えることができ、信
頼性を確保できる。この実施例におけるエラーロギング
回路４００は、データ処理ユニット５０内の回路におい
て障害が発生して自動復旧が行われた場合に、その障害
発生に関するデータを記憶するものである。

【００９１】まず、エラーロギング回路４００内の内部
構成について説明する。図１０は、エラーロギング回路
４００の内部構成を示す図である。図において、４０１
は、システムバス３１、３２上を伝播する信号に基いて
エラーロギング回路４００内の後述のロギングメモリ、
ライトデータレジスタ、アドレスカウンタ、リードデー
タレジスタを制御する制御回路である。４０２は、シス
テムバス３１、３２上を伝播する後述の障害発生データ
を記憶するロギングメモリである。４０３はシステムバ
ス３１、３２上を伝播する後述の障害発生データを一時
的に保持し、その障害発生データをロギングメモリ４０
２に書き込むライトデータレジスタであり、４０４はラ
イトデータレジスタ４０３に保持された障害発生データ
をロギングメモリ４０２に記憶させるためのアドレスを
ロギングメモリ４０２に指示するアドレスカウンタであ
る。４０５はロギングメモリ４０２に記憶された障害発
生データを読み出して一時的に保持し、システムバス３
１に送信するリードデータレジスタである。ここで障害
発生データとは、データ処理装置内のいずれかの回路で
障害が発生した場合にその障害により生じた異常なデー
タ（以下、異常データと記す）と、その障害が復旧され
ることにより得られる正常なデータ（以下、正常データ
と記す）とで構成されている。例えば、メモリ４１で障
害が発生したときのメモリ４１内のデータが異常データ
であり、メモリ４１の障害が上述のメモリ復旧回路３０
０により復旧された後のメモリ４１内のデータが正常デ
ータである。この異常データと正常データとにより障害
発生データが構成される。

【００９２】次にメモリ４１で障害が発生した場合に上
述の障害発生データをロギングメモリ４０２に記憶させ
る場合のエラーロギング回路４００の動作について説明
する。メモリ４１で障害が発生し、メモリ復旧回路３０
０によりメモリ４１が復旧された場合に、メモリ４１は
障害が発生したことにより生じた異常データとそのメモ
リ４１を復旧させることにより得られた正常データとを
障害発生データとしてシステムバス３１またはシステム
バス３２上に送信する。エラーロギング回路４００内の
制御回路４０１は、システムバス３１およびシステムバ
ス３２上を障害発生データが伝播するかどうかを監視し
ている。例えば、制御回路４０１がシステムバス３１上
に障害発生データが伝播していることを認識した場合に
は、制御回路４０１はライトデータレジスタ４０３に対
してシステムバス３１上を伝播する障害発生データを保
持するよう指示する信号を出力する。同時に制御回路４
０１は、アドレスカウンタ４０４に対してアドレスを決
定するよう指示する信号を出力する。制御回路４０１か
らの信号を受信したライトデータレジスタ４０３は、シ
ステムバス３１上を伝播する障害発生データを受信して
一時的に保持する。制御回路４０１からの信号を受信し
たアドレスカウンタ４０４は、決定したアドレスを示す
信号をロギングメモリ４０２に対して出力する。アドレ
スカウンタ４０１からの信号を受信したロギングメモリ
４０２は、ライトデータレジスタ４０３に一時的に保持
されていた障害発生データをアドレスカウンタ４０４か
ら指示されたアドレスに従って記憶する。このようにし
てロギングメモリ４０２は、メモリ４１で発生した障害
によって生じた異常データとその後の復旧により得られ
た正常データとを記憶することができる。

【００９３】次に、ロギングメモリ４０２に記憶された
障害発生データを読み込む場合のエラーロギング回路４
００の動作について説明する。データ処理装置内のいず
れかの回路がロギングメモリ４０２に記憶された障害発
生データを読み込む必要がある場合には、その回路は障
害発生データを読み込む旨の要求信号（以下、読み込み
要求信号と記す）をシステムバス３１またはシステムバ
ス３２を介してエラーロギング回路４００に送信する。
エラーロギング回路４００では、制御回路４０１がシス
テムバス３１または３２を介して読み込み要求信号を受
信する。読み込み要求信号を受信した制御回路４０１
は、障害発生データをリードデータレジスタ４０５に送
信するよう指示する信号をロギングメモリ４０２に対し
て送信する。制御回路４０１からの信号を受信したロギ
ングメモリ４０２は、記憶している障害発生データをリ
ードデータレジスタ４０５に送信する。リードデータレ
ジスタ４０５は、ロギングメモリ４０２から送信された
障害発生データを一時的に保持し、システムバス３１を
介して読み込み要求元へ送信する。このようにして読み
込み要求元は、ロギングメモリ４０２に記憶された障害
発生データを読み込むことができる。

【００９４】このエラーロギング回路では障害により発
生した異常データをロギングメモリ４００に記憶させる
ため、読み込み要求元は自動復旧された障害の発生状況
を把握することができる。また、ロギングメモリ４０２
には、障害発生データとして異常データと正常データと
が記憶されるため、読み込み要求元は異常データと正常
データとを比較することにより障害の発生原因を知るこ
とが容易になる。さらに、読み込み要求元はロギングメ
モリに記憶された障害発生データから障害の発生原因を
知ることができるので、この障害の発生原因となってい
るハードウエアが交換されることによりデータ処理装置
の信頼性を確保することができる。

【００９５】なお、この実施例におけるエラーロギング
回路４００では、ロギングメモリ４０２からの障害発生
データの読み出しはエラーロギング回路４００内に設け
られたリードデータレジスタ４０５によって行うように
している。しかし、ロギングメモリ４０２からの障害発
生データの読み出しを行う処理回路をデータ処理装置外
部に設けるようにしてもよい。このように構成すること
により、データ処理装置が完全に機能しなくなった場合
であっても、ロギングメモリ内に記憶された障害発生デ
ータを読み出すことが出来る。

【００９６】なお、この実施例においてメモリ４１は障
害が発生し、かつその障害が復旧した場合に、異常デー
タと正常データとをエラーロギング回路４００に出力す
る処理手段として機能する。また、ロギングメモリ４０
２は、上記異常データおよび正常データとを記憶する記
憶手段として機能する。さらに、リードデータレジスタ
４０５は、ロギングメモリ４０２に記憶された上記異常
データおよび正常データとを読み込む読み込み手段とし
て機能する。

【００９７】次にハートビート回路５００を図１１〜１
３に基づいて詳細に説明する。まずハートビート回路５
００が適用可能な多重データ処理装置について述べる。
従来のデータ処理装置の中には、データ処理ユニット５
０を多重化して構成したものがあった。この多重化した
データ処理ユニット５０の内、処理動作を行っているデ
ータ処理ユニット５０をマスターといい、マスターに異
常が発生した場合に切り替えられるその他のデータ処理
ユニット５０をスレーブという。そして、マスターであ
るデータ処理ユニット５０に異常が発生した場合には、
スレーブであるその他のデータ処理ユニット５０の内の
１つに処理動作を切り替え、切り替えられたデータ処理
ユニット５０がバックアップ運転していた。したがっ
て、１つのデータ処理ユニット５０に異常が発生した場
合であっても、システム全体としては処理動作を継続す
ることができる。

【００９８】このような切り替えの際にマスターである
データ処理ユニットは、マスターであるデータ処理ユニ
ットの異常をスレーブであるその他のデータ処理ユニッ
トに即時に通知するための専用信号として異常通知信号
を使用する。この異常通知信号は一般的にＯＮまたはＯ
ＦＦの２値の信号であり、例えばＯＦＦである場合には
マスターのデータ処理ユニットは正常に動作しているこ
とを示し、ＯＮとなった場合にはマスターのデータ処理
ユニットは異常であることを示す。この異常通知信号の
ＯＮ、ＯＦＦは電圧レベルのＨｉ、Ｌｏレベルによって
表している。

【００９９】このような異常通知信号を用いた場合に
は、マスターであるデータ処理ユニット内に異常が発生
したことによりマスターであるデータ処理ユニットが異
常通知信号としてＯＮの信号を送信したにもかかわら
ず、上記異常通知信号をスレーブであるデータ処理ユニ
ットに送信するための伝送路または上記異常信号を送信
するための回路に発生した障害のためにＯＮの信号では
なく、ＯＦＦの信号がスレーブのデータ処理ユニットに
送信されるという状況が起こり得る。このような状況下
では、マスターであるデータ処理ユニットの異常がスレ
ーブであるデータ処理ユニットに適正に通知されないと
いう問題があった。以下に説明するハートビート回路５
００は、上述した問題を解決するためにデータ処理ユニ
ットに新たに設けられたものであり、マスターであるデ
ータ処理ユニットの異常をスレーブであるデータ処理ユ
ニットに適正に通知するよう機能するものである。

【０１００】次にハートビート回路５００の内部構成に
ついて説明する。図１１は、ハートビート回路５００の
内部構成を示す図である。図において、５０１は、デー
タ処理ユニット５０内部で異常が発生した場合に、図示
していないプロセッサからシステムバス３１を介して送
信される異常信号Ｓ９０を受信し、後述の信号出力回路
５０３にこの異常信号Ｓ９０を送信するシステムバスイ
ンターフェース回路である。５０２は一定周期の矩形の
発振信号Ｓ９２を出力する発振器であり、５０３はシス
テムバスインターフェース回路５０１から異常信号Ｓ９
０を受信した場合に発振器５０２から出力される発振信
号Ｓ９２のレベルを反転して信号Ｓ９１として出力する
信号出力回路である。この信号出力回路５０３は、イク
スクルーシブ・オアゲートによって構成される。５０４
は、後述の緩衝器５０７から出力される信号Ｓ９３のレ
ベルと発振器５０２から出力される発振信号Ｓ９２のレ
ベルとが一致するか否かを判別する判別回路である。

【０１０１】５０５は、発振器５０２に対してリセット
信号を出力するアンドゲートである。このアンドゲート
５０５には、スイッチ５０６から入力される信号、マス
タリセット信号および信号Ｓ９３の３種類の信号が入力
される。これら３種類の信号すべてをＨｉレベルにする
ことにより、発振器５０２から出力される発振信号Ｓ９
２の位相を信号Ｓ９３の位相に同期させることができ
る。５０６は、図示していない切り替え手段によってＯ
Ｎ、ＯＦＦの２つの状態の内いずれかに切り替えられる
スイッチである。５０７は、他のデータ処理ユニットに
おけるハートビート回路５００の信号出力回路５０３か
ら出力された送信された信号Ｓ９１を整形して、信号Ｓ
９３として出力する緩衝器である。

【０１０２】次にハートビート回路の動作について図１
２に基づいて説明する。説明に際して簡単のため、マス
ター側に設けられた回路およびマスター側の回路から出
力される信号については番号末にａを付し、スレーブ側
に設けられた回路およびスレーブ側の回路から出力され
る信号については番号末にｂを付して説明する。図１２
は、マスターのデータ処理ユニット５０ａとスレーブの
データ処理ユニット５０ｂの接続状態を示す図である。
この図には、マスターのデータ処理ユニット５０ａの処
理からスレーブのデータ処理ユニット５０ｂの処理に切
り替える際に関係する回路が示されており、その他の回
路については適宜省略している。以下、この図に基づい
て説明する。

【０１０３】まず、スレーブであるデータ処理ユニット
５０ｂ内のハートビート回路５００ｂの初期動作につい
て説明する。スレーブ側のハートビート回路５００ｂ内
のスイッチ５０６ｂが図示していない切り替え手段によ
ってＯＦＦに切り替えられることにより、Ｈｉレベルの
信号がアンドゲート５０５ｂに入力される。同時にマス
タリセット信号についてもＨｉレベルの信号が入力され
る。さらに同時に信号Ｓ９３ｂとしてＨｉレベルの信号
が入力されることにより、アンドゲート５０５ｂはＨｉ
レベルの信号を出力する。アンドゲート５０５ｂから出
力されるＨｉレベルの信号を受信した発振器５０２ｂ
は、信号Ｓ９３ｂの位相に同期した発振信号Ｓ９２ｂを
出力する。そして、発振信号Ｓ９２ｂの位相が信号Ｓ９
３ｂの位相と同期した後、スイッチ５０６ｂが図示して
いない切り替え手段によってＯＮに切り替えられる。こ
のような初期動作により、スレーブ側の発振器５０２ｂ
から出力される発振信号Ｓ９２ｂが信号Ｓ９３ｂの位相
に同期した信号となる。信号Ｓ９３ｂは、マスター側の
発振信号Ｓ９２ａに基づいた信号であるので、発振信号
Ｓ９２ｂは発振信号Ｓ９２ａの位相に同期した信号とな
る。

【０１０４】次に、マスター側のハートビート回路５０
０ａとスレーブ側のハートビート回路５００ｂの動作に
ついて説明する。マスターであるデータ処理ユニット５
０ａが異常により処理続行不可能となると、マスターで
あるデータ処理ユニット５０ａ内のプロセッサ１１ａ
が、マスターであるデータ処理ユニット内部のハートビ
ート回路５００ａに対してボーディング回路１００ａ、
バス制御回路２１ａおよびシステムバス３１ａを介して
異常信号Ｓ９０ａを送信する。ハートビート回路５００
ａ内のシステムバスインタフェース回路５０１ａは、シ
ステムバス３１ａ上を伝播する異常信号Ｓ９０ａを受信
し、受信した異常信号Ｓ９０ａを信号出力回路５０３ａ
に送信する。信号出力回路５０３ａは、システムバスイ
ンターフェース回路５０１ａから異常信号Ｓ９０ａを受
信しない場合には発振器５０２ａが出力する発振信号Ｓ
９２ａをそのまま信号Ｓ９１ａとして出力する。他方シ
ステムバスインターフェース回路５０１ａから異常信号
Ｓ９０ａを受信した場合には、発振器５０２ａが出力す
る発振信号Ｓ９２ａのレベルを反転して信号Ｓ９１ａと
して出力する。この様にして信号出力回路５０３ａから
出力された信号Ｓ９１ａが、伝送路５２０を介してスレ
ーブであるデータ処理ユニット５０ｂ内部のハートビー
ト回路５００ｂに送信される。

【０１０５】スレーブ側のハートビート回路５００ｂで
は、マスター側の信号出力回路５０３ａから出力された
信号Ｓ９１ａが緩衝器５０７ｂに入力される。緩衝器５
０７ｂは、信号Ｓ９１ａを整形し、信号Ｓ９３ｂとして
出力する。スレーブ側の判別回路５０４ｂには、緩衝器
５０７ｂから出力された信号Ｓ９３ｂが入力され、かつ
スレーブ側の発振器５０２ｂから出力された発振信号Ｓ
９２ｂが入力される。このスレーブ側の発振器５０２ｂ
により出力される発振信号Ｓ９２ｂは、マスター側の発
振器５０２ａから出力される発振信号Ｓ９２ａの位相に
同期した矩形波を出力する。

【０１０６】スレーブ側の判別回路５０４ｂは、緩衝器
５０７ｂから出力された信号Ｓ９３ｂのレベルとスレー
ブ側の発振器５０２ｂから出力された発振信号Ｓ９２ｂ
のレベルとを比較し、両信号のレベルが一致するか否か
を判別する。両信号のレベルが一致する場合には、判別
回路Ｓ５０４ｂはマスターであるデータ処理ユニット５
０ａにおいて異常が発生していないと判断する。このと
き判別回路Ｓ５０４ｂは、何も信号を出力しない。一方
両信号のレベルが一致しない場合には、判別回路Ｓ５０
４ｂはマスターであるデータ処理ユニット５０ａにおい
て異常が発生したと判断する。異常が発生したと判断し
た判別回路５０４ｂは、スレーブ側のプロセッサ１１ｂ
に対してマスター側で異常が発生した旨の信号Ｓ９４ｂ
をシステムバス３１ｂ、バス制御回路２１ｂ、ボーディ
ング回路１００ｂを介して送信する。

【０１０７】スレーブであるデータ処理ユニット５０ｂ
ではマスターであるデータ処理ユニット５０ａと同一の
プログラムを有しており、スレーブ側のプロセッサ１１
ｂはマスターであるデータ処理ユニット５０ａでのプロ
グラム実行状況を把握している。したがって、スレーブ
側のプロセッサ１１ｂは、スレーブ側の判別回路５０４
ｂから信号Ｓ９４ｂを受信することにより、マスターで
あるデータ処理ユニット５０ａが行うべき処理を行うよ
うスレーブであるデータ処理ユニット５０ｂを制御す
る。切り替え制御されたスレーブであるデータ処理ユニ
ット５０ｂ内の各回路は、マスターであるデータ処理ユ
ニット５０ａが行うべき処理を行う。

【０１０８】なお、マスター側のハートビート回路５０
０ａは、図１２においてスレーブ側のハートビート回路
５００ｂ内に示した各回路５０４ｂ〜５０７ｂに相当す
る回路５０４ａ〜５０７ａを有している。また、スレー
ブ側のハートビート回路５００ｂも、図１２においてマ
スター側のハートビート回路５００ａ内に示した各回路
５０１ａ〜５０３ａに相当する回路５０１ｂ〜５０３ｂ
を有している。つまり、マスター側のハートビート回路
５００ａとスレーブ側のハートビート回路５００ｂと
は、同じ回路構成である。したがって、マスターである
データ処理ユニット５０ａがスレーブとして機能するこ
ともできるし、スレーブであるデータ処理ユニット５０
ｂがマスターとして機能することもできる。

【０１０９】次にマスター側のハートビート回路５００
ａ内およびスレーブ側のハートビート回路５００ｂ内で
発生する信号について説明する。図１３（ａ）は、マス
ターであるデータ処理ユニット５０ａに異常が発生した
場合に発生する信号のタイミング図である。図１３
（ａ）の最上段に示した信号はマスター側の発振器５０
２ａから出力される発振信号Ｓ９２ａであり、図１３
（ａ）の上から２段目に示した信号はマスター側のシス
テムバスインターフェース回路５０１ａから出力される
異常信号Ｓ９０ａである。これらの発振信号Ｓ９２ａと
異常信号Ｓ９０ａがマスター側の信号出力回路５０３ａ
に入力される。そしてマスター側の信号出力回路５０３
ａからは、図１３（ａ）の上から３段目に示した信号Ｓ
９１ａが出力される。この信号は、異常信号Ｓ９０ａと
発振信号Ｓ９２ａとを排他的論理和した信号である。

【０１１０】図１３（ａ）の上から４段目に示した信号
は、スレーブ側の緩衝器５０７ｂから出力される信号Ｓ
９３ｂであり、この信号Ｓ９３ｂは信号Ｓ９１ａと位
相、レベル、周期等が同様の信号である。図１３（ａ）
の上から５段目に示した信号は、スレーブ側の発振器５
０２ｂから出力される発振信号Ｓ９２ｂである。図１３
（ａ）の最下段に示した信号は、スレーブ側の判別回路
５０４ｂから出力される信号Ｓ９４ｂであり、この信号
Ｓ９４ｂは信号Ｓ９３ｂと発振信号Ｓ９２ｂとを排他的
論理和した信号である。

【０１１１】図１３（ｂ）は、マスター側のハートビー
ト回路５００ａにおいて異常が発生した場合に発生する
信号のタイミング図である。図１３（ｂ）の最上段は、
マスター側のハートビート回路５００ａ内の回路で異常
が発生したためにＨｉレベル固定となった信号Ｓ９１ａ
である。図１３（ｂ）の上から２段目に示した信号は、
マスター側の緩衝器５０７ｂから出力される信号Ｓ９３
ｂであり、この信号Ｓ９３ｂは信号Ｓ９１ａとレベルが
同一の信号である。図１３（ｂ）の上から３段目に示し
た信号は、スレーブ側の発振器５０２ｂから出力される
発振信号Ｓ９２ｂである。図１３（ｂ）の上から４段目
に示した信号は、スレーブ側の判別回路５０４ｂから出
力される信号Ｓ９４ｂであり、この信号Ｓ９４ｂは信号
Ｓ９３ｂと発振信号Ｓ９２ｂとを排他的論理和した信号
である。

【０１１２】以上の説明から明らかなようにこのハート
ビート回路５００では、スレーブ側の判別回路５０４ｂ
が信号Ｓ９３のレベルと発振信号Ｓ９２ｂのレベルとが
一致するか否かを判別することによってマスターである
データ処理ユニット５０ａで異常が発生していることを
認識することができる。また、マスター側のハートビー
ト回路５００ａの故障によってスレーブ側の判別回路５
０４ｂに入力される信号Ｓ９３ｂのレベルがＨｉまたは
Ｌｏ固定となった場合にでも、スレーブ側の判別回路５
０４ｂはマスター側のハートビート回路５００ａの異常
と認識することができる。さらに、この実施例における
ハートビート回路では、マスター側のデータ処理ユニッ
ト５０ａの異常通知とマスター側のハートビート回路５
００ａの異常通知とを一本の伝送路５２０により行うこ
とができる。

【０１１３】なお、この実施例ではマスターのバスイン
タフェース回路５０１ａから異常信号９０ａが出力され
た場合にマスターの信号出力回路５０３ａは発振信号Ｓ
９２ａのレベルを反転させた信号Ｓ９１ａを出力するよ
うにしている。しかし、必ずしもレベルを反転させるか
わりに、スレーブの判別回路５０４ｂが判別できる程度
に発振信号Ｓ９２ａのレベルを変化させればよい。例え
ば、異常信号９０ａが出力された場合には、Ｈｉまたは
Ｌｏの中間のレベルの信号を出力するようにしてもよ
い。また、マスターの信号出力回路５０３ａは、発振信
号Ｓ９２ａの周期を変化させた信号を信号Ｓ９１ａとし
て出力してもよい。さらに、発振信号Ｓ９２ａとしてこ
の実施例では一定周期の矩形波を出力しているが、正弦
波等の周期的な信号であればどのような波形であっても
よい。

【０１１４】さらに、この実施例ではマスター側の信号
出力回路５０３ａから出力される信号Ｓ９１ａを一本の
伝送路５２０によってスレーブ側のハートビート回路５
００ｂに送信しているが、信号Ｓ９１ａを複数の伝送路
５２０によってスレーブ側のハートビート回路５００ｂ
に送信してもよい。そしてスレーブ側の判別回路５０４
ｂが、複数の伝送路５２０によって送信される複数の信
号９１ａの中から多数決に基づいて正規の信号を検出し
てマスター側のデータ処理ユニット５０ａが異常か否か
を判別する。このような方法では、マスター側の信号出
力回路５０３ａとスレーブ側の判別回路５０４ｂ間に設
けられた複数の伝送路５２０の内いずれかに障害が発生
した場合にでも、スレーブの判別回路５０４ｂはマスタ
ー側のデータ処理ユニット５０ａが異常か否かを判別す
ることができる。したがって、判別回路５０４ｂはマス
ター側のデータ処理ユニット５０ａが異常か否かを精度
良く判別することができる。

【０１１５】また、このような多数決に基づいた判別を
行う場合には、マスター側の信号出力回路５０３ａから
出力される信号Ｓ９１ａは必ずしも発振信号Ｓ９２ａに
基づいた周期的に振幅が変化する信号の代わりに、Ｈｉ
またはＬｏレベルの固定信号であってもよい。このよう
にしても、少なくともマスターのデータ処理ユニット５
０ａに異常が発生したことと複数の伝送路５２０の内い
ずれかの伝送路に異常が発生したことを判別することが
できる。

【０１１６】なお、この実施例のハートビート回路５０
０においてマスター側のプロセッサからバスインタフェ
ース回路５０１ａに送信される異常信号Ｓ９０ａは、デ
ータ処理ユニット５０ａの正常異常に対応した第１の信
号として機能する。また、マスター側の信号出力回路５
０３ａから出力される信号Ｓ９１ａは、上記第１の信号
と異なる信号である第２の信号として機能する。上記第
１の信号と異なるというのは、上述の説明から明らかな
ように振幅、周波数、位相又は信号の個数等のいずれか
がが異なることを言う。さらに、スレーブ側の判別回路
５０４ｂは、マスター側のデータ処理ユニット５０ａが
異常か否かを判別する第１の判別手段として機能する。
さらにまた、スレーブ側のプロセッサは、マスター側の
データ処理ユニット５０ａが行うべき処理をスレーブ側
のデータ処理ユニット５０ｂに処理させるよう制御する
制御手段として機能する。また、スレーブ側の発振器５
０２ｂから判別回路５０４ｂに出力される発振信号Ｓ９
２ｂは、判別回路５０４ｂにおいてマスター側のデータ
処理ユニット５０ａが異常か否かを判別するために用い
られる基準信号に相当する。

【０１１７】この実施例におけるデータ処理装置にはボ
ーディング回路１００、リセット回路２００、メモリ復
旧回路３００、エラーロギング回路４００、ハートビー
ト回路５００すべてが設られているが、これらの回路の
内のいずれか１つのみを設けても良いし、これらの回路
を任意の組み合わせで設けても良い。

【０１１８】実施例２．この実施例におけるハートビー
ト回路５００ｃは発振器と緩衝器を２重化させて構成し
たものであり、以下図１３に基づいて詳細に説明する。
まず、実施例２におけるハートビート回路５００ｃの内
部構成について説明する。図１３において、５０２〜５
０７については上述の実施例で示したものと同一である
ので説明は省略する。５０８は発振器５０２に相当する
発振器であり、正常動作中には発振器５０２から出力さ
れる発振信号Ｓ９２と同一の位相、レベル、周期を有す
る発振信号Ｓ９５を出力する。発振器５０８からの出力
は１つであり、この出力が後述の判別回路５０９に対し
てのみ行われる。５０９は、図示するように発振器５０
２と発振器５０８の出力側に接続される判別回路であ
る。判別回路５０９は、発振器５０２が出力する発振信
号Ｓ９２のレベルと発振器５０７が出力する発振信号Ｓ
９５のレベルとが一致するか否かを判別し、両信号のレ
ベルが一致しない場合に、異常信号Ｓ９６をデータ処理
ユニット５０内のプロセッサ（図示していない）に出力
する。

【０１１９】５１０は緩衝器５０７に相当する緩衝器で
あり、他のデータ処理ユニット５０におけるハートビー
ト回路５００ｃ内の信号出力回路５０３から送信された
信号Ｓ９１を整形し、信号Ｓ９７として判別回路５０４
に出力する。緩衝器５１０から出力される信号Ｓ９７
は、正常動作中には緩衝器５０７から出力される信号９
３と同一の位相、レベル、周期を有する信号である。緩
衝器５１０からの出力は１つであり、この出力が上述の
判別回路５１１に対してのみ行われる。５１１は、図示
するように緩衝器５０７と緩衝器５１０の出力側に接続
される判別回路である。判別回路５１１は、緩衝器５０
７により整形された信号Ｓ９３のレベルと緩衝器５１０
により整形された信号Ｓ９７のレベルとが一致するか否
かを判別し、両信号のレベルが一致しない場合に、異常
信号Ｓ９８をデータ処理ユニット５０内のプロセッサ
（図示していない）に出力する。これらの回路からなる
ハートビート回路５００ｃは、上述の実施例におけるハ
ートビート回路５００と同様にシステムバス３１等の周
辺回路に接続されている。

【０１２０】次に、このハートビート回路５００ｃの動
作について説明する。このハートビート回路５００ｃ
は、上述の実施例のハートビート回路５００ａ、５００
ｂと同様の処理動作を行うとともに、以下のような特有
の動作を行う。以下に、この実施例におけるハートビー
ト回路５００ｃの特有の動作を説明する。

【０１２１】まず、発振器５０８と判別回路５０９の動
作について説明する。例えば、発振器５０２のみが故障
した場合の動作を表１に基づいて説明する。表１には、
Ａ、Ｂ、Ｃで示した状況下で、判別回路５０９から出力
される信号Ｓ９６の内容と、判別回路５０４から出力さ
れる信号Ｓ９４の内容と、スレーブ側のプロセッサに入
力される信号の種類とを示している。

【０１２２】

【表１】

【０１２３】状況Ａとして、マスター側に設けられたハ
ートビート回路５００内の信号出力回路５０３から送信
される信号Ｓ９１はマスター側が異常であることを示す
信号であるとしている。また状況Ｂとして、発振器５０
２のみが故障しており、発振器５０２から出力される信
号Ｓ９２がＨｉ又はＬｏの固定信号であるとしている。
さらに状況Ｃとして、発振器５０８は正常動作してお
り、発振器５０８から出力される信号Ｓ９５は正常な発
振信号であるとしている。

【０１２４】このような状況ＡＢＣの下では、判別回路
５０９は信号Ｓ９６として発振器５０２、５０８の内い
ずれかが異常であることを示す異常信号を出力する。ま
た、判別回路５０４も異常信号Ｓ９４を出力する。スレ
ーブ側のプロセッサは、信号Ｓ９４と信号Ｓ９６を受信
し、マスターであるデータ処理ユニット５０が行うべき
処理をスレーブであるデータ処理ユニット５０に切り替
えるよう制御する。また、スレーブ側のプロセッサは、
信号Ｓ９６によって発振器５０２、５０８の内いずれか
が異常であることを認識することができるため、発振器
５０２、５０８を取り替えるよう指示する信号を出力す
ることができる。状況ＡＢＣに示した状況以外の状況も
想定されるが、発振器５０２のみが故障した場合には、
信号Ｓ９１の内容にかかわらず基本的に表１で示したよ
うな内容の信号Ｓ９４、Ｓ９６がスレーブのプロセッサ
に送信されることになる。また、発振器５０２と発振器
５０８が同時に故障することは確率的に少ない。このよ
うな理由から、この実施例中では特に状況ＡＢＣについ
て説明している。

【０１２５】次に、緩衝器５１０と判別回路５１１の動
作について説明する。例えば、緩衝器５０７のみが故障
した場合の動作について表２に基づいて説明する。表２
には、Ａ、Ｂ、Ｃで示した状況下で、判別回路５１１か
ら出力される信号Ｓ９８の内容と、判別回路５０４から
出力される信号Ｓ９４の内容と、スレーブ側のプロセッ
サに入力される信号の種類とを示している。

【０１２６】

【表２】

【０１２７】状況Ａとして、マスター側に設けられたハ
ートビート回路５００内の信号出力回路５０３から送信
される信号Ｓ９１はマスター側が異常であることを示す
信号であるとしている。また状況Ｂとして、緩衝器５０
７のみが故障しており、緩衝器５０７から出力される信
号Ｓ９３がＨｉ又はＬｏの固定信号であるとしている。
さらに状況Ｃとして、緩衝器５１０は正常動作してお
り、緩衝器５１０から出力される信号Ｓ９７は信号Ｓ９
１と同一の信号であるとしている。

【０１２８】このような状況ＡＢＣの下では、判別回路
５１１は信号Ｓ９８として緩衝器５０７、５１０の内い
ずれかが異常であることを示す異常信号を出力する。ま
た、判別回路５０４も異常信号Ｓ９４を出力する。スレ
ーブ側のプロセッサは、信号Ｓ９４と信号Ｓ９８を受信
し、マスターであるデータ処理ユニット５０が行うべき
処理をスレーブであるデータ処理ユニット５０に切り替
えるよう制御する。また、スレーブ側のプロセッサは、
信号Ｓ９８によって緩衝器５０７、５１０の内いずれか
が異常であることを認識することができるため、緩衝器
５０７、５１０を取り替えるよう指示する信号を出力す
ることができる。状況ＡＢＣに示した状況以外の状況も
想定されるが、緩衝器５０７のみが故障した場合には、
信号Ｓ９１の内容にかかわらず表２で示したような内容
の信号Ｓ９４、Ｓ９８がスレーブのプロセッサに送信さ
れることになる。また、緩衝器５０７と緩衝器５１０が
同時に故障することは確率的に少ない。このような理由
から、この実施例中では特に状況ＡＢＣについて説明し
ている。

【０１２９】この実施例におけるハートビート回路５０
０ｃは、上述の実施例に示すハートビート回路５００ａ
または５００ｂと同様に動作する。したがって、マスタ
ーであるデータ処理ユニット５０に異常が発生した場合
に、ハートビート回路５００ｃはマスターであるデータ
処理ユニット５０が行うべき処理をスレーブであるデー
タ処理ユニット５０に切り替えることができる。また、
ハートビート回路５００ｃをマスター側に設けた場合に
は、マスター側のプロセッサはマスター側のハートビー
ト回路５００ｃ内の発振器５０２、５０８の内いずれか
が異常であること、緩衝器５０７、５１０の内いずれか
が異常であることを認識することができる。さらに、ハ
ートビート回路５００ｃをスレーブ側に設けた場合に
は、スレーブ側のプロセッサはマスター側の異常を認識
することができるとともに、スレーブ側のハートビート
回路５００ｃ内の発振器５０２、５０８の内いずれかが
異常であること、緩衝器５０７、５１０の内いずれかが
異常であることを認識することができる。

【０１３０】なお、この実施例におけるハートビート回
路５００ｃをマスター、スレーブの内いずれか一方に設
け、他方に上述の実施例に示したハートビート回路５０
０ａを設けてもよい。

【０１３１】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。

【０１３２】第１のデータを出力する出力処理当を含む
処理を行う第１のプロセッサと、第２のデータを出力す
る出力処理等を含む上記第１のプロセッサと同様の処理
を行う第２のプロセッサと、上記第１、第２のプロセッ
サに対応して設けられた第１、第２の入力部を有し、上
記第１、第２のデータに基づいて上記第１、第２のプロ
セッサの中から異常プロセッサを検出し、上記異常プロ
セッサと上記異常プロセッサ以外のプロセッサの入出力
状態を通知する信号を出力する検出手段と、上記検出手
段が出力する上記信号に基づいて上記検出手段の上記第
１および第２の入力部の内上記異常プロセッサに対応す
る入力部に第３のデータを供給するデータ供給手段とを
備えたため、上記検出手段の検出動作を継続させること
ができる。

【０１３３】上記データ供給手段が上記第１および第２
の入力部の内上記異常プロセッサに対応する入力部に直
接上記第３のデータを供給するため、上記異常プロセッ
サに対応する入力部に迅速に第３のデータを供給するこ
とができる。

【０１３４】上記データ供給手段が上記第１および第２
の入力部の内上記異常プロセッサに対応する入力部に上
記プロセッサを介して上記第３のデータを供給するた
め、上記検出手段の検出動作を継続させることができ
る。

【０１３５】第１のデータを出力する出力処理等を含む
処理を行う第１のプロセッサと、第２のデータを出力す
る出力処理等を含む上記第１のプロセッサと同様の処理
を行う第２のプロセッサと、上記第１、第２のプロセッ
サから出力された上記第１、第２のデータに基づいて上
記第１、第２のプロセッサの中から異常プロセッサを検
出し、上記異常プロセッサと上記異常プロセッサ以外の
プロセッサの入出力状態が異なる場合に上記異常プロセ
ッサを特定して上記異常プロセッサの入出力状態を通知
する信号を出力する検出手段と、上記検出手段が出力す
る上記信号に基づいて上記異常プロセッサに対して上記
異常プロセッサの処理を継続させるよう補助する継続補
助手段とを備えたため、上記異常プロセッサがハングア
ップすることにより上記異常プロセッサから上記検出手
段にデータが出力されなくなることを防ぐことができ
る。

【０１３６】上記検出手段は上記異常プロセッサが入力
状態であり、かつ上記異常プロセッサ以外のプロセッサ
が出力状態である場合に上記異常プロセッサを特定して
上記異常プロセッサが入力状態であることを通知する信
号を出力し、上記継続補助手段は上記異常プロセッサの
入力状態を継続させるよう補助するため、上記異常プロ
セッサが入力待ちとなって上記異常プロセッサから上記
検出手段にデータが出力されなくなることを防ぐことが
できる。

【０１３７】上記検出手段は上記異常プロセッサが出力
状態であり、かつ上記異常プロセッサ以外のプロセッサ
が入力状態である場合に上記異常プロセッサを特定して
上記異常プロセッサが出力状態であることを通知する信
号を出力し、上記継続補助手段は上記異常プロセッサの
出力状態を継続させるよう補助するため、上記異常プロ
セッサが出力待ちとなって上記異常プロセッサから上記
検出手段にデータが出力されなくなることを防ぐことが
できる。

【０１３８】上記継続補助手段は上記検出手段が出力す
る上記信号に基づいて上記異常プロセッサに対して応答
データを出力することにより、上記異常プロセッサの入
力状態を継続させるよう補助するため、上記異常プロセ
ッサが入力待ちとなって上記異常プロセッサから上記検
出手段にデータが出力されなくなることを容易に防ぐこ
とができる。

【０１３９】上記継続補助手段は上記検出手段が出力す
る上記信号に基づいて上記異常プロセッサから上記異常
プロセッサの出力により発生した異常データを出力させ
ることにより、上記異常プロセッサの出力状態を継続さ
せるよう補助するため、上記異常プロセッサが出力待ち
となって上記異常プロセッサから上記検出手段にデータ
が出力されなくなることを容易に防ぐことができる。

【０１４０】第１のデータを出力する出力処理等を含む
処理を行う第１のプロセッサと、第２のデータを出力す
る出力処理等を含む上記第１のプロセッサと同様の処理
を行う第２のプロセッサと、上記第１、第２のデータに
基づいて上記異常プロセッサをリセットさせることを要
求する信号であるリセット要求信号を出力するリセット
要求出力手段と、上記リセット要求信号にしたがって上
記異常プロセッサにリセット信号を出力するリセット手
段とを備えたため、上記異常プロセッサ以外のプロセッ
サにとって適正なタイミングで上記異常プロセッサをリ
セットさせることができる。

【０１４１】上記リセット要求出力手段が上記第１、第
２のプロセッサに設けられたため、上記第１、第２のプ
ロセッサのどのプロセッサが異常プロセッサとなっても
上記異常プロセッサ以外のプロセッサにとって適正なタ
イミングで上記異常プロセッサをリセットさせることが
できる。

【０１４２】第４のデータを出力する出力処理等を含む
上記第１のプロセッサと同様の処理を行う第３のプロセ
ッサとを備え、上記検出手段は上記第１、第２、第４の
データの中で他のどのデータとも一致しないデータを出
力したプロセッサを上記異常プロセッサとして検出する
ため、上記検出手段は上記第１、第２、第３のプロセッ
サから容易に異常プロセッサを検出することができる。

【０１４３】データを記憶する記憶手段と、上記記憶手
段に障害が発生した場合に上記記憶手段に記憶させるべ
き第１のデータを保持する保持手段と、上記保持手段が
保持した上記第１のデータを上記記憶手段に書き込む書
き込み手段と、上記記憶手段に書き込んだ上記第１のデ
ータを読み込む読み込み手段と、上記読み込み手段が読
み込んだ上記第１のデータと上記保持手段が保持した上
記第１のデータとが一致するか否かを判別する判別手段
とを備えたため、メモリが適正に復旧されたか否かを認
識することができる。

【０１４４】上記読み込み手段が読み込んだ上記第１の
データと上記保持手段が保持した上記第１のデータとが
不一致の場合に信号を出力する信号出力手段と、上記信
号出力手段から上記信号が出力され、かつ上記記憶手段
に読み込み要求があった場合に上記読み込み要求元に対
してエラー信号を出力するエラー信号出力手段とを備え
たため、読み込み要求元ではメモリで障害が発生してい
ることを認識することができる。

【０１４５】障害が発生して復旧された場合に、上障害
により発生した異常データと上記障害の復旧により得ら
れた正常データとを出力する第１の処理手段と、上記第
１の処理手段から出力される上記異常データと上記正常
データを記憶する記憶手段とを備えたため、自動復旧さ
れた回路の障害発生についての情報を記憶しておくこと
ができる。

【０１４６】上記記憶手段に記憶された上記異常データ
と上記正常データとを読み込む読み込み手段を備えたた
め、読み込み要求元では自動復旧された回路についての
障害の発生状況を知ることができる。

【０１４７】プロセッサを含んで構成され、データ処理
を行う第１のデータ処理ユニットと、上記第１のデータ
処理ユニットに含まれるプロセッサと異なるプロセッサ
を含んで構成される第２のデータ処理ユニットと、上記
第１のデータ処理ユニットの正常異常に対応した第１の
信号に基づいて上記第１の信号と異なる信号である第２
の信号を出力する信号出力手段と、上記第２の信号に基
づいて上記第１のデータ処理ユニットが異常か否かを判
別する第１の判別手段と、上記第１の判別手段の判別結
果に基づいて上記第１のデータ処理ユニットが行うべき
処理を上記第２のデータ処理ユニットに処理させるよう
制御する制御手段とを備えたため、上記第１の信号に制
限されることなく種々の第２の信号を適宜選択すること
ができ、上記第１の信号を直接用いて判別するのに比べ
て上記第１のデータ処理ユニットの異常を精度良く判別
することができる。

【０１４８】上記信号出力手段が上記第１のデータ処理
ユニットの正常異常に対応して出力される上記第１の信
号に基づいて上記第２の信号の振幅を変化させるため、
上記第１のデータ処理ユニットの異常を精度良く判別さ
せることができる上記第２の信号を１本の内部バスによ
って上記第１の判別手段に通知することができる。

【０１４９】上記信号出力手段が上記第１のデータ処理
ユニットの正常異常に対応して出力される上記第１の信
号に基づいて上記第２の信号の周波数を変化させるた
め、上記第２の信号に振幅のノイズが発生した場合でも
上記判別手段は上記第１のプロセッサで異常が発生して
いることを認識することができる。

【０１５０】上記信号出力手段が上記第２の信号として
複数個の信号を出力するため、上記第１の判別手段は上
記信号出力手段から上記第１の判別手段の間に発生した
障害を認識することができる。

【０１５１】上記第１の判別手段が上記第２の信号と基
準信号とを比較することにより上記第１のデータ処理ユ
ニットが異常か否かを判別するため、上記第１の判別手
段は上記信号出力手段に発生した障害を認識することが
できる。

【０１５２】上記信号出力手段に一定周期で発振する第
１の発振信号を出力する第１の発振信号出力手段を備
え、上記信号出力手段は上記第１のデータ処理ユニット
が正常の場合には上記第２の信号として上記第１の発振
信号を出力し、上記第１のデータ処理ユニットが異常の
場合には上記第２の信号として上記第１の発振信号の振
幅を変化させた信号を出力するため、上記第２の信号が
ＯＮまたはＯＦＦ固定となった場合に上記第１の判別手
段は上記信号出力手段で障害が発生したことを認識する
ことができる。

【０１５３】上記第１の発振信号と同一の第２の発振信
号を出力する第２の発振信号出力手段と、上記第１の発
振信号と上記第２の発振信号とが一致するか否かを判別
する第２の判別手段とを備えたため、上記第２の判別手
段は上記第１の発振信号に発生した障害を認識すること
ができる。

【図面の簡単な説明】

【図１】 実施例１におけるデータ処理ユニットの構成
図である。

【図２】 実施例１におけるボーディング回路の内部構
成図である。

【図３】 プロセッサ１１〜１３がすべて正常な場合の
ボーディング回路でのデータの流れを示した図である。

【図４】 異常プロセッサ１３の入出力状態と正常プロ
セッサ１１、１２の入出力状態が異なる場合のボーディ
ング回路でのデータの流れを示した図である。

【図５】 データ供給回路１４を用いた場合の信号の流
れを示した図である。

【図６】 実施例１におけるリセット回路周辺部の接続
状態を示す図である。

【図７】 実施例１におけるリセット回路の内部構成図
である。

【図８】 実施例１におけるメモリ復旧回路周辺部の接
続状態を示す図である。

【図９】 実施例１におけるメモリ復旧回路の内部構成
図である。

【図１０】 実施例１におけるエラーロギング回路の内
部構成図である。

【図１１】 実施例１におけるハートビート回路の内部
構成図である。

【図１２】 マスターのデータ処理ユニットとスレーブ
のデータ処理ユニットの接続状態を示す図である。

【図１３】 ハートビート回路内で発生する信号のタイ
ミング図である。

【図１４】 実施例２におけるハートビート回路の内部
構成図である。

【図１５】 従来のボーディング回路の構成図である。

【符号の説明】

１１〜１３ プロセッサ、２１〜２２ バス制御回路、
３１〜３２ システムバス、４１〜４２ メモリ、５０
データ処理ユニット、１００ ボーディング回路、１
０１ 検出回路、１０２〜１０６ データセレクタ、２
００ リセット回路、２０１ デコード回路、２０２〜
２０４ オアゲート、３００ メモリ復旧回路、３１５
〜３１７ メモリ４１に対応する伝送路、３２５〜３２
７ メモリ４２に対応する伝送路、３１１ メモリアド
レス、３１２ ライトデータレジスタ、３１３ リード
データレジスタ、３１４ 検出回路、４００ エラーロ
ギング回路、４０１ 制御回路、４０２ ロギングメモ
リ、４０３ ライトデータレジスタ、４０４ メモリア
ドレスカウンタ、４０５ リードデータレジスタ、５０
０ ハートビート回路、５０１ システムバスインタフ
ェース回路、５０２発振器、５０３ 信号出力回路、５
０４ 判別回路、５０５ アンドゲート、５０６ スイ
ッチ、５０７ 緩衝器、５０８ 発振器、５０９ 判別
回路、５１０、緩衝器、５１１ 判別回路、Ｓ７０ マ
スタリセット信号、Ｓ７１〜Ｓ７３個別リセット信号、
Ｓ７４ リセット要求信号、Ｓ８０ 障害発生信号、Ｓ
８１ 復旧エラー信号、Ｓ９０ 異常信号、Ｓ９１ 信
号出力回路５０３から出力される信号、Ｓ９２ 発振器
５０２から出力される発振信号、Ｓ９３ 緩衝器５０７
から出力される信号、Ｓ９４ 判別回路５０４から出力
される信号、Ｓ９５発振器５０８から出力される発振信
号、Ｓ９６ 判別回路５０９から出力される信号、Ｓ９
７ 緩衝器５１１から出力される信号、Ｓ９８ 判別回
路５１１から出力される信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 明 鎌倉市大船五丁目１番１号 三菱電機株式 会社情報システム研究所内

Claims (22)

【特許請求の範囲】
1. 【請求項１】 第１のデータを出力する出力処理等を含
   む処理を行う第１のプロセッサと、第２のデータを出力
   する出力処理等を含む上記第１のプロセッサと同様の処
   理を行う第２のプロセッサと、上記第１、第２のプロセ
   ッサに対応して設けられた第１、第２の入力部とを有
   し、上記第１、第２のデータに基づいて上記第１、第２
   のプロセッサの中から異常プロセッサを検出し、上記異
   常プロセッサと上記異常プロセッサ以外のプロセッサの
   入出力状態が異なる場合に上記異常プロセッサを特定し
   て上記異常プロセッサの入出力状態を通知する信号を出
   力する検出手段と、上記検出手段が出力する上記信号に
   基づいて上記検出手段の上記第１および第２の入力部の
   内上記異常プロセッサに対応する入力部に第３のデータ
   を供給するデータ供給手段とを備えたことを特徴とする
   データ処理装置。
2. 【請求項２】 上記データ供給手段は、上記第１、第２
   の入力部の内上記異常プロセッサに対応する入力部に直
   接上記第３のデータを供給することを特徴とする請求項
   １記載のデータ処理装置。
3. 【請求項３】 上記データ供給手段は、上記第１、第２
   の入力部の内上記異常プロセッサに対応する入力部に上
   記プロセッサを介して上記第３のデータを供給すること
   を特徴とする請求項１記載のデータ処理装置。
4. 【請求項４】 第１のデータを出力する出力処理等を含
   む処理を行う第１のプロセッサと、第２のデータを出力
   する出力処理等を含む上記第１のプロセッサと同様の処
   理を行う第２のプロセッサと、上記第１、第２のプロセ
   ッサから出力された上記第１、第２のデータに基づいて
   上記第１、第２のプロセッサの中から異常プロセッサを
   検出し、上記異常プロセッサと上記異常プロセッサ以外
   のプロセッサの入出力状態が異なる場合に上記異常プロ
   セッサを特定して上記異常プロセッサの入出力状態を通
   知する信号を出力する検出手段と、上記検出手段が出力
   する上記信号に基づいて上記異常プロセッサに対して上
   記異常プロセッサの処理を継続させるよう補助する補助
   手段とを備えたことを特徴とするデータ処理装置。
5. 【請求項５】 上記検出手段は上記異常プロセッサが入
   力状態であり、かつ上記異常プロセッサ以外のプロセッ
   サが出力状態である場合に上記異常プロセッサを特定し
   て上記異常プロセッサが入力状態であることを通知する
   信号を出力し、上記継続補助手段は上記異常プロセッサ
   の入力状態を継続させるよう補助することを特徴とする
   請求項４記載のデータ処理装置。
6. 【請求項６】 上記検出手段は上記異常プロセッサが出
   力状態であり、かつ上記異常プロセッサ以外のプロセッ
   サが入力状態である場合に上記異常プロセッサを特定し
   て上記異常プロセッサが出力状態であることを通知する
   信号を出力し、上記継続補助手段は上記異常プロセッサ
   の出力状態を継続させるよう補助することを特徴とする
   請求項４記載のデータ処理装置。
7. 【請求項７】 上記継続補助手段は上記検出手段が出力
   する上記信号に基づいて上記異常プロセッサに対して応
   答データを出力することにより、上記異常プロセッサの
   入力状態を継続させるよう補助することを特徴とする請
   求項５記載のデータ処理装置。
8. 【請求項８】 上記継続補助手段は上記検出手段の出力
   する上記信号に基づいて上記異常プロセッサから上記異
   常プロセッサの処理により発生した異常データを出力さ
   せることにより、上記異常プロセッサの出力状態を継続
   させるよう補助することを特徴とする請求項６記載のデ
   ータ処理装置。
9. 【請求項９】 第１のデータを出力する出力処理等を含
   む処理を行う第１のプロセッサと、第２のデータを出力
   する出力処理等を含む上記第１のプロセッサと同様の処
   理を行う第２のプロセッサと、上記第１、第２のデータ
   に基づいて上記第１、第２のプロセッサの中から異常プ
   ロセッサを検出する検出手段と、上記プロセッサに設け
   られ、上記検出手段の検出結果に基づいて上記異常プロ
   セッサをリセットさせることを要求する信号であるリセ
   ット要求信号を出力するリセット要求出力手段と、上記
   リセット要求信号にしたがって上記異常プロセッサにリ
   セット信号を出力するリセット手段とを備えたことを特
   徴とするデータ処理装置。
10. 【請求項１０】 上記リセット要求出力手段は記第１、
    第２のプロセッサに設けられたことを特徴とする請求項
    ９記載のデータ処理装置。
11. 【請求項１１】 第４のデータを出力する出力処理等を
    含む上記第１のプロセッサと同様の処理を行う第３のプ
    ロセッサとを備え、上記検出手段は上記第１、第２、第
    ４のデータの中で他のどのデータとも一致しないデータ
    を出力したプロセッサを上記異常プロセッサとして検出
    することを特徴とする請求項１ないし９のうちいずれか
    に記載のデータ処理装置。
12. 【請求項１２】 データを記憶する記憶手段と、上記記
    憶手段に障害が発生した場合に上記記憶手段に記憶させ
    るべき第１のデータを保持する保持手段と、上記保持手
    段が保持した上記第１のデータを上記記憶手段に書き込
    む書き込み手段と、上記記憶手段に書き込んだ上記第１
    のデータを読み込む読み込み手段と、上記読み込み手段
    が読み込んだ上記第１のデータと上記保持手段が保持し
    た上記第１のデータとが一致するか否かを判別する判別
    手段とを備えたことを特徴とするデータ処理装置。
13. 【請求項１３】 上記読み込み手段が読み込んだ上記第
    １のデータと上記保持手段が保持した上記第１のデータ
    とが不一致の場合に信号を出力する信号出力手段と、上
    記信号出力手段から上記信号が出力され、かつ上記記憶
    手段に読み込み要求があった場合に上記読み込み要求元
    に対してエラー信号を出力するエラー信号出力手段とを
    備えたことを特徴とする請求項１２記載のデータ処理装
    置。
14. 【請求項１４】 障害が発生してその障害が復旧された
    場合に、上記障害により発生した異常データと上記障害
    の復旧により得られた正常データとを出力する第１の処
    理手段と、上記第１の処理手段から出力される上記異常
    データと上記正常データを記憶する記憶手段とを備えた
    ことを特徴とするデータ処理装置。
15. 【請求項１５】 上記記憶手段に記憶された上記異常デ
    ータと上記正常データとを読み込む読み込み手段を備え
    たことを特徴とする請求項１４記載のデータ処理装置。
16. 【請求項１６】 プロセッサを含んで構成され、データ
    処理を行う第１のデータ処理ユニットと、上記第１のデ
    ータ処理ユニットに含まれるプロセッサと異なるプロセ
    ッサを含んで構成される第２のデータ処理ユニットと、
    上記第１のデータ処理ユニットの正常異常に対応した第
    １の信号に基づいて上記第１の信号と異なる信号である
    第２の信号を出力する信号出力手段と、上記第２の信号
    に基づいて上記第１のデータ処理ユニットが異常か否か
    を判別する第１の判別手段と、上記第１の判別手段の判
    別結果に基づいて上記第１のデータ処理ユニットが行う
    べき処理を上記第２のデータ処理ユニットに処理させる
    よう制御する制御手段とを備えたことを特徴とするデー
    タ処理装置。
17. 【請求項１７】 上記信号出力手段は上記第１のデータ
    処理ユニットの正常異常に対応して出力される上記第１
    の信号に基づいて上記第２の信号の振幅を変化させるこ
    とを特徴とする請求項１６記載のデータ処理装置。
18. 【請求項１８】 上記信号出力手段は上記第１のデータ
    処理ユニットの正常異常に対応して出力される上記第１
    の信号に基づいて上記２の信号の周波数を変化させるこ
    とを特徴とする請求項１６記載のデータ処理装置。
19. 【請求項１９】 上記信号出力手段は上記第２の信号と
    して複数個の信号を出力することを特徴とする請求項１
    ６記載のデータ処理装置。
20. 【請求項２０】 上記第１の判別手段は上記第２の信号
    と基準信号とを比較することにより上記第１のデータ処
    理ユニットが異常か否かを判別することを特徴とする請
    求項１６記載のデータ処理装置。
21. 【請求項２１】 上記信号出力手段に一定周期で発振す
    る第１の発振信号を出力する第１の発振信号出力手段を
    備え、上記信号出力手段は上記第１のデータ処理ユニッ
    トが正常の場合には上記第２の信号として上記第１の発
    振信号を出力し、上記第１のデータ処理ユニットが異常
    の場合には上記第２の信号として上記第１の発振信号の
    振幅を変化させた信号を出力することを特徴とする請求
    項１７記載のデータ処理装置。
22. 【請求項２２】 上記第１の発振信号と同一の第２の発
    振信号を出力する第２の発振信号出力手段と、上記第１
    の発振信号と上記第２の発振信号とが一致するか否かを
    判別する第２の判別手段とを備えたことを特徴とする請
    求項２１記載のデータ処理装置。